LAB 4 FLIP FLOP ELECTRONICOS II

Universidad Católica de Santa María

Tema

Facultad de Ciencias e Ingenierías Físicas y Formales. Escuela Profesional de Ingeniería Mecánica, Mecánica Eléctrica y Mecatrónica.

CIRCUITOS SECUENCIALES

Pág. 1/21

Guía de Laboratorio de Circuitos Electrónicos II

FECHA

18/10/2016

DOCENTE AULA HORARIO DIA

Ing. Christiam Collado R-200 12pm-2pm Miercoles

FORMATO ÚNICO DE TRABAJO Apellidos y Nombres

LAB 04

GP. N°. 05

Universidad Católica Santa María Facultad De Ciencias Físicas Y Formales Escuela Profesional De Ing. Mecánica Mecánica Eléctrica Y Mecatrónica

Curso: Circuitos Electrónicos II Tema: CIRCUITOS SECUENCIALES Ingeniero: Ing. Christiam Collado Oporto Alumnos: - Apaza Apaza Chavez, Felipe -Caceres Nuñez, Jhon -Machacca Tunquipa, Miguel -Roldan Ramirez, Paulo Grupo: “05”

Arequipa-Perú 2016




Tema

Pág. 2/21


FECHA

18/10/2016




LAB 04

GP. N°. 05

OBJETIVOS: 







Conocer las características y funcionamiento de las compuertas Exclusivas. Conocer las principales características de un circuito lógico combinacional. Escribir la expresión expresión booleana de salida de cualquier cualquier circuito lógico combinacional y desarrollar la tabla de verdad a partir de la misma. Diseñar circuitos lógicos combinacionales e implementarlos mediante

CI’s (puertas lógicas) que proporcionan los fabricantes haciendo uso de 

la descripción, tabla de verdad y cronogramas facilitados. Adquirir destreza en el montaje de aplicaciones con circuitos combinacionales.

MARCO TEÓRICO: DISPOSITIVOS DE MEMORIA Constituyen los elementos principales de un circuito digital secuencial ya que

permite “recordar” el estado anterior del sistema, que luego determinará el estado siguiente y la salida. Un circuito de memoria o biestable tiene t iene una o dos entradas de excitación, que son las que sirven para llevar al circuito al estado deseado. Los dos tipos de circuitos de memoria usados son los latches y los flip – flops. Un latch es el dispositivo cuyas señales de entrada de excitación controlan su estado. Si la entrada de excitación puede colocarlo sólo en estado 1, este se llamará latch set. Si la entrada de excitación es capaz de colocarlo en estado 0, se llamará latch reset. Si tiene t iene entradas de excitación que pueden especificar un estado estable 0 ó 1, el latch se llamará latch set – reset.




Tema

Pág. 3/21


FECHA

18/10/2016




LAB 04

GP. N°. 05

Un flip – flop difiere del latch porque tiene una entrada de control llamada reloj o clock, que es la encargada de determinar el instante exacto en que el dispositivo cambiará de estado, según lo indicado por las entradas de excitación.

En ambos tipos de dispositivo las entradas de excitación y el estado anterior determinan el estado siguiente y la salida, la diferencia está en que en el latch estos se consiguen en el instante en que cambien las entradas de excitación; en un flip – flop el cambio lo determina la entrada de reloj

LATCH Son dispositivos capaces de almacenar un bit de información, 1 ó 0, según lo indicado por sus entradas de excitación. A continuación veremos cómo se implementa un latch usando compuertas lógicas y la realimentación de sus señales.


Tema



Pág. 4/21

Guía de Laboratorio de Circuitos Electrónicos II DOCENTE AULA HORARIO DIA

FECHA

18/10/2016 Ing. Christiam Collado R-200 12pm-2pm Miercoles


LAB 04

GP. N°. 05

Su símbolo lógico es el siguiente:

La tabla que permite observar los valores de las entradas y las salidas originadas se denomina Tabla de Excitación. Para construir esta tabla se debe considerar que quienes determinan el valor de la salida son las entradas S y R además del valor que en ese instante tenga la salida Q, la Tabla de excitación es como la siguiente.


Tema



Pág. 5/21


FECHA



LAB 04

Siendo su diagrama de tiempo el siguiente:

GP. N°. 05




Tema

Pág. 6/21


FECHA



LAB 04

GP. N°. 05

FLIP FLOP Dispositivos de funcionamiento muy similar a los l atches, se caracterizan por tener una entrada de reloj que define el instante exacto en que pueden cambiar de estado. En circuitos secuenciales síncronos se requiere tener control absoluto del momento en el que ciertas líneas toman un estado determinado y no depender de los valores que tomen las entradas. El símbolo esquemático de este flip flop es el siguiente:




Tema

Pág. 7/21


FECHA



LAB 04



GP. N°. 05

FLIP FLOP RS MAESTRO – ESCLAVO Llamado también Flip Flop RS Master – Slave o FF RS MS. Flip flop formado a través de la interconexión de dos latches RS con entrada de control, como se muestra en la figura siguiente:

Para explicar el funcionamiento de éste flip flop nos remitiremos a la figura 08, que muestra la estructura de este flip fl op. Cuando la señal CLK es 0, el FF Maestro está habilitado (en modo compuerta) y el FFG Esclavo, deshabilitado (modo retención). Esto tiene como consecuencia

que los cambios en las entradas R y/o S sean asumidos por el Maestro pero no por el Esclavo. Si CLK cambia a 1, los papeles se invierten, es decir, el FF Maestro pasa a estar inhabilitado (modo retención) mientras que el FF Esclavo se habilita (modo compuerta) teniendo como resultado que tanto la salida del FF Maestro, Q y Q`, sean quienes determinen el valor de la salida del FF Esclavo. Se suele decir que este flip flop es activado por pulsos en la línea CLK ya que requiere una transición de 0 a 1 y luego otra de 1 a 0. En realidad, la activación se da solamente por un flanco ascendente, ocurre que para que pueda producirse otra activación, la señal CLK deberá nuevamente volver a 0 para poder producir un nuevo flanco.




Tema

Pág. 8/21


FECHA



LAB 04

GP. N°. 05

Para entender mejor el funcionamiento del FF RS MS nos remitiremos al siguiente diagrama de tiempos:

Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el que no se da ningún flanco, no tendrá ninguna ingerencia en la salida Q del FF. Incluso se puede notar que en un periodo ambas entradas (R y S) toman valor 1 a la vez, lo que constituye una entrada prohibida pero como durante este periodo no se da ningún flanco de subida, esta situación no implica ninguna dificultad para el FF RS MS.



FLIP FLOP TIPO D MAESTRO – ESCLAVO Siguiendo el mismo criterio que en el caso del FF RS MS, el flip f lop tipo D se crea a partir de dos latches tipo D con entrada de control, interconectando estas de modo que las salidas del FF sean posibles de


Tema



Pág. 9/21


FECHA



LAB 04

GP. N°. 05

cambiar únicamente ante la ocurrencia de un flanco ascendente. La arquitectura del flip flop tipo D será la siguiente:

En líneas generales y para no ser redundantes en la explicación del principio de funcionamiento podemos decir que este flip f lop tiene como objetivo el almacenamiento del valor ingresado por la entrada D en el instante en que ocurre un flanco de subida en la entrada de reloj CLK.

En este diagrama de tiempos es necesario hacer una observación especial, en el 4º flanco de subida se puede observar que la entrada D cambia de valor en el mismo instante que se da el flanco y que la salida asume el valor anterior de la entrada y no el nuevo. Esto tiene una explicación sencilla, en lo que se refiere a tipos de activación, sabemos que la señal D es activa por nivel mientras que la señal CLK es activa por flanco, en función al tiempo, el flanco ocurre en el instante de la




Tema

Pág. 10/21


FECHA



LAB 04

GP. N°. 05

transición de 0 a 1 mientras que una activación por nivel requiere que la línea mantenga el nivel por un tiempo determinado, que por lo general ocurre después de que se ha dado el flanco. En conclusión, el flanco ocurre en este flip flop cuando la señal en D aún no ha alcanzado el tiempo requerido en el nuevo nivel, por lo que se asume su valor anterior.



FLIP FLOP JK MAESTRO – ESCLAVO Es una versión mejorada del flip flop RS, ya que evita la combinación de entradas prohibidas. La relación entre las líneas es la siguiente: J = S y K = R. El flip flop JK salva el caso de las entradas no permitidas del flip flop RS, cuando R = S = 1, incluyendo en este caso una función nueva al flip flop que consiste en invertir el valor de la salida cuando se de esta combinación de valores en su entrada. De lo descrito anteriormente podemos deducir que la tabla de excitación del flip flop JK puede ser la siguiente:




Tema

Pág. 11/21


FECHA



LAB 04



GP. N°. 05

FLIP FLOP TOGGLE (TIPO T) Este flip flop es una variación del flip flop JK y consiste en usar una sola entrada (T) para seleccionar una de dos funciones que puede cumplir el flip flop. Si T = 0 el flip flop mantiene el valor existente en la salida Q, mientras que si T = 1 el valor de Q se invierte. La tabla de excitación será similar a la siguiente:


Tema



Pág. 12/21


FECHA



LAB 04

GP. N°. 05




Tema

Pág. 13/21


FECHA



LAB 04

MATERIALES UTILIZADOS EN LA PRÁCTICA: N°

1

2

MATERIALES UTILIZADOS FUENTE DE ALIMENTACION

MULTIMETRO DC

3

CI-TTL 74LS00, 74LS02, 74LS04, 74LS08, 74LS11, 74LS27, 74LS32

4

DIP SWITCH DE 4 Y 8 CONTACTOS

5

RESISTENCIAS DE 220 Ω

6

DIODOS LED

7

PROTOBOARD

8

CABLES DE CONEXIÓN

GP. N°. 05




FECHA

18/10/2016



Tema

Pág. 14/21



GP. N°. 05

LAB 04

HERRAMIENTAS (ALICATE PICO DE LORO, ALICATE DE PINZAS, DESTORNILLADOR ESTRELLA, DESTORNILLADOR PLANO

9

PROCEDIMIENTO EXPERIMENTAL: 1. 1.1 Construya el circuito de la figura 15 (Entradas R y S, salida Q y su correspondiente negada), se le recomienda que inicialice con S=0, R=1. 1.2 A continuación llene la tabla 06 de verdad. Como en todas las prácticas deberá de usar interruptores y leds con sus respectivas resistencias.

S 0 0 1 1

R 0 1 0 1

Q

Q*

Mantiene el valor anterior

0 1 1 0 Indeterminado Tabla 06



Tema

Pág. 15/21


FECHA

18/10/2016





LAB 04

GP. N°. 05

1.3 Qué sucede cuando R=S=1. describa las variaciones de la salida en función de la definición del FLIP-FLOP RS Ambos led’s se encuentran prendidos, lo que indica que no se

encuentra ni en estado SET o RESET (Indeterminado). 1.4 Construya el circuito de la figura 16, inicialice con S=0 y R=1. Coloque CK en 1 y llene la tabla 07. Explique este funcionamiento.

CLK 1 1 1 1

S 0 0 1 1

R 0 1 0 1

Q

Q*


0 1 1 0 Indeterminado

Tabla 07 Empezando en estado RESET, el circuito actúa como un latch SR convencional, siempre y cuando la entrada CK se encuentre activa.



Tema

Pág. 16/21


FECHA

18/10/2016





GP. N°. 05

LAB 04

1.5 Coloque CK en 0 y llene la tabla 08. Explique este funcionamiento.

CLK 0 0 0 0

S 0 0 1 1

R 1 0 0 1

Q

Q*

Mantiene el valor anterior Mantiene el valor anterior Mantiene el valor anterior Mantiene el valor anterior

Tabla 08 Cuando la entrada CK se encuentra en 0, sin importar la entrada que se ponga, no habrá cambio en las salidas, debido a que la entrada CK actúa como un enable que permite funcionar al circuito. 1.6 Fijando primero los valores de R y S, active la señal CK provocando un cambio de 0 a 1. Explique qué sucede mediante el llenado de la tabla 09.

S 0 0

R 1 0

Q 1 1

Q* 0 0

1 1

0 1

1 1

0 0

CLK

Q 0

Q* 1

De 0 a 1 De 0 a 1 Mantiene el valor anterior De 0 a 1 1 0 De 0 a 1 Indeterminado

Tabla 09 Cuando la entrada CK pasa de 0 a 1, se activa el circuito produciendo los cambios observados, correspondientes a un latch S-R.




FECHA

18/10/2016



Tema

Pág. 17/21



GP. N°. 05

LAB 04

1.7 Repita 1.6 para cuando la señal CK provoca un cambio de 1 a 0. Explique qué sucede mediante la tabla 10.

S 0 0 1 1

R 0 1 0 1

Q

Q*

CLK

Q

Q*


De 1 a 0 Mantiene el valor anterior De 1 a 0 Mantiene el valor anterior 0 1 De 1 a 0 Mantiene el valor anterior 1 0 Indeterminado De 1 a 0 Indeterminado Tabla 10 Cuando se pasa de 1 a 0 en la entrada CK, el circuito deja de realizar su función, y mantiene el valor anterior.

1.8 Finalmente explique cuál es la función de la señal CK. La señal CK sirve como una señal de “enable” o activadora,

cuando se encuentra en 1 el circuito realiza la función, en cambio cuando se encuentra en 0 el circuito no realiza la función, en este caso actúa como si ambas entradas S-R estuvieran en 0 (mantener el dato anterior). 1.9 Construir el circuito de la figura 17 describir su funcionamiento al realizar mediante el pulsador S1.




Tema

Pág. 18/21


FECHA



LAB 04

GP. N°. 05



Sin activar el pulsador, el circuito presenta una salida (Q=0; Q*=1).



Activando el pulsador, las salidas se invierten (Q=1; Q*=0)


Tema


Pág. 19/21


FECHA

18/10/2016





GP. N°. 05

LAB 04

2. FLIP FLOP 2.1 Revise la hoja de datos del 7476 y arme el circuito de la figura 18.

2.2 Coloque las señales PR (P) y CLR (C) a “1”, produciendo luego a

través del switch un flanco de bajada (CK pasa de “1” a “0”). Llene la tabla 11.

P 1 1 1 1

C 1 1 1 1

J 0 0 1 1

K 1 0 0 1

Q Q* Indeterminado -

CLK De 1 a 0 De 1 a 0 De 1 a 0 De 1 a 0

Q Q* Indeterminado -

Tabla 11 2.3 Active la señal PR con “0”. Qué sucede con la salida cuando varían J

y K (mantenga CLR en “1”). Llene la tabla 12. P 0 0 0 0

C 1 1 1 1

J 0 0 1 1

K 0 1 0 1

Q

Q* -


Q

Q* -

Tabla 12 2.4 Active la señal CLR con “0”. Qué sucede con la salida cuando varían

J y K (mantenga PR en “1”). Llene la tabla 13.


Tema



Pág. 20/21


FECHA



LAB 04

GP. N°. 05

2.5 Active las señales CLR y PR con “0”. Qué sucede con la salida cuando varían J y K. Llene la tabla 14. 2.6 Active las señales CLR y PR con “1”. Además coloque las entradas J

y K a “1”. Seguidamente use el circuito reloj armado en el cuestionario previo. Qué sucede con las salidas Q y Q negada. Como se le denomina a este tipo de trabajo.

El circuito no presento el comportamiento deseado, presentando fallas, por lo que no se pudo realizar las actividades.



Tema

Pág. 21/21


FECHA

18/10/2016





GP. N°. 05

LAB 04

3. FLIP FLOP D 3.1 Revise la hoja de datos del 7474 y arme el circuito de la figura 19.

3.2 Coloque las señales CLR y PR a “1”, produciendo a través del switch un flanco de subida (CK pasa de “0” a “1”). Desarrollar la tabla 1 5.

P 1 1

C 1 1

D 1 0

Q 0 1

Q* 0 0

CLK De 0 a 1 De 0 a 1

Q 1 0

Q* 0 1

Tabla 15

3.3 Cumplen el CLR y el PR la misma función que en el análisis con el JK? (Anexe una tabla en su informe final)

Si, la entrada CLR, al estar conectada a tierra, pone al circuito en estado REST (0), y la entrada PR, al conectarla a tierra, pone al circuito en estado SET (1).





Tema

Pág. 22/21 FECHA



LAB 04

P 1 1 0 1

C 1 1 1 0

D 1 0 1 1


Q 1 0 1 0

Q* 0 1 0 1

Tabla 15 

Cuando la entrar PR se activa, conectándola a tierra.



Cuando la entrar CLR se activa, conectándola a tierra.

GP. N°. 05




Tema

Pág. 23/21


FECHA

18/10/2016




LAB 04

GP. N°. 05

Conclusiones: 









Se observó el funcionamiento de los flip flop, su comportamiento y sus distintos estados para distinta secuencias de activación. Se ha identificado la diferencia entre un circuito combinacional y uno secuencial. Ha sido posible comprender la manera en que los Flip-Flops permiten almacenar valores en memoria. Se ha utilizado el diseño de Flip-Flops con habilitador o entradas PRESET o CLEAR para permitir un mejor control sobre las salidas que se desean. Las tablas de verdad han sido utilizadas como herramientas para obtener conclusiones respecto al funcionamiento u operación de los circuitos realizados.

BIBLIOGRAFÍA 

 

Tocci Ronald: “SISTEMAS DIGITALES PRINCIPIOS Y APLICACIONES”. Prentice Hall 2002 México M. Morris Mano: “DISEÑO DIGITAL”. Pearson Educación 2003 México Floyd Tomas L.: “FUNDAMENTOS DE ELECTRÓNICA DIGITAL” Edit. Mac Graw Hill México 2005



WakerlyJhon F. “DISEÑO DIGITAL PRINCIPIOS Y PRACTICAS” Marcombo 2005 México

LAB 4 FLIP FLOP ELECTRONICOS II

Recommend Documents