Flip Flop informe 4 Circuitos electrónicos II

Universidad Católica De Santa María Facultad de Ciencias e Ingenierías Ingenierías Físicas y Formales Escuela Profesional de Ingeniería Mecánica – Eléctrica y Mecatrónica

DOCENTE: ING. CHRISTIAM G. COLLADO OPORTO INFORME N°4 TITULO: CIRCUITOS SECUENCIALES FLIP FLOPS

INTEGRANTES: 

GUZMAN SOTO, LUIS



HUAMANI QUISPE, JOSE



ITURRIAGA GARCIA, DAVID



MAMANI CALCINA, KEVIN

GRUPO: 01 Arequipa, 2016

The world’s largest digital library

Try Scribd FREE for 30 days to access over 125 million titles without ads or interruptions! Start Free Trial Cancel Anytime.







OBJETIVOS     

Conocer las características y funcionamiento de las compuertas Exclusivas. Conocer las principales características de un circuito lógico combinacional. Escribir la expresión booleana de salida de cualquier circuito lógico combinacional y desarrollar la tabla de verdad a partir de la misma. Diseñar circuitos lógicos combinacionales e implementarlos mediante CI’s (puertas lógicas) que proporcionan los fabricantes haciendo uso de la descripción, tabla de verdad y cronogramas facilitados. Adquirir destreza en el montaje de aplicaciones con circuitos combinacionales.

MARCO TEÓRICO Latch Son dispositivos capaces de almacenar un bit de información, 1 ó 0, según lo indicado por sus entradas de excitación. A continuación veremos cómo se implem enta un latch usando compuertas lógicas y la realimentación d e sus señales.

Latch SET – RESET RESET estructura NOR. Fig. 03

Su símbolo lógico es el siguiente:

Símbolo esquemático del lach SET-RESET Fig. 04

La tabla que permite observar los valores de las entradas y las salidas originadas se denomina Tabla de Excitación. Para construir esta tabla se debe considerar que quienes determinan el valor de la salida son las entradas S y R además del valor que en ese instante tenga la salida Q, la Tabla de excitación es como la siguiente.







Tabla 01

FLIP FLOP Dispositivos de funcionamiento muy similar a los latches, se caracterizan por tener una entrada de reloj que define el instante exacto en que pueden cambiar de estado. En circuitos secuenciales síncronos se requiere tener control absoluto del momento en el que ciertas líneas toman un estado determinado y no depender de los valores que tomen las entradas.

El símbolo esquemático de este flip flop es el siguiente :

Símbolo esquemático.Flip Flop SR Fig. 07

FLIP FLOP RS MAESTRO – MAESTRO – ESCLAVO ESCLAVO Llamado también Flip Flop RS Master – Slave o FF RS MS. Flip flop formado a través de la interconexión de dos latches RS con entrada de control, como se muestra en la figura siguiente:







Para explicar el funcionamiento de éste flip flop nos remitiremos a la figura, que muestra la estructura de este flip flop. Para entender mejor el funcionamiento del FF RS MS nos remitiremos al siguiente diagrama de tiempos:

Diagrama de tiempos del FF RS MS. Fig. 09

Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el que no se da ningún flanco, no tendrá ninguna ingerencia en la salida Q del FF. Incluso se puede notar que en un periodo ambas entradas (R y S) toman valor 1 a la vez, lo que constituye una entrada prohibida pero como durante este periodo no se da ningún flanco de subida, esta situación no implica ninguna dificultad para el FF RS MS.

Tabla 02

FLIP FLOP TIPO D MAESTRO – ESCLAVO Siguiendo el mismo criterio que en el caso del FF RS MS, el flip flop tipo D se crea a partir de dos latches tipo D con entrada de control, interconectando estas de modo que las salidas del FF sean posibles de cambiar únicamente ante la ocurrencia de un flanco ascendente. La arquitectura del flip flop tipo D será la siguiente:







En este diagrama de tiempos es necesario hacer una observación especial, en el 4º flanco de subida se puede observar que la entrada D cambia de valor en el mismo instante que se da el flanco y que la salida asume el valor anterior de la entrada y no el nuevo.

Tabla 03

FLIP FLOP JK MAESTRO – ESCLAVO Es una versión mejorada del flip flop RS, ya que evita la combinación de entradas prohibidas. La relación entre las líneas es la siguiente: J = S y K = R. El flip flop JK salva el caso de las entradas no perm itidas del flip flop RS, cuando R = S = 1, incluyendo en este caso una función nueva al flip flop que consiste en invertir el valor de la salida cuando se de esta combinación de valores en su entrada. De lo descrito anteriormente podemos deducir que la tabla de excitación del flip flop JK puede ser la siguiente:

Tabla 04

FLIP FLOP TOGGLE (TIPO T) Este flip flop es una variación del flip flop JK y consiste en usar una sola entrada (T) para seleccionar una de dos funciones que puede cumplir el flip flop. Si T = 0 el flip flop mantiene el valor existente en la salida Q, mientras que si T = 1 el valor de Q se invierte. La tabla de excitación será similar a la siguiente:

Tabla 05







EQUIPOS Y MATERIALES     

CI-TTL 74LS00, 74LS02, 74LS04, 74LS08, 74LS11, 74LS27, 74LS32 (con sus hojas de datos  Datasheet) (Por lo menos traer dos unidades de cada tipo). CI-TTl  De acuerdo a los diseños del procedimiento. 04 DIP Switch de 4 y 8 contactos. 10 Resistencias de 220 Ohm. 10 Diodos LED de colores variados.

PROCEDIMIENTO 1 1.1. Construya el circuito de la figura 15 (Entradas R y S, salida Q y su correspondiente negada), se le recomienda que inicialice con S=0, R=1.

1.2. A continuación llene la tabla 06 de verdad. Como en todas las prácticas deberá de usar interruptores y leds con sus respectivas resistencias.

Fig. 15

S

R

Q

Q

0

1

0

1

0

0

0

1

1

0

1

0

1

1

-

-

Tabla 06









1.3. Qué sucede cuando R=S=1. describa las variaciones de la salida en función de la definición del FLIP-FLOP RS. Cuando R=1 y S=1 la salida estará en un estado INDETERMINADO (puede ser 0 o 1)

1.4. Construya el circuito de la figura 16, inicialice con S=0 y R=1. Coloque CK en 1 y llene la tabla 07. Explique este funcionamiento. Cuando las entradas S y R están en 0 y 1 respectivamente y el Clock en 1 entonces la salida, sin importar cuál haya sido el valor anterior (1 o 0), siempre será cero.

1.5. Coloque CLK en 0 y llene la tabla 08. Explique este funcionamiento. Cuando el Clock está en cero (desactivado) no habrá ningún cambio en las salidas, todas las salidas se convierten indeterminado , no hay un estado antecesor para la salida.

1.6. Fijando primero los valores de R y S, active la señal CLK provocando un cambio de 0 a 1. Explique qué sucede mediante el llenado de la tabla 09. Inicialmente en este estado las salidas Q y Q(negado) están en estado indeterminado, pero al cambiar el clock cambia de datos en la salida porque le damos un pulso al circuito , osea un estado anterior lo cual lo reconoce y trabaja de una forma secuencial.

1.7. Repita 1.6 para cuando la señal CK provoca un cambio de 1 a 0. Explique que sucede mediante la tabla 10.







Fig. 16

CK

S

R

Q

Q

CK

S

R

Q

Q







S

R

Q

Q

CK

Q

Q

S

R

Q

Q

CK

Q

Q

0

1

--

--

de 0 a 1

0

1

0

1

0

1

de 1 a 0

0

1

0

0

--

--

de 0 a 1

--

--

0

0

0

1

de 1 a 0

--

--

1

0

--

--

de 0 a 1

1

0

1

0

1

0

de 1 a 0

1

0

1

1

--

--

de 0 a 1

--

--

1

1

--

--

de 1 a 0

--

--

Tabla 09

Tabla 10

1.1. Construir el circuito de la figura 17 describir su funcionamiento al realizar mediante el pulsador S1.





 

0

0

1

1

1

0







2.

FLIP-FLOP JK 2.1. Revise la hoja de datos del 7476 y arme el circuito de la figura 18.

Fig. 18

2.2. Coloque las señales PR (P) y CLR (C) a “1”, produciendo luego a través del switch un flanco de bajada (CK pasa de “1” a “0”). Llene la tabla 11.







P

C

J

K

Q

Q

CK

Q

Q

0 1

0 1

0

1

de 1 a 0

0

1

0 1

0 0

0

1

de 1 a 0

0

1

0 1

1 0

0

1

de 1 a 0

0

1

0 1

1 1

0

1

de 1 a 0

0

1

Tabla 12

2.4. Active la señal CLR con “0”. Qué sucede con la salida cuando varían J y K (mantenga PR en “1”). Llene la tabla 13.

P

C

J

K

Q

Q

CK

Q

Q

1 0

0 1

1

0

de 1 a 0

1

0

1 0

0 0

1

0

de 1 a 0

1

0

1 0

1 0

1

0

de 1 a 0

1

0

1 0

1 1

1

0

de 1 a 0

1

0

Tabla 13

2.5. Active las señales CLR y PR con “0”. Qué sucede con la salida cuando varían J y K. Llene la tabla 14. P

C

J

K

Q

Q

CK

Q

Q

0 0

0 1

1

0

de 1 a 0

1

0

0 0

0 0

1

0

de 1 a 0

1

0









2.6. Active las señales CLR y PR con “1”. Además “1”. Además coloque las entradas J y K a “1”. “1”. Seguidamente use el circuito reloj armado en el cuestionario previo. Qué sucede con las salidas Q y Q negada. Como se le denomina a este tipo de trabajo.

*

̅ ∗ 

0

0

Q

Q’

0

1

0

0

Como las entradas asincrónicas preset 1 0 1 estar negadas, estas estarán 1 1 Q’ J y K están ambas a 1, se va a dar lo Esto dependerá del estado anterior , estado anterior era un 0, ahora la salida será un 1 y viceversa.

1 Q

3. FLIP-FLOP D 3.1. Revise la hoja de datos del 7474 y arme el circuito de l a figura 19.

y clear están con el valor de 1, al desactivadas. Cuando en la entrada que denominamos denominamos como inversión. pues como indica en la tabla, si el







1 1

0

0

1

de 0 a 1

0

1

Tabla 15

3.3. Cumplen el CLR y el PR la misma función que en el análisis con el JK? (Anexe una tabla en su informe final)

Flip Flop informe 4 Circuitos electrónicos II

Recommend Documents