Enunţul proiectului: Să se proi proiec ecte teze ze un deco decodi difi fica cato torr BCD BCD exce excess 3/7 3/7 segm segmen ente te(l (log ogic ica a combina combinatio tional nala). a). Se va studia studia cazul cazul in care care element elementele ele tubului tubului de afisare afisare cu 7 segmente sunt aprinse initial, cat şi cazul în care elementele tubului sunt stinse iniţ iniţia ial. l. Proi Proiec ectar tarea ea se va refer referii la o sing singură ură decad decadă. ă. Proi Proiec ectul tul va cupri cuprinde nde următoarele puncte: a) Să se exprim exprimee funcţii funcţiile le logice logice asociat asociatee circui circuitul tului ui combinaţi combinaţional onal cu FCND (forma (forma canoni canonică că normal normală ă disjunc disjunctiv tivă), ă), FCNC FCNC (forma (forma canonic canonică ă normal normală ă conjunctivă), tabel de adevăr şi diagrame Karnaugh. b) Să se obţină formele minime (disjunctivă (disjunctivă şi conjunctivă) conjunctivă) ale funcţiilor funcţiilor logice asoci asociate ate deco decodi dific ficato atoru rulu luii BCD BCD exces exces3/ 3/7 7 segmen segmente te,, utili utilizâ zând nd terme termeni niii cano canoni nici ci redu redund ndan anţi ţi (com (combi bina naţi ţiii indi indife fere rent nte) e),( ,(me meto toda da diag diagra rame melo lorr Karnaugh). c) Să se implem implemente enteze ze ansamblul ansamblul funcţii funcţiilor lor logice logice numai cu porţi logice logice ŞI-NU ŞI-NU (portile logice sunt realizate in tehnica integrata) realizate în tehnologia TTL. d) Să se impl impleme ement ntez ezee ansam ansambl blul ul funct functii iilo lorr logi logice ce în următ următoar oarea ea varia variantă ntă:: primele 3 funcţii logice cu porţi ŞI-NU (TTL) iar următoarele 4 cu porţi SAU-NU (C-MOS). e) Să se implemen implementeze teze ansamblul ansamblul functiil functiilor or logice logice cu multiplex multiplexoare oare de 8 şi 16 căi realizate în tehnologia C-MOS. f) Să se implementez implementezee cu demulti demultiplexoar plexoaree de 8 şi 16 căi şi porţi porţi logice logice ŞI-NU în prima variantă, respectiv ŞI în a doua variantă, realizate în tehnologia TTL. g) Să se calc calcul ulez ezee timpi timpiii de propa propaga gare re intr intrare are/i /ieşi eşire re pentr pentru u toate toate sche schemel melee logice de implementare obtinute. h) Să se calc calcul ulez ezee pute putere rea a disi disipa pată tă de circ circui uitt pent pentru ru toat toatee sche scheme mele le de implementare obtinute. i) Să se compa compare re scheme schemele le de implem implement entare are obţi obţinute nute.. j) Pe schemele logice obţinute obţinut e se vor specifica tipul şi ş i utilizarea fiecărui circuit c ircuit integrat.
CIRCUITE LOGICE COMBINATIONALE( CLC ) Generalitati: Un circuit logic combinational(CLC) este un circuit de comutare la care starea extrema(starea iesirilor) la un moment dat depinde doar de starea intrarilor la momentul de timp considerat. Legatura intre iesirile si intrarile circuitului e data de functia de transfer a acestuia. F este functia de transfer adica o aplicatie de forma: F:Z→X. Modelul general pentru CLC este: X1 X2 . . . . Xn
Z1
CLC
Z2 . . Zm
Z1=f(X1,X2,…….,Xn) Z2=f(X1,X2,……,Xn) …………………. Zm=f(X1,X2,…….,Xn) Analiza circuitelor logice combinationale Prin analiza unui CLC se intelege determinarea expresiilor iesirilor(Z 1, Z2 …Zm) in functie de marimile de intrare(X 1,…Xn), cunoscandu-se compenenta retelei de comutare combinationala(RCC) (numarul si tipul elementelor logice utilizate, modul de conectare al acestora, punctele in care se aplica variabilele de intrare etc). Analiza unui CLC se face in functie de tipul componentelor utilizate: 1. RCC realizate cu elemente de tip neinversor: - analiza se face simplu urmarind operatiile pe care le efectueaza fiecare din elementele componenete ale retelei. 2. RCC realizate cu elemente de tip inversor(portile SI-NU, SAU-NU) - numarul maxim de elemente logice aflate intre intrarile si iesirile circuitului da numarul de nivele logice ale acestuia;numerotarea lor se face de la iesire catre intrare; - un element logic SI-NU, SAU-NU realizeaza operatia SI, SAU asupra variabilei negate daca se afla pe un nivel de inversare impar, respectiv operatia SAU, SI asupra variabilei de intrare negata daca se afla pe un nivel de inversare par.
A. Să se exprime funcţiile logice asociate circuitului combinaţional cu FCND (forma canonică normală disjunctivă), FCNC (forma canonică normală conjunctivă), tabel de adevăr şi diagrame Karnaugh.
Tabelul de adevar Tabelul de adevar pentru functiile logice asociate decidificatorului BCD exces 3/ 7 segmente in cazul in care elementele tubului de afisare cu 7 segmente sunt aprinse initial: Display
Intrari(exces 3)
Iesiri
X1
X2
X3
X4
a
b
c
d
e
f
g
3
0
0
0
1
1
1
1
1
1
1
1
0
4
1
0
1
0
0
0
1
1
0
0
0
0
5
2
0
1
0
1
1
1
0
1
1
0
1
6
3
0
1
1
0
1
1
1
1
0
0
1
7
4
0
1
1
1
0
1
1
0
0
1
1
8
5
1
0
0
0
1
0
1
1
0
1
1
9
6
1
0
0
1
0
0
1
1
1
1
1
10
7
1
0
1
0
1
1
1
0
0
0
0
11
8
1
0
1
1
1
1
1
1
1
1
1
12
9
1
1
0
0
1
1
1
0
0
1
1
Afisare cu 7 segmente: a
f
b g
e
c
d
Functiile de mai multe variabile pot fi exprimate convenabil cu ajutorul unor functii particulare denumite termeni P si termeni S. Termenul P se scrie ca un produs logic al tuturor variabilelor, negate sau nenegate. Termenul S se scrie ca o suma logica a tuturor variabilelor negate sau nenegate. Pentru a obţine din tabelul de adevăr forma canonică conjunctivă, se iau în considerare combinaţiile pentru care funcţia are valoarea 0, iar pentru forma canonică disjunctivă, se iau în considerare combinaţiile pentru care funcţia are valoarea 1.
Forma canonica normala disjunctiva a functiilor a,b,c,d,e,f,g cand elementele tubului de afisare cu 7 segmente sunt aprinse initial: aFCND=∑(3,5,6,8,10,11,12)=P3+P5+P6+P8+P10+P11+P12; bFCND=∑(3,4,5,6,7,10,11,12)=P3+P4+P5+P6+P7+P10+P11+P12; cFCND=∑(3,4,6,7,8,9,10,11,12)=P3+P4+P6+P7+P8+P9+P10+P11+P12; dFCND=∑(3,5,6,8,9,11)=P3+P5+P6+P8+P9+P11; eFCND=∑(3,5,9,11)=P3+P5+P9+P11; f FCND=∑(3,7,8,9,11,12)=P3+P7+P8+P9+P11+P12; gFCND=∑(5,6,7,8,9,11,12)=P5+P6+P7+P8+P9+P11+P12. P0=P1=P2=P13=P14=P15=* (combinatii indiferente).
Forma canonica normala conjunctiva a functiilor a,b,c,d,e,f,g cand elementele tubului de afisare cu 7 segmente sunt aprinse initial: aFCNC=Π(4,7,9)=S4*S7*S9; bFCNC=Π(8,9)=S8*S9; cFCNC=Π(5)=S 5; dFCNC=Π(4,7,10,12)=S4*S7*S10*S12; eFCNC=Π(4,6,7,8,10,12)=S4*S6*S7*S8*S10*S12; f FCNC=Π(4,5,6,10)=S4*S5*S6*S10; gFCNC=Π(3,4,10)=S3*S4*S10. S0=S1=S2=S13=S14=S15=* (combinatii indiferente).
Diagramele Karnaugh pentru functiile a,b,c,d,e,f,g cand elementle tubului de afisare cu 7 segmente sunt aprinse initial:
B. Să se obţină formele minime (disjunctivă şi conjunctivă) ale funcţiilor logice asociate decodificatorului BCD exces3/7 segmente, utilizând termenii canonici redundanţi (combinaţii indiferente),(metoda diagramelor Karnaugh).
Minimizarea functiilor de comutare prin metoda diagramelor Karnaugh Este o metoda grafo-analitica care porneste intotdeauna de la una din formele canonice ale functiei de minimizat. In cazul general, diagrama K corespunazatoare unei functii de n variabile se prezinta sub forma unui patrat sau dreptunghi care are 2 n locatii sau compartimente, in fiecare din acestea fiind plasat un termen canonic al functiei de minimizat. Diagrama K este astfel construita incat sa nu existe doua sau mai multe compartimente care sa contina un acelasi termen canonic, iar pe de alta parte sa nu existe termeni canonici care sa nu se regaseasca in diagrama. O diagrama K e astfel organizata incat doua compartimente vecine pe linie sau pe coloana sa fie sediul unor combinatii binare care sa aiba proprietatea de adiacenta. Doua combinatii binare sunt adiacente in cazul in care difera printr-o aceeasi variabila, variabila care intr-o combinatie sa apara adevarata iar in cealalta, falsa. Se completeaza diagrama astfel: se completeaza cu 1 locatiile corespunzatoare termenilor canonici prezenti in expresia functiei si cu 0 restul locatiilor. Dupa completarea diagramei se incearca gruparea compartimentelor notate cu 1(respectiv 0) si formarea unor contururi poligonale inchise dupa anumite reguli. Reguli de grupare: - un singur compartiment notat cu 1(respectiv 0) formeaza un subcub zero dimensional; - 2 compartimente vecine pe linie sau pe coloana formeaza un subcub unidimensional; - 4 compartimente astfel grupate incat fiecare sa fie vecin cu alte 2 formeaza un subcub doi dimensional; - 8 compartimente astfel grupate incat fiecare sa fie vecin cu alte 3 formeaza un subcub trei dimensional. In cazul general al unei functii de n variabile, daca o parte din termenii canonici ai acesteia reprezentati in diagrama formeaza un subcub k dimensional, toti acesti termeni canonici se pot inlocui cu un singur termen ce va avea n-k variabile. Un subcub de o anumita dimensiune care nu e inclus intr-un subcub de dimensiune mai mare se numeste implicant prim. Facand suma tuturor implicantilor primi se obtine forma minima disjunctiva a functiei de minimizat. In cazul functiilor de comutare incomplet definite, se completeaza, in plus, pe diagrama, cu * locatiile corespunzatoare combinatiilor indiferente. Se grupeaza locatiile notate cu 1(respectiv 0) si se formeaza subcuburi de diverse dimensiuni luand in considerare, daca foloseste, si locatiile care contin combinatii indiferente. Nu se pot forma subcuburi care sa contina numai combinatii indiferente!
Forma minima disjunctiva a celor 7 functii(prin metoda diagramelor K):
a FMD = X 2 X 3 + X 3 X 4 + X 1 X 4 + X 1 X 3 X 4
b FMD = X 2 + X 3
c FMD = X 3 + X 4 + X 2
d FMD = X 3 X 4 + X 2 X 3 + X 2 X 4 + X 1 X 3 X 4
e FMD = X 3 X 4 + X 2 X 4
f FMD = X 3 X 4 + X 1 X 3
g FMD = X 3 X 4 + X 1 X 3 + X 1 X 4 + X 2 X 3
Formele minime conjuctive al ecelor 7 functii:
a FMD = X 1 X 3 X 4 + X 1 X 3 X 4 + X 2 X 3 X 4 a
FMC
=a
FMD
= ( X 1 + X 3 + X 4 )( X 1 + X 3 + X 4 )( X 2 + X 3 + X 4 )
b FMD = X 2 X 3 b FMC = X 2 + X 3
c FMD = X 2 X 3 X 4 c FMC = X 2 + X 3 + X 4
d FMD = X 2 X 3 X 4 + X 2 X 3 X 4 + X 1 X 3 X 4 d FMC = ( X 2 + X 3 + X 4 )( X 2 + X 3 + X 4 )( X 1 + X 3 + X 4 )
e FMD = X 4 + X 2 X 3 e FMC = X 4 ( X 2 + X 3 )
f FMD = X 1 X 3 + X 3 X 4 f FMC = ( X 1 + X 3 )( X 3 + X 4 )
g FMD = X 1 X 2 + X 1 X 3 X 4 + X 1 X 3 X 4 g FMC = ( X 1 + X 2 )( X 1 + X 3 + X 4 )( X 1 + X 3 + X 4 )
C. Să se implementeze ansamblul funcţiilor logice numai cu porţi logice ŞI-NU (portile logice sunt realizate in tehnica integrata) realizate în tehnologia TTL.
Tabelul de adevar al portilor logice SI-NU este urmatorul:
IN A 0 0 1 1
SI-NU IN B OUT 0 1 1 1 0 1 1 0
a FMD = X 2 X 3 • X 3 X 4 • X 1 X 4 • X 1 X 3 X 4 FMD
b
= X 2 • X 3
c FMD = X 2 • X 3 • X 4 d FMD = X 3 X 4 • X 2 X 3 • X 2 X 4 • X 1 X 3 X 4 e FMD = X 3 X 4 • X 2 X 4 f FMD = X 3 X 4 • X 1 X 3 g FMD = X 3 X 4 • X 1 X 3 • X 1 X 4 • X 2 X 3
D. Să se implementeze ansamblul functiilor logice în următoarea variantă: primele 3 funcţii logice cu porţi ŞI-NU (TTL) iar următoarele 4 cu porţi SAUNU (C-MOS).
Tabelul de adevar al portilor logice SAU-NU este urmatorul: SAU-NU IN A IN B OUT 0 0 1 0 1 1 1 0 0 1 1 0
a FMD = X 2 X 3 • X 3 X 4 • X 1 X 4 • X 1 X 3 X 4 b FMD = X 2 • X 3 c FMD = X 2 • X 3 • X 4 FMD
d
= X 3 + X 4 + X 2 + X 3 + X 2 + X 4 + X 1 + X 3 + X 4
e FMD = X 3 + X 4 + X 2 + X 4 f FMD = X 3 + X 4 + X 1 + X 3 g FMD = X 3 + X 4 + X 1 + X 3 + X 1 + X 4 + X 2 + X 3
E. Să se implementeze ansamblul functiilor logice cu multiplexoare de 8 şi 16 căi realizate în tehnologia C-MOS.
Multiplexorul e un circuit logic combinational care in cazul general are 2 n intrari de date(I0, I1…, I2n-1), n intrari de selectie(S 0, S1,…, Sn-1) si o iesire(Z). Expresia iesirii Z la un moment dat e data de starea intrarii I k ,k=0,1….n-1 si k, la randul lui, poate fi considerat ca fiind echivalentul zecimal al starilor 0 si 1 a le intrarilor de selectie. Schema generala:
I0 I1 I2 . .
Z
MUX 2n:1
I2n-1
…… S0 S1
Sn-1
Implementarea cu multiplexoare a unui sistem de functii logice se face prin folosirea cate unui circuit pentru fiecare functie.
Implementarea cu multiplexoare de 8 cai: In cazul general, din cele n variabile ale functiei se separa n-1 avand ponderile cele mai mari. Aceste variabile se aplica pe intrarile de selectie sau de adresa ale multiplexorului. Variabila ramasa, de pondere cea mai mica, se va aplica pe intrarile de date. Pentru a sti cu ce valoare se aplica, ea trebuie comparata cu valoarea functiei.
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
X1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Intrari X2 X3 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
X4 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
a 0 0 0 1 0 1 1 0 1 0 1 1 1 0 0 0
b 0 0 0 1 1 1 1 1 0 0 1 1 1 0 0 0
X1 0 0 0
Intrari X2 0 0 1
X3 0 1 0
a 0 X4 X4
b 0 X4 1
0
1
1
X 4
1
c 0 X4 X 4 1
1
0
0
X 4
0
1 1
0 1
1 0
1
1
1
1 X 4 0
1 X 4 0
Iesiri d 0 0 0 1 0 1 1 0 1 1 0 1 0 0 0 0
c 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0
e 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 0
f 0 0 0 1 0 0 0 1 1 1 0 1 1 0 0 0
g 0 0 0 0 0 1 1 1 1 1 0 1 1 0 0 0
Iesiri d 0 X4 X4
e 0 X4 X4
f 0 X4 0
g 0 0 X4
X 4
0
X4
1
1
1
X4
1
1
1 X 4 0
X4 0
X4 0
0
0
X4 X 4 0
X4 X 4 0
Implementarea cu multiplexoare de 16 cai: Vom implementa doar functiile a si b cu multiplexor de 16 cai, celelalte implementandu-se analog.
F. Să se implementeze cu demultiplexoare de 8 şi 16 căi şi porţi logice ŞI-NU în prima variantă, respectiv ŞI în a doua variantă, realizate în tehnologia TTL.
Circuitul demultiplexor este un circuit logic combinational care, in cazul general, are o intrare de date(I), n intrari de selectie(S 0,S1,…Sn-1) si 2n iesiri(Z 0,Z1, …,Z2n-1). Z j=0 pentru j≠ k Z j=I pentru j=k j=0,….,2n-1. k este echivalentul zecimal al numarului binar dat de starile 0 si 1 ale intrarilor de selectie si are urmatoarea expresie: k=Sn-1Sn-2 ….S0. Schema bloc:
Z0 DMUX 1:2n
I
Z1 . . Z2n-1
. . .. S1 Sn-1
S0
In cazul implementarii unui sistem de functii logice cu demultiplexoare e necesar un singur circuit universal si cate o poarta logica pentru fiecare functie. Implementarea cu demultiplexoare de 8 cai: Dintre cele n variabile se separa n-1 avand ponderile cele mai mici si care se aplica pe intrarile de selectie ale demultiplexorului. Variabila ramasa, de pondere cea mai mare, trebuie adaugata termenilor canonici de n-1 variabile; acest lucru se face in exteriorul demultiplexorului, de regula prin intermediul unei retele de porti logice. Pentru implemenatarea cu Dmux si porti Si-Nu, vom folosi functia e. e = P 3 + P 5 + P 9 + P 11 = X 1 ( X 2 X 3 X 4 ) + X 1 ( X 2 X 3 X 4 ) + X 1 ( X 2 X 3 X 4 ) + X 1 ( X 2 X 3 X 4 ) = '
'
'
'
'
'
'
'
'
'
'
'
= P 4 + X 1 P 2 + X 1 P 6 = P 4 • X 1 P 2 • X 1 P 6 = P 4 ( X 1 + P 2 )( X 1 + P 6 ) = P 4 ( X 1 P 2 + X 1 P 6 ) =
X 1 P ' 4 P ' 6 + X 1 P ' 2 P ' 4 = X 1 P ' 4 P ' 6 • X 1 P ' 2 P ' 4
Implementarea cu demultiplexoare de 16 cai: Vom efectua implementarea functiilor a si b cu demultiplexoare de 16 cai si porti SI-NU, iar in cazul functiilor c si d vom folosi demultiplexor de 16 cai si porti SI. FCD
= P 3 + P 5 + P 6 + P 8 + P 10 + P 11 + P 12 = P 3 • P 5 • P 6 • P 8 • P 10 • P 11 • P 12
FCD
= P 3 + P 4 + P 5 + P 6 + P 7 + P 10 + P 11 + P 12 = P 3 • P 4 • P 5 • P 6 • P 7 • P 10 • P 11 • P 12
a b
c FCD = P 5 d FCD = P 4 + P 7 + P 10 + P 12
G. Să se calculeze timpii de propagare intrare-ieşire. Pentru implementarea funcţiilor individual cu porţi ŞI-NU timpii de propagare ieşire-intrare sunt următorii: -pentru schema din anexa 1: 15s; Pentru implementarea ansamblului de funcţii cu porţi ŞI-NU şi SAU-NU timpul de propagare intrare-ieşire este următorul: -pentru schema din anexa 2: 20ns; Pentru implementarea ansamblului de funcţii cu multiplexoare de 16 şi respectiv 8 căi timpii de propagare intrare-ieşire sunt următorii: -pentru schema din anexa 3 (multiplexoare de 16 căi): 22ns; -pentru schema din anexa 4(multiplexoare de 8 căi): 41ns; Pentru implementarea ansamblului de funcţii cu demultiplexoare de 16 şi respectiv 8 căi şi cu porţi ŞI-NU timpii de propagare intrare-ieşire sunt următorii: -pentru schema din anexa 5: 22ns ; -pentru schema din anexa 6 : 36ns; H. Să se calculeze puterea disipată de circuit. Circuitul din anexa 1 disipă : 0.445W. Circuitul din anexa 2 disipă: 0.56W Circuitul din anexa 3 disipă: 0.5W Circuitul din anexa 4 disipă: 0.2W Cicuitul din anexa 5 disipă: 0.99W Circuitul din anexa 6 disipă: 1.3W Circuitul din anexa 7 disipă: 0.27W
PROIECT C.L.C.S.
Gosu Ionut Laurentiu An II, Gr 4401.
