Universidad Nacional de Colombia.
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Laboratorio Electrónica Digital I INFOMRE 2. Multiplexor y generador de paridad Universidad Nacional de Colombia
Resumen ² En este preinforme se describen los circuitos analizadores de información como lo son el multiplexor y el generador de paridad, para este caso el multiplexor de 4 bits y el generador de paridad par de 8 bits.
Índice de Términos² Multiplexor, generador de paridad, compuertas lógicas, circuitos lógicos combinacionlales. combinacionlales.
I. EQUIPOSDE EQUIPOS DE LA PRÁCTICA Multímetro FLUKE 79 Fuente DC Compuertas discretas tipo TTL y CMOS ProtoBoard
y y y y
ULTIPLEXOR
M
Un multiplexor es un circuito combinacional que selecciona una de n líneas de entrada y transmite su información binaria a la salida. La selección de la entrada es controlada por un conjunto de líneas de selección. La relación de líneas de entrada y líneas de selección está dada por la expresión 2n, donde n corresponde al número de líneas de selección y 2n al número de líneas de entrada. entrada. En particular el multiplexor 4 a 1(figura 1) las entradas son I0, I1, I2 e I3 y la selección viene dada por las entradas S0 y S1. El valor de la salida Y depende de los valores lógicos presentes en las entradas de datos y la selección 1. Entrada de selección selección S0 0 0 1 1
de datos S1 0 1 0 1
Entrada seleccionada seleccionada Y I0 I1 I2 I3
Tabla 1: Tabla de verdad Multiplexor 4 a 1
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http://www.virtual.unal.edu.co/c http://www.virtual.unal.edu.co/cursos/ingenieria/200047 ursos/ingenieria/2000477/lec 7/lec ciones/030701.htm
igura 1: Multiplexor 4 a 1 1
F
GENERADOR DE PARIDAD Un generador de paridad es un dispositivo que permite, por medio de un bit par añadido a una serie de bits que contiene información, detectar un error al momento de transmitirla. Para ello, se consigue que el número total de unos sea par o impar. Así, si el número de bits total es par se denomina paridad par, y si es im impar, par, se denomina paridad impar. Cuando el código se transmite, el receptor decodifica la información y la valida a través de un comprobador de paridad. En el caso de que el resultado de la suma de la paridad sea par (es decir, 0), el receptor entenderá que la cadena de bits no posee error, pero si la suma es impar (es decir, 1), el receptor verá que la cadena de bits posee un error de transmisión 1.
igura 2: Generador de paridad de 3 bits 1
F
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Mensaje de 3 Bits A B 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
2
Bit de paridad par generado C 0 1 0 1 0 1 0 1
P
0 1 1 0 1 0 0 1
Tabla 2: Tabla de verdad de un generador de paridad. En esta práctica se implementará un generador de paridad de 8 Bits.
II. SIMULACIONES Para
las simulaciones mostradas a continuación se usó el software Multisim 11.0 de National Instruments y se aprovecharon las herramientas ³Generador de palabra´ para generar las señales de entrada y ³analizador lógico´ para analizar el comportamiento de la salida en comparación con las señales de entrada A.
M ultiplexor de 4 a 1
igura 4: Simulación Multiplexor 4 a 1.
F Para
el circuito multiplexor se usaron compuertas TTL 74LS04 en el caso de las compuertas NOT y 74LS11 en el caso de las compuertas AND y se esperaba tener el comportamiento mostrado en la simulación de la figura 4 (Donde las primeras dos señales representan las entradas de selección, las siguientes cuatro las entradas I0, I1, I2 e I3 respectivamente y la última señal representa la salida) y descrito en la tabla 1. B.
Generador
de paridad a 8 bits XWG1 0
16
U1A
U2A
O O
74LS386D O
74LS386D X
U3A X
U4A
X
74LS386D 15
31
R
74LS386D U5A
U6A
74LS386D
74LS386D U7A
74LS386D
F
C
Q
1
XLA1
T
igura 3: Circuito Multiplexor 4 a 1.
F
igura 5: Circuito Generador de paridad.
F
T
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como el mostrado en la simulación figura 6 para la cual se escogieron entradas aleatorias de las 256 combinaciones posibles y la salida está representada por la última señal
III.
RESULTADOS Y ANÁLISIS DE RESULTADOS
Los resultados obtenidos fueron los esperados, especialmente en el caso del multiplexor, pero en el caso del generador de paridad se evidencio que debido a que el dip switch se encontraba defectuoso los resultados no eran coherentes hasta que el problema en dicho dispositivo fu detectado.
IV. igura 6: Simulación Generador de paridad de 8 Bits.
F
Para
el generador de paridad de 8 bits se usarán compuertas TTL EXOR 74LS86 y se esperaba tener un comportamiento
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REFERENCIAS
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477 /lecciones/030701.htm
