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MULTIPLEXOR 8:1 EN VHDL Cesar Ramiro Beltrán Hernández.
[email protected] Universidad Cooperativa de Colombia. Bogotá Seminario Regional II.
Resumen: El presente proyecto explica el diseño de un multiplexor de característica 8 a 1 el cual es realizado a partir de la tabla de verdad y la máquina de estado, para luego ser escrita en código VHDL. Palabras Clave: Multiplexor, VHDL, máquina de estado, Digital, lógico.
INTRODUCCIÓN Los multiplexores son circuitos combinacionales con varias entradas y una única salida de datos, están dotados de entradas de control capaces de seleccionar una, y sólo una, de las entradas de datos para permitir su transmisión desde la entrada seleccionada hacia dicha salida. En el campo de la electrónica el multiplexor se utiliza como dispositivo que puede recibir varias entradas y transmitirlas por un medio de transmisión compartido. Para ello lo que hace es dividir el medio de transmisión en múltiples canales, para que varios nodos puedan comunicarse al mismo tiempo.
DESCRIPCIÓN TÉCNICO En este trabajo se muestra un multiplexor de 8:1 es decir que el diseño tendrá ocho entradas (din[7] a din[0]), y nosotros decidimos cual de esos datos se verá reflejado en la salida dout mediante los selectores (Sel2, Sel1 y Sel0) El diagrama de compuertas es la siguiente:
Figura 1. Diagrama de compuertas. Para comprender mejor el funcionamiento lógico se presenta a continuación la tabla de verdad:
Tabla 1. Tabla de verdad. Salidas A>B y A
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MAQUINA DE ESTADOS. Se denomina máquina de estados a un modelo de comportamiento de un sistema con entradas y salidas, en donde las salidas dependen no sólo de las señales de entradas actuales sino también de las anteriores. Las máquinas de estados se definen como un conjunto de estados que sirve de intermediario en esta relación de entradas y salidas, haciendo que el historial de señales de entrada determine, para cada instante, un estado para la máquina, de forma tal que la salida depende únicamente del estado y las entradas actuales. Le damos valores arbitrarios a las entradas:
programación en lenguaje VHDL. En la primera estructura del programa (mux) se declara los puertos de entrada como vectores. El selector es un vector de 3 posiciones, y el puerto de datos es un vector de 8 posiciones. En la segunda estructura (mux_arc) se declara la arcquitectura del mux, realizando las asignaciones a la salida dout, dependiendo los valores que tenga el valor Sel mediante la estructura “when”.
ENTITY mux IS port( din: in STD_LOGIC_VECTOR(7 downto 0); sel : in STD_LOGIC_VECTOR(2 downto 0); dout : out STD_LOGIC ); END mux;
ARCHITECTURE mux_arc OF mux IS begin dout <= din(7) when (sel="000") else din(6) when (sel="001") else din(5) when (sel="010") else din(4) when (sel="011") else din(3) when (sel="100") else din(2) when (sel="101") else din(1) when (sel="110") else din(0);
Tabla 2. Tabla de los valores de las entradas. En el mapa de estados se visualiza en primer instancia un contador. Seguidamente se encuentran los tres selectores que son todas las combinatorias de estados que vimos en la tabla de verdad; y de ultimo la salida que depende directamente de las anteriores. Por ejemplo si: Sel[2]= 0 Sel[1]= 1 Sel[0]= 1 Significa que el contador esta en [4] por lo tanto la salida dout sera el dato din[4] es decir dout=0.
END mux_arc;
BIOGRAFÍA.
Figura 2. Análisis temporal.
PROGRAMACION VHDL. Luego de tener claro el funcionamiento por medio de la tabla de verdad y la máquina de estados, se procedió a realizar la
http://www.virtual.unal.edu.co/cursos/ingenieria/200 0477/lecciones/030801.htm HTTP://WWW.UNED.ES/CABERGARA/PPROPIAS/MORILLO/WEB_ET_DIG/06_RUTA _DATOS/TRANSP_RUTA_DATOS.PDF HTTP://WWW.EHU.ES/~JTPOLAGI/EXPRESS/01.HTM
