INFORME DE LABORATORIO N°1 DE SISTEMAS DIGITALES BIESTABLES SÍNCRONOS Y ASÍNCRONOS I. INTRODUCCIÓN
En el presente laboratorio, se desarrollara el análisis funcional de los biestables asíncronos (Latchs) y síncronos (Flip Flops); los cuales representan los dispositivos fundamentales para el diseño de registros, Contadores, Maquinas de estados, memorias y todo circuito secuencial. II. OBJETIVOS
Implementar los circuitos biestables asíncronos (Latch) y síncronos (Flip Flop), utilizando puertas lógicas. La visualización del funcionamiento de cada una de los biestables (Latchs y Flip Flops.) utilizando leds en las salidas. Implementar circuitos básicos con biestables. Adquirir destreza para el montaje y cableado de circuitos digitales en el prothoboard. Aprender a utilizar los principios principios básicos básicos para el análisis análisis de circuitos digitales digitales secuenciales mediante simuladores y que tenga la capacidad de realizar la detección de fallos, corregirlos y comprobar su buen funcionamiento. Para cada función lógica implementar con circuitos integrados de tecnología TTL (Serie 74). Buscar las referencias correspondientes correspondientes en los manuales adecuados. Se implementará como entradas lógicas DIPSWITCHs y como salidas lógicas LEDs. (Ver en el marco teórico del presente documento sus circuitos eléctricos).
1. Describir el concepto de Biestable Asincrono, analice su funcionamiento y mencione los tipos de latches.
Biestable asíncrono
Es cuando cambia de estado, evoluciona a otro estado sin la señal de reloj, por lo general estos biestables son llamados latches. El latch (cerrojo) es un tipo de dispositivo de almacenamiento temporal de dos estados que se suele agrupar en una categoría diferente a la de los flip flops. Biestable asíncrono o latch es un multivibrador capaz de permanecer en uno o dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones o de reloj (clock).este dispositivo es muy utilizado en la electrónica digital comomemoria de información. Y solo varía su estado variando sus entradas de control. Básicamente, los latches son similares a los flip-flops, ya que ambos son también dispositivos que permanecen en su estado gracias a su capacidad derealimentación.
TIPOS DE LATCHES Biestable S-R
Es el tipo de biestable más usado en la electrónica digital se pueden activar con entrada en alto o en bajo, si se activan con entrada en alto están compuestas por compuertas NOR y si se activan con entrada en bajo están compuestas con compuertas NAND. Para el análisis tomaremos el latch S-R con entrada en alto obteniendo las iguiente tabla que muestras el comportamiento del latch según los estímulos o entradas.
Para el análisis tomaremos el latch S-R con entrada en alto obteniendo lasiguiente tabla que muestras el comportamiento del latch según los estímulos oentradas.
Ecuación característica.
BIESTABLE D
El latch tipo D se diferencia del latch S-R en que solo tiene una sola entrada de control y también tiene otra de habilitación (enable), cuando la entrada D está en alto y enable también, el latch se pone en estado set, y si D está en nivel bajo y en enable en alto pasa a estado reset.
2. Describir el concepto de Biestable sincrono, analice su funcionamiento y describa los tipos de Flip flops convencionales.
En los biestables síncronos las salidas cambian con las entradas y cuando se les aplica una señal de reloj. Por tanto, las señales de salida están controladas por una señal de sincronismo, validándose cuando es activada esta señal de sincronismo. Cuando las señales se validan por un estado lógico (nivel alto o bajo) de la señal de reloj se dice que son activadas por nivel. Cuando se produce las validaciones de las señales cuando la señal de reloj cambia de estado, se dice que son activadas por flanco: flanco de subida (cambio de nivel bajo a alto) y flanco de bajada (cambio de nivel alto a bajo).
El biestable R-S síncrono se obtiene partiendo del biestable R-S asíncrono y añadiendo puertas AND a la entrada del circuito. Cuando la entrada de reloj está a nivel 0, las salidas de las puertas AND son 0 y por tanto, las entradas al circuito biestable se bloquean a 0 y 0, manteniéndose los valores de la salida. Cuando la entrada de reloj está a nivel 1, las salidas de las puertas AND valen lo mismo que R y S, realizándose la función del biestable. Además, el biestable presenta dos entradas asíncronas PRESET (puesta a uno) y CLEAR (puesta a cero), que actúan independientemente de la señal de reloj. Como en los biestables RS asíncronos, si las entradas PRESET y CLEAR están a nivel uno a la vez (en los biestables con puertas NOR) las salidas Q y ̅ toman el mismo valor, lo que no está permitido.
TIPOS DE FLIP- FLOP.
Flip-Flop S-R (Set-Reset)
La siguiente figura muestra una forma posible de implementar un Flip-Flop S-R. Utiliza dos compuertas NOR. S y R son las entradas, mientras que Q y Q’ son las salidas (Q es generalmente la
salida que se busca manipular.)
Como existen varias formas de implementar un Flip-Flop S-R (y en general cualquier tipo de FlipFlop) se utilizan diagramas de bloque que representen al Flip-Flop. El siguiente diagrama de bloque representa un FF S-R. Nótese que ahora, por convención, Q se encuentra en la parte superi or y Q’ en la inferior.
Para describir el funcionamiento de un FF se utilizan las llamadas Tablas de Estado y las Ecuaciones Características. La siguiente tabla muestra la tabla de estado para un FF S-R.
S 0 0 0 0 1 1 1 1
R 0 0 1 1 0 0 1 1
Q 0 1 0 1 0 1 0 1
Q+ 0 1 0 0 1 1 -
Flip-Flop T.
El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo completo de cero a 1. Las siguientes dos figuras muestran el diagrama de bloque y una implementación del FF T mediante un FF S-R y compuertas adicionales.
Nótese que en la implementación del FF T, las dos entradas del FF S-R están conectadas a compuertas AND, ambas conectadas a su vez a la entrada T. Además, la entrada Q esta conectada a R y Q’ a S. Esta conexión es así para permitir que el FF S -R cambié de estado cada que se le mande un dato a T. Por ejemplo, si Q = 1 en el tiempo actual, eso significa que Q’ = 0, por lo tanto, al recibir
T el valor de 1, se pasaran los valores de R = 1 y S = 0 al FF S-R, realizando un reset de Q. La siguiente tabla muestra el comportamiento del FF T y del FF S-R en cada pulso de T
T 0 1 0 1 0 1
S 0 1 0 0 0 1
R 0 0 0 1 0 0
Q 0 1 1 0 0 1
Q´ 1 0 0 1 1 0
La tabla de estado para el FF T se presenta a continuación. Es muy sencilla: cuando T = 0 el estado de Q no cambia, es decir Q = Q+ (estado de memoria), cuando T = 1, Q es complementada y, por lo tanto, Q+ = Q’.
Tabla de estado para el FF T T 0 0 1 1
Q 0 1 0 1
Q+ 0 1 1 0
De la tabla de estado anterior, se obtiene la siguiente ecuación característica para el FF T Q+ = T ’Q + TQ´ = T Å Q Ahora bien, analicemos un poco más el comportamiento del FF T y tratemos de responder la siguiente pregunta: ¿Qué pasa si T=1 por mucho tiempo? Los valores de S y R cambiarían constantemente de la siguiente manera: S = 0-> 1 -> 0 -> 1 R= 1-> 0 ->1 -> 0 es decir, el FF empezaría a oscilar y por tanto no mantendría el estado (inestable.) Por lo tanto, la mayoría de los FF utilizan un reloj para determinar en que momento se tomará en cuenta el valor que se encuentre en la entrada del FF. La siguiente figura muestra un FF T con reloj (CK)
Nótese que la entrada marcada como CK tiene un círculo. Este círculo indica que el FF tomará en cuenta la entrada del FF cuando el pulso del reloj sea cero (0). Si es uno (1), la entrada no será tomada en cuenta.
Flip-Flop J-K.
El flip-flop J-K es una mezcla entre el flip-flop S-R y el flip-flop T. Esto ocurre de la siguiente manera: En J=1, K=1 actúa como Flip-flop T De otra forma, actúa como flip-flop S-R El siguiente diagrama de bloque es el perteneciente el FF J-K
Una implementación tentativa de un FF J-K a partir de un FF S-R sin reloj es la siguiente:
La tabla de estado aparece a continuación. Note que es muy parecida a la del FF S-R solo que ahora los estados de J=1 y K=1 sí son validos. Tabla de estado del FF J-K J 0 0 0 0 1 1 1 1
K 0 0 1 1 0 0 1 1
Q 0 1 0 1 0 1 0 1
Q+ 0 1 0 0 1 1 1 0
De la tabla anterior se obtiene la siguiente ecuación característica mediante mapas de Karnaugh: . Este flip-flop es uno de los más comunes con reloj. El siguiente diagrama lo muestra con entrada para reloj:
Flip-Flop D (Delay).
El flip-flop D es uno de los FF más sencillos. Su función es dejar pasar lo que entra por D, a la salida Q, después de un pulso del reloj. Es, junto con el FF J-K, uno de los flip-flops mas comunes con reloj. Su tabla de estado se muestra a continuación: D 0 0 1 1
Q 0 1 0 1
Q+ 0 0 1 1
De la tabla se infiere que la ecuación característica para el FF D es: Q+= D. El siguiente diagrama de bloques representa este flip-flop.
3. De los manuales tecnicos obtener los IC TTL y CMOS; que realizan la funcion de match y Flip Flops, analice su tabla de verdad y funcionamiento.
4.
Cual es la diferencia principal entre un match y el Flip Flop.
Si bien ambos son dispositivos multivibradores biestables y se usan mucho en laelectrónica digital para el almacenamiento de datos. El latch solo cuenta conentradas de control mientras que los flip flop aparte de estas entradas de controlasíncronas cuenta con una entrada especial para un reloj (clock) esto hace que loscambios de estado sean al ritmo de las pulsaciones del reloj. 5. Analice el funcionamiento del Flip Flop Maestro-Esclavo; investigar sus ventajas.
Flip flop Maestro-Esclavo Un flip flop maestro-esclavo se construye con dos flip flop, uno sirve de maestro yel otro de esclavo. Durante la subida del pulso de reloj se habilita el maestro y sedeshabilita el esclavo. La información de entrada es transmitida hacia el flip flopmaestro. Cuando el pulso baja nuevamente a cero se deshabilita el maestro locual evita que lo afecten las entradas externas y se habilita el esclavo, entonces elesclavo pasa al mismo estado del maestro. El comportamiento del flip flopmaestro- esclavo que acaba de describirse hace que los cambios de estadocoincidan con la transición del flanco negativo del pulso.
6. Describir las caracteristicas de disparo de Flip Flops por pulso y por flanco.
Los flip flop disparado por flanco cambian de estado con el flanco positivo (flanco de subida) o con el flanco negativo (flanco de bajada) del impulso de reloj y es sensible a sus entradas solo en esta transición de reloj. Los flig flog disparados por pulsos cambian de estado en su salida únicamente con las entradas de reloj, poniendo a set al flig flop cuando está en preset y a reset cuando está en clear.
7. Utilizando Flip Flop J-K, desarrollar los circuitos para convertir a : Flip Flop R-S.
Flip Flop D.
Flip Flop T.
III. LISTADO DE MATERIALES
Circuitos Integrados TTL : 7400, 7402, 7474, 7476, 74266. Prothoboard y Dipswitch Cables de conexión Manuales técnicos. Resistencias de 100 Ohmios : Diodos LEDs Resistencias ¼ de W (ojo potencia)
Se trata de un latch rs Tabla de verdad R 0 0 1 1
S 0 1 0 1
+
̅ +
1 (NP) 1 0
1 (NP) 0 1
̅
Se trata de un flip flop rs el cual analizando su funcionamiento corroboramos su tabla de verdad. R 0 0 1 1
S 0 1 0 1
+
̅ + ̅
1 0
0 1 NP
