Universidad Francisco José de Caldas
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Informe de Laboratorio Sumador Restador Forma 2 Universidad Distrital Francisco José de Caldas
I.
OBJETIVOS. Analizar y comprender los operadores lógicos (AND, XOR, OR) en el funcionamiento del sumador restador forma 2. Implementar una compuerta sumadora en la PSoC de tal manera que su funcionamiento sea de un sumador restador forma 2 e identifica su funcionamiento. Comprobar que la compuerta funciona tal y como debería, realizando la suma de las dos entradas binarias en 4 bits en caso de tener el carry de entrada en 0, y que cumpla la suma, y con el carry de entrada en 1 que cumpla la resta respectiva. Comprender la estructura del sumador restador forma 2 y realizar las pruebas necesarias para verificar el correcto uso e implementación del circuito.
II. 1 2 3 4 5 6 III.
Figura 1. Símbolo de circuito para una compuerta OR de dos entradas
Las entradas A y B son niveles de voltaje lógicos y la salida x es un nivel de voltaje lógico cuyo valor es el resultado de la operación OR de A y B; esto es, A+B= x. Es decir que la compuerta OR opera en salida alta (1) si la entrada A, B o ambas están en un nivel lógico 1. La salida de nivel lógico 0, se logra si todas las entradas están en el nivel lógico 0. Compuerta AND: En la siguiente figura se muestra la compuerta AND de dos entradas:
MATERIALES. 10 Resistencias de 220Ω 5 Leds verdes Psoc Protoboard Cable para protoboard Dip Switch MARCO TEÓRICO
Compuerta OR: En un circuito digital la compuerta OR es un circuito que tiene dos o más entradas y cuya salida es igual a la suma OR de las entradas. El símbolo es el siguiente:
Figura 2. Símbolo de circuito para una compuerta AND de dos entradas
La salida de la compuerta AND es igual al producto AND de las entradas lógicas, es decir, x= A ∙ B . En otras palabras, la compuerta AND es un circuito que opera en forma tal que su salida es alta (1) solo cuando todas sus entradas son altas (1). En todos los otros casos es 0. [1] Sumador: Un sumador es un circuito lógico que calcula la operación suma. En los computadores modernos se encuentra en lo que se denomina Unidad aritmético
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lógica (ALU). Generalmente realizan las operaciones aritméticas en código binario decimal o BCD exceso 3, por regla general los sumadores emplean el sistema binario. En los casos en los que se esté empleando un complemento a dos para representar números negativos el sumador se convertirá en un sumador-restador (Addersubtracter).
del sustraendo y sumando 1. Esta adición del 1 se lleva a cabo poniendo el acarreo de entrada en C0 a 1 mientras se suma el minuendo al complemento del substraendo. Es decir, en general la resta se realiza a partir de la suma y, por este motivo, usualmente es más conveniente construir una unidad funcional que realce tanto la suma como la resta. [3]
Restador:
Un restador es un circuito lógico que calcula la operación resta. Para realizar la resta se coloca el número binario del primer operando (minuendo) en los interruptores A1, A2, A3, A4; y el número binario del segundo operando (sustraendo) en los interruptores B1, B2, B3 y B4.El interruptor S / R (Suma / Resta) se coloca hacia la posición de "Resta", enviando un nivel lógico 1 al Cin del primer bloque y configurando el yB4inversor / buffer compuesto por las compuertas EXOR como inversor.
El circuito sumador restador paralelo de 4 bits tiene una entrada adicional denominada de control de modo. Si esta entrada está en el nivel bajo (0 lógico), las cuatro puertas XOR no tienen efecto en el dato de las entradas, el dato pasa a través de las puertas XOR y no es invertido. La entrada Cin FA del 1 es mantenida en el nivel bajo, lo cual hace que FA funcione como un semi sumador. En los indicadores de salida aparecerá una suma de 4 bits.
Sumador/Restador: Sumador/restador de dos números de 4 bits. El circuito debe sumar o restar dos números codificados en complemento a 2 con 4 bits y cuyos valores estarán determinados por la posición de los• Interruptor el cual será un cable cuya función será el de sumar si va conectado a tierra (-) y restar si va corriente (+).
Suma y resta de 4 bits:
Cuando la entrada de control de modo del circuito sumador restador esta en nivel alto (1 lógico) las cuatro compuertas XOR actúan como inversores, se invierte el sustraendo (
B 4 , B3 , B 2 , B1 ). La entrada Cin al FA del
1 está en alta, lo que es lo mismo que sumar + 1al sustraendo en complemento a 1. En los indicadores de salida aparecerá una resta de 4 bits en forma binaria.
Figura 4. Sumador/ Restador Forma 2 [2] Figura 5. Diagrama lógico sumador/restador
Sumadores/Restadores: Como regla, la sustracción binaria se realiza sumando al minuendo el complemento a dos del sustraendo. El complemento a dos se obtiene complementando cada bit
IV.
DESCRIPCIÓN FUNCIONAL
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Y (¿¿ 0 ⨁ C¿ )⊕ C ¿ S 1=X 1 ⨁(Y 1 ⨁ C¿ ) ⊕ C out 0 S 0= X 0 ⨁¿ C out =[ X 0 Y 0 +C ¿ ( X 0 ⨁ Y 0 ) ] + [ X 1 Y 1 +C out 0 ( X 1 ⨁ Y 1 ) ] + [ X 2 Y 2 +C out 1 ( X 2 ⨁Y 2 ) ]+ [ X 3 Y 3+ Cout 2 ( X 3 ⨁ Y 3 ) ] + [ X 4 Y 4 +C out 3 ( X
Teniendo en cuenta que la descripción funcional de un sumar es:
S 0= X 0 ⨁Y 0 ⊕C ¿ S 2=X 2 ⨁ Y 2 ⊕ C out 1
S 1=X 1 ⨁ Y 1 ⊕ C out 0 S 3= X 3 ⨁ Y 3 ⊕ Cout 2
S 4 =X 4 ⨁ Y 4 ⊕ C out 3
Y ⨁(¿¿ 2 ⨁ C ¿ )⊕C out 1 S2 =X 2 ¿ S 3= X 3 ⨁ (Y 3 ⨁C ¿ )⊕ C out 2 S 4 =X 4 ⨁ (Y 4 ⨁ C¿ )⊕Cout 3
En el sumador-restador de forma 2 se tendría:
Y Y ¿ ⨁(¿ 0 ⨁ C¿ ¿) X 0¿ ¿ Y ⨁(¿ ¿ 1 ⨁ C¿ ) X1¿ Y ⨁(¿¿ 2 ⨁ C¿ ) X2¿ Y Y ⨁(¿ ¿ 3 ⨁ C¿ ) X 3¿ Y Y ⨁( ¿¿ 4 ⨁ C ¿ ) X 4¿ (¿¿ 4 ⨁C ¿ )+C out 3 ( ¿ ] X 4¿ (¿¿ 3 ⨁ C ¿ )+C out 2 ( ¿ ]+ ¿ X 3¿ X 2 (Y 2 ⨁ C¿ )+C out 1 ( ¿ ] + ¿ X 1 (Y 1 ⨁ C¿ )+C out 0 ( ¿ ] + ¿ (¿¿ 0 ⨁ C¿ )+C ¿ ¿ X 0¿ C´out =¿
V.
DESCRIPCIÓN ESTRUCTURAL
El circuito cuenta con 4 salidas de las respectivas sumas y una salida de carry, teniendo en total 5 salidas. Cada bit de entrada se estará sujeto al dip swich. Y para final toda la parte lógica estará dada por la PSoC previamente programada en Creator 3.3. Figura 5. Representación estructural con compuertas XOR, AND, OR
Por otro lado el sumador/Restador también puede ser representado por su símbolo, de manera que quedaría una representación física. Figura 6. Representación física
VI.
SIMULACIONES Suma:
Figura 7. X=0000 y=0000 RTA: 00000
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Figura 8. X=1010 y=1010 RTA: 10100
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Figura 11. X=1111 y= 1111 RTA: 11110
Resta:
Figura 9. X=0110 y=1001 RTA: 01111
Figura 12. X=1111 y=1111 RTA: 00000
Figura 10. X=0111 y=0110 RTA: 01101
Figura 13. X=1010 y= 0101 RTA: 00101
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Figura 14. X=0110 y=1111 RTA: 10111 bit de signo
0110+ 0001=10111
entrada como selector de modo que éste define si la operación a realizar es de suma (0) o resta (1). De la práctica efectuada logramos concluir que teniendo los conceptos claros del funcionamiento de un sumador se puede realizar el diseño y ejecución de éste mediante la herramienta PSoC, reduciendo el circuito y así mismo el margen de error por conexiones erróneas comparado con el montaje realizado con compuertas lógicas. La compuerta sumadora representa una gran utilidad y capacidad aplicativa bastante grande ya que con esta no solo se pueden realizaran sumas aritméticas si no que se puede implementar en combinación con otras compuertas y crear una operación completamente diferente, como en este caso que se creó un sumador restador obteniendo la respuesta requerida colocando el carry de entrada en 0 para la suma y en 1 para la resta. Las respuestas dadas por el montaje y las simulaciones en ambas operaciones son acordes a los resultados esperados en el caso de la resta tener en cuenta que la respuesta está dada en forma dos, por lo que en caso de ser negativa la verdadera respuesta será su complemento. VIII.
BIBLIOGRAFIA
[1] R. J. T. y. N. S. Widmer., Sistemas digitales. Principios y aplicaciones, Pentice Hall. Figura 15. X=1001 y=1100 RTA: 11101 bit de signo
1001+ 0100=11101 VII.
CONCLUSIONES
Se comprobó el funcionamiento de un sumador/restador de 4 bits. Con la práctica se comprendió el funcionamiento del sumador/restador, el cual funciona con el carry de
[2] J. O.-. J. Alvarez, «SlideShare,» Diciembre 2010. [En línea]. Available: http://es.slideshare.net/JeduardAnonimo/sumadorre stador-10526824. [Último acceso: 10 Octubre 2016]. [3] D. D. Gajski, Principios de diseño digital, Madrid: Prentice Hall, 1997.
