RETENEDOR DE ORDEN UNO. LABORATORIO 1. Cristhian Leonardo Betancourt Villarreal, Yeison Fernando Rojas Mesa, Jorge Enrique Rodríguez Valderrama. Control digital, Ingeniería Electrónica, UNISANGIL Resumen — Este informe presenta el proceso de reconstrucción de una señal utilizando el muestreo y retención y se enfatiza en el funcionamiento del retenedor de orden uno, se analiza el comportamiento del circuito retenedor y se evalúan los valores de resistores en las diferentes configuraciones de los amplificadores operaciones existentes en el circuito.
Osciloscopio Rigol Cable UTP de par trenzado 18 Resistencias de 20k Ω 14 Resistencias de 10kΩ
2 Resistencias de 30kΩ
Abstract-This report presents the reconstruction of a signal using the sample and hold and emphasizes on the operation of the retainer of order one, we analyze the behavior of the circuit and evaluated retainer resistor values in the different configurations of amplifiers existing operations in the circuit.
Palabras clave Conversor digi tal -análogo (D AC), sumador — Conversor in versor, versor, in tegrador, restador restador in versor, versor, in versor. versor.
INTRODUCCIÓN En el campo de las comunicaciones el envío y recepción de datos de alta confiabilidad es de gran importancia, principalmente cuando la comunicación se realiza entre lugares separados por distancias considerables. considerables. En la comunicación, la señal análoga, como la voz, es
III.
Optotransistor 4n26 1 Condensador cerámico 103 MARCO TEÓRICO
MUESTREO Y RETENCION El proceso de muestreo produce una señal de pulsos modulados en amplitud. La función de la operación de retención es reconstruir la señal analógica que ha sido transmitida como un tren de pulsos muestreados. Esto es, el propósito de la operación de retención es rellenar los espacios entre los periodos de muestreo y así reconstruir en forma aproximada la señal analógica de entrada original. El circuito de retención se diseña para extrapolar la señal de salida entre puntos sucesivos de acuerdo con alguna manera
circuitos de retención, pero existe un periodo de muestreo de retardo. En efecto, la mejoría en a exactitud se logra a expensas de un retardo de un periodo de muestreo. Desde el punto de vista de la estabilidad de los sistemas en lazo cerrado, dicho retardo no es deseable, y de este modo el retenedor de primer orden con interpolación no se emplea en sistemas de control. IV.
La salida del restador se conecta a la entrada de un amplificador operacional en configuración integrador (ver imagen 3). Esta parte del circuito permite hallar la pendiente de la recta en cada muestreo de las señales. En este proceso es necesario realizar la descarga del capacitor cada vez que se ingresen las nuevas muestras de las señales, para asegurar que esto suceda se conecta en los terminales del capacitor un optotransistor 4n26 para que descargue el capacitor (ver imagen 4).
PROCEDIMIENTO
Para montar el retenedor de primer orden se debe iniciar creando un programa que utilizara el JM60. Este programa se encarga de generar dos señales de muestreo, una señal de muestreo va un periodo adelantada de la otra, a partir de una señal análoga que ingresa por el pin A/D proveniente de un generador de señales. En este proceso las señales de muestreo son enviadas por los puertos C, E, F y G del JM60 a dos conversores digital-análogo, creados mediante la configuración tipo escalera, o comúnmente llamada R-2R. Los valores de resistencia en este caso es de R = 10kΩ y 2R =20kΩ (ver imagen 1). La salida análoga de los conversores son enviadas a las entradas de un amplificador operacional del circuito integrado 324 en configuración restador inversor (ver imagen 2). La salida del primer conversor (superior) se denomina muestra actual y el segundo conversor (inferior) se denomina muestra pasada (ver en anexos).
Imagen 3. Amplificador operacional 324 en configuración integrador
Imagen 4.Optotransistor 4n26 Un amplificador operacional en configuración sumador inversor ingresa la señal de muestra actual del conversor digital-análogo (DAC) y la señal de salida del amplificador operacional en configuración integrador (ver imagen 5). El
Imagen 6. Amplificador operacional 324 en configuración inversor ANALISIS DE RESULTADOS Imagen 9. Salida del conversor de muestra actual La imagen 9 muestra la salida del conversor de muestra actual en el osciloscopio, junto con la señal seno que produce el generador de señales.
Imagen 7. Modulo programable EFmJM60 de Octoplus La imagen7 muestra el JM60, los puertos que se utilizan para el montaje del retenedor de orden uno son C, E, F y G, mencionados anteriormente, ubicados en la parte superior de la imagen
La imagen 11 muestra la salida del retenedor de orden uno en el osciloscopio, la señal se corta debido al valor de la capacitancia del condensador cerámico. Esta señal es la más aproximada a la señal del modelo ideal del retenedor de orden uno. V.
CONCLUSIONES Y OBSERVACIONES Se observa que las diferentes configuraciones de los amplificadores operacionales están diseñados para obtener una ganancia unitaria El JM60 se configuro de forma que ref A+ tenga un valor de 5v y ref A- sea tierra, de forma que tenga un rango de voltajes de 0 a 5v. Como la frecuencia de la señal que entra del generador es de 2kZ, el teorema de Nyquist dice que el periodo de muestreo es el doble de la señal de entrada, al despejar el valor de frecuencia se obtiene 250uHz, ese resultado es la frecuencia del tren de pulsos que entra en el optotransistor. El condensador cerámico 103 del amplificador operación en configuración de integrador produce un corte en la señal de salida del retenedor de orden uno. REFERENCIAS
[1] K. Ogata. Sistemas de control en tiempo discreto. 2da edición [2] http://www.datasheetcatalog.net/es/datasheets_pdf/L/M/3/2/LM324.sht ml
ANEXOS
Circuito retenedor de orden uno
Montaje del retenedor de orden uno
