TECNOLOGÍA DE COMPUTADORES (GRUPO A) (Ingeniería Informática) TEST - 15/01/2007 El valor del test es de 5 puntos. Una pregunta de test incorrecta anula una correcta. 1.
El resultado de la digitalización de una señal analógica, es una secuencia de palabras código que representa las amplitudes de las muestras, de dicha señal, tomadas a intervalos regulares de tiempo.
2.
La siguiente igualdad es falsa: (010010) CD x (0100) CD = (001001000)CD .
3.
La siguiente igualdad es cierta : (011) CU – (11110) CD + (1101) SM = (1111)CU .
4.
La siguiente igualdad es falsa: (01110) CU / (010) CU = (0111)CU .
5.
La siguiente igualdad es cierta : (1101) SM + (0011) CU – (1110) CD = (0000)SM .
6.
Se cumple que: 0110.0110 2 = 6.6 16 = 6.38
7.
Según la norma IEEE-754 para la representación de números binarios de 32 dígitos en coma flotante, el número decimal 7.25 tiene la siguiente representación: 0 10000001 11010000000000000000000
8.
Un código cíclico siempre es continuo.
9.
La condición necesaria y suficiente para que un determinado código permita la corrección de errores en N-1 bits es que su distancia sea como mínimo N+1. La información aportada por una palabra código de 4 dígitos hexadecimales equiprobables es: 16 bits.
10.
11.
Se cumple que : f(d,c,b,a) =
12.
Se cumple que: f(d,c,b,a) = Πφ (5,4,3,2,1,0).
13.
Se cumple que:
14.
La siguiente igualdad es cierta: ((W+Y)*(W+X´+Y+Z´))´ = W´Y´
15.
Se cumple que que : ca + d´c + (0,2,5,6,7,8,13,15) . Σ4(0,2,5,6,7,8,13,15)
16.
El
término CA´ es un Σ4(1,3,4,5,6,9,11,12,13,14)
17.
En cualquier familia lógica se cumple que: |VOHmín –VOLmáx| ≥ |VIHmin – VILmáx|
18.
Las familias lógicas que presentan un bajo consumo por puerta no son adecuadas para la fabricación de circuitos integrados de muy alta escala de integración.
19.
Cuando se asocian dos codificadores con prioridad, el bloque más prioritario es el que recibe la entrada de habilitación (EI) de la salida de habilitación (EO) del otro.
20.
En un codificador con prioridad, GS´y EO´ no pueden alcanzar el mismo nivel lógico.
21.
Sea un decodificador binario natural de 3 a 8 con salidas activas a nivel bajo. En la salida D I está implementado el maxitérmino M7-I.
22.
Sea un decodificador binario natural de 3 a 8 con salidas (D 0, D1, D2, ...,D6,D7) activas a nivel alto. Se cumple que : (D 0 + D3 + D5 + D7)´= Σ3(1,2,4,6).
23.
Se puede implementar un sumador total con un decodificador 3:8 de salidas activas a nivel bajo, y dos puertas AND del número de entradas necesarias.
24.
El circuito lógico, a nivel de puertas, de un decodificador coincide con el de un multiplexor.
25.
Utilizando 3 inversores, 8 puertas AND de 4 entradas y una puerta OR de 8 entradas, se puede implementar un multiplexor de 8 canales.
26.
Utilizando únicamente 20 multiplexores de 4 canales simples, se puede implementar un multiplexor de 16 canales de 4 dígitos cada uno.
Σ4(1,2,4,7)
Σ4(1,2,5,9,12) + Σφ(10,14,15)
+
Σ4(0,2,4,6,8)
Σφ(9,10,12,15)
+
= Π4(0,3,4,6,7,8,11) • Πφ (10,14,15).
Σφ(10,11,12,13,14)
=
Π4(14,12,10,8,6) •
= Π4(1,2,4,7,9,12,15) • Πφ (0,3,5,6).
ca´ es una expresión mínima de la función f(d,c,b,a) =
implicado
primo
esencial
de
la
función
f(d,c,b,a)
=
27.
Con un comparador de 8 bits y sin circuitería adicional, se pueden comparar números codificados en complemento a dos comprendidos entre -256 y 255.
28.
Se puede construir un sumador total con dos puertas OR-Exclusiva de dos entradas y tres puertas NAND de dos entradas.
29.
Las salidas de grupo generador G(3-0) y grupo propagador P (3-0) de un sumador con acarreo anticipado de 4 bits son independientes del acarreo de entrada C 0.
30.
En un sumador con acarreo interno anticipado los términos P i y Gi no sólo dependen de A i y Bi .
31.
En un sumador paralelo constituido por bloques con acarreo interno anticipado asociados con un LAC externo, el tiempo necesario para la suma es independiente del número de bloques, pero depende del tamaño de cada bloque.
32.
Dos sistemas secuenciales con distinto número de estados tienen siempre distinto número de variables de estado.
33.
En un sistema secuencial síncrono, el número de estados es menor o igual que 2 n , siendo n el número de variables de estado.
34.
En un sistema secuencial con n variables de entrada, desde cada estado, se pueden producir un máximo de 2n-1 transiciones de estado.
35.
Los biestables con sincronismo maestro-esclavo, independientemente de la lógica de disparo, eliminan el problema de la captación de unos.
36. No
hay diferencia entre el cronograma de un biestable D sincronizado por flanco de bajada y el de un biestable D maestro-esclavo, cuyo maestro capta por nivel bajo.
37.
En todos los biestables el próximo estado depende del estado actual y de las entradas de la lógica de disparo.
38.
La ecuación del biestable JK es: Qt+1 = QtJ + Qt’K´
39.
En un biestable RS con sincronismo por nivel, la combinación prohibida de la lógica de disparo, mantenida hasta que desaparece el nivel activo de la señal de reloj, da lugar a una indeterminación en la salida del biestable.
40.
En un biestable con sincronismo por flanco, la lógica de disparo debe permanecer estable T HOLD segundos antes del flanco y T SETUP segundos después del flanco.
41.
En los contadores síncronos nunca se pueden producir cuentas transitorias indeseadas entre dos cuentas válidas.
42.
En los contadores asíncronos la frecuencia máxima de funcionamiento es directamente proporcional al número de biestables.
43.
Los registros de desplazamiento se implementan con biestables con sincronismo por flanco puro.
44.
En una memoria dinámica, la aplicación de una dirección de fila provoca que todas las celdas de la fila correspondiente se lean y se restauren (“refresquen”).
45.
Las memorias estáticas no pierden su contenido al desaparecer la alimentación.
46.
La extensión de la longitud de palabra utilizando memorias de longitud de palabra menor, se basa en la utilización de las patillas CS (Chip Select) que permite l a selección en cada instante de sólo uno de los módulos de memoria.
47.
Para obtener un sistema de memoria de tamaño 2048 x 8 a partir de bloques de tamaño 256 x 4 son precisos 32 bloques.
48.
Una memoria de acceso aleatorio de dimensión N x W, con organización 3D, utilizará dos decodificadores de N1 y N2 salidas, cumpliéndose que N = N1 x N2.
49.
En una memoria EEPROM no se pueden borrar palabras de forma selectiva.
50.
Con una memoria PROM de 2 m x n bits se puede implementar cualquier sistema combinacional con n funciones de m variables.
TECNOLOGÍA DE COMPUTADORES (Ingeniería Informática - GRUPO A) - 15/01/2007 PROBLEMAS
PROBLEMA 1 Diseñar un sumador totalmente paralelo de 18 bits, utilizando sumadores de dos bits con acarreo anticipado y unidades LAC de tres (2 puntos) bits.
PROBLEMA 2 Diseñar, utilizando biestables T, un contador síncrono, con salida en binario natural, que cuente según la secuencia:
0, 3, 6, 9, 12, 15, 12, 9, 6, 3,.... (2 puntos)
PROBLEMA 3 Diseñar un sistema de memoria de tamaño 768 x 12 bits, a partir de CI de memorias de 256 x 4 bits con entrada de selección de chip (CE´) y (1 punto) de lectura/escritura (R/W´).
