Cuestionario Previo #7 Laboratorio de Termodinámica, FI, UNAM.
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Descripción: Informeeee
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Fisica Ing Rebeca Linares UCSM UCSM UCSM UCSM AREQUIPA LABORATORIO FISICA ING REBECCA LINARESDescripción completa
UNIVERSIDAD NACIONAL NACIONAL MA MAYOR YOR DE SAN MARCOS (UNIVERSIDAD DEL PERU, DECANA DE AMERICA)
FACULTAD: ING. ELECTRONICA Y ELECTRICA
E.A.P: ING. ELECTRONICA
CURSO: LABORATORIO DE CIRCUITOS DIGITALES DIGITALES 1
PROFESORA: CASIMIRO PARIASCA, OSCAR
GRUPO: MARTES (2-4PM)
ALUMNO: MENDOZA ROSADO, VICTOR HAROLD 141!12"
CIUDAD UNIVERSITARIA, UNIVERSITARIA, 16 DE JUNIO DEL 2016
INFORME PREVIO Nº7 “Circuitos de transmisión de datos con detección de errores” 1) E#$%&' *% '+'*$+ * $& $ / $& &0$ Un bit de paridad par ace !ue e" n#mero tota" de $s sea par% & un bit de paridad impar ace !ue e" n#mero tota" de $s de" 'rupo sea impar( Un determinado sistema puede )uncionar con paridad par o impar% pero no con ambas( Por e*emp"o% si un sistema traba*a con paridad par% una comprobación !ue se rea"ice en cada 'rupo de bits recibidos tiene !ue ase'urar !ue e" n#mero tota" de $s en ese 'rupo es par( +i a& un n#mero impar de $s% !uiere decir !ue se a producido un error( E" bit de paridad se puede a,adir a" principio o a" -na" de" códi'o% dependiendo de" dise,o de" sistema( Obser.e !ue e" n#mero tota" de $s% inc"u&endo e" bit de paridad% siempre es par para paridad par% & siempre es impar para paridad impar( E" bit de paridad para cada n#mero /C0 se indica en "a co"umna P(
E" códi'o /C0 con bits de paridad( En e" caso de "a paridad par% se cuentan e" n#mero de unos( +i e" tota" es impar% e" bit de paridad se estab"ece en uno & por tanto "a suma de" tota" anterior con este bit de paridad% dar1a par( +i e" conteo de bits uno es par% entonces e" bit de paridad 2par3 se de*a en 4% pues &a es par( En e" caso de "a paridad impar% "a situación es "a contraria( +e suman "os bits cu&o .a"or es uno% si da un n#mero impar de bits%
entonces e" bit de paridad 2impar3 es cero( 5 si "a suma de "os bits cu&o .a"or es uno es par% entonces e" bit de paridad 2impar3 se estab"ece en uno% aciendo impar "a cuenta tota" de bits uno(
2) E#$%&* 4LS151
*%
3'&+0&*+
*%
0%&$%*#+
E" 76+$8$ es un mu"tip"e9or 2MU:3% un dispositi.o !ue permite diri'ir "a in)ormación di'ita" procedente de di.ersas )uentes a una #nica "1nea para ser transmitida a tra.;s de dica "1nea a un destino com#n( Este mu"tip"e9or tiene oco entradas de datos 204 <073 &% por tanto% tres "1neas de entrada de dirección o de se"ección de datos 2+4=+>3( +e necesitan tres bits para se"eccionar cua"!uiera de "as oco entradas de datos 2>? @ A3( Un ni.e" /BO en "a entrada de abi"itación
Enable ´
permite !ue "os datos de entrada se"eccionados pasen a "a sa"ida(
Obser.e !ue se encuentran disponib"es tanto "a sa"ida de datos como su comp"emento(
En este caso no a& necesidad de tener un b"o!ue de contro" com#n en e" s1mbo"o "ó'ico% &a !ue só"o a& !ue contro"ar un #nico mu"tip"e9or% & no cuatro como en e" 76DC$87( a eti!ueta dentro de" s1mbo"o "ó'ico indica "a re"ación BN0 entre "as entradas de se"ección de datos & cada una de "as entradas de datos% de "a 4 a "a 7(
6)E#$%&* 4LS16"
*%
3'&+0&*+
*%
*0%&$%*#+
E" circuito inte'rado 76$?A o sub)ami"ia 276+$?A% 76F$?A% 76+$?A% 76DC$?A%((3 es un circuito inte'rado !ue tiene "a )unción de decodi-cador demu"tip"e9or binario de ? bits 2$GA3( /Hsicamente rea"ia "a )unción contraria a "a de" mu"tip"e9or( oma datos de una "1nea & "os distribu&e a un determinado n#mero de "1neas de sa"ida( Con "as tres entradas !ue posee e" circuito podemos rea"iar A combinaciones di)erentes% de 444 a $$$ !ue nos acti.aran una de "as sa"idas 5n( Este circuito inte'rado se uti"ia muco para se"eccionar memorias & peri);ricos en e" espacio de memoria de "os sistemas con microprocesadores( a abi"itación de" 76$?A se acti.a só"o cuando "os enab"e J>B & J>/ se encuentran en ni.e" /BO( 5 J$ es "a entrada de datos( Nótese !ue sa"idas estHn acti.as a ni.e" /BO% es decir !ue cuando in'rese un $ "ó'ico "a sa"ida acti.a botara un cero "ó'ico(
Estos uni.ersa"es% mono"1ticos% nue.e bits = 'eneradores comprobadores de paridad uti"ian scottK& c"amped para dar un a"to rendimiento a" circuito% & cuentan con sa"idas pares e impares para )aci"itar e" )uncionamiento de "a ap"icación% &a sea par o impar "a paridad( a pa"abra% capacidad de "on'itud% se e9pandió )Hci" conectando en cascada como se muestra en "os 0atos de ap"icación t1pica( as series 86+76+ & "as series 86+76+ 'eneradorescomprobadores o)recen a" dise,ador una compensación transcurrirH a menor consumo de ener'1a & a"to rendimiento% estos dispositi.os pueden ser uti"iados para me*orar e" rendimiento de "a ma&or1a de "os sistemas !ue uti"ian e" 'eneradorcomprobador de paridad $A4( Bun!ue e" +>A4 & +>A4 se imp"ementan con entradas de e9pansión% "a )unción correspondiente se suministra por "a disponibi"idad de una entrada en e" pin 6 & "a ausencia de cua"!uier cone9ión interna en e" pin ?( Esto permite !ue e" +>A4 & +>A4 pueda ser sustituido por e" $A4 en "os actua"es dise,os% para producir una )unción id;ntica inc"uso si "os L+>A4s & L+>A4s se mec"an con "os L$A4s e9istentes( Estos dispositi.os son tota"mente compatib"es con "a ma&or1a de "os otros circuitos ( odas "as entradas +>A4 & +>A4 se a"macenan tempora"mente para reducir "os re!uisitos de unidad a una +erie 86+ 76+ o una serie 86+ 76+ car'a estHndar% respecti.amente(
+u circuito interno esG
>8 "1neas de 'eneradorcomprobador de paridadG res L+>A4s o L+>A4s pueden ser usados para imp"ementar unas >8 "1neas 'eneradorcomprobador de paridad( Esta disposición proporcionarH paridad t1picamente en 78 o >8 nanose'undos respecti.amente( Como a"ternati.a% "as sa"idas de dos o tres 'eneradorescomprobadores paridad pueden ser decodi-cados con un >= entradas 2L+A o L+A3 o ?=entradas 2L+$?83 de puerta OR=e9c"usi.a para $A o >7 "1neas de ap"icaciones de paridad(
A$ "1neas de 'eneradorcomprobador de paridadG
a pa"abra capacidad de "on'itud puede ser imp"ementada en cascada+>A4s o +>A4s( Como se muestra a!u1% "a paridad puede ser 'enerada por "on'itudes de asta A$ bits por "o 'enera" 78 o >8 nanose'undos respecti.amente(
5) E#$%&* *% 3'&+0&*+ *% '&'&+ *#$*&0*%. D*8'&7& * 3+0 9**% '0+ $+7;0+8 *% S&8*0 * 80&8& * +8 *% *#$*&0*+ / *8$*'&<' 0=++ * &+''& * *+*8 * $&. Este circuito es un 'enerador de paridad par% si'ni-ca !ue cuando en "as entradas a&a un n#mero de $s impar% e" " ed o puerta and se acti.arH% indicando un error 2!ue si'ni-ca !ue )a"ta un uno en "a se,a" para !ue e" n#mero de $s sea par3( Primero !ue nada para !ue "a puerta and )uncione% "as entradas de se"ección deben encontrarse en $% esto si'ni-ca !ue en nuestros MU: & 0EMU: se se"eccionarHn "a entrada 7 & sa"ida 7% respecti.amente( +i "a cantidad de $s )uese par "a sa"ida O00 de nuestro primer 'enerador de paridad estarH acti.a% acti.ando "a entrada 7 de nuestro MU: $8$% como "a sa"ida es acti.a a ni.e" /BO% se acti.arH% pro.ocando un cero en "a entrada de datos de nuestro 0EMU: $?A( En nuestro 0EMU: $?A todas "as sa"idas estarHn a un ni.e" BO% de esta manera en "a sa"ida EVEN de nuestro se'undo 'enerador de paridad serH un ni.e" /BO( "e'ando as1% a un ni.e" /BO% a
nuestra puerta BN0 de 6 entradas desacti.Hndo"o e indicando !ue no a& error !ue no se necesita de un $ mHs para !ue "a se,a" in'resada )uese par(
+i "a cantidad de $s )uese impar "a sa"ida O00 de nuestro primer 'enerador de paridad estarH en un ni.e" /BO% este ni.e" /BO ""e'a a "a entrada 7 de nuestro MU: $8$% como "a sa"ida es acti.a a ni.e" /BO% no se acti.arH% pro.ocando un ni.e" BO en "a entrada de datos de nuestro 0EMU: $?A( En nuestro 0EMU: $?A todas "as sa"idas estarHn a un ni.e" BO% e9cepto "a 7% !ue estarH acti.a a ni.e" /BO% de esta manera en "a sa"ida EVEN de nuestro se'undo 'enerador de paridad serH un ni.e" BO( "e'ando as1% a un ni.e" BO% a nuestra puerta BN0 de 6 entradas acti.Hndo"o e indicando !ue a& un error% !ue se necesita de un $ mHs para !ue "a se,a" in'resada )uese par(