UNIVERSIDAD NACIONAL MAY MA YOR DE SAN MARCOS MARCOS DECANA DE AMÉRICA
FACULT ACULTAD DE ELECTRO ELE CTRONIC NICA A Y ELECTRI ELE CTRICA CA E.A.P. E.A.P. ELECTRONICA ELECTRONI CA
CURSO:
LABORATORIO LABORATORIO DE CIRCUITOS DIGITALES I
PROFESOR: OSCAR CASIMIRO PARIASCA PARIASCA INTEGRANTE:
HAROLD CHRISTOFER CHRISTOFER FERNANDEZ POZO
TEMA: CIRCUITO COMPARADOR, GENERADOR DE PARIDAD Y CIRCUITOS COMBINACIONALES CI-MSI ALUNMO: HAROLD CHRISTOFER FERNANDEZ POZO
CODIGO: 12190097
Ciudad Universitaria, 05 de mayo del 2014.
INFORME PREVIO Nº3: Circuito Comparador !"#"rador d" Paridad $ circuito% com&i#acio#a'"% co# CI(MSI) 1.- Presentar los diagramas esquemáticos y las tablas de verdad de los C.I. M.S.I. concernientes a esta práctica (7!S"#$ 7!S"%&. '& 7!S"#
& 7!S"%
).- *+plique el ,uncionamiento de un comparador de magnitud de ) bits y de bits. '& CMP''/ /* M'0I23/ /* C3'2 I2S *n un comparador de bits el procedimiento es el siguiente4 '5 /eben ser iguales cada uno de sus bits. '6 ecorremos todos los bits de ' y desde el más signi,icativo asta que ' sea 1 y sea 8. '9 ecorremos todos los bits de ' y desde el más signi,icativo asta que ' sea 8 y sea 1.
& CMP''/ /* M'0I23/ /* /S I2S
*n un comparador de bits el procedimiento es el siguiente4 '5 /eben ser iguales cada uno de sus bits. '6 ecorremos todos los bits de ' y desde el más signi,icativo asta que ' sea 1 y sea 8. '9 ecorremos todos los bits de ' y desde el más signi,icativo asta que ' sea 8 y sea 1.
o
OPERACI*N A + ,
!a ,unci:n l:gica de la operaci:n '5 es4 ;5
o
OPERACI*N A - , Partimos de la misma base$ es decir$ utili
se va comparando bit a bit teniendo en cuenta que se compara del más signi,icativo a menos signi,icativo.
o
OPERACI*N A. , Partimos de la misma base$ es decir$ utili se va comparando bit a bit teniendo en cuenta que se compara del más signi,icativo a menos signi,icativo.
?.- *+plique el ,uncionamiento de un circuito generador de paridad. *+plique el caso de paridad par o impar. !os circuitos electr:nicos digitales se basan en la transmisi:n y el procesamiento de in,ormaci:n$ lo que ace necesario veri,icar que la in,ormaci:n recibida es igual a la emitida@ no suelen producirse errores$ por lo que cuando ocurren en la mayor>a de los casos el error en la transmisi:n se produce en un =nico bit. *l mAtodo más sencillo y e,ica< de comprobaci:n de la transmisi:n de datos consiste en aBadir a la in,ormaci:n transmitida un bit más$ con la misi:n de que el n=mero de 1 transmitidos en total sea par (paridad par&$ o impar (paridad impar&. /etectoresgeneradores de paridad !os generadores de paridad par son aquellos circuitos que generan un 8 cuando el n=mero de 1 en la entrada es par y un 1 cuando es impar$ en el caso de dos bit$ ser>a como se muestra en la tabla de verdad4 *ntradas Salidas '
P
I
8
8
8
1
8
1
1
8
1
8
1
8
1
1
8
1
P 5 paridad par$ es decir un n=mero de 1 par. I 5 paridad impar$ es decir un n=mero de 1 impar. !as ,unciones can:nicas serán4
Cuya posible implementaci:n se muestra en la ,igura4
Imagen )". *laboraci:n propia
Como venimos comentando a lo largo de todo el tema estos circuitos no se suelen cablear$ sino que se presentan como circuitos integrados$ un eDemplo de generadores de paridad ser>a el CI 71"8.
.- *+plique el ,uncionamiento de un circuito detector de paridad.
Mucos sistemas emplean un bit de paridad como medio para la detecci:n de errores de bit. Cualquier grupo de bits contiene un numero par o impar de 1s . 3n bit de paridad se aBade al grupo de bits para acer que el n=mero total de de 1s en el grupo sea siempre par o siempre impar. 3n bit de paridad par ace que numero total de 1s sea par$ y un bit de paridad impar$ ace que el n=mero total de 1s del grupo sea impar. 3n determinado sistema puede ,uncionar con paridad par o impar $ pero no con ambas. Por eDemplo$ si un sistema trabaDa con paridad par$ una comprobaci:n que se realice en cada grupo de bits recibidos tiene que asegurar que el n=mero total de 1s en ese grupo es par. Si ay un n=mero impar de 1s$ quiere decir que se a producido un error. *n algunos sistemas se emplean un bit de paridad para la detecci:n de errores de bit. Cualquier cantidad de bit contiene un n=mero par o impar de 1Es. 3n bit de paridad par ace el total de d>gitos 1Es sea par y un bit de paridad impar ace que el n=mero total de 1Es en el grupo sea impar. Se puede decir que un sistema puede ,uncionar con paridad par o impar$ pero no con ambas. Por eDemplo$ si un sistema trabaDa con paridad par$ una veri,icaci:n que se reali
PFFFFFFFC/FFFFFFFFFFFFFPFFFFFFFFC/ 8FFFFFF8888 FFFFFFFFFFFF1FFFFFF8888 1FFFFFF8881 FFFFFFFFFFFF8FFFFFF8881 1FFFFFF8818 FFFFFFFFFFFF8FFFFFF8818 8FFFFFF8811 FFFFFFFFFFFF1FFFFFF8811 1FFFFFF8188 FFFFFFFFFFFF8FFFFFF8188 8FFFFFF8181 FFFFFFFFFFFF1FFFFFF8181 8FFFFFF8118 FFFFFFFFFFFF1FFFFFF8118 1FFFFFF8111 FFFFFFFFFFFF8FFFFFF8111 1FFFFFF1888 FFFFFFFFFFFF8FFFFFF1888 8FFFFFF1881 FFFFFFFFFFFF1FFFFFF1881 *l bit de paridad se puede agregar al inicio o ,inal del c:digo$ depende del
diseBo del sistema. *l n=mero total de 1Es$ incluyendo el bit de paridad$ siempre es par para paridad par y siempre es impar para paridad impar. /etecci:n de un error. 3n bit de paridad ,acilita la detecci:n de un =nico error de bit$ pero no detecta dos errores ben un grupo. Por eDemplo Se desea trasmitir el c:digo bcd 1881 .*l c:digo total transmitido incluyendo el bit de paridad par es 81881 Considere un error en cuarto bit 88881 Cuando se recibe este c:digo$ la circuiter>a de veri,icaci:n de paridad determina que solo e+iste un 1 (impar&$ cuando deber>a ser un n=mero par de 1Es. Ga que el c:digo recibido no es un n=mero par de 1Es$ se detecta un error.
#.- /iseBe un circuito l:gico para controlar las luces instaladas en un pasadi
A / / / / 0 0 0 0
,
C
F
8 8 8 8 1 1 1 8 1 F= A’B’C A’B’C’ AB’C’ ABC 1 1 8 8 8 1 8 1 8 1 8 8 1 1 1 %.- btener la tabla de verdad de cada una de las salidas S y C del circuito mostrado4
2abla de verdad4
1 /
$
2
S
C
8
8
8
8
/ / / 0 0 0 0
8 1 1 8 8 1 1
1 8 1 8 1 8 1
1 1 8 1 8 8 1
8 8 1 8 1 1 1
