Temario Contadores asincrónicos y sincrónicos • Arq Arquit uitect ectura ura • Car Caract acterí erístic sticas as • Circuit Circuitos os comercia comerciales les • Dis iseñ eño o Máquinas de estado finito • Mea ealy ly • Moo oore re • Ej Ejem empl plo o
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Contadores dig itale itales s • Arr Arreglo eglos s de flip-flops • Secuen Secuencia cia finita finita de de estados estados Ap li c ac Apli acio io nes • Conte Conteo o de pulsos pulsos (event (eventos) os) • Divisió División n de frecue frecuencia ncia • Contr Control ol y tempor temporizació ización n • Direccio Direccionamien namiento to de memorias memorias
Diagrama de transición de estados de un contador binario de 3 bits 30/04/2013
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Clasifi cación de los co ntadores digitales 1. Atendiendo al código de salida Binario (natural) BCD En anillo En Gray Johnson Arbitrario 2. Atendiendo al sentido de conteo Contador hacia arriba (ascendentes) Contador hacia abajo (descendentes) Contador en ambos sentidos, no simultáneos 3. Atendiendo a la posibilidad de preselección Contador con carga en paralelo Contador con puesta a cero inicial solamente 4. Atendiendo a la forma de propagarse la señal de reloj internamente Contador asíncrono (contadores con propagación) Contador síncrono. 30/04/2013
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Especificaciones de los co ntadores digit ales • Tipo: sincrónico ó asicncrónico. • Módulo: cantidad de estados que componen la secuencia completa • Cantidad de bits: FFs (etapas, stages)
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Contadores asincrónicos (de rizo, de rizado o ripple)
CLK se propaga entre los FFs FFs: tipo T ó JK Secuencia: binaria natural Módulo = 2N (N: número de FFs) En cada etapa: fCLK/2 No requiere lógica adicional
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Contador asincrónic o ascendente
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Contador asincrónico descendente
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Diseño: Contador asincrónico de 4 bits ascendente / descendente
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Qk-1 / Qk-1/ CS
00 01 11 10
0 0
1
1 0
1 0
0
1 1
CLK = CS/. Qk-1/ + CS. Qk-1 Qk-1 CS Qk-1/ CS/ 30/04/2013
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Llave digital 12
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Modificación del módulo en contadores asincrónic os
Identificar el primer estado no deseado y llevar al contador al estado inicial de la secuencia
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Diagrama temporal
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Procedimiento general de diseño
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Tiempo de propagación en contadores asincrónicos
Contador de 3 bits tp = 50 ns fCLK = 1 MHz TCLK = 1 µs
Retardo total = N. tp = 3. 50 ns 30/04/2013
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Formas comerciales Contadores asincrónicos • 4024: contador ripple de 7 bits • 4020: contador ripple de 14 bits • 4040: contador ripple de 12 bits
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Contadores sincrónicos
• CLK en paralelo • FFs JK ó D • Retardo de propagación independiente del número de FFs • Mayor velocidad de operación • Requiere lógica externa
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Contador sincrónico ascendente de 4 bits
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Tiempo de propagación en contadores sincró nicos
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Contador Johnson
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4017: Johnson de 10 salidas decodificadas 4022: Johnson de 8 salidas decodificadas
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Contador en anillo
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Formas comerciales Contadores BCD (década) • 4029 Contadores Johnson decodificados (con salidas decodificadas) • 4017: contador de 5 bits Contadores prefijables • 74x163: contador de 4 bits • 4029
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Modificación del módulo de cont adores sincr ónicos Contador 0, 1, 2, …,10 con el 74x163
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Diagrama temporal
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Decodificación de contadores Decodificar es identificar unívocamente cada estado de la secuencia activando una sola salida por cada estado de la misma
Decodificación con compuertas
A/ B/ C/
A B/ C/
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D1
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Formas comerciales
Contadores Johnson
4017: Johnson de 10 salidas decodificadas
4022: Johnson de 8 salidas decodificadas
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Generalizando…
• Saltos arbitrarios • Salidas decodificadas • Entradas que modifiquen la secuencia.
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Máquinas de estado sinc rónicas temporizadas Máqui na de Moore
Estado siguiente = F(estado actual, entrada) Salida = G(estado actual)
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Máquinas de estado sinc rónicas temporizadas Máquina de Mealy
Estado siguiente = F(estado actual, entrada) Salida = G(estado actual, entrada)
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Un caso de máquina de Moore: los contadores sincrónicos
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Arqui tec tu ra d e un cont ador s in cró nico g eneral izado
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Diseño: estados sin utilizar
Enfoque del Costo mínimo No se tiene en cuenta en el diseño lo que puede suceder al entrar en un estado no perteneciente a la secuencia 30/04/2013
Enfoque del Riesgo mínimo Al entrar en un estado no perteneciente a la secuencia, el secuencial es forzado a pasar nuevamente a la secuencia Electrónica Digital
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Diseño: determinación de las ecuaciones de excitación
Flip flop: Di = F (Q0, Q1,…, Qn) para FF-D J i = F (Q0, Q1,…, Qn) para FF-JK Ki = F (Q0, Q1,…, Qn) para FF-JK con i = 0, 1, …, n 30/04/2013
Tabla de verdad alternativa FF D Electrónica Digital
Tabla de verdad alternativa FF JK 37
Ejemplo
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Completando las otras ecuaciones… (costo mínimo)
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(riesgo mínimo)
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Circuito s ecuencial (versión de costo mínimo) 30/04/2013
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Resumen d el procedimiento
Establecer los estados (cantidad y asignación) Establecer el tipo de FF para el diseño Decidir el criterio de diseño (costo o riesgo mínimo)una tabla Construir de transición de estados Hallar las ecuaciones de excitación Dibujar el diagrama lógico y dibujar o simular un diagrama temporal
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Bibl iogr afía básica -Sistemas digitales, principios y aplicaciones, Tocci, Widmer, Prentice Hall, 8va. Ed., 2003 (CAP 7) Bibl iogr afía de ampliación - Diseño digital, Wakerly, Pearson, 3ra. Ed., 2001 (CAP 7) - Hojas de datos y de aplicación de fabricantes
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Resumen del pro cedimiento
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Ejemplo: Decodificación de un contador Johnson
Ventaja Johnso n: No importa la cantidad de bits, siempre son necesarios solo 2 bits para decodificar
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Tabla de estados, asignación de variables de estado, tabla de transición y tabla de excitación
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Contadores BCD
Formas comerciales
4029: presettable up/down counter binary or BCD decade
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Diagrama de tiempos (conteo BCD)
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Ecuaciones de excitación
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