Arquitectura Harvard Para empezar debemos saber que contamos con dos memorias separadas entre sí y una unidad central de proceso. Una de las memorias corresponde a los datos (RAM) y la otra correspondiente a las instrucciones (ROM), podemos contar con dos mapas de memoria independientes entre sí, ya que cada mapa de memoria corre correspo spond nde e respe respecti ctiva vame mente nte a datos datos e instr instrucc uccio iones nes,, pode podemos mos repe repetir tir una direccin en el mapa de memoria ya que est!n por separado, es decir, cada memoria est! dividida por bloques y en ambas comenzaran por la direccin cero. "a unidad central de proceso se encuentra constituida en su interior por • • • • •
una unidad de control una unidad de aritm#tica l$ica (A"U) re$istros por lo menos un timer, cuenta con tres buses (datos, direccin y control) interrupciones
%l timer nos sirve para desi$nar el tiempo empleado por cada instruccin, los cuales no necesariamente tienen que ser i$uales, cuando termina el tiempo de e&ecucin pausa la instruccin y se diri$e a la si$uiente. "as interru interrupci pciones ones est!n conecta conectadas das directa directament mente e al 'PU, 'PU, cuentan cuentan con dos buses buses (eis (eiste ten n de dos tipos tipos de alta alta prior priorid idad ad y de ba&a ba&a prior priorida idad) d) las las cuale cuales s suspenden un proceso, al suspenderse dic*o proceso queda $uardada la +ltima direccin en la cual ue suspendido, para poder atender a la interrupcin. "a unidad unidad central de proceso proceso interact interact+a +a con ambas memorias memorias mediante mediante seis buses, tres corresponde a la memoria de instrucciones y las tres a la memoria de datos, datos, para la memoria memoria de instrucc instruccione iones s tendremos tendremos dos buses buses de control control de dire direcc ccio ione nes s de inst instru rucc ccio ione nes s (uni (unidi dire recc ccio iona nal) l) y un bus bus de inst instru rucc ccio ione nes s (bidireccional) que interactuaran con la unidad central de proceso. la memoria de datos cuenta con dos buses unidireccionales y un bus bidireccional. "a unidad de control recupera de manera simult!nea de la memoria de instruccin y de la memoria de datos, ser!n utilizados en ella en orden secuencial, la unidad de cont control rol inter interpre preta ta las instru instrucc ccion iones es y datos datos envi enviado ados s por sus sus respe respecti ctiva vas s memorias, envía los datos a sus respectivos re$istros dentro del microprocesador, para que sean utilizados posteriormente por la A"U, inmediatamente, la unidad de control e&ecuta la instruccin a realizar direccionando a la A"U mediante sus líneas de control, el resultado es llevado por el bus de datos de la unidad de control al re$istro de la memoria de datos donde va *acer almacenado.
Arquitectura de Von Neumann 'omo sabemos, en la arquitectura de -on eumann a dierencia de la arquitectura de /arvard, es que esta cuenta con una sola memoria en la que se puede almacenar la inormacin tanto como para instrucciones como para datos. %n los re$istros es donde se almacenan temporalmente todos los datos que se encuentran en movimiento para procesarlos, tambi#n cuenta con buses en las que se interconectan entre las distintas unidades, la memoria, peri#ricos etc.
"a arquitectura de -on eumann consta de una memoria de almacenamiento, una Unidad Aritm#tica 0"$ica (A"U), una unidad de control, un dispositivo de entrada1salida y el bus de datos que proporciona un medio de transporte de los datos entre las distintas partes.
Unidad de proceso central (CPU) %sta se encar$a de controlar y $obernar todo el sistema que comprende la computadora. "a 'PU est! basado en un circuito inte$rado ormado por millones de transistores, que est! dise2ado para poder procesar datos y controlar la m!quina. %s un actor clave para la potencia de la computadora. "a 'PU dispone de dos unidades en su interior la unidad de control y la unidad aritm#tico3l$ica.
La unidad de control es la que se encar$a de leer las instrucciones de cada pro$rama que se encuentre almacenado en la memoria y se encar$a de enviar las rdenes a los componentes del procesador para que se e&ecuten las instrucciones.
ALU: %s la encar$ada de realizar todas las operaciones aritm#ticas (sumas, multiplicaciones...) y l$icas (comparaciones).
Memoria principal: %s aquella que contiene todas las direcciones o lu$ar en donde se encuentran los datos y los contenidos de los propios datos. 4ispone de un re$istro de direcciones y un re$istro de intercambio de memoria. %l re$istro de direcciones se almacena la direccin en la que se almacenara o leer! un dato, y en el re$istro de intercambio de memoria se almacena el dato leído o que se almacenara.
Bus: 5odos los componentes se comunican a trav#s de los buses, ya que estos son los que indican la direccin a donde se diri$ir! cada dato que se lea o se $uarde. /ay tres tipos de buses
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El us de datos permite el intercambio de datos sean instrucciones o datos. %s decir, mediante el bus de datos la unidad de control recibe las instrucciones y la A"U los datos desde la memoria, al i$ual que tambi#n los envían por este medio.
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El us de instrucciones transmite las direcciones de memoria que van a ser usadas desde la 'PU, para poder seleccionar los datos que ser!n usados.
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El us de control es el que transporta las rdenes $eneradas por la 'PU para controlar los diversos procesos de la m!quina.
P!C"# C$N A%&U!'EC'U%A HA%VA% aricante: A'MEL Microcontrolador: A'me*a+A Arquitectura /arvard 6 4e alto rendimiento, ba&o consumo de ener$ía A-R7 microcontrolador de 8 bits 6 R9:' Arquitectura Avanzada 3 ;<= 9nstrucciones de $ran alcance 3 M!s de un solo relo& de e&ecucin del ciclo 3 <> 8 re$istros de propsito $eneral de 5raba&o 3 ?uncionamiento totalmente est!tico 3 /asta ;@ M9P: de rendimiento a ;@ M/z 3 %n el c*ip de > tiempos Multiplicador 6 "os se$mentos de memoria de alta resistencia no vol!tiles 3 8 bytes de memoria de pro$rama ?las* in3sistema de auto3pro$ramable 3 B;> Cytes de %%PROM 3 :RAM interna ; byte 3 %scribir 1 ciclos de borrado ;=.=== ?las* 1 ;==.=== %%PROM 3 Retencin de datos >= a2os a 8B D ' 1 ;== a2os a >B D ' (;) 3 :eccin del 'di$o de arranque opcional con cerradura de bits independientes 6 4entro de la pro$ramacin del sistema de pro$rama de arranque en el c*ip 6 "a verdadera lectura y escritura Mientras Operacin 3 Cloqueo de pro$ramacin de sotEare de se$uridad 6 'aracterísticas peri#ricos 3 4os 83bit de tiempo 1 contadores con 9ndependiente de divisor, un modo de comparacin 3 Uno de ;@ bits 5emporizador 1 'ontador con 9ndependiente de divisor, el modo de comparacin, y captura Modo 3 'ontador en tiempo real con el oscilador independiente 3 5res canales PFM A4' de 8 canales en 5G?P y G? 1 ?M" paquete 3 6 oc*o canales de ;= bits de precisin A4' de @ canales en el paquete :O9' 3 6 :eis canales de ;= bits de precisin 3 9nteraz en serie de dos *ilos byte a byte 3 U:AR5 serie pro$ramable 3 Maestro 1 %sclavo de interace serie :P9 3 Pro$ramable mecanismo de vi$ilancia independiente con oscilador en c*ip
3 %n el c*ip comparador anal$ico 6 "os volta&es de operacin 3 >,H 3 B,B 6 Irados de velocidad 3 = 3 ;@ M/z para 6 'onsumo de ener$ía a las J M*z, <-, >B D ' 3 Activo <,@ mA 3 Modo de %spera ;,= mA 3 %ner$ía3aba&o Modo =.B mu ;K uentes de interrupcin •
Microcontrolador de +,its P+-C./#BAA 4escripcin de los pines
V## 0round: =- reerence. VCC Po1er #uppl2: %ste es el volta&e de suministro de ener$ía para el uncionamiento normal, en reposo, y apa$ar el equipo. (>.H- 0 B.B-)
P-3-4-35 (Port -): %l puerto = es un, puerto de drena&e abierta, bidireccional de % 1 :. Puerto = pasadores que tienen ;s escrito a lotar y se pueden utilizar como entradas de alta impedancia. %l puerto = es tambi#n la direccin de orden inerior y el bus de datos multipleado durante accesos al pro$rama eterno y la memoria de datos. %n esta aplicacin, que utiliza uertes leiones internas al emitir ;s. Puerto = da salida tambi#n a los bytes de cdi$o durante la veriicacin de pro$ramas y recibe bytes de cdi$o durante la pro$ramacin %PROM. :e requieren eternos pull3ups durante la veriicacin del pro$rama.
P/3-4P/35 (Port /): %l puerto ; es un puerto bidireccional de % 1 : de 8 bits con internos pull3 ups. Puerto ; pins se pueden utilizar como entradas, ; puerto de alileres que se etraen corriente eternamente ba&a, debido a las internas pull3ups... Puerto ; tambi#n recibe el byte de direccin de orden inerior durante la veriicacin de la memoria del pro$rama. ?unciones alternativas para el puerto ; incluyen
'6 (P/3-): 5emporizador 1 contador > entrada de cuenta eterna 1 'locLout '6E7 (P/3/): 5emporizador 1 contador > Recar$ar 1 'aptura 1 control de direccin. P63-4P635
(Port 6): %l puerto > es un puerto bidireccional de % 1 : de 8 bits con internos pull3 ups. Puerto > pines que tienen ;s escritas a ellos se tiran altas por los internos pull3ups y se pueden utilizar como entradas. 'omo entradas, puerto > pines que eternamente son *aladas corriente de ba&a uente voluntad debido a las internas pull3ups. Puerto > emite el byte de direccin de orden superior durante recuperaciones de la memoria de pro$rama eterno y durante los accesos a la memoria eterna de datos que utilizan direcciones de ;@ bits. %n esta aplicacin, que utiliza uertes leiones internas al emitir ;s. 4urante accesos a la memoria de datos eterna que utilizan direcciones de 8 bits, puerto > emite el contenido del re$istro de uncin especial P>. Al$unos de puertos > pines reciben los bits de direccin de orden superior durante la pro$ramacin %PROM y veriicacin.
P83-4P835 (Port 8): Puerto < es un puerto bidireccional de % 1 : de 8 bits con internos pull3 ups. Puerto < pines que tienen ;s escritas a ellos se tiran altas por los internos pull3ups y se pueden utilizar como entradas. Puerto de < pines que eternamente son *aladas corriente de ba&a uente voluntad debido a las leiones. Puerto < tambi#n sirve a las características especiales de la amilia 8='B;, que se enumeran a continuacin
%9 (P83-): puerto de entrada en serie '9 (P83/): puerto de entrada en serie !N'- (P836): interrupcin eterna !N'/ (P838): interrupcin eterna '- (P83): 5emporizador = entrada eterna '/ (P83.): 5emporizador ; entrada eterna ;% (P83<): memoria de datos eterna estroboscpica de escritura % (P835): memoria de datos eterna leer estroboscpica %#' (%eset): Un alto en este pin durante dos ciclos de m!quina, mientras que el oscilador est! en uncionamiento, reinicia el dispositivo. Una resistencia interna diusa a -:: permite un reinicio de encendido utilizando slo un condensador eterno a -''.
ALE=P%$0 (Address Latc> Enale=Pro*ram Pulse): impulso de salida para en$anc*ar el byte ba&o de la direccin durante un acceso a memoria eterna. %n uncionamiento normal, A"% se emite a una velocidad constante de ;1@ la recuencia del oscilador, y se puede utilizar para la sincronizacin eterna o de relo&. 5en$a en cuenta que un pulso A"% se salta durante cada acceso a memoria de datos eterna. %ste pin es tambi#n la entrada de impulsos de pro$rama (PROI) durante la pro$ramacin
%PROM. A"% puede desactivarse mediante el establecimiento de :?R auiliary.=. 'on este con&unto de bits, A"% estar! activo slo durante una instruccin MO-.
P#EN (Pro*ram #tore Enale): "a luz estroboscpica de lectura de la memoria del pro$rama eterno. 'uando el cdi$o 8'B; 1 <; e&ecucin de la memoria de pro$rama eterno, P:% se activa dos veces cada ciclo de la m!quina, ecepto que dos activaciones P:% se saltan durante cada acceso a la memoria de datos eterna. P:% no se activa durante recuperaciones de memoria interna del pro$rama.
7'AL/ (Cr2stal /): %ntrada al ampliicador oscilador inversora y la entrada a los circuitos de $enerador de relo& interno.
7'AL6 (Cr2stal 6): "a salida del ampliicador de oscilador inversora.
Velocidad de procesamiento de acuerdo al modelo
Caracteristicas del oscilador 5A"; y 5A"> son la entrada y salida, respectivamente, de un ampliicador inversor. "os pasadores pueden coni$urarse para su uso como un oscilador en c*ip, como se muestra en el símbolo l$ico. Para accionar el dispositivo desde una uente de relo& eterna, 5A"; debe ser impulsada, mientras que 5A"> se de&a sin conectar. o *ay requisitos en el ciclo de traba&o de la se2al de relo& eterno, ya que la entrada del circuito de relo& interno es a trav#s de un lip 3lop de divisin por dos. :in embar$o, se deben respetar los tiempos mínimos y m!imos altos y ba&os especiicados en la *o&a de datos.
#top Cloc? Mode %l dise2o est!tico permite que la velocidad de relo& que se reduzca a = M/z (parado). 'uando se detiene el oscilador, la memoria RAM y "os re$istros de unciones especiales conservan sus valores. %ste modo permite la utilizacin y permisos de paso a paso reducen el consumo de ener$ía del sistema mediante la reduccin de la recuencia de relo& a cualquier valor. Para el consumo de ener$ía m!s ba&o se su$iere el modo de apa$ado.
!dle Mode %n el modo de reposo, la 'PU se pone a dormir, mientras que todos los peri#ricos en c*ip mantenerse activo. "a instruccin para invocar el modo de reposo es la
+ltima instruccin e&ecutada en el modo de uncionamiento normal antes de que se active el modo de reposo. %l contenido de la 'PU, la memoria RAM en el c*ip, y todos los re$istros de unciones especiales se mantienen intactos durante este modo. %l modo inactivo se puede terminar ya sea por cualquier interrupcin *abilitado (momento en el cual el proceso se reco$i en la rutina de servicio de interrupcin y la continuacin), o por un reinicio de *ardEare que se inicia el procesador de la misma manera como un reinicio de encendido.
Modos de operaci@n del 'imer 'imer 6 5emporizador > es un de temporizador de ;@ 3 bit 1 contador que puede operar como un temporizador de eventos o un contador de eventos, seleccionados por ' 1 5> N en el re$istro especial 5>'O uncin. 5emporizador > tiene tres modos de uncionamiento 'apturar, auto 3 recar$a (*acia arriba o *acia aba&o de conteo), y la tasa de baudios del $enerador, los cuales son seleccionados por los bits en el 5>'O como se muestra en la 5abla <.
CA%AC'E%#'!CA# E LA EP%$M 5odos estos dispositivos pueden ser pro$ramados mediante el uso de un al$oritmo de Pro$rammin$ % GuicL 3Pulse me&orada modiicada. :e dierencia de los m#todos m!s anti$uos en el valor utilizado para -PP (tensin de alimentacin de pro$ramacin) y en el anc*o y el n+mero de los impulsos de A"% 1 PROI. "a amilia contiene dos bytes de irma que pueden ser leídos y utilizados por un sistema de pro$ramacin %PROM para identiicar el dispositivo. "os bytes de irma a identiicar el dispositivo como siendo abricado por P*ilips.
4ia$rama de bloques de la estructura interna
'aracterísticas 4e acuerdo al dia$rama anterior en el microcontroladorP8='B;:CAA podemos encontrar que su estructura se basa en una estructura /arvard debido a que podemos encontrar a la memoria RAM en una seccin a la izquierda, mientras que la memoria ROM est! en el otro etremo de la misma orma conectado al bus de datos central, con lo que deducimos que se puede accesar a ambas memorias
simult!neamente, que es la venta&a principal de la estructura /arvard, tambi#n podemos observar los si$uientes componentes • • • • • • • • • • • • •
4os 5imers Un oscilador J series de H puertos 'ontrolador y re$istro de instrucciones Un buer de datos Un contador de pro$ramas Un re$istro de direccin de pro$ramas Una A"U Una memoria RAM y una ROM Un re$istro de RAM 'ontrolador de puerto Puntero de pila Re$istro P:F
P!C"# C$N A%&U!'EC'U%A V$N NEUMANN aricante: PH!L!P# Microcontrolador: LPC68< %l "P'><@J 1 @@1@8 microcontroladores est!n basados en una ;@ bits 1 <> bits ARMH54M93: 'PU con emulacin en tiempo real que combina el microcontrolador con un m!imo de B;> LC de inte$rado memoria las* de alta velocidad. Una interaz de memoria de anc*o de ;>8 bits y un acelerador +nico arquitectura permite la e&ecucin de cdi$o de <> bits a la velocidad de relo& m!ima. Para crítico el rendimiento de las rutinas de servicio de interrupcin y al$oritmos 4:P, lo que aumenta el rendimiento *asta un <= sobre el modo de pul$ar. Para aplicaciones críticas tama2o del cdi$o, la alternativa de ;@ bits Modo pul$ar reduce cdi$o en m!s de un <= con la penalizacin de rendimiento mínimo. %l "P'><@J 1 @@1@8 son ideales para aplicaciones de comunicacin en serie de usos m+ltiples. %llos incorporar un controlador %t*ernet ;=1;== de acceso al medio (MA'), un dispositivo U:C de velocidad completa con J LC punto inal RAM, cuatro UAR5, dos canales 'A, una interaz :P9, dos
Caractersticas - ARMH54M9 3 : procesador, corriendo a velocidades de *asta H> M/z. -
Memoria /asta B;> LC en el c*ip Pro$rama de ?las* con 9n3:ystem Pro$rammin$ (9:P) y 4entro de la pro$ramacin de aplicaciones ( 9AP ) capacidades . Memoria de pro$rama ?las* es en el brazo bus local para el acceso de la 'PU de alto rendimiento
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81<> LC de :RAM en el bus local de ARM para el acceso a la 'PU de alto rendimiento. ;@ LC :RAM para la interaz %t*ernet. 5ambi#n se puede utilizar como :RAM de propsito $eneral.
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8 LC :RAM para el propsito de uso $eneral 4MA tambi#n se puede acceder por el U:C.
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4oble sistema de A/C que prev# la 4MA simult!nea %t*ernet, U:C 4MA , y la e&ecucin del pro$rama a partir de ?las* en el c*ip sin contencin entre esas unciones . U puente de bus permite que el 4MA %t*ernet para acceder al otro subsistema A/C.
- Avanzado controlador de interrupcin -ectores, que soporta *asta <> interrupciones vectorizadas.
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Uso $eneral controlador A/C 4MA ( IP4MA ) que se puede utilizar con la serie ::P interaces, el puerto de 9>: , y el puerto de tar&eta :4 1 MM' , así como para la memoria a memoria transerencias. 9nteraces de serie
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MA' %t*ernet con el controlador de 4MA asociado. %stas unciones residen en un bus A/C independiente.
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4ispositivo U:C >.= de velocidad completa con P/Q en el c*ip y el controlador de 4MA asociado.
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'uatro UAR5 con la $eneracin de velocidad de transmisin raccionada, una con control de mdem de % 1 :, una con el apoyo 9r4A, todos con ?9?O.
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controlador 'A con dos canales.
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controlador de :P9.
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4os controladores de ::P, con ?9?O y capacidades multi3protocolo. Uno de ellos es un suplente para el puerto :P9, compartiendo su interrupcin y pasadores. %stos pueden ser usados con el controlador IP4MA.
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5res interaces 9>'3bus (una con3drena&e abierto y dos con los pines del puerto est!ndar).
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9>: (9nter39' de sonido) para la interaz de entrada de audio di$ital o de salida. :e puede utilizar con la IP4MA.
$tros periDricos: -
:ecure 4i$ital (:4) 1 MultiMedia (MM') interaz de tar&eta de memoria ("P'><@8 solamente).
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H= de propsito $eneral pines 9 1 O con coni$urable pull3up 1 doEn resistencias.
- A4' de ;= bits con multipleacin de entrada entre @ pines. -
4A' de ;= bits.
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'uatro temporizadores de uso $eneral 1 contadores con un total de 8 entradas de captura y ;= comparar los resultados. 'ada bloque tiene un temporizador de entrada de cuenta eterna.
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bloque 1 temporizador de un PFM con soporte para control de motores tri!sicos. %l PFM tiene dos entradas de recuento eternos.
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Relo& en tiempo real con el pin de alimentacin independiente, uente de relo& puede ser el oscilador de R5' o el relo& APC.
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> LC :RAM alimentado desde el pin de alimentacin R5', permitiendo que los datos que se almacenan cuando el resto del c*ip est! apa$ado. 5emporizador de vi$ilancia. %l temporizador de vi$ilancia puede ser a&ustado desde el R' interno
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oscilador, oscilador de R5', o el relo& de APC.1 interaz de depuracin.
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5est :tandard ARM para la compatibilidad con las *erramientas eistentes.
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%mulacin de se$uimiento del mdulo soporta traza en tiempo real.
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:ola uente de alimentacin de <,< - (<,= - a <,@ -).
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'uatro modos de consumo reducido, de espera, el sue2o, apa$ado, y 4eep PoEer 4oEn.
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'uatro entradas de interrupcin eternas coni$urables como el ilo 1 nivel sensitivo. 5odos los pines en POR5= y POR5> se puede utilizar como borde uentes de interrupcin sensibles.
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Procesador de atencin desde el modo %ner$ía3aba&o a trav#s de cualquier interrupcin capaz de operar durante el modo de apa$ado (incluye interrupciones eternas, R5' interrumpa, la actividad U:C, %t*ernet despertar de interrupcin).
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4os dominios independientes de ener$ía permiten un a&uste ino del consumo de ener$ía basados en características necesarias.
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'ada peri#rico tiene su propio divisor de relo& para mayor a*orro de ener$ía.
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CroEnout detectar con umbrales separados para interrupcin y reinicio orzado.
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PoEer On3c*ip en Restablecer.
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Oscilador de cristal on3c*ip con una autonomía de ; M/z a >J M/z.
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J M/z del oscilador R' interno recortado a la precisin ; que opcionalmente se puede utilizar como el relo& del sistema. 'uando se utiliza como relo& de la 'PU, no permite la 'A y U:C para uncionar. %n el c*ip P"" permite el uncionamiento de la 'PU *asta la velocidad m!ima de la
'PU sin necesidad de un cristal de alta recuencia. Puede ser e&ecutado desde el oscilador principal, el oscilador interno R', o el oscilador de R5'.
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:elecciones de uncin pasador vers!tiles permiten m!s posibilidades de utilizar en el c*ip peri#rico unciones.
