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TEMPORIZADOR
PRESENTADO POR: Daniel Eduardo Collazos García
Código: 100614011004 Jhonny Aldair Ortega Ortega
Código: 100613020523 Herman Gabriel Eraso Rosero
Código: 100614010914
CIRCUITOS DIGITALES II Universidad del cauca 2016
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1. INTRODUCCIÓN En la actualidad la innovación y la tecnología juegan uno de los papeles más importantes para la humanidad debido a que gracias a sus avances se ha conseguido satisfacer las necesidades o también solucionar problemas de los seres humanos, que algunas veces se podían tornar complicados o imposibles de resolver, pues hoy en día vemos como se han logrado avances de todo tipo ya sea en el ámbito médico, industrial o tecnológico (transmisión de datos o para el almacenamiento de información). Es así como los sistemas digitales han constituido uno de los pilares fundamentales para que este tipo de desarrollos se hayan hecho posible debido a que ofrecen toda la información por medio de dígitos y a que permiten realizar lo que el ser humano (usuario) requiera, aquí es donde la programación y la lógica secuencial brindan la mayor confianza para hacer lo que se quiere ya que con ellas podemos gobernar un sistema a disposición de cualquier operación. Ahora bien por la gran facilidad que nos brinda el mundo de la programación podemos construir desde pequeños sistema hasta grandiosos dispositivos con cualquier tipo de características, en este caso se desarrollara un temporizador digital (descendente) que como su nombre lo indica servirá para controlar tiempos en cualquier tipo de operación, pues este es un aparato que se le podría dar cualquier uso ya sea para uso doméstico en electrodomésticos (Lavadoras, secadoras, microondas entre otros ) o industrial para poder controlar el tiempo de operación de cualquier tipo de máquina. 2.
OBJETIVOS
Diseñar un temporizador programable (Digital), utilizando el lenguaje de descripción de Hardware VHDL, con ello desarrollar la estructura de funcionamiento del anterior, que será plasmada en forma de código y que posteriormente se verá en Hardware (FPGA). Identificar e implementar las principales características (estructura, librerías, sentencias, funciones, etc.) del lenguaje VHDL, esto a medida que se trabaje el requerimiento de la práctica. Complementar conceptos trabajados con anterioridad respecto a sistemas combinacionales y secuenciales, ahora implementados en un lenguaje de descripción de Hardware (VHDL) y que serán de vital importancia en el diseño e implementación del temporizador. verificar la validez de las instrucciones dadas en forma de código mediante un proceso de simulación y datos de prueba. Asignar las variables dispuestas en la lógica del temporizador al hardware que permitirá por último una interacción directa con el diseño.
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3.
TRABAJO REALIZADO 3.1. REQUERIMIENTO Temporizador amable (máximo a 50 segundos). Iniciará con un valor en dos displays 7 segmentos, el número 50, sin iniciar todavía el conteo descendente, tendrá una entrada para disminuir el valor del conteo de forma consecutiva (de 1 en 1) y otra entrada para incrementarlo (igualmente de 1 en 1, no podrá superar el tope de 50). Una vez configurado el valor de inicio, tendrá otra entrada con la que se podrá iniciar el conteo descendente y otra entrada con la que se podrá reiniciar la operación. Una vez el conteo llega a cero, queda en ese valor hasta que no se presione el botón de reinicio, con el cual volverá a tomar el valor de 50 en los display 7 segmentos esperando el botón de inicio del conteo o el botón con el que se puede disminuir siempre y cuando se lo mantenga presionado.
3.2.
DESCRIPCIÓN DE VARIABLES: 3.2.1 Variables de Entrada:
up (activa en bajo): Entrada de incremento (Actuará siempre
y cuando el temporizador
tenga un valor diferente de 50). down (activa en bajo): Entrada de decremento (Actuará siempre y cuando el temporizador tenga un valor diferente de 0 ). rst (activa en bajo): Entrada de reinicio (limpia el registro y regresa el temporizador a su valor inicial 50). star: Entrada de inicio (Botón con el que se inicia el conteo descendente en temporizador). clk :(señal de reloj propia de la FPGA correspondiente a 50MHz). 3.2.2 Variables de Salida:
d1: Display 7 segmentos que permite observar de las unidades del conteo. d2: Display 7 segmentos que permite observar las decenas del conteo.
3.2.3 Variables Auxiliares (señales):
3.3.
clkout : Señal de reloj correspondiente a 1 Hz contador : Auxiliar para hacer la señal de reloj aux : auxiliar para la señal de reloj s : Recoge la posición de conteo (temporizador). unidad: Variable de ayuda para los display 7 segmentos
PROCEDIMIENTO Debido la característica de un temporizador, Cuya función principal es dar una medida de tiempo (en segundos para este caso particular). Conseguir una frecuencia de un ciclo por segundo se convierte en el primer proceso de tres (3) en los que se ha dividido la lógica secuencial del temporizador. De esta forma tenemos: 3.3.1. PROCESO UNO El objetivo de este proceso es generar una señal de reloj (Clkout) con una frecuencia de un ciclo por segundo (1 Hz). Lo anterior significa que dicha señal estará generando cambios cada segundo, momento donde se producen las transiciones de pendiente positiva.
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A continuación, se aprecia la lógica de dicho proceso.
Fig.1
Es importante resaltar que la frecuencia propia de la señal de reloj (Clk) en la FPGA corresponde a 50 MHz, mientras que el temporizador estará realizando cambios cada segundo. Es por esto que se construye una nueva señal (Clkout) con una frecuencia de 1Hz a partir de la primera. 3.3.2. PROCESO DOS En este proceso se proporciona la lógica del temporizador de tal forma que se pueda generar un incremento en el valor de conteo mediante “ up”, un decremento por medio de “down”, reinicio del temporizador debido a “rst” y un inicio de conteo descendente mediante “star”.
Es importante aclarar que tanto up,rst,down son activas en bajo debido a la característica de los botones propios de la FPGA.
Fig. 2
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Es posible observar del código que el rst (reset) es prioritario respecto a los demás, pues es la primera condición a evaluar dentro del proceso y es independiente de la señal del reloj. A diferencia del anterior, las entradas de control sí dependen de dicha señal. Por lo tanto, Tomará un segundo leer la instrucción dada por los botones de entrada (up, down, rst, star). 3.3.3. PROCESO TRES Este último proceso está enfocado en presentar el valor actual del temporizador en dos display 7 segmentos (activos en bajo) dependientes de los vectores d1 y d2 (vectores de 7 bits), donde van a ubicarse la unidad y decena respectivamente del valor de conteo. Antes de revisar la lógica de este proce so, es muy importante aclarar que la variable “S” es un entero que va hasta el número 50 y está inicializada en este último. Por otra parte, se tiene que S mod 10 recoge el residuo de la división, es decir las unidades del valor entero de “s” si ésta es ma yor a 10. En caso contrario la misma operación recoge el mismo valor de “s”.
Fig. 3
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Es posible decir ahora, que gracias a estos tres procesos se ha podido obtener el temporizador de 50 segundos con un conteo descendente más sus respectivos botones de inicio en el conteo, reseteo de información, botones de incremento y decremento. 4. RESULTADOS OBTENIDOS Como consecuencia de la lógica considerada en los procesos de diseño, se tiene un temporizador que corresponde a las especificaciones dadas en el requerimiento con la diferencia de que las instrucciones dadas por las entradas up, down, rst y star, requieren de una transición de pendiente positiva de reloj, lo que en hardware se evidencia cuando a la instrucción de entrada le toma un segundo en ser reconocida. por otra parte, el temporizador digital presenta prioridad a la entrada rst de reinicio, lo que implica una limpieza del registro sin importar la situación en la que se encuentre el conteo descendente. A continuación, se muestra de forma gráfica el comportamiento del diseño implementado en Hardware (FPGA).
Si las cuatro entradas up, down, rst y star están inactivas, el valor representado en los display 7 segmentos será 50. Es importante resaltar que este valor se representa mediante dos vectores d1 y d2 unidades y decenas respectivamente ( activas en bajo).
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si Up está activo y las restantes desactivadas, entonces el temporizador debería incrementar el valor de conteo en una unidad por cada transición de reloj y se detiene en 50.
Sí down activo y las restantes desactivadas, el valor de conteo debería disminuir una unidad por cada transición de pendiente positiva del reloj y detenerse una vez se alcance el cero.
si star es la entrada activa mientras las restantes se encuentran desactivadas, el temporizador debería iniciar un conteo descendente sin importar su valor de inicio y detenerse en cero.
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si rst (reset) es la entrada activa, entonces el temporizador debería limpiar el registro y volver a 50 sin importar si el conteo esté aconteciendo o no, es por esto que se dice que rst es una variable con prioridad.
5. PRUEBAS REALIZADAS Una vez se ha conseguido la construcción de la lógica del temporizador, se debe evaluar la validez de ésta mediante un proceso de simulación, esto con la ayuda de una herramienta propia de Quartus (University Program VWF). Dicho la lo anterior la simulación va a reflejar el comportamiento del temporizador a medida que varían las instrucciones. Esto es: Además se presentan una secuencia de señales de onda en función de una señal de reloj(ver figuras ), simuladas en university waveform program. En la figura … se observa el funcionamiento del temporizador empezando en 50 y terminando en 00 cambiando cada segundo, debido a que el interruptor (star ) se encuentra activado y las otras entradas(up,down y rst) desactivadas, sin embargo, el código binario de las unidades(d1) no se logra apreciar con claridad, debido a las dimensiones del documento, se presenta en el lado izquierdo de la figura las variables involucradas.
En la figura … se observa el funcionamiento del temporizador disminuyendo el valor prefijable desde 50 en forma consecutiva hasta llegar a cero, debido a que el interruptor (down ) se encuentra activado en bajo y las otras entradas(up ,rst y star) desactivadas.
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En la figura … se observa el funcionamiento del temporizador, en función de las entradas(up y down) para cada transición en la señal de reloj(TPP) cuando la entrada star esta desactivada, así se observa el valor del temporizador aumentar y disminuir continuamente.
6. CONCLUSIONES
Por medio de lógica secuencial se logró realizar el código en el lenguaje de descripción de Hardware VHDL y lograr que el temporizador cumpliera con el requerimiento pedido (proceso 1 y 2) y gracias a la parte final de dicho código (proceso 3) se permite presentar la información en la FPGA. Es interesante ver la forma como por medio de declaraciones se logró obtener en reloj la frecuencia de 1Hz (proceso 1) es decir un divisor de frecuencia, que es de gran utilidad en cualquier tipo de sistema. Se pudo observar como la declaración de librerías, la sintaxis, la lógica y la asignación de pines en la FPGA juegan un papel muy importante para poder decir si el requerimiento ha sido un éxito o fracaso. Antes de utilizar la FPGA se debió utilizar una herramienta encontrada en el software de quartus II llamada university program VWF (Waveform simulation), la cual sirvió para poder observar que la lógica de dicho código cumpla con el requerimiento para posteriormente observar con toda seguridad el resultado esperado en la FPGA. Por último es posible afirmar que de forma general el diseño Digital usando VHDL se convierte en una herramienta de vital importancia en la búsqueda de eficiencia y facilidad a la hora de aplicar los conceptos de lógica secuencial y combi nacional, donde basta con generar las instrucciones necesarias en forma de código y el programa es quien se da la tarea de asignarlas a las compuertas lógicas propias del Hardware (FPGA).
