ESCUELA PROFESIONAL DE INGENIERIA ELECTRONICA
PRACTICA DE ELECTRONICA DIGITAL
TEMA: MONOGRAFIA DE UN CPLD
INTEGRANTES : SANTANA SOLIS, LUIS GONZALES VIZA, RICARDO ANGEL
TURNO:
MIERCOLES: DE 5-7PM
AREQUIPA –PERU 2014
CPLD Un CPLD (del acrónimo inglés Complex Programmable Logic Device) es un dispositivo electrónico. Los CPLD extienden el concepto de un PLD (del ( del acrónimo inglés Programmable Logic Device) a un mayor nivel de integración ya que permite implementar sistemas ms e!icaces" ya que utili#an menor espacio" me$oran la !iabilidad del dise%o" y reducen costos. Un CPLD se !orma con m<iples bloques lógicos" cada uno similar a un PLD. Los bloques lógicos se comunican entre s' utili#ando una matri# programable de interconexiones" lo cual ace ms e!iciente el uso del silicio" conduciendo a una me$or e!iciencia a menor costo. continuación continuación se explican brevemente las principales caracter'sticas de la arquitectura de un CPLD. rquitectura Matriz de Interconexiones Programables
Procesador de un CPLD de la marca ltera ltera.. La matri# de interconexiones programables (P*+) permiten unir los pines de entrada,salida a las entradas del bloque lógico" o las salidas del bloque lógico a las entradas de otro bloque lógico o inclusive a las entradas del mismo. La mayor'a de los CPLDsusan una de dos con!iguraciones para esta matri#- interconexión mediante bloques o interconexión mediante multiplexores multiplexores.. l primero se basa en una matri# de !ilas y columnas con una celda programable de conexión en cada intersección. l l igual que en las /L /L esta esta celda puede ser activada para conectar,desconectar la correspondiente !ila y columna. sta con!iguración permite una total interconexión entre las entradas y salidas del dispositivo o bloques lógicos. 0in embargo" estas venta$as provocan que disminuya el rendimiento del dispositivo" adems de aumentar el consumo de energ'a y el tama%o del componente. Bloques Lógicos
Un bloque lógico es similar a un PLD PLD"" cada uno pose un bloque de compuertas 1D y 23 en !orma de suma de productos" una con!iguración para la distribución de estas sumas de productos" y macroceldas. l tama%o del bloque lógico es una medida de la capacidad del CPLD" ya que de esto depende el tama%o de la !unción booleana que pueda ser implementada dentro del bloque. Los bloques lógicos usualmente tienen de 4 a 56 macroceldas.
Macroceldas
Las macroceldas de un CPLD son similares a las de un PLD. stas también estn provistas con registros" control de polaridad" y bu!!ers para salidas en altaimpedancia. Por lo general un CPLD tiene macroceldas de entrada,salida" macroceldas de entrada y macroceldas internas u ocultas (buried macrocells)" en tanto que un 55786 tiene solamente macroceldas de entrada,salida. Una macrocelda interna es similar a una macrocelda de entrada,salida" sólo que esta no puede ser conectada directamente a un pin de salida. La salida de una macrocelda interna va directamente a la matri# de interconexión programable. Celda de entrada/salida
La !unción de una celda de entrada,salida es permitir el paso de una se%al acia dentro o acia el exterior del dispositivo. Dependiendo del !abricante y de la arquitectura del CPLD estas celdas pueden o no ser consideradas parte del bloque lógico. CPLD MAX 7
0u rquitectura de un CPLD es la !orma en que estn organi#ados y a la disposición a los elementos internos del dispositivo. 0on similares al diagrama de bloque de un CPLD genérico" 9eniendo la estructura clsica PL,/L que nos permite generar las !unciones suma de producto. 0u densidad var'a entre dos bloques L: y 8; bloques L:" dependiendo del dispositivo concreto de la serie que se vaya a utili#ar.8 Un bloque L: es similar a un 0PLD y que el tama%o de los encapsulados var'an entre 44 y 56< pines" cabe mencionar que utili#an una tecnolog'a de proceso basada en P32+. Las versiones que se pueden programar dentro del sistema para ello se utili#an la inter!a# estndar =9/.5
PLD com!le"as# CPLD
stas estructuras extienden el concepto de de PLD a un nivel de integración superior> esto es" se dispone de mayor n&mero de puertas y de entradas,salidas en un circuito programable (con lo que se disminuye el tama%o del dise%o" el consumo y el precio). n ve# de acer estos circuitos con mayor n&mero de términos producto por macrocelda" o de mayor n&mero de entradas,salidas" cada CPLD contiene bloques lógicos" cada uno de ellos similar a una estructura PL o /L. stos bloques lógicos se comunican entre s' por medio de interconexiones programables" con lo que se optimi#an los recursos incorporados en el cip. *nterconexiones programables Las interconexiones programables" conducen las se%ales de los dispositivos de entrada,salida (*,2) acia los bloques lógicos. Cada uno de estos bloques tiene un n&mero predeterminado de entradas. La mayor'a de *as CPLDs utili#an una de las siguientes estrategias para la implementación de la interconexión programable-
? *nterconexión basada en estructura matricial. ? *nterconexión basada en multiplexores. CPLD
$uncionamiento de un CPLD Un CPLD (del acrónimo inglés Complex Programmable Logic Device) es un dispositivo electrónico que extiende el concepto de un PLD (del acrónimo inglés Programmable Logic Device) a un mayor nivel de integración ya que permite implementar sistemas ms e!icaces" porque utili#an menos espacio" me$oran la !iabilidad del dise%o" y reducen costos. Un CPLD se !orma con m<iples bloques lógicos" cada uno similar a un PLD. Los bloques lógicos se comunican entre s' utili#ando una matri# programable de interconexiones" lo cual ace ms e!iciente el uso del silicio" conduciendo a una me$or e!iciencia a menor costo. CRITERIOS DE SELECCIÓN
s importante tomar en cuenta la densidad de compuertas que se requiere" y para ello es necesario determinar el n&mero de macroceldas que debe poseer el dispositivo> también es importante determinar el n&mero de entradas y de salida" seg&n la ecuación lógica obtenida. los retardos de propagación entre la se%al de entrada y de salida se debe de tomar en cuenta cuando se esta traba$ando con altas velocidades de procesamiento. ay sistemas que traba$an con di!erentes niveles de tensión por lo que es importante conocerlos tomarlo en cuenta en el dispositivo CPLD. estos niveles de tensió pueden oscilar entre 8.@ 7 a @ 7. n la metodolog'a modernas de dise%os digitales" para sistemas de relativa comple$idad" en lugar de utili#ar descripciones del comportamiento del sistema en !orma de t ablas (tablas de la verdad" de transición de estado" etc) se utili#an lengua$es espec'!icos" loslengua"es de descri!ción de %ard&are o 'DL ('ard&are Descri!tion Language) " que pueden describir tanto el comportamiento como la estructura de un sistema. Dise*o de un decodi+icador binario de , a -.
Paso 8- 0e reali#a la descripción del sistema" de !orma que el entorno de desarrollo pueda generar una representación interna del mismo. se puede optar entre una descripción estructural" con ayuda de un editor gr!ica de captura de esquemas" o una descripción del comportamiento con un lengua$e ADL.
Big. 84 Descripción del decodi!icador- a) estructural> b) !uncional.
Paso 5- 0e reali#a una compilación !uncional" con la que se veri!ican posibles errores en el dise%o (salidas cortocircuitadas" entradas !lotantes...) y adems se genera una representación interna del sistema" con la que puede e!ectuarse una simulación !uncional del mismo. en esta !ase la simulación es sólo !uncional y es independiente de la tecnolog'a de implementación" que es la que depende de los retardo que se produ#can. Paso - n el so!tare (compilador) se especi!ica la tecnolog'a de implementación. 0e proyecta el dise%o al tipo de celdas lógicas" celdas de entradas y salida" y recurss de conexión del CPLD seleccionado. tras la compilación se obtiene una representación interna del sistema implementado y se genera un !icero in!ormativo donde se detalla el porcenta$e de ocupación del dispositivo" las asignaciones de celdas y pines de entrada y salida" y otros..) Paso 4- 0e ace una simulación y anlisis temporal. con la in!ormación detallada de las caracter'sticas técnicas de cada uno de sus componentes de la biblioteca de elementos se puede reali#ar una nueva simulación mas real y se puede establecer los tiempos de retardos. Paso @- Una ve# compilado y simulado el circuito> se debe con!igurar !'sicamente el CPLD" lo que puede reali#arse !'sicamente con un programador de PLD o en el propio sistema (*0P). s pre!erible utili#ar este <imo para reducir los psibles da%os mecnicos en los pines del dispositivo" por lo tanto suelen con!igurarse los CPLD en la propia tar$eta del sistema !inal" con una programación *0P (*nE0ystem Programming)" esta opción se utili#a en circuitos borrables eléctricamente P32+ o con!igurables con celdas 03+. Com&nmente se utili#a el protocolo =9/ ($oint 9est ction /roup). que utili#a cuatro lineas para trans!erir bit a bit entre el computador y la tar$eta del sistema la in!ormación de con!iguración.
Big. 8@ squema de conexión utili#ando el programador CPLD
Big 8; squema de conexión utili#ando un cable de descarga
structura de un CPLD Los CPLD son dispositivo lógicos programables con una comple$idad entre los dispositivos PL y BP/. La caracter'stica principal comun entre los CPLD y PL" es la con!iguración de memoria noE volatil" y con respecto a los dispositivo BP/" la caracter'stica com&n de éste <imo es que posee un desarrollo de compuertas de grande densidades" con la di!erencia que los BP/" tienen mayor densidad que los CPLD. modo general un CPLD es como si se tuviera varios PLD" tipo PL" dentro de un sólo cip. el tama%o mas grande los CPLD permite implementar ecuaciones lógicas o dise%os mas complicados. la programación de estos dispositivos es generalmente en lengua$es de descripción de ardare " por e$emplo" 7ADL o 7erilog. Matriz de 0uma de Puntos
0e relacionan con un mayor n&mero de interconexión de secciones de compuertas programables" tales secciones pueden ser otros PLD" es decir el CPLD puede contener similares PLD de ba$a densidad" FPLF" interconectados entre s'" en un solo cip.
Bigura G 8- Diagrama de :loque de un CPLD (por L93)
Bigura G 5- Diagrama de :loque de un CPLD (por H*L*1H)
La estructura principal son los bloques de matri# lógicos (L:) o bloques de Bunción (Buntion :locI)" que se comunican en un bus interno con la matri# de *nterconexión Programable (P*) o también llamado Bast C211C9 0itc +atrix. Cada bloque es un grupo de 8; macroceldas> tienen entradas y salidas similares a los PLD de ba$a densidad" con capacidad de programarse. l n&mero de pines de entrada y,o salida depender del dispositivo" para el caso de la !igura 8" corresponde al modelo +HJ6660" basados en celdas P32+" del !abricante L93" de ; a 8; pines de entrada y salida" estas <imas se encuentran en el bloque de control de entrada y salida" la cual también posee conexión con el P*" y en la !igura 5" el bloque de salida y entrada *,2" poseen un bu!er para los dispositivos de entrada y salida.
Cada bloque de !unción" para el caso de H*L*1H modelo de e$emplo FHCK@66F" esta compuesto de 8< macroceldas independientes. Los bloques !uncionales también reciben una se%al (relo$) de sincronismo global" una se%al para abilitar la salida y una se%al para abilitar el reset,set. l bloque !uncional genera 8< salidas que mane$a el B09 C211C9. estas 8< salidas y su correspondiente se%ales de abilitación son gobernadas por el bloque *,2. la lógica dentro de los bloques !uncionales es implementada utili#ando la representación de suma de producto .
Bigura G - :loque de Bunción
Las macroceldas pueden ser con!iguradas individualmente por una !unción de registro. @ matri# de compuertas 1D" directos al Fproduct terms F(termino de producto)" son utili#ados como entrada de datos primario (para las compuertas 23 y H23) para implementar !unciones combinacionales" o como entradas de control incluyendo el relo$" se%ales set,reset" y se%al de abilitación de salida. Los registros de las macroceldas pueden ser con!igurados como BL*PEBL2P tipo D o BL*PEBL2P tipo 9. o este puede ser omitido por una operación combinacinoal. Cada registro soporta operaciones set y reset asincronos. durante el encendido del dispositivo" todos los registro son iniciali#ados al estado prede!inido por el usuario.
Bigura G 4- +acrocelda con :loque de Bunción
Las se%ales de contro global son desarrolladas individualmente en cada macrocelda" incluyendo se%al de relo$" se%al de set,reset" y la se%ales de abilitación. la macrocelda registra se%ales de relo$ de cada uno de los tres relo$es globales o del termino producto. La se%al /03" es una se%al de 3eset,set" de entrada que permite que sea de!inido por el usuario.
Bigura G @- 3elo$ de +acrocelda
l termino producto" controla que la matri# de las @ 1D sean asignadas a cada macrocelda" un e$emplo pudiera ser que todas las 1D sean mane$adas por una 23. l inconveniente de esto es que se evidencia el retardo de un termino producto a otro como se observa en la siguiente !igura.
Bigura G ;- Lógica de +acrocelda utili#ando termino producto
Bigura G J- Lógica de un termino producto
l B09 C211C9 0itc +atri# conecta las se%ales a la entrada del bloque de !unción> tanto las salidas del bloque *,2 como las salidas del bloque de !unción las mane$as el Bast Connect 0itc +atrix" cualquiera de estas pueden ser seleccionadas" a través de la programación del usuario" para poder mane$ar cada bloque con un retardo uni!orme.
Bigura G <- Bast Connect 0itc +atrix
l :loque *,2 es la inter!a# entre la lógica interna y los pines de entrada y salida del dispositivo CPLD. Cada bloque de *,2 incluye un bu!er de entrada y un mane$ador de salida> un multiplexor que selecciona la salida abilitada" y también incluye una se%al de control de tierra para la programación del usuario. l bu!er de entrada es compatible con tensión de @ 7 C+20" @ 7 99L" y se%ales de volta$e de . 7. l bu!er de entrada usa internamente un suministro de potencia de @ 7 ( 7ccint)" para asegurarse que el umbral de entrada permane#ca constante y no varie con el volta$e 7ccio. la se%al de salida se abilita de la siguiente !ormas- una se%al puede ser generada por el termino producto de la macrocelda" cualquiera de las se%ales globales de 2" o por una se%al de tercer estado /90.
Bigura G K- :loque *,2 Cada salida tiene un control independiente de F0le 3ateF (+xima variación del volta$e de salida con respecto al tiempo)> este control permite reducir o controlar el ruido en el sistema" con sólo modi!icar el 9sle.
Bigura G 86- 0le 3ate stos CPLD poseen circuito con memoria P32+> que permiten reescribirse mucas veces" dependiendo del !abricante puede ser asta 86.666 veces" como es el caso del !abricante H*L*1H" los modelos de la serie HCK@66.
1abla de Datos (Loo2 u! 1able)
sta arquitectura se basa en la implementación lógico de bus de interconexión de !ilas y columnas" estas interconexiones también proveen conexión al bloque de matri# lógicos (L:). l L: consiste de varios elementos lógicos (L)> seg&n el modelo pueden ser 86 L" por cada L:. Los L es una peque%a unidad lógica que proveen una e!iciente implementación de !unciones lógicas del usuario. l +ultitracI *nterconnect provee una rpida conexión entre los L:.
Bigura G 88- Diagrama de bloque de la arquitectura de tabla de datos
LooIEUp 9able (LU9)" s un circuito que implementa una !unción de lógica combinacional para almacenar una lista de valores de salida que correspondan a todas las posibles combinaciones de entradas" es decir un n&mero de elementos almacenados son usados> para resumir una !unción lógica" almacenando cada !unción como una tabla de la verdad" esto se ilustra en la !igura 85.
Bigura G 85- LooIEUp 9able
9omando como e$emplo la tabla de la verdad de la !igura 85" como comparador 86:8:5 " ace que la salida lógica M: 8 lógico. Una matri# de 8; !lipE!lops (M6 asta M8@)" contiene data de todas las posibles combinaciones 86:8:6" por cada combinación se necesita un !lipE!lop. La entrada de cada LU9 son decodi!icada por un decodi!icador de direcciones" cada salida del decodi!icador activa una bu!!er de tres estados" que pasa por un bloque de salida de !lipE!lop. Cuando se activa un bu!!er para pasar el contenido del !lipE!lop" el resto de los bu!!er permanecen en estado de alta impedancia" de esta manera se bloquea la data de los otros !lipE!lops. l contenido de los !lipE!lop son cargados cuando el LU9 es programado" con las !unciones requeridas. Continuando con el e$emplo de la !igura 85" los 8; elementos almacenados en dica tabla" combinados " para seleccionar una salida combinacional y para interconectar con otras partes del cip" es llamado lemento Lógico (L). La !unción del desempe%o del elemento lógico es similar a la de macroceldas en los PLD de suma de producto. La estructura de un elemento lógico se muestra en la !igura 8.
Bigura G 8- lemento Lógico
l circuito FCascade CainF" permite al usuario programar la !unción boleana" este circuito puede ser de compuertas 1D o 23.
Bigura G 84- 2peración en Cascada
:loque de +atri# Lógico (L:)" consiste en un n&mero de elementos lógicos e interconectados localmente> el bloque L:" esta conectado con el resto del dispositivo por medio de una serie de columnas y !ilas interconectadas" lo cual para este caso el !abricante L93 a llamado Bast9racI *nterconnect" también se le conoce como +ultitracI *nterconnect.
Bigura G 8@- :loque de +atri# Lógicos
mbedded rray :locI (:)" este bloque es una matri# de 564< elemento de almacena$e que pueden ser usado e!icientemente en la implementación de !unciones lógicas comple$as. l BLH86N es un dispositivo del !abricante L93" tiene una matri# de ; !ilas por 54 columnas de bloque de matri# lógico (L:)" es decir que tendr 844 L:" que a su ves son < x 844L: 88@5
elementos lógicos" estos elementos también tienen ; :> ;H564< 855<< bits de almacena$e de :" note que un : tiene mas capacidad de almacena$e que un L: combinado. lgunos los dispositivos basados en LU9" son de tecnolog'a de memoria de acceso aleatorio esttica (03+)" la venta$a de esta con!iguración es que este puede ser !abricado en densidades muy altas de celdas de almacena$es y programar rpidamente" comparado con un dispositivo" (suma de producto" 02P)" basado en P32+. La desventa$a es que las celdas 03+" son voltiles> es decir que deben recon!igurarse cada ve# que se reinicia el sistema.
Bigura G 8;- Diagrama en bloque de un dispositivo de estructura de datos como es el caso del BLH86N del !abricante L93
l mismo !abricante L93" posee el modelo +H**" Ftabla de datos LU9F" tal modelo contiene un bloque de memoria F!alsF" dentro del dispositivo. La mayor'a de estos almacena$es de memorias !las" son particionadas como un bloque de programación o con!iguración de memoria !las (CB+)> este provee un almacena$e no voltil> la CB+ descarga y con!igura la lógica. Una porción peque%a de la memoria !las es utili#ado para la data de usuario" este peque%o bloque de memoria UB+" provee una almacena$e para el usuario de propósito general" en este bloque se provee la conexión del puerto programable para el arreglo lógico de lectura y escritura.
Bigura G 8J- Diagrama de bloque del modelo +H**
Bigura G 8<- Diagrama del bloque de memoria UB+
l bloque UB+" puede ser utili#ado como el P32+ serial" para almacenar in!ormación no voltil" este bloque se conecta al bloque de arreglo lógico a través del bus +ultitracI interconectado" de esta manera se permite la inter!ace con el bloque de elemento lógico.
Construcción de un CPLD Las v'as estn compuesta de 866 porciento metal de aluminio diluido" aqu' se identi!icar como +etal 5" los contactos son 866 porciento metal de aluminio diluido" identi!icado como +etal 8. Como caracter'sticas especiales posee tecnolog'a FBL0A B09F. Las compuertas en el canal 1 son del orden de 6.4@ micra" y el canal P son del orden de 6.@ micra. l dispositivo esta !ormado por una capa de nitruro de silicio sobre otra capa de dióxido de silicio. Posee dos capas de polisilicio. l PL2O 8 !ue utili#ada exclusivamente en compuertas !lotantes" y P2LO 5 (polisilicio y silicio de tusteno) !ue utili#ado para todas las compuertas estndar" en la matrix de lineas de programas y de palabra. La matrix de celdas programables son P32+ (tecnolog'a B09 BL0A)" el +etal 5" ser utili#ado para las l'neas de programa y de la palabra de dato. l +etal 8 distribuye la tierra /1D y una l'nea de un bit. l dielétrico se encuentra entre las capas P2LO es de 212 FóxidoEnitruroEóxidoF. el color anaran$ado es 1itruro de 0ilicio" el color a#ul es +etal 8 y 5" el color amarillo es xido" el color verde es polisilicio" color ro$o di!usión del canal P y 1" y el color gris es el substrato P. 7er !igura 8K. 0i el dispositivo es borrable eléctricamente P32+" sus conexiones es a base de transistores +20 de puerta !lotante" que contiene una puerta adicional embebida en el aislante entre la puerta normal (accesible desde el exterior) y el substrato. esta puerta extra" sin conexión al exterior y completamente rodeada de material aislante" es la puerta !lotante. los transistores +20" inicialmente no tienen carga en la puerta !lotante" de !orma que act&an como transistores normales- en cada linea vertical se reali#a la operación lógica O> es necesario que todas las l'neas ori#ontales estén ba$as (abcdL) para que las l'neas verticales sean altas (xy#A)" y basta que una de las entradas sea ba$a (aL" por e$emplo) para que su l'nea correspondiente sea alta" y por tanto los transistores cuyas puertas estn conectadas a esa l'nea de entada pasan a conducción" y entonces las l'neas verticales se acen L. n otras palabras" los transistores acen el punto de conexión entre las l'neas verticales y ori#ontales. Para desconectar un punto de conexion (un transistor)" en la !ase de programación se aplica una tensión relativamente elevada (8@ a 56)7 en la puerta del transistor a desconectar> esta tensión ace que" por un proceso !'sico conocido como e!ecto t&nel" atraviesen electrones desde el substrato por la !ina capa de aislante y queden almacenados en la puerta !lotante. n de!initiva la introducción de electrones en la puerta !lotante desconecta el transistor del circuito" ya que siempre estar cortado (estado o!!).
Bigura G 8K- Construcción de un CPLD
Bigura G 56- L'nea de Productos
Dise*o de un CPLD s importante tomar en cuenta la densidad de compuertas que se requiere" y para ello es necesario determinar el n&mero de macroceldas que debe poseer el dispositivo> también es importante determinar el n&mero de entradas y de salida" seg&n la ecuación lógica obtenida. los retardos de
propagación entre la se%al de entrada y de salida se debe de tomar en cuenta cuando se esta traba$ando con altas velocidades de procesamiento. ay sistemas que traba$an con di!erentes niveles de tensión por lo que es importante conocerlos tomarlo en cuenta en el dispositivo CPLD. estos niveles de tensió pueden oscilar entre 8.@ 7 a @ 7. n la metodolog'a modernas de dise%os digitales" para sistemas de relativa comple$idad" en lugar de utili#ar descripciones del comportamiento del sistema en !orma de tablas (tablas de la verdad" de transición de estado" etc) se utili#an lengua$es espec'!icos" los lengua$es de descripción de ardare o ADL (Aardare Description Language)" que pueden describir tanto el comportamiento como la estructura de un sistema.
Dise%o de un decodi!icador binario de 5 a 4 8. 0e reali#a la descripción del sistema" de !orma que el entorno de desarrollo pueda generar una representación interna del mismo. se puede optar entre una descripción estructural" con ayuda de un editor gr!ica de captura de esquemas" o una descripción del comportamiento con un lengua$e ADL. 5. 0e reali#a una compilación !uncional" con la que se veri!ican posibles errores en el dise%o (salidas cortocircuitadas" entradas !lotantes...) y adems se genera una representación interna del sistema" con la que puede e!ectuarse una simulación !uncional del mismo. en esta !ase la simulación es sólo !uncional y es independiente de la tecnolog'a de implementación" que es la que depende de los retardo que se produ#can. . n el so!tare (compilador) se especi!ica la tecnolog'a de implementación. 0e proyecta el dise%o al tipo de celdas lógicas" celdas de entradas y salida" y recurss de conexión del CPLD seleccionado. tras la compilación se obtiene una representación interna del sistema implementado y se genera un !icero in!ormativo donde se detalla el porcenta$e de ocupación del dispositivo" las asignaciones de celdas y pines de entrada y salida" y otros. 4. 0e ace una simulación y anlisis temporal. con la in!ormación detallada de las caracter'sticas técnicas de cada uno de sus componentes de la biblioteca de elementos se puede reali#ar una nueva simulación mas real y se puede establecer los tiempos de retardos. @. Una ve# compilado y simulado el circuito> se debe con!igurar !'sicamente el CPLD" lo que puede reali#arse !'sicamente con un programador de PLD o en el propio sistema (*0P). s pre!erible utili#ar este <imo para reducir los psibles da%os mecnicos en los pines del dispositivo" por lo tanto suelen con!igurarse los CPLD en la propia tar$eta del sistema !inal" con una programación *0P (*nE0ystem Programming)" esta opción se utili#a en circuitos borrables eléctricamente P32+ o con!igurables con celdas 03+. Com&nmente se utili#a el protocolo =9/ ($oint 9est ction /roup). que utili#a cuatro lineas para trans!erir bit a bit entre el computador y la tar$eta del sistema la in!ormación de con!iguración.
Bigura G 58- Descripción del decodi!icador- a) estructural> b) !uncional
Bigura G 55- squema de conexión utili#ando el programador CPLD
Bigura G 5- squema de conexión utili#ando un cable de descarga
$abricantes de un CPLD •
L93
Aa desarrollado tres !amilias de la categor'a CPLD. +H@666" +HJ666 y +HK666. l +H@666 representa la tecnolog'a mas antigua que o!recen soluciones de costo e!ectivo> el +HJ666 o!rece altas capacidades lógicas y mayor desempe%o en velocidad> el +HK666 es similar al +HJ666" excepto que el +HK666 o!rece una mayor capacidad lógica. l +HJ666 contiene bloques de matrix lógicos L:" matrix de interconexión programable P*" esta serie !ueron desarrollados en tecnolog'a P32+ y P32+" la desventa$a de esta serie es que se debe programar !uera del circuito de desarrollo> desde 8KK; ltera" desarrollo el modelo +HJ6660" capa# de programarse en l'nea" es decir en el mismo circuito. ltera BlasLogic CPLDs" anteriormente conocido como *ntelQs BlHlogic" caracteri#ado por programarse dentro del sistema y provee bloques 03+ en el dispositivo. La con!iguración de compuertas 1DE23" son por celdas 03+" respaldadas por celdas P32+ o P32+. l reali#ar un suministro de potencia las celdas 03+ son cargadas con un copia de la memoria P32+ o P32+" pero es la celda 03+ la que controla la con!iguración del dispositivo. •
9+L
2!rece el modelo 9B8@66" alto desempe%o y alta densidad de compuertas" construido con tecnolog'a BL0A" con un retardo de J.@ ns de pin a pin. •
+D
2!rece una !amilia de CPLD con @ subE!amilias llamadas +ac 8 a +ac @. Cada dispositivo +act" contiene bloques con m<iplos PL> +atc 8 O 5 consiste en el modelo 5578;PLs" +atc y 4 consiste en el modelo 478;PLs y el +atc @ o!rece modelos parecidos a los anteriores pero con mayor desempe%o en velocidad. 9odos los +atc estn basados en tecnolog'a P32+. l rango de capacidad lógicas estn cercas de 5666 a @666 compuertas.
•
COP300 0+*C21DUC923
0on similares a los dispositivos +D y Lattice en mucas maneras> el Cypress CPLD" llamado BL0AJ6" esta basado en tecnolog'a BL0A P32+" y o!rece un desempe%o en el retardo de velocidad de <.@ a 8@ ns de pin a pin" la desventa$a es que no es programable en el sistema. •
L99*C 0+*C21DUC923
Lattice o!rece un completo rango de CPLD> con dos l'neas de productos principales- Lattice pL0* que consiste en tres !amilias de P32+ de CPLD> y el ispL0* que son los mimos dispositivos pL0*" con la di!erencia de los ispL0* son programables en el sistema. Los rangos de capacidades lógicas estn cercas de 8566 a 4666 compuertas y el retardo de pin a pin es de 86 ns. l Lattice de la serie 666 representa su desarrollo mas grande con @666 compuertas y un retardo de 86 a 8@ ns. •
H*L*1H
2!recen el modelo HCJ666 y el HCK@66> ay dos !amilias principales en el HCJ666- la serie J566 y J66" el J566 es un dispositivo moderadamente peque%o con ;66 a 8@66 compuertas> y con un retardo de pin a pin de 5@ ns. l J66 o!rece 666 compuertas y lo otro que di!erencia al J566 es que el J66 incluye dos compuertas 23 en cada macroceldas. Binalmente el HCK@66 o!rece la programación dentro del circuito" con una capacidad de ;566 compuertas y un retardo de @ ns. :*:L*2/3B* ttp-,,electronicaintegrada.blogspot.com,566<,65,cpldEverilog.tml ttp-,,tml.rincondelvago.com,dispositivosElogicosEprogramablesR5.tml ttp-,,yombo.org,568,64,circuitosEcomple$osEdeElogicaEprogramableEcpldEintroduccion, ttp-,,serdis.dis.ulpgc.es,SitisEdl,9eoriaT567ADL,mas T56cosas,**RD*0P20*9*720RL2/*C20RP32/3+:L0.pd! ttp-,,es.iIipedia.org,iIi,CPLD ttp-,,serverEdie.alc.upv.es,asignaturas,lsed,5665E6,PLDs,ebT@CCPLD.tm ttp-,,unidadsimd.obolog.es,cpldE ttp-,,unidadsimd.obolog.es,cpldE<445 ttp-,,.pro!esores.!rc.utn.edu.ar,electronica,tecnicasdigitalesi,pub,!ile,Publicaciones,PLDEPLECPLD.pd! ttps-,,upcommons.upc.edu,p!c,bitstream,56KK.8,;4@5,8,
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3e!erencias
V8W ntonio Lloris 3ui#" lberto Prieto spinosa" Luis Parrilla 3oure- Sistemas Digitales> +c /ra Aill" pag. @68E@@> 566 V5W ttp-,,.xilinx.com, VW ttp-,,.altera.com, V4W Digital Design it CPLD applications and 7ADL V@W Altera De3ice Pac2age In+ormation Data 0%eet V;W XC45 In60stem Programmable CPLD $amil (XILI8X) 2:=9*720 E conocer el !uncionamiento y programacion de un cpld . Esaber las di!erentes !unciones de un CPLD al variar su programación. Edar a conocer las di!erentes empresas VmarcasW que lo !abrican. E poder conseguir una adecuada orientación para poder programación un CPLD. Eeste traba$o abarca los conocimientos necesarios para el mane$o de un CPLD. C21CLU0*210 Elos CPLDs son dispositivos electrónicos que sinteti#an el !uncionamiento de varias compuertas lógicas. Ees necesario tener los conocimientos bsico teóricos de un CPLD para el mane$o conveniente de su programación. E los CPLDs necesitan de un lengua$e de programación predeterminado por las empresas ELos CPLDs permiten implementar sistemas ms e!icaces" ya que utili#an menor espacio" me$oran la !iabilidad del dise%o" y reducen costos
