LOGICA SECUENCIA

Ing. #debaldo $e %rtí

Diseño secuencial mediante VHDL Introducción ●

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Los circuitos digitales que hemos manejado con anterioridad han sido de tipo combinacional, es decir, son circuitos que dependen por completo de los valores que se encuentran en sus entradas, en determinado tiempo. Si bien un sistema secuencial puede tener también uno o más elementos combinacionales, la mayoría de los sistemas que se encuentran en la práctica incluyen elementos de memoria, los cuales requieren que el sistema se describa en términos de lógica secuencial. se describen algunos de los circuitos secuenciales más utiliados en la práctica, como !lip"!lops, contadores, registros, etc., además se desarrollan ejercicios para aprender la programación de circuitos secuenciales.


Diseño lógicosecuencial Introducción ●

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&n sistema secuencial está !ormado por un circuito combinacional y un elemento de memoria encargado de almacenar de !orma temporal la historia del sistema. #n esencia, la salida de un sistema secuencial no sólo depende del valor presente de las entradas, sino también de la historia del sistema, seg'n se observa en la !igura.

entradas

(ircuito combinacional

)istoria pasada

Salidas

Ing. #debaldo $e %rtí ●

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*ásicamente hay dos tipos de sistemas secuenciales+ Síncronos y asíncronos el comportamiento de los primeros se encuentra sincroniado mediante el pulso de reloj del sistema, mientras que el !uncionamiento de los sistemas asíncronos depende del orden y momento en el cual se aplican sus se-ales de entrada, por lo que no requieren un pulso de reloj para sincroniar sus acciones. Síncronos y asíncronos el comportamiento de los primeros se encuentra sincroniado mediante el pulso de reloj del sistema, mientras que el !uncionamiento de los sistemas asíncronos depende del orden y momento en el cual se aplican sus se-ales de entrada, por lo que no requieren un pulso de reloj para sincroniar sus acciones.

lip"!lops #l elemento de memoria utiliado indistintamente en el dise-o de los sistemas síncronos o asíncronos se conoce como !lip"!lop o celda binaria.


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#l elemento de memoria utiliado indistintamente en el dise-o de los sistemas síncronos o asíncronos se conoce como !lip"!lop o celda binaria. La característica principal de un !lip"!lop es mantener o almacenar un bit de manera inde!inida hasta que a través de un pulso o una se-al cambie de estado. Los !lip"!lops más conocidos son los tipos S/, 01, 2 y 3. #n las !iguras siguientes se presenta cada uno de estos elementos y la tabla de verdad que describe su comportamiento.


0  01

(1L 1

Qn

7 7 7 7 6 6 6 6

0 7 7 6 6 7 7 6 6

1 7 6 7 6 7 6 7 6

4n56 7 7 6 6 6 7 6 7

Q

/

Q

(1L S Qn

7 7 7 7 6 6 6 6

Q

 S/

/ 7 7 6 6 7 7 6 6

S 7 6 7 6 7 6 7 6

Q

4n56 7 6 7 8 6 6 7 8


Q

2

 2

(1L

Q n

7 7 6 6

2 7 6 7 6

Q

4n56 7 6 6 7

Q

3

 3

(1L

Qn

7 7 6 6

3 7 6 7 6

Q

4n56 7 6 7 6


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#s importante recordar el signi!icado de la notación 4 y 49t56:+ 4 ; estado presente 7 actual 49t56: ; estado !uturo o siguiente $or ejemplo, consideremos la tabla de verdad que describe el !uncionamiento del !lip"!lop tipo 3, de la !igura anterior y que se muestra de nuevo en la !igura siguiente+

3

4

6

c
c
3

4

6

Q n 4n56 7 7 7 6 6 7 6 6

3 7 6 7 6


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(uando el valor de la entrada 3 es igual a 6, !igura in!erior, la salida 49t 56: adopta el valor de 6 49t56:;6 siempre y cuando se genere un pulso de reloj. #s importante resaltar que el valor actual en la entrada 3 es trans!erido a la salida 49t56: sin importar cuál sea el valor previo que haya tenido la salida 4 en el estado presente. #n el dise-o secuencial con =)3L las declaraciones I!"then"else son las más utiliadas por ejemplo, el programa del listado siguiente usa estas declaraciones. library ieee  use ieee.std>logic>[email protected] entity !!d is port 9 3, cl<+ in std>logic 4+ out std>logic:  end !!d architecture arq>!!d of !!d is begin process 9cl<: begin if 9cl
4 B; 3 end if  end process 

end arq>!!d

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3escripción de !lip !lop utiliando !lanco de disparo positivo


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La ejecución del proceso es sensible a los cambios en cl< 9pulso de reloj:  esto es, cuando cl< cambia de valor de una transición de 7 a 6 9cl< 6:, el valor de 3 se asigna a 4 y se conserva hasta que se genera un nuevo pulso. C la inversa, si cl< no presenta dicha transición, el valor de 4 se mantiene igual. #sto puede observarse con claridad en la grá!ica siguiente.

c
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Dotemos que la salida 4 toma el valor de la entrada 3 sólo cuando la transición del pulso de reloj es de 7 a 6 y se mantiene hasta que se ejecuta de nuevo el cambio de valor de la entrada cl<.


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Ctributo Aevent #n el lenguaje = )3L los atributos sirven para de!inir características que se pueden asociar con cualquier tipo de datos, objeto o entidades. #l atributo Aevent 9evento: se utilia para describir un hecho u ocurrencia de una se-al en particular. #n el código del listado anterior podemos observar que la condición i! cl< event es cierta sólo cuando ocurre un cambio de valor es decir, un suceso 9Aevent: de la se-al cl<. (omo se puede apreciar, la declaración 9i!"then: no maneja la condición else, debido a que el compilador mantiene el valor de 4 hasta que no eEista un cambio de valor en la se-al cl<. #l apóstro!o indica que se trata de un atributo. 9Aevent:


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#jemplo 6 #scriba un programa que describa el !uncionamiento de un !lip"!lop S/ con base en la siguiente tabla de verdad.

/ (1L S

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Solución

Q

 S/

Q

/ 7 7 7 7 6 6 6 6

S 7 7 6 6 7 7 6 6

Qn

7 6 7 6 7 6 7 6

4n56 7 6 7 7 6 6 F F

La tabla de verdad del !lip"!lop S/ muestra que cuando la entrada S es igual a 6 y la entrada / es igual a 7, la salida 49t 56: toma valores lógicos de 6. $or otro lado, cuando S;7 y /;6, la salida 49t56:;7 en el caso de que S y / sean ambas igual a 6 lógico, la salida 49t56: queda indeterminada es decir, no es posible precisar su valor y éste puede adoptar el 7 o 6 lógico.


●

$or 'ltimo, cuando no eEiste cambio en las entradas S y / Ges decir, son igual a 7G, el valor de 49t56: mantiene su estado actual 4. (on base en el análisis anterior, el programa en =)3L puede realiarse utiliando instrucciones condicionales y un nuevo tipo de datos+ valores no importa 9H"H: , los cuales permiten adoptar un valor de 7 o 6 lógico de manera indistinta

libary ieee use ieee.std>[email protected] entity !!sr is port9 S,/,clogic 4, 4n+ inout std>logic: end !!sr architecture a>!!sr of !srr is begin process 9cl<, /, S: begin if 9c
4B;A7A  4B;A6A 

elsif 9S;A6A and /;A7A: then

4B;A6A  4B;A7A  elsif 9S;A7A and /;A7A: then 4B;A4A 4B;A4nA 

else

4B;A"A  4B;A"A 

end if  end if  end process end a>!!sr ●

(ódigo =)3L de un registro de  bits


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/egistros #n la !igura in!erior se presenta la estructura de un registro de  bits con entrada y salida de datos en paralelo. #l dise-o es muy similar al !lip"!lop anterior, la di!erencia radica en la utiliación de vectores de bits en lugar de un solo bit, como se observa en el listado siguiente+ 3J7+K

3

4

4J7+K ●

clogic"[email protected] entity !!sr is port9 3+ in std>logic>vector97 to K: (l<+ in std>logic 4+ in std>logic>vector97 to K:: end reg ●

/egistro paralelo de  bits

architecture arqreg of reg is begin process 9cl<: begin if 9cl<'event and cl<;A6A: then

4 B; 3 end if 

end process end arqreg

(ódigo =)3L de un registro de  bits


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#jercicio #scriba un programa de un registro de @ bits, como el que se muestra en la !igura in!erior. /ealice el dise-o utiliando instrucciones i!"then"else y procesos. (L1 47 (L/ 47 46 37 46 37 4M 37 4M 37 4N 4N

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(omo puede observarse en la tabla que describe el comportamiento del circuito, si (L/; 7, las salidas 4 adoptan el valor de 7 pero si (L/;6, toman el valor de las entradas 37, 36, 3M y 3N.

(L/ 3 4 4D 7 O 7 6 6 3n 3n 3n


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(ontadores Los contadores son entidades muy utiliadas en el dise-o lógico. La !orma usual para describirlos en = )3L es mediante operaciones de Incremento, decremento de datos o ambas. (omo ejemplo veamos la !igura siguiente que representa un contador ascendente de @ bits, así como el diagrama de tiempos que muestra su !uncionamiento. Los contadores son entidades muy utiliadas en el dise-o lógico. La !orma usual para describirlos en = )3L es mediante operaciones de Incremento, decremento de datos o ambas. (1L

(1L 47 46 4M 4N

(ontador 4N 4M 46 47


(abe mencionar que la presentación del diagrama de tiempos de este circuito tiene la !inalidad de ilustrar el procedimiento que se sigue en la programación, ya que puede observarse con claridad el incremento que presentan las salidas cuando se aplica un pulso de reloj a la entrada. library ieee use ieee.std>logic"[email protected] use Por<.std>arith.all entity cont@ is port9 cl<+ in std>logic 4+ inout std>logic>vector9N downto 7:: end cont@ archtecture arqcont of cont@ is begin process9cl<: begin if 9cl<'event and cl<;A6A: then

4 B; 456 end if  end process end arqcont

●

(ódigo que describe un contador de @ bits


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(uando requerimos la retroalimentación de una se-al 94 B; 456:, ya sea dentro o !uera de la entidad, utiliamos el modo inout. #n nuestro caso el puerto correspondiente a 4 se maneja como tal, debido a que la se-al se retroalimenta en cada pulso de reloj. Dotemos también el uso del paquete std>arith que, como ya se mencionó, permite usar el operador 5 con el tipo std>logic vector. #l !uncionamiento del contador se de!ine básicamente en un proceso, en el cual se llevan a cabo los eventos que determinan el comportamiento del circuito. Cl igual que en los otros programas, una transición de 7 a 6 e!ectuada por el pulso de reloj provoca que se ejecute el proceso, lo cual incrementa en I el valor asignado a la variable 4. (uando esta salida tiene el valor de 6Q 9R6666R: y si el pulso de reloj se sigue aplicando, el programa empiea a contar nuevamente de 7.


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#jercicio #labore un programa que describa el !uncionamiento de un contador de @ bits. /ealice en el dise-o una se-al de control 9&p3oPn: que determine el sentido del conteo+ ascendente o descendente !igura siguiente+ cl< &%3%TD 4N 4M 46 47

&$3%TD C((IUD 7 (uenta ascendente 6 (uenta descendente


●

(ontador con reset y carga en paralelo 9load: La entidad de dise-o que aparece en la !igura anterior iquierda es un ejemplo de un circuito contador síncrono de @ bits. #ste contador tiene varias características adicionales respecto al anterior. Su !uncionamiento se encuentra predeterminado por los valores que se hallan en la tabla de la !igura anterior derecha. (omo se puede observar, este contador posee las entradas de control #np y Load y seg'n el valor lógico que tengan en sus terminales realiarán cualesquiera de las operaciones rese-adas en la tabla. Dote que la se-al de /eset se activa en nivel alto de !orma asíncrona por 'ltimo, el circuito tiene cuatro entradas en paralelo declaradas como $N, $M, $6 y $7. $N$M$6$7 /eset #np

cl< (ontador

4N 4M 46 47

Load

#np Load Ccción 7 7 (arga 7 6 Vantiene estado 6 7 (arga 6 6 (uenta


#l propósito de describir este ejemplo radica en subrayar el uso de varias condiciones, de tal manera que no sea posible evaluar una instrucción si la 9s: condición9es: predeterminada9s: no se cumple9n:. $or ejemplo, observemos el programa siguiente, donde la línea 66 presenta la lista sensitiva de las variables que intervienen en el proceso 9cl<, #D$, L%C3, /#S#2:. Dótese que no importa el orden en que se declaran. #n la línea 6M se indica que si /#S#2 ;6, las salidas 4 toman el valor de 7 si no es igual a 6, se pueden evaluar las siguientes condiciones 9es importante resaltar que la primera condición debe ser /#S#2:. #n la línea 6Q se observa el proceso de habilitar una carga en paralelo, por lo que si L%C3 7 y #D$ es una condición de no importa que puede tomar el valor de 7 o 6 9seg'n la tabla:, las salidas 4 adoptarán el valor que se halle en las entradas $ 9$N, $M, $6, $7:. #ste ejemplo muestra de !orma didáctica el uso de la declaración elsi! 9si no"si:.


6 M N @ Q ? K  W 67 66 6M 6N 6@ 6Q 6? 6K 6 6W M7 M6 MM MN

library ieee use ieee.std>logic>[email protected] use Por<.std>arith.all entity cont is port9 $+ in std>logic>vector9N donwto 7: (l<, L%C, #D$, $/#S#2+ in std>logic 4+ inout std>logic>vector9N downto 7:: end cont archtecture arq>cont of cont is begin process9(l<, /#S#2, L%C3, #D$: begin if 9/#S#2 ; A6A: then

4 B; A7777A else if 9cl
M@

end arq>cont

(ontador con reset, enable 9habilitación: y carga en paralelo.


Diseño de sistemas secuenciales sincronos ●

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(omo ya se mencionó, la estructura de los sistemas secuenciales síncronos basa su !uncionamiento en los elementos de memoria conocidos como !lip" !lops. La palabra sincronía se re!iere a que cada uno de estos elementos de memoria que interact'an en un sistema se encuentran conectados a la misma se-al de reloj, de !orma tal que sólo se producirá un cambio de estado en el sistema cuando ocurra un !lanco de disparo o un pulso en la se-al de reloj. #Eiste una división en el dise-o de los sistemas secuenciales que se re!iere al momento en que se producirá la salida del sistema. #n la estructura de Vealy 9!igurea siguiente: las se-ales de salida dependen tanto del estado en que se encuentra el sistema, como de la entrada que se aplica en determinado momento. #ntradas

Lógica combinacinonal

Lógica de salida

Vemoria lip !lop

Crquitectura Veany

cl<

Salidas


#n la estructura de Voore 9!igura siguiente: la se-al de salida sólo depende del estado en que se encuentra.

●

#ntradas

Lógica combinacinonal

Lógica de salida

Salidas

Vemoria lip !lop Crquitectura Voore ●

cl<

&n sistema secuencial se desarrolla a través de una serie de pasos generaliados que comprenden el enunciado del problema, diagrama de estados, tabla de estados, asignación de estados, ecuaciones de entrada a los elementos de memoria y diagrama electrónico del circuito.


(omo ejemplo consideremos el dise-o del siguiente sistema secuencial, en el cual se emite un pulso de salida X 9X ; 6: cuando en la línea de entrada 9F: se reciben cuatro unos en !orma consecutiva en caso contrario, la salida X es igual a cero.

=cc 6666

Sistema Secuencial

cl< 3etector de secuencia

X


Diagramas de estado ●

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(omo ya se mencionó, la estructura de los sistemas secuenciales síncronos basa su !uncionamiento en los elementos de memoria conocidos como !lip" !lops. La palabra sincronía se re!iere a que cada uno de estos elementos de memoria que interact'an en un sistema se encuentran conectados a la misma se-al de reloj, de !orma tal que sólo se producirá un cambio de estado en el sistema cuando ocurra un !lanco de disparo o un pulso en la se-al de reloj. #Eiste una división en el dise-o de los sistemas secuenciales que se re!iere al momento en que se producirá la salida del sistema. #l uso de diagramas de estados en la lógica programable !acilita de manera signi!icativa la descripción de un dise-o secuencial, ya que no es necesario seguir la metodología tradicional de dise-o. #n =)3L se puede utiliar un modelo !uncional en que sólo se indica la transición que siguen los estados y las condiciones que controlarán el proceso. 3e acuerdo con nuestro ejemplo, vemos que el sistema secuencial se puede representar por medio del diagrama de estados de la !igura+ arquitectura Vealy. #n este diagrama se advierte que el sistema cuenta con una se-al de entrada denominada F y una se-al de salida X. #n la !igura se muestra la tabla de estados que describe el comportamiento del circuito.


(uando se está en el estado d7 y la se-al de entrada F es igual a uno, se avana al estado dl y la salida X durante esta transición es igual a cero en caso contrario, cuando la entrada F es igual a cero, el circuito se mantiene en el estado d7 y la salida también es cero. d7

67

d6

77 ●

2ransición de un estado a otro

(on un poco de lógica se puede intuir el comportamiento del diagrama de estados. %bserve como sólo la secuencia de cuatro unos consecutivos provoca que la salida X ; 6.

d7

67

77

67

d6 67

2abla de estado dN

77

#stado presente #stado !uturo Salida X F6 F7 F6 F7 37 d7 d6 7 7 36 d6 dM 7 7 3M dM dN 7 7 3N dN d7 7 6

77

77

67

dM #ntrada

FY Salida

3iagrama de estado


●

#ste diagrama se puede codi!icar con !acilidad mediante una descripción de alto nivel en = )3L. #sta descripción supone el uso de declaraciones caseZPhen las cuales determinan, en un caso particular, el valor que tomará el siguiente estado. $or otro lado, la transición entre estados se realia por medio de declaraciones i!"then"else, de tal !orma que éstas se encargan de establecer la lógica que seguirá el programa para realiar la asignación del estado. (omo primer paso en nuestro dise-o, consideremos los estados d7, d6, dM y dN. $ara poder representarlos en código =)3L, hay que de!inirlos dentro de un tipo de datos enumerado mediante la declaración type. %bservemos la !orma en que se listan los identi!icadores de los estados, así como las se-ales utiliadas para el estado actual 9edo>presente: y siguiente 9edo !uturo:+ type estados is 9d7, d6, dM, dN: Signal edo>presente, edo>!uturo + estados

●

#l siguiente paso consiste en la declaración del proceso que de!inirá el comportamiento del sistema. #n éste debe considerarse que el edo>!uturo depende del valor del edo>presente y de la entrada F. 3e esta manera la lista sensitiva del proceso quedaría de la siguiente !orma+ $roeceso6 + process 9edo>presente, F:


●

3entro del proceso se describe la transición del edo>presente al edo>!uturo. $rimero se inicia con la declaración case que especi!ica el primer esta. do que se va a evaluar Gen nuestro caso consideremos que el análisis comiena en el estado d7 9Phen d7:, donde la salida X siempre es cero sin importar el valor de F. Si la entrada F es igual a I el estado !uturo es d6 en caso contrario, es d7. 3e este modo, la declaración del proceso quedaría de la siguiente manera+ proceso6 + process 9edo>present, F: begin case edo>present is when d7 ;[ X B; A7A if F ; A6A then edo>!uturo B; d6 else

edo>!uturo B; d7 end if 

●

Dótese que en cada estado debe indicarse el valor de la salida 9X B; 7: después de la condición Phen, siempre y cuando la variable X no cambie de valor.


●

●

#n el listado siguiente se muestra la de!inición completa del código eEplicado. (omo podemos observar, en el programa se utilian dos procesos. #n el primero, procesol 9línea ll: se describe la transición que su!ren los estados y las condiciones necesarias que determinan dicha transición. #n el segundo, proces7M 9línea @M: se lleva a cabo de manera síncrona la asignación del es. tado !uturo al estado presente, de suerte que cuando se aplica un pulso de reloj, el proceso se ejecuta. #n la línea N6 se describe la !orma de programar la salida X en el estado dN cuando ésta obtiene el valor de 7 o 6, seg'n el valor de la entrada F. 1.library ieee 2.use ieee.std>logic>[email protected] 3.entity diagrama is port9 @. cl<, E+ in std>logic Q. + out std>logic: 6.end diagrama 7.architecture arq>diagrama of diagram is . type estados is 9d7, d6, dM, dN: W. signal edo>presente, edo>!uturo+ estados

67. begin

3ise-o diagrama de estados

66. 6M. 6N. 6@. 6Q. 6?. 6K. 6. 6W. M7. M6. MM. MN. M@. MQ. M?. MK. M. MW. N7. N6. NM. NN. N@.


proceso6+ process 9edo>presente, E: begin case edo>presente is NQ. else when d7 ;[  B; A7A N?. edo>!uturo B; dN if E ; A6A then NK.  B; A7A edo>!uturo B; d6 N. end if  else NW. end case edo>!uturo B; d7 @7. end process proceso6 end if  @6. when d6 ;[  B; A7A @M. procesoM+ process9cl<: begin if E ; A6A then @N. if 9cl!uturo B; dM @@. edo>presente B; edo>!uturo else @Q. end if  edo>!uturo B; d6 @?. end process procesoM end if  47.end arq>diagrama when dM ;[  B; A7A if E ; A6A then 3ise-o de un diagrama de estados edo>!uturo B; d6 else

edo>!uturo B; dN end if  when dN ;[ if E;A6A then edo>!uturo B; d7  B; A6A


●

#jemplo @ Se requiere programar el siguiente diagrama de estados+ 77 q7

67

67

q6

77 77

66

qM 77

qN

67

67 q@ 77

●

●

Solución+ $or ejemplo, en la !igura superior notamos que el circuito pasa al estado q6 con el primer 6 de entrada y al estado qM con el segundo. Las salidas asociadas con estas dos entradas son 7, seg'n se se-ala. La tercera entrada consecutiva de 6 genera un 6 en la salida y hace que el circuito pase al estado qN. &na ve que se encuentra en qN, el circuito permanecerá en este estado, emitiendo salidas 7.


#n lo que respecta a la programación en =)3L, este ejemplo sigue la misma metodología que el ejercicio anterior, la cual consiste en usar estructuras case G when y tipo de datos enumerado, que en este caso contiene los cinco estados 9q7, q6, qM, qN y q@: que componen el diagrama. #l listado correspondiente al programa se encuentra a continuación listado siguiente. library ieee use ieee.std>logic>[email protected] entity diag is port9 cl<, E+ in std>logic + out std>logic: end diag architecture arq>diag of diag is type estados is 9q7, q6, qM, qN, q@: signal edo>pres, edo>!ut+ estados begin

proceso6+ process 9edo>pres, E:

begin case edo>pres is when q7 ;[  B; A7A if E ; A7A then

edo>!ut B; q@

else

edo>!ut B; q6 end if  when q6 ;[  B; A7A if E; A7A then edo>!ut B; q@ else


edo>!ut B; qM end if  when qM ;[ i! E ; A7A then edo>!ut B; q@  B; A7A else

edo>!ut B; qN  B; A6A end if  when qN ;[  B; A7A if E ; A7A then edo>!ut ; qN else

edo>!ut B; qN end if  when q6 ;[  B; A7A if E ; A7A then edo>!ut B; q@ else

edo>!ut B; q6 end if 

Ing. #debaldo $e %rtí end case end process proceso6 procesoM+ process 9cl<: begin if 9cl
edo>pres B; edo>!ut end if  end process procesoM end arq>diag


#jercicios lip !lop 6: /ealice un programa en =)3L que describa el !uncionamiento del !lip !lop tipo 01. CuEíliece para su descripción con la tabla característica del lip"lop. ●

M: /ealice un programa en =)3L que describa el !uncionamiento del !lip !lop tipo 2. CuEíliece para su descripción con la tabla característica del lip"lop.

J k Q t Q t

+1

0

0

0

0

0

0

1

1

0

1

0

0

1

0

0

1

1

0

1

1

1

1

0

1

1

1

1

0

T Q t Q t

+1

0

0

0

0

1

1

1

0

1

1

1

0


/egistros

N: 3ise-e un registro de @ bits como el que se muestrab a continuación y cuyo !uncionamiento se encuentra regulado por las se-ales de control S7 y S6, tal como se indica en la siguiente tabla+ (L1 ; /eloj S7, S6 ; Se-a de control 37...3N ; #ntradas de datos /S2 ; /eset 47...4N ; Salida de datos L ; #ntrada serie desplaamientoa la iquierda / ; #ntrada serie desplaamiento a la derecha #ntrada de desplaamiento iquierda

S6 7 6 7 6

C((I\D )old 9/etener: 3esplaamiento Iquierda SL Load 9carga: 3esplaamiento derecha S/

#ntrada de desplaamiento derecha

#ntradas paralelo (L1

Se-al de control

S7 7 7 6 6

S7

L

37

36 3M 3N

47 46 4M 4N Salidas

/ /S2 S6

Se-al de control


@: #n la !igura siguiente se muestra el esquema lógico de un registro de desplaamiento con entrada serie paralelo y salida serie. /ealice un programa en = )3L que realice la misma !unción. )abilitación paralela

#ntrada de datos en paralelo

C

*

3 cl<

4

D

3 cl<

4

3 cl<

(l< #ntrada de datos en serie

Salida de datos en serie

4


Q: #n la !igura siguiente se muestra el esquema lógico de un registro de desplaamiento con salida en paralelo. La tabla de !uncionamiento correspondiente se muestra a continuación. /ealice un programa en =)3L que realice la !unción del circuito.

Ing. #debaldo $e %rtí #ntradas en paralelo (ontrol S7 S6 #ntrada Serie derecha

C

*

(

#ntrada Serie iquierda

3

cl<

C 3 cl< 4 clr

* 3 cl< 4 clr

( 3 cl< 4 clr

3 3 cl< 4 clr

(lear 4a

4b

4c

Salidas en paralelo

4d


(ontadores ?: 3ise-e y programe un contador que realice la secuencia 7, 6,N, Q y repita el ciclo. #l circuito debe contar con una se-al de reset activo en bajo, que coloca las salidas 4 en estado bajo. ●

cl< 4M

/S2 46

47

K: 3ise-e y programe un contador que realice la secuencia 7,6,M,N,@,Q,?,K y repita el ciclo. #l circuito debe contar con una se-al de reset activo en bajo, que coloca las salidas 4 en estado bajo. : $rograme un circuito contador ascendente  descendente del 7 al N mediante una se-al de control F. Si F ; 7, el contador cuenta ascendente, si F ; 6, el contador cuenta descendente. W: $rograme un circuito contador ascendente  descendente del 7 al 6Q mediante una se-al de control F. Si F ; 7, el contador cuenta ascendente si F ; 6, el contador cuenta descendente.


67:#n la !igura siguiente se muestra el cronómetro digital con!igurado para contar del 7 al WW mediante dos contadores SDK@WN conectados en cascada. /ealice un programa en =)3L que cuenta del 7 al WW.

V/6 V/M K@WN

V/6 V/M K@WN

3#(% K seg

3#(% K seg

3isplay

3isplay

(l< manual


66:/ealice un programa para un cronómetro que debe contar del 7 al M@Q y repita el ciclo. ●

Sistemas secuenciales

6M:/ealice un programa que rsuelva el siguiente diagrama de estados+

67

C

66

77

77

3

*

77 67

77

(

6N:/ealice un programa que rsuelva el siguiente diagrama de estados+ 6 777 6

7

6 776

7

6 766

7

7 677

767 7

7 6

676

7 6

666

7 6

667

6

67


6@:La siguiente imagen muestra el crucero de una avenida controlada a través de un semá!oro. D

#

%

DS"/ojo #%"=erde

DS"/ojo #%"Cmarillo

S ●

DS"=erde #%"/ojo DS"=erde #%"/ojo

●

Los timepos de duración del semá!oro son+ rojo M7 segundos, verde M7 segundos, ámbar Q segundos. $roponga el diagraa de estados correspondiente y realice el programa del sistema secuencial.


6Q:#l semá!oro anterior ha sido modi!icado continuación+ ●

tal mcomo se muestra a

Se quiere agiliar la entrada y salida de vehículos pormedio de sensores que detectan la entrada o salida de ellos. ]eneralmente el semá!oro #% siempre se encuentra en verde y en contraparte el semá!oro DS está en rojo cuando alg'no de los sensores detecta la Sensor entrada o salida del vehículo envía una se-al al sistema que gobierna el semá!oro para que este # realice la secuencia siguiente+ DS"/ojo #%"=erde Do

Sensor % Sensor S

S Si

●

DS"Cmarillo #%"/ojo

D

Sensor

●

DS"=erde #%"/ojo

#ntradaSalida de =ehículos

DS"Cmarillo #%"/ojo

Duevamente la duración de encendido de los !ocos del semá!oro son+ roja M7 segudos, verde M7 segundos, amarilla Q segundos. $roponga le diagrama de estados correspondiente y realice el programa del sistema secuecnial.


6?:$rograme un detector de secuencia que produce una salida X;6 sólo cuando en la se-al de entrada F se produce la siguiente secuencia F;667766. 6K:$rograme un detector de secuencia que produce una salida X;66766666 cuando aplicamos a la entrada la secuencia F;76676767. 6:/ealice el programa correspondiente al sistema secuencial especi!icado en la siguiente tabla.

$resente C * ( 3 #

F7 F6 uturo *7 #7 C6 (6 *7 (6 (7 #7 36 C7

(onsidere la siguiente asignación de estados+ C 777 * 776 ( 767 3 766 # 677


6W:/ealice el programa de un contador ascendente descendente de n'meros seudo aleatorios de N bits. #l circuito tiene una entrada de control F .(uando F;7 , el contador cuenta ascendente , si F;6 el contador genera n'meros seudo aleatorios, tal y como se muestra en la tabla. $resente 7 6 M N @ Q ? K

F7 F6 uturo 6 7 M @ N @ Q ? K 7

Q 6 M ? K N.

LOGICA SECUENCIA

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