I.
RESUMEN TEÓRICO
A) Circuitos Secuenciales
Los sistemas digitales pueden operar en forma asíncrona o síncrona. En los sistemas asíncronos, las salidas de los circuitos lógicos pueden cambiar de estado en cualquier momento en que una o más de las entradas cambie. En los sistemas síncronos los tiempos exactos en que alguna salida puede cambiar de estado se determinan por medio de una señal denominada reloj o clock. Esta señal de reloj consiste en una serie de pulsos rectangulares o cuadrados como se muestra en la figura.
Denominaremos periodo al tiempo entre transiciones sucesivas en la misma dirección, esto es entre dos flancos de subida o entre dos flancos de bajada. La transición de estado en los circuitos secuenciales síncronos se efectúan en el momento en el que el reloj hace una transición entre 0 y 1 (flanco de subida) o entre 1 y 0 (flanco de bajada). Entre pulsos sucesivos de reloj no se efectúan cambios. El inverso del periodo es lo que denominamos la frecuencia del reloj. El ancho del pulso de reloj es el tiempo durante el cual la señal de reloj está en 1. En el análisis anterior sobre el latch SC podemos podemos ver que es un circuito asíncrono, ya que el estado cambia en cualquier momento que cambiemos las entradas y no sincronizado con un pulso de reloj. Para hacerlo síncrono se añade una entrada adicional como se muestra en la figura. El flip-flop sincronizado por reloj consiste del latch básico con compuertas NOR mostrado anterio rmente y dos compuertas AND. La salida de las dos co mpuertas AND quedará en 0 mientras el pulso de reloj esté en 0, sin importar los valores valore s de entrada de S y C. Cuando el pulso de reloj está en 1, la información inform ación de las entradas S y C pasa hacia el latch básico. Como puede verse en el diagrama de d e tiempo, en este tipo de FF ahora los cambios se producen solamente solam ente cuando la señal de reloj esté en 1. Pero esto no previene que el FF cambie varias veces durante un ciclo de reloj, y esto no es un comportamiento deseado, por lo tanto de alguna manera este FF sigue siendo de alguna manera asíncrono (por lo menos mientras el pulso de reloj esté en 1).
Hay dos maneras de arreglar esto. Una es la de que el estado cambie una vez que termine termi ne el ciclo de reloj, y otra es la que el cambio ocurra en los flancos de bajada o de subida del pulso de reloj. En general se llama latch al circuito que sea asíncrono y transparente, y Flip- Flop a los que sean síncronos y no transparentes. 1. 2. 3. 4.
Asíncrono: las salidas cambian independientemente del reloj. Transparente: las salidas cambian inmediatamente en respuesta a un cambio en las entradas. Síncrono: las salidas cambian en los flancos de subida o bajada del pulso de reloj. No transparente: durante la duración del pulso de reloj, los cambios en la s entradas no se reflejan en las salidas. Flip-Flop tipo J K
Un flip-flop JK es un refinamiento del flip-flop SC, en el que se elimina el estado indeterminado. Para J=K=1 el estado futuro será igual al estado presente negado: Qn+1 =
Flip-Flop tipo D
El flip-flop tipo D mostrado en la figura es una modificación del FF SC. La entrada D va directamente hacia la entrada S y el complemento de D hacia la entrada C. De esta forma tenemos que el estado futuro será igual al valor de la entrada D.
Flip-Flop tipo T
Un flip-flop tipo T se obtiene uniendo las dos entradas de un flip-flop tipo JK. Si T=0 se mantendrá el estado, si T=1 el estado futuro será igual al complemento del estado presente.
Entradas asíncronas
Los Flip-flops contenidos en los circuitos integrados a menudo proveen unas entradas adicionales para fijar en el estado 1 o en el 0 al FF en cualquier momento de forma asíncrona, así ncrona, sin importar las condiciones condicio nes presentes en las otras entradas. Estas entradas son normalmente llamadas SET o PRESET (para fijar en
1) o CLEAR (para fijar en 0). Son útiles para colocar los FF en un estado inicial, antes de comenzar con su funcionamiento de forma síncrona, sin la necesidad de utilizar un pulso de reloj. Por ejemplo, después de encender un sistema digital, el estado inicial de los FF es indeterminado. Activando la entrada de clear, se inicializan en cero, y luego se comienza con el funcionamiento normal. La figura muestra un FF con las entradas adicionales mencionadas. Para efecto de este curso y para simplificar los diagramas, a menudo se obviará la inclusión de estas entradas adicionales, si no son necesarias. Estas entradas pueden actuar con un nivel ALTO (1) o con un nivel BAJO (0). . En las tablas de especificaciones de los circuitos integrados se incluyen tablas que indican en cada caso la forma de funcionamiento. En el caso que se muestra, al aplicar un 0 en la entrada de clear e l FF se fijará en 0.
Flip-Flops con su ecuación característica
B) Teoría de Máquinas de Estado (FSM)
La teoría de máquinas de estado es el nombre con el que se conocen los métodos de Análisis y Diseño de Circuitos Secuenciales Sincrónicos. Esta lección constituye una introducción al tema del capítulo, donde
se definirá lo que son las máquinas de estado y los conceptos básicos para entender la metodología de Análisis y Diseño de Circuitos Secuenciales. Las máquinas de estado son circuitos secuenciales que se encuentran constituidos por una etapa combinacional y una etapa de memoria, relacionadas de tal forma que conforman un sistema secuencial para algún propósito especial. Los registros y contadores con entradas asincrónic as son ejemplos de este tipo de sistemas secuenciales.
Máquinas de Estado de Mealy y Moore
Los circuitos secuenciales se clasifican dentro de una categoría conocida como máquinas de estado, de la cual se distinguen comúnmente dos tipos:
Máquina de Mealy: En esta máquina de estados las salidas se encuentran determinadas por el estado
interno del sistema y por las entradas no sincronizadas con el circuito. El diagrama de bloques representativo de esta máquina se muestra en la figura 7.1.1. donde se observa que las salidas del sistema son tanto sincrónicas como asincrónicas.
Figura 7.1.1. Máquina de estados de Mealy
Máquina de Moore: Las salidas solo dependen del estado interno y de cualquier entrada sincronizada
con el circuito, como se observa en la figura 7.1.2. donde las salidas del sistema son únicamente sincrónicas. Un ejemplo de este tipo de máquinas de estado son los contadores (ver capítulo 6).
Figura 7.1.2. Máquina de estados de Moore
Los circuitos secuenciales se caracterizan por tener una etapa combinacional y otra de memoria conformada por flip-flops. En la figura 7.1.3. Se puede observar un ejemplo particular de este tipo de circuitos, el cual corresponde a una Maquina de estado de Mealy. Observe que hay salidas que dependen de la etapa de memoria y hay una salida que depende directamente de la etapa combinatoria.
Figura 7.1.3. Circuito Secuencial de ejemplo
Con base en el circuito de la figura 7.1.3. se dará una descripción de las herramientas básicas que son empleadas para el Análisis y Diseño de Circuitos Secuenciales. Entre estas herramientas se encuentran las ecuaciones lógicas, los diagramas de estado, las tablas de estado, las tablas de transición y los mapas de Karnaugh.
Ecuaciones Lógicas
Las ecuaciones lógicas son funciones que definen la relación existente entre los estados de entrada y los estados de salida del sistema. Para determinar las ecuaciones lógicas de la máquina de estados de la figura 7.3.1. Inicialmente se deben identificar los estados siguientes. Estos estados corresponden a aquellos que ocurren después de una transición en la señal de reloj de los flip-flops . Recuerde que para los flip-flops tipo D el estado siguiente (Qi+1) es igual al estado de la entrada D. Teniendo en cuenta lo anterior las ecuaciones lógicas para los flip-flops A y B del circuito de la figura 7.1.3 serían las siguientes: A = D A = A·X + B·X B = DB= A’·X
La salida Y está dada por: Y = (A + B) · X’
Observando esta última ecuación se concluye que la salida (Y) es función del estado presente del sistema ( A y B) y de la entrada asincrónica ( X ). Las ecuaciones lógicas en los circuitos secuenciales tienen una estructura formada por dos clases de estados: o
o
Los estados siguientes, los cuales se agrupan al lado izquierdo de la expresión y representan las variables dependientes del sistema. El estado de estas variables cambia en el momento que ocurra una transición en la señal de reloj. Los estados actuales y entradas del sistema. Agrupados al lado derecho de la expresión, constituyen las variables independientes, las cuales pueden o no cambiar en sincronía con el sistema.
Cuando las ecuaciones de estado contienen varios términos, se pueden simplificar empleando metodologías de reducción de términos como Álgebra de Boole, Mapas de Karnaugh, o mediante el Algoritmo de Quine-McCluskey .
Tablas de Estado
Una tabla de estado es un listado que contiene la secuencia de los estados de entradas, estados internos y salidas del sistema, considerando todas las posibles combinaciones de estados actuales y entradas. Las tablas de estado por lo general se dividen en tres partes: estados actuales, estados siguientes y salidas, tal como se muestra en la tabla 7.1.1.
Tabla 7.1.1. Tabla de estado (circuito Figura 7.1.3) La tabla de estado para un circuito secuencial con m flip-flops y n entradas tiene 2m+n filas. El estado siguiente tiene m columnas, y el número de columnas depende del número de salidas. Existe una forma más conveniente de organizar la información en la tabla de estado, la cual se muestra en la Tabla 7.1.2, donde los estados se agrupan de tal modo que la tabla se puede traducir a un diagrama de estados. Al igual que la tabla anterior esta tiene tres secciones: estados actuales, estados siguientes y salidas, sin embargo, los estados se agrupan dependiendo del valor de las entradas. La sección de estados actuales agrupa los estados que ocurren antes de una transición en la señal de reloj, la sección de estados siguientes lista aquellos que ocurren después de la transición del reloj y la sección de salidas reúne los estados que se dan en el mismo instante de los estados actuales.
Tabla 7.1.2. Tabla de estado (forma simplificada) Haciendo un análisis de la operación del circuito de la figura 7.1.3. se puede observar lo siguiente: Cuando la variable X=0 los estados actuales A y B cambian a 0 después de la transición de reloj, y cuando X=1, los estados de las salidas se comportan tal como se resume en la tabla 7.1.2. Se plantea como ejercicio verificar la información de la tabla.
Diagramas de Estado
Un diagrama de estados es una representación gráfica que indica la secuencia de los estados que se presentan en un circuito secuencial, teniendo en cuenta las entradas y salidas. El diagrama se forma con círculos y líneas. Los círculos representan los estados del circuito secuencial y cada uno de ellos contiene un número que identifica su estado. Las líneas indican las transic iones entre estados y se marcan con dos números separados por un (/), estos dos números corresponden a la entrada y salida presentes antes de la transición. A manera de ejemplo observe la línea que une los estados 00 y 01 en el diagrama de estado de la figura 7.1.4. Esta línea marcada como 1/0 indica que el circuito secuencial se encuentra en el estado
00 mientras la entrada X=0 y la salida Y=0, y que después de que ocurra una transición en la señal de reloj el estado cambia a 01.
Figura 7.1.4. Diagrama de estados correspondiente a la Tabla 7.1.2 Las líneas que salen y regresan al mismo círculo indican que no hay cambio en el estado, cuando se presentan la entrada y salida indicadas.
Tablas de Transición de flip-flops
Las tablas de transición se usan en conjunto con las de estado y representan la tabla de verdad de los flip flops con los cuales se desea implementar el circuito secuencial. La tabla contiene los estados actuales y siguientes según el estado de las entradas de los flip-flops. La tabla 7.1.3 corresponde a la tabla de transición del flip-flop JK.
Tabla 7.1.3. Tabla de transición del flip-flop JK En la tabla, Qi corresponde al estado actual y Qi+1 al estado siguiente, J y K son las entradas de los flip-flops. La información sombreada en la tabla se interpreta de la siguiente forma: cuando el estado presente de la salida Q=0 y las entradas J=1 y K=X ( X indica una condición de no importa, 1 o 0), después de un pulso de reloj en el flip-flop la salida cambia al estado siguiente Q=1.
Mapas de Karnaugh
Generalmente las tablas de estado y de transición de los flip-flops se fusionan en una sola para agrupar la información de tal forma que permitan construir los Mapas de Karnaugh para simplificar las funciones lógicas. La tabla 7.1.4 corresponde a una tabla de estado de un contador de tres bits con flip-flops JK . Observe que esta tabla incluye las entradas J y K para cada una de la transiciones (estado actual a estado siguiente). Las regiones sombreadas en la tabla indican que el estado Q i cambia estando presentes las entradas J i y K i correspondientes después de una transición del reloj.
Tabla 7.1.4. Tabla de estado y transición de un contador de 3 bits Los Mapas de Karnaugh se emplean para definir la lógica de las entradas de los flip-flops y se debe hacer uno para cada una de las entradas . La figura 7.1.5 corresponde al Mapa de karnaugh de la entrada J 1. de la tabla de estado 7.1.4.
Figura 7.1.5. Mapa de Karnaugh para el estado J 1 Observe que cada celda en el mapa representa uno de los estados actuales de la secuencia en la tabla de estado. Una vez asignados todos los estados posibles a cada celda en el Mapa de Karnaugh se procede a simplicar y deducir las expresiones lógicas. En la figura 7.1.5 se observa que la expresión correspondiente a la entrada J 1 es: J 1 = Q0
Esta expresión indica que en el circuito lógico la salida Q0 debe ir conectada a la entrada J 1. En la siguiente lección se explicará de una forma detallada el procedimiento para el Diseño de Circuitos Secuenciales.
II.
PROCEDIMIENTO
1. Comprobar en el laboratorio el funcionamiento de los siguientes dispositivos de memoria latch SET, latch RESET, latch SET-RESET construidos con compuertas NORs, latch SET-RESET construidos con compuertas NANDs, latch S-R construidos con compuertas NORs y controlados por compuertas y latch S-R construidos con compuertas NANDs y controlados por compuertas LATCH SET:
t:
t+1:
VCC
VCC J1
J1 S
S
Key = A
Key = A
t+2: VCC J1 S Key = A
LATCH RESET: t:
t+1:
VCC
VCC J1
J1 R
Key = A
R
Key = A
t+2: VCC J1 R
Key = A
LATCH SET- RESET (compuertas NORs):
VCC J1
S
nQ
Key = A J2 Key = A
R Q
LATCH SET- RESET (compuertas NANDs): VCC J1
nS
Q
Key = A J2 Key = A
nR nQ
LATCH SET- RESET (compuertas NORs y controlada por compuertas):
VCC S
J1
nQ
Key = A J2 Q
Key = A R
C
LATCH SET- RESET (compuertas NANDs y controlada por compuertas): VCC J1
S Q
Key = A J2 Key = A nQ R C
2. Implemente el circuito de la figura. Coloque la línea de inicio a “0” y luego colóquela a “1” ¿Cuál es secuencia seguida por QB QA?. Retorne la línea de inicio a “0” ¿Qué ocurre en la salida al recibir más pulsos de reloj?. Coloque en la salida de QA y QB leds para ver la secuencia de salida y lo que ocurre al recibir más pulsos de reloj. VCC 5V
U1A
2
4
~1PR
1J
1
1Q
15
4 1
1CLK
16
1K
~1Q
14
16
1Q
15
~1Q
14
1J 1CLK 1K
~1CLR 3
U1B
2
~1PR
~1CLR
7476N
7476N
3
CK
INICIO
Simulacion: VCC
t
VCC
t+1
5V
U1A
2 ~1PR 4 1
VCC
16
1J
1Q
4
14
~1Q
4
16
1J
1
1CLK 1K
VCC
14
~1Q
5V
1Q
4
~1Q
14
1Q
15
~1Q
14
1J
1
1K
QB
~1PR
15
1CLK
16
U1B
2
QA
~1PR
15
1Q
U1A
2
QB
1J
1
1CLK 1K
U1B
2 ~1PR
QA 15
5V
1CLK
16
1K
5V ~1CLR
~1CLR
7476N
3
~1CLR
7476N
3
~1CLR
7476N
3
INICIO
INICIO VCC
VCC 5V
U1A
2 ~1PR 4 1 16
5V
1Q
15
4 1
1CLK 1K
~1Q
14
~1CLR 3
U1B
2 ~1PR
QA
1J
16
1Q
~1PR 4 1
~1Q
14
3
VCC
16
5V
1Q
15
~1Q
14
1J
~1CLR
7476N
3
CK
CK
INICIO
INICIO
4 1
1CLK 1K
U1B
2 ~1PR
QA
15
1CLK 1K
U1A
2
QB
1J
~1CLR
7476N
5V
t+3
t+2 VCC
7476N
3
CK
CK
16
QB 1Q
15
~1Q
14
1J 1CLK 1K
~1CLR
7476N
3
7476N
VCC
VCC
5V
5V
U1A
2
U1A
2 ~1PR 4
t+6
1
VCC
16
1Q
15
~1Q
14
1J
4 1
1CLK 1K
U1B
2 ~1PR
QA
16
1Q
15
~1Q
14
1J
4
VCC
1CLK 1K
5V
5V
t+7
1 16
~1PR
QA
1J
15
1Q
4 1
1CLK 1K
14
~1Q
~1CLR
7476N
3
4 1 16
5V
7476N
3
U1A
2
INICIO VCC
14
5V
1K
7476N
CK
VCC
~1Q
1CLK
16
~1PR
INICIO
15
~1CLR
3
7476N
3
CK
QB 1Q
1J
VCC
~1CLR ~1CLR
U1B
2
~1PR
QB
1J
1Q
15
4 1
1CLK 1K
~1Q
14
16
QB 1Q
15
~1Q
14
1J 1CLK 1K
~1CLR
5V
U1B
2 ~1PR
QA
~1CLR
7476N
3
7476N
3
CK
U1A
2 ~1PR 4 1
VCC
16
5V
1Q
15
~1Q
14
1J
4 1
1CLK 1K
U1B
2 ~1PR
QA
16
INICIO
QB 1Q
15
~1Q
14
1J 1CLK 1K
~1CLR
~1CLR
7476N
3
7476N
3
CK
INICIO
VCC
t+8
VCC
t+9
5V
U1A
2 ~1PR 4 1
VCC
16
1J
1Q
4 1
1CLK 1K
~1Q
U1B
2 ~1PR
QA 15
14
16
5V
1J
1Q
~1PR 4 1
1CLK 1K
~1Q
14
5V
VCC
16
3
~1CLR
1Q
4 1
1CLK 1K
~1Q
14
7476N
3
~1CLR
7476N
3
CK
CK
INICIO
INICIO
La secuencia seguida por QA y QB lo vemos mejor en el mismo flip-flop
RETENCION OPERACIÓN NORMAL
̅ 0 0 1 1
1J
U1B
2 ~1PR
QA 15
16
QB 1Q
15
~1Q
14
1J 1CLK 1K
5V ~1CLR
CK=1 CK=0
U1A
2
QB 15
̅ 0 1 0 1
SALIDA FLIP_FLOP AMBIGUA SET (Q=1) RESET(Q=0) OPERACIÓN NORMAL
~1CLR
7476N
3
7476N
J
K 0 1 0 1
0 0 1 1 Si a INICIO lo colocamos nuevamente a “0” por más que siga el
Q* Q 0 1
Q
pulso de
reloj, la salida QB será siempre cero QB=0.
3.- Para el siguiente diagrama de estado, hallar:
1/0
0
0/0
0/0
3 1/1
1/0
1/1
1
5
0/1
0/1
0/0
0/0
6 1/0
4 1/0
2
a) b) c) d) e)
1/0 0/0
Tabla de estado. Tabla de estado reducida. Implementar el circuito con FF JK. Hallar la secuencia de estados cuando x=0. Hallar la secuencia de estados cuando x=1.
Solución:
a) La tabla de estados es la siguiente y como vemos no se puede reducir así que será la tabla de estados reducida también. b) Tabla Reducida:
Entrada x 0
1
0
3/0
5/1
1
6/0
0/0
2
1/0
1/0
3
2/0
5/1
4
5/1
2/0
5
5/1
4/0
6
0/0
2/0
c) Circuito con FF JK: El siguiente paso será hacer nuestra tabla de transiciones y nuestra tabla de excitación para luego sacar nuestras ecuaciones de excitación:
Q 2 Q 1 Q 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0
X Q 2* Q 1* Q 0* 0 0 1 1 1 1 0 1 0 1 1 0 1 0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 1 1 0 0 0 0 0 0 1 0 1 0
Z 0 1 0 0 0 0 0 1 1 0 1 0 0 0
J2 0 1 1 0 0 0 0 1 X X X X X X
K2 X X X X X X X X 0 1 0 0 1 1
J1 1 0 1 0 X X X X 0 1 0 0 X X
De esta tabla podremos sacar nuestras ecuaciones características: J2:
Q2 Q2 ’ X’ x x 0 0 Q1 x x 1 0 X x x 0 1 Q1 ’ X’ x x 1 0 Q0 ’
Q0
Q0 ’
J2 = Q1′Q0′X+Q0(Q1 X)′ K2:
K1 X X X X 1 1 0 1 X X X X 1 0
J0 1 1 X X 1 1 X X 1 0 X X 0 0
K0 X X 1 1 X X 1 0 X X 0 1 X X
Q2 X’ 1 x X
Q2 ’ x x Q1 x x
1
x
1
0 x 0 x
x x
X’ 0 Q0 ’ Q0 Q0 ’ K2 = Q1 + XQ0′
Q1 ’
J1:
Q2 X’ x x x x X 1 0
Q2 ’ x x x
x
Q1
0 0
X’ 0 0 1 Q0 ’ Q0
1
Q1 ’
Q0 ’
J1 = Q2 X + XQ2Q0′ K1:
Q2 Q2 ’ X’ 1 x 0 1 Q1 x 1 0 1 X x x x x Q1 ’ x x x x X’ Q0 ’ Q0 Q0 ’
K1 = Q2′Q0′ + Q0X + Q2X′ J0:
Q2 X’ 0 x X
0 0
x x
Q2 ’ x 1 Q1 x 1 x 1 Q1 ’ x 1
X’ 1 x Q0 ’ Q0
Q0 ’
J0 = Q2′ + Q1′X′
K0:
Q2 Q2 ’ X’ x x 1 x Q1 x x 0 x X x 1 1 x Q1 ’ x x 0 1 X’ Q0 ’
Q0
Q0 ’
K0 = X Q1 + Q1′Q2 Z:
Q2 Q2 ’ X’ 0 x 0 0 Q1 0 x 1 0 X 0 0 0 1 Q1 ’ X’ 1 1 0 0 Q0 ’
Q0
Q0 ’
Z = Q2X′Q1′ + Q1XQ0 + Q0′Q1′Q2′X 2
4
~1PR
3
1J
6
5
1Q
1CLK 1K
12
11
~1Q ~1CLR
9 10
X
1
13
15
~1PR
18
16
1J
1Q
1CLK
8
1K
21
~1Q ~1CLR
20 19
22 24 17
23
~1PR
7
26
25
1J
1Q
1CLK
14
27
28
1K
~1Q ~1CLR
29 32 30
33 34
31
35
36 Z
d) Hallar la secuencia de estados cuando x=0, y empieza en 0. Según el diagrama de estados tenemos: Estado actual (empieza en 0) 0 000 3 011 2 010 1 001 6 110
Estado siguiente (Cuando x=0) 3 011 2 010 1 001 6 110 0 000
Salida Z 0 0 0 0 0
e) Hallar la secuencia de estados cuando x=1 y empieza en 1. Según el diagrama de estados tenemos: Estado actual (empieza en 1) 1 001 0 000 5 101 4 100 2 010
Estado siguiente (Cuando x=1) 0 000 5 101 4 100 2 010 1 001
Salida Z 0 1 0 0 0
4. Diseñe e implemente en laboratorio un circuito utilizando FF tipo D, conectados en cascada de modo que desplace un bit hacia la derecha y recircule continuamente.
SOLUCIÓN
Estado actual
Estado siguiente
A
B
B
C
C
D
D
A
ó Estado
Q3
Q2
Q1
Q0
A
1
0
0
0
B
0
1
0
0
C
0
0
1
0
D
0
0
0
1
ó ó Q3
Q2
Q1
Q0
Q*3
Q*2
Q*1
Q*0
Z
D3
D2
D1
D0
1
0
0
0
0
1
0
0
1000
0
1
0
0
0
1
0
0
0
0
1
0
0100
0
0
1
0
0
0
1
0
0
0
0
1
0010
0
0
0
1
0
0
0
1
1
0
0
0
0001
1
0
0
0
Demás casos
D3 = Q 0 ,
X
X
ó D1 = Q2, D0 = Q1, Z3 = Q3, Z2 = Q2,
D2 = Q 3 ,
Z1 = Q1 ,
Z0 = Q0
0
6
5 3
D
S
U1:A Q
8
1
9 11
CLK R 4
Q
2
D
S
U1:B Q
6
13
5 3
CLK R 0 1
4013
Q
12
D
S
U2:A Q
8
1
9 11
CLK R 4
4013
Q
2
D
U2:B
S
Q
R
Q
13
CLK
0 1
4013
12
4013
U1:A(CLK)
1
0
R1 1k 1
0
0
0
5.- Construir a partir de latches S-R construidos con compuertas NOR o NAND, comprobados anteriormente, los siguientes FF: S-R, D, J-K y T. Comprobar su funcionamiento utilizando el
timer 555 como reloj (configu ración astable). Visualizar Q y Q’, las s alidas de los FF visualizadas en LEDs
6.- Utilizando la herrmienta Max Plus II, diseñe un circuito contador escalador que proporcione la secuencia 5, 7, 2, 0, 4, 5…según el procedimiento siguiente:
El problema nos pide implementar la secuencia: 5, 7, 2, 0, 4, 5, ... Hacemos la secuencia requerida: 101-111-010-000-100-101- … Hacemos la tabla de estados:
Aplicamos Karnaugh:
0
U1:A
7
6 3 5
S
J
Q
10 13
CLK K
R 4
Q
U1:B
9
1
2
11
S
J
6 3
R 2 1
4027
15
CLK K
U2:A
7
Q
Q
14
4027
5
J
S
Q
R
Q
1
CLK K
4
2
4027
CK
R1
1 1K
0
7. Utilizando la herramienta Quartus Max Plus II o ISE de XILINX, la máquina de estados que reconozca la secuencia 0011 aun traslapadas.
SOLUCIÓN
Estado siguiente
Estado actual
X=0
X=1
A
B/0
A/0
B
C/0
A/0
C
C/0
D/0
D
B/0
A/1
ó Estado
Q1
Q0
A
0
0
B
0
1
C
1
0
D
1
1
ó ó Q1 Q0
X
Q*1 Q*0
Z
J1
K1
J0
K0
0
0
0
0
1
0
0
X
1
X
0
0
1
0
0
1
0
X
0
X
0
1
0
1
0
0
1
X
X
1
0
1
1
0
0
1
0
X
X
1
1
0
0
1
0
0
X
0
0
X
1
0
1
1
1
1
X
0
1
X
1
1
0
0
1
0
X
1
X
0
1
1
1
0
0
1
X
1
X
1
ó Para J1 X \ Q1Q0
00
0
01
11
10
1
X
X
X
X
10
1
J1 = Q0X Para K 1 X \ Q1Q0
00
01
11
0
X
X
1
1
X
X
1
K1 = Q 0 Para J0
X \ Q1Q0
00
01
11
10
0
1
X
X X
1
1
X
J0 = Q̅ 1 X + Q1X = Q̅ 1 ⊕ X
Para K 0 X \ Q1Q0
00
01
11
0
X
1
X
1
X
1
X
1
X \ Q1Q0
00
01
11
10
K0 = Q̅ 1 + X Para
0 1
1
= Q1Q0X
10
