Descripción: programacion de compuertas logicas en un PLD con VHDL
Descripción: vlsi design processor
Descripción: contains VHDL code, with testbench and waveforms for some experiments.
Descripción completa
VHDLDescripción completa
Descripción completa
Aplicación de las compuertas lógicas
Aplicación de las compuertas lógicasDescripción completa
Descripción: SISTEMAS DIGITALES
Compuertas curvas y su método de resolución.
Compuertas LogicasDescripción completa
compuertasDescripción completa
Compuertas curvas y su método de resolución.
Practica de compuertas logicasDescripción completa
Compuerta AND Ecuación algebraica F=AB Tabla de verdad
Tabla Verdad de Compuerta AND Código en VHDL utilizando un algoritmo funcional library IEEE; use IEEE.std_logic_1164.all; IEEE.std_logic_1164.all; – Declaración de la entidad entity com_and is port ( A: in std_logic; std_logic; B: in std_logic; F: out out std_logic ); end com_and; – Declaración de la arquitectura architecture com_arch of com_and is
begin process (A,B) begin if (A=’1′ and B = ’1′) then F <= ’1′; else F <= ’0′; end if; end process; end com_arch; Código en VHDL utilizando un algoritmo flujo de datos library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_and is port ( A: in std_logic; B: in std_logic; F: out std_logic); end com_and; – Declaración de la arquitectura architecture com_arch of com_and is begin F <= ’1′ when ( A = ’1′ and B = ’1′) else ’0′; end com_arch;
Compuerta lógica digital OR Ecuación algebraica F=A+B Tabla de verdad
Tabla de Verdad de compuerta lógica digital OR Código en VHDL utilizando un algoritmo funcional library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_or is port (A: in std_logic; B: in std_logic; F: out std_logic ); end com_or; architecture com_arch of com_or is begin
process (A,B) begin if (A=’0′ and B = ’0′) then F <= ’0′; else F <= ’1′; end if; end process; end com_arch; Código en VHDL utilizando un algoritmo flujo de datos library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_or is port (A: in std_logic; B: in std_logic; F: out std_logic); end com_or; architecture com_arch of com_or is begin F <= ’0′ when ( A = ’0′ and B = ’0′) else ’1′; end com_arch;
Compuerta Lógica Digital NOT Ecuación algebraica
Tabla de verdad
Tabla de Verdad de Compuerta Lógica Digital NOT Código en VHDL utilizando un algoritmo funcional library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_not is port (A: in std_logic; F: out std_logic); end com_not; architecture com_arch of com_not is begin process (A) begin if A=’1′ then F <= ’0′;
else F <= ’1′; end if; end process; end com_arch; Código en VHDL utilizando un algoritmo flujo de datos – Descripción: Flujo de datos library IEEE; use IEEE.std_logic_1164.all; –Declaración de la entidad entity com_not is port (A: in std_logic; F: out std_logic ); end com_not; architecture com_arch of com_not is begin F <= ’1′ when A = ’0′ else ’0′; end com_arch;
Compuerta Lógica Digital NAND Ecuación algebraica
Tabla de verdad
Tabla de Verdad de Compuerta Lógica Digital NAND Código en VHDL utilizando un algoritmo funcional library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_nand is port (A: in std_logic; B: in std_logic; F: out std_logic ); end com_nand; architecture com_arch of com_nand is
begin process (A,B) begin if (A=’1′ and B = ’1′) then F <= ’0′; else F <= ’1′; end if; end process; end com_arch; Código en VHDL utilizando un algoritmo flujo de datos library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_nand is port (A: in std_logic; B: in std_logic; F: out std_logic); end com_nand; architecture com_arch of com_nand is begin F <= ’0′ when ( A = ’1′ and B = ’1′) else ’1′; end com_arch;
Compuerta Lógica Digital NOR Ecuación algebraica
Tabla de verdad
Tabla de Verdad de Compuerta Lógica Digital NOR Código en VHDL utilizando un algoritmo funcional library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_nor is port (A: in std_logic; B: in std_logic; F: out std_logic ); end com_nor; architecture com_arch of com_nor is
begin process (A,B) begin if (A=’0′ and B = ’0′) then F <= ’1′; else F <= ’0′; end if; end process; end com_arch; Código en VHDL utilizando un algoritmo flujo de datos – Descripción: Flujo de datos library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_nor is port (A: in std_logic B: in std_logic; F: out std_logic); end com_nor; architecture com_arch of com_nor is begin F <= ’1′ when ( A = ’0′ and B = ’0′) else ’0′; end com_arch;
Compuerta Lógica Digital XOR Ecuación algebraica
Tabla de verdad
Tabla de Verdad de Compuerta Lógica Digital XOR Código en VHDL utilizando un algoritmo funcional – Descripción: Funcional library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_xor is port (A: in std_logic; B: in std_logic; F: out std_logic ); end com_xor;
architecture com_arch of com_xor is begin process (A,B) begin if (A = B) then F <= ’0′; else F <= ’1′; end if; end process; end com_arch; Código en VHDL utilizando un algoritmo flujo de datos library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_xor is port (A: in std_logic; B: in std_logic; F: out std_logic); end com_xor; architecture com_arch of com_xor is begin F <= ’0′ when A = B else ’1′; end com_arch;
Compuerta Lógica Digital XNOR Ecuación algebraica
Tabla de verdad
Tabla de Verdad de Compuerta Lógica XNOR Código en VHDL utilizando un algoritmo funcional library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_xnor is port (A: in std_logic; B: in std_logic; F: out std_logic); end com_xnor; architecture com_arch of com_xnor is
begin process (A,B) begin if A = B then F <= ’1′; else F <= ’0′; end if; end process; end com_arch; Código en VHDL utilizando un algoritmo flujo de datos library IEEE; use IEEE.std_logic_1164.all; – Declaración de la entidad entity com_xnor is port (A: in std_logic; B: in std_logic; F: out std_logic ); end com_xnor; architecture com_arch of com_xnor is begin F <= ’1′ when A = B else ’0′; end com_arch;
