Sistemas Sistemas Digitales Digitales
Bloques estandarizados
Máss al Má allá lá de la las pu puer erta tass ló lógi gica cass z
z
Mario Medina C.
[email protected]
Complejid Complejidad ad creciente creciente de diseños diseños hace necesa necesario rio busca buscarr nuevo nuevoss nivele niveless de abstra abstracci cción ón por por sobre sobre las puert puertas as discre discretas tas
z
Alternativas de mayor escala de integración z z
Implementacion Impleme ntaciones es altern alternativas ativas z
Implementaciones Implementaciones alternativas alternativas de funciones booleanas z
z z
Uso de bloques bloques estandariz estandarizados ados z
Codificadores y decodificadores decodificadores
z
Multiplexores y demultiplexores demultiplexores
Implementaciones ASIC Alternativas Programables z
PLA/PAL
z
Memorias Memorias ROM
MSI (Medium-Scale Integration) LSI (Large-Scale Integration)
Bloques estandarizados z
Semi-sumador
z
Codificador
z
Sumador completo Sumador con propagación de acarreo
z z
Decodificador Multiplexor
z
Demultiplexor
z
z
z
Circuito semi-sumador
Funciones Funciones más complejas complejas,, sin aumentar aumentar las conexiones conexiones externas externas
Sumador con acarreo anticipado Comparador
Circuito sumador completo
0
0
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0
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0
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©Mario Medina C.
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Sistemas Sistemas Digitales Digitales
Circuito sumador completo
Circuito sumador completo z
Sumadores en paralelo z
Construido con dos semi-sumadores
Sumador paralelo de 4 bits
Sumador de 2 bits
Sumador paralelo de 4 bits (74LS283)
©Mario Medina C.
Retardos de propagación, 74LS283
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Sumador paralelo de 8 bits
Sumador paralelo de 16 bits
z
4 sumadores paralelos de 4 bits en cascada z
Retardo de propagación, sumador de 4 bits
Retardo de propagación aumenta linealmente
Sumador de anticipación de acarreo Llamado también carry-lookahead adder z Acarreo puede ser z
z
Generado:: si entradas A y B a un sumador son 1 Generado Cg = AB
z
Propagado: si el acarreo de entrada Cin se refleja Propagado: en un acarreo de salida, lo que ocurre si al menos una de las entradas es 1 y Cin es 1 Cp = A + B Cout = Cg + CpCin
Acarreos generados y propagados generado
©Mario Medina C.
propagado
Sumador de anticipación de acarreo
propagado propagado
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Circuito de anticipación de acarreo
Circuito comparador de 4 bits 7485
Circuitos comparadores en cascada
Codificadores z
Bloque Bloque de 2n entra entradas das y n salidas z
z
Se llama codificado codificadorr 2n -a-n o de n bits n bits
Transform Transforma a la única entrada entrada activa activa a algún algún código (Binario, Gray, BCD, etc.)
⎧i si x i = 1 y E = 1 y (x k = 0 ∀ k ≠ i) z=⎨ 0 e.o.c ⎩
Codificadores
Codificador Codifi cador de priori prioridades dades
Sólo Sólo una una entrad entrada a puede puede estar estar activa activa a la vez vez z Ent Entrad rada a E es una señal señal de contr control, ol, no no de datos
z
z
z z
Habilita Habilita o deshabili deshabilita ta el bloque bloque Deshab Deshabili ilitac tación ión deja deja todas todas las salida salidass en alto o bajo, dependien dependiendo do de la lógica lógica definida definida para el bloque
©Mario Medina C.
Codifica Codifica la entrad entrada a de mayor mayor priori prioridad dad que está activa activa z
Puede Puede haber haber más de una entrad entrada a activa activa a la la vez vez
Necesario Necesario establece establecerr priorida prioridad d entre entre las entradas Salida adici adiciona onall indica indica si no existen existen entrad entradas as z Salida activadas z
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Codificador de prioridades 74LS148
Codificador Codifi cador de priorid prioridades ades z
Salid Salidas as abc codifi codifica ca entra entrada da activa activa de mayor mayor prioridad z
z
z
8 entradas activas bajas
z
3 salidas activas bajas HPRI: entrada de más alto valor tiene prioridad
z
Entrad Ent rada a y7 tiene tiene mayor mayor priori prioridad dad que y0
Salid Salida a d indic indica a que que hay una una entra entrada da activa activa y0 0 1 X X X X X X X
y1 0 0 1 X X X X X X
y2 0 0 0 1 X X X X X
y3 0 0 0 0 1 X X X X
y4 0 0 0 0 0 1 X X X
y5 0 0 0 0 0 0 1 X X
y6 0 0 0 0 0 0 0 1 X
y7 0 0 0 0 0 0 0 0 1
a 0 0 0 0 0 1 1 1 1
b 0 0 0 1 1 0 0 1 1
Codificador de prioridades 16a-4 en cascada
c 0 0 1 0 1 0 1 0 1
d 0 1 1 1 1 1 1 1 1
z z
Decodificadores z
Implementación decodif Implementación decodificador icador 2-a-4
Bloque Bloque de n entra n entradas das y 2n salidas z
Se llama decodificador n -a-2 -a-2n
z
Función Función inversa inversa a codificador codificador
z
Activa Activa una de las salida salidass en función función del valor valor de las entradas entradas z
Demás Demás salidas salidas inactivas inactivas o complementadas
z
Señales Señales de salidamutuamente salidamutuamente excluyentes
⎧1 si x = i y E = 1 zi = ⎨ 0 e.o.c ⎩
Decodificador 3-a-8 z
©Mario Medina C.
EI: activación activa baja EO y GS: salidas activas bajas para conexión en cascada
Implemen Implementació tación n usa 8 ANDs ANDs de 3 entra entradas das
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Ejemplo: decodifi Ejemplo: decodificador cador 4-a-1 4-a-10 0 para pa ra BC BCD D 8421 8421
Ejemplo:: decodif Ejemplo decodificador icador 4-a-1 4-a-10 0
•Decodific •Decodificador ador para dígitos dígitos BCD 8421 •Salidas •Salidas activas activas bajas
Decodificador 4-a-16 74LS154
Decodificador 5-a-32 usando decodificadores 4-a-16
•Salidas y activación activas baja
Implementaciones Implementacion es altern alternativas ativas con decodificadores z
Impleme Implementar ntar funcione funcioness f 1 y f2 con decodific decodificador ador 4-a-10, 4-a-10, salida salida activa activa baja
Multiplexore Multip lexoress o selecto selectores res z
f1 = m1 + m2 + m4 f2 = m4 + m7 + m9 z
Reescribiendo f1 = (m1’m2’m4’)’ f2 = (m4’m7’m9 ’)’
©Mario Medina C.
Bloque Bloque de 2n entradas entradas de datos, n entradas n entradas de control y 1 señal señal de salida z
z
También También se debe añadir añadir la señal de habilitació habilitación nE
Si el bloque bloque está está habili habilitad tado, o, la señal de control control s selecciona s selecciona una de las entrad entradas as para para ser dirigida dirigida hacia la salida salida
Si E = 1 Y = x c , c = s 0s1s 2
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Sistemas Sistemas Digitales Digitales
Operación de un Operación un multiplex multiplexor or 2-a-1 z
Multipl Mul tiplexo exores res 2n-a-1 •2n entradas •n señales señales de control control
Multiple Multiplexor xor 2-a-1 2-a-1 z z
Escoge Escoge la entrada entrada basada basada en señal de control control Z = A’*I0 + A*I1
Multip Mul tiplex lexor or 8-a 8-a-1 -1
Multiplexor de 8 entradas 74LS151
Entradas Entrad as I0 a I7 z Señales de control control abc z
Multiplexor 16-a-1 usando multiplexores 8-a-1
Multiplexor de de datos
Multiplex Multiplexor or cuádruple cuádruple con entradas entradas y salidas salidas de bus de 4 bits
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Multiplexor de 2 entradas cuádruple 74LS157
Demultipl Demult iplexo exores res o distribuidores z z
Función Función inversa inversa al multiplexo multiplexorr Bloque Bloque de 1 entrada, entrada, 2n salidas de datos, n entra n entradas das de control z
z
z
Demultiple Demult iplexor xores es o distribuidores z
Notar Notar la similitu similitud d entre entre las descri descripci pcion ones es de un demultiplexor demultiplexor y un decodificador decodificador z
z
z
Demultiplexor 4-a-16 z
Usados Usados adecuadame adecuadamente nte sus operacion operaciones es son intercambiables De hecho, hecho, los fabricantes fabricantes clasifican clasifican los demultiplexores como demultiplexers/decoders
Implementaciones Implementacion es altern alternativas ativas con multiplexores Describiendo un multiplexor multiplexor de 2 y 4 entradas mediante mediante una tabla de verdad, verdad, podemos podemos escribir escribir sus funciones funciones de transferen transferencia cia como
Además Además de la la señal señal de habilitaci habilitación ón E Si el bloque bloque está habilitado habilitado,, la señal señal de entra entrada da es enviad enviada a a la salida salida selecciona seleccionada da mediante mediante la ⎧ x si E = 1 e i = c señal de control control s zi = ⎨ Las salidas son mutuamente mutuamente ⎩0 si E = 0 o i ≠ c excluyentes
Decodificador 4-a-16 74154 puede ser usado también como demultiplexor z
Usar entradas como líneas de selección de datos
z
Usar habilitación como entrada de datos
Implementaciones Implementacion es alterna alternativas tivas con multiplexores z
En forma general z
z
©Mario Medina C.
z = A B I 0 + A B I1 + A B I 2 + A B I 3
2 n -1
∑m I
k k
k = 0
Esto Esto corres correspon ponde de a una expres expresión ión en minitérminos z
z = A I 0 + A I1
z=
Represent Representación ación en dos niveles niveles (AND-OR) (AND-OR)
Expresión general de un un multiplexor multiplexor de n:1 indica indica que éstos éstos puede pueden n ser util utiliza izados dos como como generadores generadores de minitérminos minitérminos z
Más que un select selector, or, es un bloque bloque de propó propósito sito general
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Sistemas Sistemas Digitales Digitales
Implementaciones Implementacion es altern alternativas ativas con multiplexores z
Ejemplo de implementación
Multipl Multiplexo exorr puede puede implem implement entar ar una tabla tabla de verdad verdad en forma forma directa directa z
F(A 2 , A 1 , A 0 ) = m 1 + m 3 + m 5 + m 6
Ejemplo F(A, B, C) = m 0 + m 2 + m 6 + m 7
Implementaciones Implementacion es altern alternativas ativas con multiplexores z
Cualquie Cualquierr función función de n variables variables puede implementarse implementarse en forma forma directa con un MUX n de 2 -a-1 z
z
El número número de entrada entradass a un MUX MUX suele suele ser limitado Comercial Comercialment mente e no se fabrican con muchas entradas
Implementaciones Implementacion es altern alternativas ativas con multiplexores z
Metodología general (particionar la función) z
z
Seleccionar n-1 varia n-1 variables bles como entradas entradas de control Variable Variable restan restante te se usará usará como entrada entrada z
z
z
Cada combinación combinación de las n -1 -1 variables define 2 filas de la tabla de verdad verdad
Si la variable variable restante restante se mant mantiene iene constante constante en 0 o 1, la entrada entrada asociada asociada será 0 o 1 Si la variabl variable e cambia cambia su valor, valor, la entrada entrada será la variable variable como tal o su complement complemento o
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Implementaciones Implementacion es alterna alternativas tivas con multiplexores z A BC F 0 0 1 0 0 1 1 0 10 0 1 0 1 0 10 1 0 1 1 0
C 0 1
Ejemplo: implementar implementar la siguiente función con un MUX de 4-a-1
F(A, B, B, C) = A’B’C’ A’B’C’ + A’BC’ A’BC’ + AB F(A, B, C) = A’B’(C’) + A’B(C’) + AB’(0) + AB(1)
Implementaciones Implementacion es alterna alternativas tivas con multiplexores z
Implementar con un MUX de de 8:1 la función F(A, B, C, D) = ∑m(0, 1, 3, 6, 7, 8, 11, 12, 14)
z
El método método es genera generall para más variables, variables, pero las entradas entradas serían serían funció función n de las variab variables les que no se se defin definen en como como de control z
Requie Requiere re uso de bloque bloquess lógico lógicoss en las entradas entradas
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Implementaciones Implementaci ones alterna alternativas tivas con multiplexores
Otro ejemplo
z
F(A,B,C, D) =
∑
Implementar un MUX de 8:1 con z
(1,2,5,6,7,8,10,12,13,15)
m
z
Implementaciones Implementacion es altern alternativas: ativas: demultiplexor z
Cualquier función de n variables n variables puede implementarse implementarse con un demultiplexor demultiplexor de n entradas de control y puertas OR z
Cada combinación de entradas selectoras corresponde a un minitérmino minitérmino de una función
z
Todas las salidas que corresponden a un minitérmino se usan como entradas a un OR que calcula la función final
Implementacion Impleme ntaciones es altern alternativas ativas Circuitos integrados comerciales imponen limitantes a número de entradas disponibles z Inclusión de entradas de control, como la de habilitación E, permite interconectar jerárquicamente jerárquicamente distintos bloques para formar bloques más grandes z
z
z
Un MUX de 32-a-1 puede implementarse con 4 MUX de 8:1 y un decodificador de 2-a-4 Decodificador 5:32 puede implementarse con 1 decodificador de 2:4 y 4 decodificadores de 3:8
©Mario Medina C.
2 MUX de 4:1 y un MUX de 2:1 4 MUX de 2:1 y un MUX de 4:1
Implementaciones Implementacion es alterna alternativas tivas con demultiplexor z
Implementar las siguientes funciones con un demultiplexor de 8 salidas
F(A, B, C) = ∑m(0, 2, 3, 7) G(A, B, C) = A’BC + AB’C + ABC’
Fan-Out y buffers z
Una salida salida de compue compuerta rta lógica lógica sólo sólo se puede puede conect conectar ar a un número número limita limitado do de otras entradas entradas z
z
Limitación de implementación
Buffer z
No modifica modifica el valor lógico lógico de la entrada entrada
z
Mejora Mejora las característ características icas eléctricas eléctricas de la salida salida
z
Permite Permite aumentar aumentar el fan-out fan-out
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Fan-Out y buffers z
Función Función buffer buffer z z
z
Buffer Buffer que que aísla la entra entrada da de la la salida salida z
Si B es es 1, C = A
z
Si B es 0, A y C no están están conectado conectadoss
No se pueden pueden conectar conectar directam directamente ente dos salidas
Buffer de 3 estados z
Tipos de buffers de 3 estados estados z z
Salidas Salidas activa activa alta/baja alta/baja Control activo alto/bajo
3er 3er estad estado o es alta alta imped impedanc ancia ia (Z)
Circuitos con buffers Circuitos buffers de 3 estados z
z
F=C Permite conectar conectar más entradas entradas a la salida
Buffers de 3 estados z
Conecta Con ectando ndo sal salida idass
Construyendo Construyendo un multiplexor multiplexor de 2-a-1 2-a-1 con buffers de 3 estados z
Nótese Nótese que salidas salidas de buffers buffers están conectadas conectadas directamente!
z
Si B = 0, D = A
Si B = 1, D = C D = AB’ AB’ + BC z
©Mario Medina C.
Constru Const ruye yend ndo o ci circu rcuito itoss con buffers de 3 estados z
Si BD = 00, 00, F = Z (alta (alta impedan impedancia) cia)
Si BD = 01, 01, F = C 10, F = A z Si BD = 10, 11, Error! Error! z Si BD = 11, z
z
Confli Conflicto cto entre entre las salida salidass
Debe garantizar garantizarse se que BD nun nunca ca será será 11 z
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Bufferss de 3 estados Buffer estados como alterna alt ernativ tivas as a MUXes MUXes z
Sumador Sumador de 4 bits Sum = (EnA*A + EnB*B + EnC*C + EnD*D) + E z Sólo Sólo una entrad entrada a de habili habilitac tación ión activa activa a la vez
Líneas bid Líneas bidirec ireccion cionale aless utilizando utiliz ando buffe buffers rs de 3 estado estadoss z
Terminal bidireccional Enable construido con buffer buffer de Salida 3 estados z
z
Si buffer buffer está está activo, activo, terminal corresponde a salida salida del circuito
Terminal
Entrada
Si buffer buffer está está inactivo, inactivo, terminal corresponde a entrada entrada al circuito
Bus de datos bidireccional
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