Descripción del circuito Esta aplicación es la primera de una serie de subprogramas relacionados que demuestran la USART 8251 o receptor universal síncrono y asíncrono y el transmisor. El chip USART integra un transmisor y un receptor para la comunicación de datos en serie serie basado en el protocolo protocolo RS-232. Permite la conexión de un sistema de microcomputadora para una variedad de dispositivos externos, por ejemplo, ratón o trackball, teclado de serie y terminales, impresoras y plotters con interfaz RS-232, sistemas de micro desarrollo, flash-programadores, etc El protocolo RS-232 para para la comunicación de datos en serie es bastante bastante simple. Para una explicación detallada, vea el artículo de RS-232 en Wikipedia . El transmisor está conectado al receptor a través de dos cables (señal y tierra) para la comunicación unidireccional. Para la comunicación comunicación bidireccional entre entre dos dispositivos, dispositivos, dos canales canales unidireccionales separadas se combinan, con el transmisor de un dispositivo conectado al receptor del otro dispositivo. dispositi vo. En este caso, dos cables de señal y una conexión a tierra común se requieren. requieren. Diversas variantes variantes del protocolo protocolo están en uso, que se diferencian en la codificación símbolo real a través de los niveles de voltaje o corriente. El original de bucle de corriente de codificación que se utiliza una corriente de estado estacionario de 20 mA para indicar la línea pasiva y amplificadores de cero para indicar un estado activo. activo. De esta manera, una conexión rota entre entre el transmisor y el receptor puede ser detectado detectado inmediatamente. inmediatamente. En sistemas de microprocesadores microprocesadores,, es a menudo más conveniente conveniente para codificar los símbolos con los voltajes. voltajes. En este caso, un nivel alto ('1 ') se utiliza para indicar una línea inactiva, mientras que un nivel bajo ('0') indica el estado activo de la línea. A menudo, los chips chips adicionales como como el popular conversor conversor de MAX-232 driver se utilizan para amplificar la señal de salida de un chip transmisor y débiles para proteger un sistema de microprocesador de fallos en la línea de comunicación externa (s). Para indicar el comienzo de una transmisión de datos, el primer transmisor de las unidades de la línea de señal a la baja (activa) del estado para un periodo de reloj del transmisor. Esto se conoce como como el bit de inicio. Durante los siguientes periodos periodos del del reloj del transmisor, el número seleccionado de bits de datos (generalmente de cinco a ocho) se transmiten comenzando por por el bit menos significativo. significativo. Si está activado, activado, un bit de paridad se se inserta después de los bits de datos más significativos. significativos. Finalmente, la línea de señal se mantiene alta (pasiva) por lo menos un período de reloj del transmisor, lo que se llama la parada de de bits. A menudo, los dos bits bits de parada se utilizan. Después de que el bit de parada (s), la línea de señal se mantiene en el modo inactivo (inactivo) hasta que el estado estado del bit de inicio de los datos de la próxima se va a transmitir. La figura siguiente ejemplo muestra la transmisión con un startbit, ocho bits de datos, bit de paridad y bits de parada parada dos. Obviamente, el receptor receptor debe estar configurado configurado para utilizar el mismo número de datos, bits, paridad y bits de parada que el transmisor. Además, el reloj de bit del receptor r eceptor deben coincidir con el reloj del transmisor dentro de un pequeño porcentaje para la recepción de los datos correctos:
El modelo de simulación utilizado en este subprograma se basa en el procesador Intel 8251 de chips, que se desarrolló originalmente para los sistemas basados en la serie 8080/8085 microprocesadores de 8 bits, pero también se puede conectar a los buses de sistema de sistemas de microprocesadores otros. El original de 8251 de chips soporta asíncrono y síncrono de comunicación en serie, pero el modelo de simulación de Hades hasta el momento sólo es compatible con el modo asíncrono más común, donde la línea de comunicación serial se mantiene inactivo entre las transmisiones. El funcionamiento del chip y sus modos de funcionamiento diferentes se explican a continuación y en los siguientes subprogramas. El esquema muestra el chip de 8251 en el centro, con las señales de interfaz de bus a la izquierda y las señales de la interfaz serial de comunicación de la derecha. Las señales de comunicación de serie se puede subdividir en tres grupos principales:
Se muestra en la parte superior son los TXD salida del transmisor y dos salidas de estado del transmisor, el transmisor de señal TXRDY listo y el transmisor de señal TXE vacío (a veces también llamado TXEMPTY). Un generador de reloj externa es necesaria para impulsar la entrada de reloj nTXC para generar el reloj de bit de referencia para el transmisor. Del mismo modo, el grupo inferior de señales pertenece al receptor con la entrada de datos y RXD una entrada separada nRXC poco reloj. El RXRDY señales de estado de salida que el receptor ha recibido un carácter de entrada, el cual debe ser leído por la CPU. A medida que el RXRDY, TXRDY, y las señales de TXE estado indican que los datos han sido recibidos o transmitidos, sino que también puede ser utilizado para generar solicitudes de interrupción al microprocesador de acogida, algo de lógica adicional puede ser requerido para ello. El grupo del medio de señales son las líneas estándar de control de flujo o de control del módem, es decir, de claro a enviar NSIT, listos para enviar a NRT, nDSR conjunto de datos listo, y nDTR datos-terminal-ready. La señal de NSTI también controla directamente el bloque transmisor; personajes sólo se transmiten al mismo tiempo NCTS se mantiene baja.
Applet de uso y secuencia de demostración Antes de 8251 el chip puede ser utilizado para la comunicación real, su modo de funcionamiento debe ser seleccionado a través de la escritura el modo correspondiente y los registros de comando. Para evitar que las decenas de clics de ratón de los interruptores de entrada de la secuencia de inicialización, el applet incluye un generador de estímulos que genera automáticamente la secuencia de entrada para habilitar el chip 8251 para el estándar RS-232 asíncrono de transmisión de datos con los siguientes parámetros: datos de 8 bits, sin paridad y 2 bits de parada. Después de la secuencia de inicialización se ha completado, se puede utilizar pulsaciones del ratón o la bindkeys controlar interactivamente las señales del bus de datos y el control de la USART para transmitir caracteres a través de la salida del transmisor, o para leer el registro de estado. El reloj del transmisor se ajusta a un ritmo muy lento de 0.5 Hz, que permite ver el bit de comunicación serial de bits durante la simulación interactiva. Una breve introducción acerca de los registros y conjunto de comandos del chip 8251 se proporciona al final de esta página, encontrará una explicación detallada de todas las
funciones de descarga y consultar la hoja de datos. La secuencia de entrada predefinidos utilizados por el applet tarda unos 90 segundos, deliberadamente lento para permitir la observación de todos los cambios de la señal durante la animación. Si usted prefiere para estudiar las formas de onda de la señal después de una inicialización rápida de los 8251, por favor haga clic aquí . La secuencia de entrada es el siguiente:
initalize todas las líneas del bus de interfaz de 8251 a sus valores inactivos. generar un restablecimiento del pulso para inicializar el chip 8251. escribir el modo de registrarse para seleccionar la comunicación asíncrona con 8-bits de datos, sin paridad, bits de parada y 2. escribir el comando a registrarse para que el transmisor. escribir los datos a registrar para transmitir un carácter 0x55. escribir los datos a registrar para transmitir un carácter 0xAA. escribir los datos a registrar para transmitir un carácter 0x33. escribir los datos a registrar para transmitir un carácter 0x0F. los valores de interfaz de bus-entonces se mantiene listo para la transmisión de datos.
Una vez que esta secuencia se haya completado, se puede utilizar el conmutador de datos para seleccionar un nuevo valor de datos para la transmisión y generar una baja del pulso (1-0-1) en el NWR escribir de entrada para iniciar una operación de transmisión de datos nuevos. Por favor, espere hasta que la TXRDY (emisor listo) línea de estado está en alto una vez más antes de seleccionar un valor de datos de entrada nueva y un pulso de escribir NWR nuevo. Podría ser una buena idea añadir sondas señal al bus de datos, la salida del transmisor, y una pocas señales de control, para que pueda analizar las dependencias de tiempo después de la transmisión de algunos caracteres. Para añadir una sonda, mueva el ratón a un vértice de la señal en cuestión, a continuación, escriba la 'p' bindkey. Si es necesario, reiniciar la simulación. Para controlar el applet, haga clic en los interruptores de entrada, o escriba el bindkeys siguiente: 's' de selección de chip, 'r' para leer a habilitar (NRD), 'w' para escribir a habilitar (NWR), 'd' y 'D' para disminuir / incrementar la entrada de bus de datos. Recuerde que debe utilizar, haga clic / Mayúsculas + clic / Control + clic en las combinaciones, o usar la propiedad hojas (popup-edit) para controlar el bus de datos cambie la entrada. El interruptor se debe establecer en el estado tres estados durante las operaciones de lectura (a través del control + clic). Después de haber jugado con el applet para explorar la transmisión de datos, por favor visite los siguientes applets de las manifestaciones siguientes del chip de 8251:
Introducción de texto con audio-to-speech La configuración del transmisor y el uso básico Selección de los 5,6,7,8-bits de datos Demostración de los modos de la paridad Loopback demostración de emisor y receptor Receptor de comprobación de errores Basados en MIPS sistema con microprocesador 8251 UART
8251 USART descripción
El chip de Intel 8251 integra un estándar (8-bit) interfaz de bus del microprocesador, una serie de los transmisores y un receptor de serie. Unas pocas líneas de control adicionales se proporcionan para los módem-control y establecimiento de comunicación eficiente o interrupciones. La interfaz de bus consiste en la bidireccional de 8 bits de bus de datos (líneas D7 .. D0) y de lectura / escritura de control de lógica con las siguientes entradas: DATOS (D7.. D0) 8-bit de bus de datos bidireccional REINICIAR activo de alta entrada de reset selección de chip NCS entrada (activo bajo) Comisión de Estupefacientes de comandos (alto) o datos (baja) de selección de entrada NRD leer la entrada de habilitación (activo bajo) NWR escribir permitir la entrada (activo bajo)
La lógica del transmisor se compone de la entrada del transmisor nTXC reloj, la salida de datos TXD, y dos señales de salida de estado llamado TXE (o TXEMPTY) y TXRDY. La lógica consiste en un receptor de entrada separadas RXC reloj del receptor, los datos de entrada RXD, la salida de estado RXRDY, y una línea de estado programables llamados syndet / BD. Cuatro líneas adicionales, proporcionan un control de módem capacidades. La salida de las líneas nDTR (transmisión de datos listo) y TSN (listo para transmitir) puede ser escrita por el microprocesador de acogida, mientras que las líneas de entrada NCTS (claro para enviar) y nDSR (envío de datos listo) puede ser leído por el microprocesador host. La señal de entrada NSTI también controla directamente el transmisor del chip 8251. Cuando NSTI es alta, el transmisor terminará una transferencia de datos en curso, pero las transmisiones posteriores a esperar hasta NCTS se baja de nuevo. Si no se utiliza, la entrada NCTS debe estar ligado al suelo o el transmisor se desactiva eficazmente. Los grupos de símbolos Hades las señales de interfaz de bus en el lado izquierdo, las señales del transmisor en la parte superior del lado derecho, y las señales del receptor en la parte inferior del lado derecho. Las señales de control del módem-se colocan en el centro del lado derecho. Al igual que en el chip 8255 se explica en los applets anteriores, la interfaz de bus de la 8251 es asíncrona. La Comisión de Estupefacientes (comando / no-datos) de entrada de control se selecciona entre las transferencias de comando y los datos, esta señal también puede ser llamado una entrada de dirección A0. El comportamiento resultante es la siguiente: NCS restablecer NRD NWR CND datos | comportamiento -------------------------------------+--------------------------------1 * * * * * | Dispositivo de reinicio 0 1 * * * * | dispositivo pasivo 0 0 1 1 * * | dispositivo seleccionado pero inactivo 0 0 0 1 1 leer | leer registro de estado 0 0 1 0 1 escribir | modo de escritura sincronización de registros 0 0 0 1 0 leer | leer del buffer de recepción 0 0 1 0 0 escribir | escribir búfer de transmisión uuuuu * | indefinida cualquier U, X, el valor de Z
/
comando
/
| Invalida el modelo de simulación
El chip contiene siete visible para el usuario registros, cinco de los cuales sólo se puede escribir, y dos de los cuales sólo se puede leer. Estos son los siguientes: el modo de registro - sync / async modo de operación y los parámetros registro de comando - activar / desactivar y reiniciar error sincronización de un personaje - de 8-bits dataword (sólo el modo de sincronización) sincronización de dos personajes - de 8-bits dataword (modo de sincronización únicamente) búfer de transmisión - 8-bit del registro de datos de salida búfer de recepción - 8-bit del registro con los datos de entrada registro de estado - el estado y varios bits de error
Como se muestra en la tabla anterior, el búfer de recepción y registro de estado se pueden seleccionar a través de la entrada de la CND para la lectura, y el buffer de transmisión se puede seleccionar a través de la Comisión de Estupefacientes = 0 para la escritura. Sin embargo, es imposible seleccionar directamente cualquiera de los de control de cuatro (mode/command/sync1/sync2) registros de la escritura, cuando la Comisión de Estupefacientes = 1. En su lugar, una máquina de estados dentro del chip 8251, que selecciona el registro de control se va a escribir en función de su estado actual. El primer control (CND = 1) escritura de la operación después de un chip-reset se interpreta como una escritura en el modo de registro. Si el modo sincrónico ha sido seleccionada por esta operación de escritura, las operaciones de escritura siguiente (o próximos dos) se utilizan para inicializar el sync1 (o sync1 y Sync2) registros. Todas las operaciones de escritura siguientes se interpretan a escribir el registro de comando. Si el "rearme interno" bit se establece en uno de los comandos escritura en el registro de operaciones, el rendimiento de chips para el restablecimiento del estado, y la primera operación de escritura posterior es de nuevo dirigido al registro de modo. Esto parece complicado, pero en la práctica sólo tenemos dos operaciones de escritura para configurar e inicializar el USART 8251 chip. La operación de escritura una vez se selecciona el modo asincrónico y los parámetros del protocolo (número de bits de datos, la paridad, el número de bits de parada), mientras que una segunda operación de escritura permite que el transmisor y el receptor de los bloques. Más operaciones de escritura en el registro de comandos sólo son necesarios para restablecer el error de banderas en el registro de estado después de los errores de transmisión, o para cambiar los parámetros de comunicación. El significado de los bits en el registro de modo es el siguiente: D7D6: dejar de bits de selección 11 = 2 bits de parada 10 = 1,5 bits de parada 01 = 1 bits de parada 00 = no válido (al menos 1 bit de parada necesario) D5D4: selección de la paridad. 11 = paridad par 10 = paridad con discapacidad 01 = paridad impar 00 = paridad con discapacidad
D3D2: caracteres de longitud 11 = 8 bits de datos 10 = 7 bits de datos 01 = 6 bits de datos 00 = 5 bits de datos D1D0: Modo / factor de velocidad de transmisión 11 = asíncrono modo, 64x TXC / prescaler RXC 10 = asíncrono modo, 16x TXC / prescaler RXC 01 = asíncrono modo, no prescaler reloj 00 = modo de sincronización (no está implementado en el Hades)
Por ejemplo, el generador de estímulos utilizados en este applet escribe el valor binario 11001101 o 0xCD hexagonal en el registro de modo de 8251. Esto selecciona el modo asíncrono sin prescaler (D1 = 0 y D0 = 1), ocho bits de datos bits de parada (D3 = 1 y D2 = 1), sin paridad (D5 y D4 = 0 = 0), y dos (D7 = 1 y = D6 1). Cuando una longitud databit de menos de ocho bits es seleccionado, la parte superior (más importante) los bits son descartados durante la transmisión, y el buffer de recepción se rellena con tecnología de ceros después de la recepción. En algunas hojas de datos, bits D5 también se conoce como PE (paridad par) y D4 bit se denomina PEN (paridad permiten). Además, los bits D7 D6 y tienen una función especial en el modo sincrónico (D1 = D0 0 = 0) se ha seleccionado, consulte la ficha técnica para más detalles. Tenga en cuenta que las restricciones se aplican a los modelos de simulación Hades: modo síncrono no se ha implementado en absoluto, y 1,5 bits de parada se sustituyen por dos bits de parada durante la transmisión. El significado de los bits en el registro de comando es la siguiente: D7: EH 1 = 0 = modo de caza de la operación normal D6: IR 1 = 0 = rearme interno de funcionamiento normal D5: RTS establecer el valor de la producción NRT 1: NRT = '0 '0: NRT = '1' D4: RE 1 = indicadores de error restablecer 0 = mantener indicadores de error D3: 1 = sbrk carácter de salto de enviar 0 = funcionamiento normal D2: RXE 1 = activar el receptor 0 = desactivar el receptor D1: set DTR nDTR valor de salida 1: nDTR = '0 '0: nDTR = '1' D0: TXEN 1 = transmisor activar 0 = desactivar el transmisor
En este applet, el generador de estímulos, escribe el valor binario 00000001 (hex 0x01) en el registro de comando, que permite que el transmisor, pero desactiva el receptor. El significado de los bits en el registro de estado es el siguiente: D7: DSR valor de entrada nDSR: 1: NDR es '0 '0: nDSR es '1' D6: syndet 1 = sincronización de caracteres detectados (no implementado) D5: FE 1 = indicador de error frame 0 = ok D4: OE 1 = error de desbordamiento 0 = ok D3: PE 1 = error de paridad 0 = ok D2: TXEMPTY 1 = 0 = transmisión completa transmisor ocupado D1: RXRDY 1 = 0 = receptor para el receptor de ocupados D0: TXRDY un transmisor = acepta los nuevos datos del transmisor 0 = ocupado
El bit de estado RXRDY y el pin de salida correspondiente se afirma que un personaje de datos se ha recibido a través de la entrada de datos RXD. Del mismo modo, el bit de estado TXEMPTY y el pin de salida correspondiente se afirma que un personaje de datos ha sido completamente enviados a través de la salida de datos TXD, mientras que la bandera TXRDY y pin indican que un nuevo valor de datos pueden ser escritos en el buffer del transmisor 8251 registro. Tenga en cuenta que el syndet / BD (sincronización de detectar, romper detectar) bits aún no está implementado en el modelo de simulación de Hades. En cambio, este bit siempre leerá como cero. Nota: Hemos elegido el 8251 U (S) ART en lugar de otras similares chips de UART, debido a la facilidad de manejo y la inicialización. Sólo dos registros tienen que ser por escrito para configurar el 8251, y el comportamiento del transmisor y el receptor se puede observar fácilmente, porque el flujo y las líneas de control del módem están conectados directamente a pines de entrada y salida. La principal alternativa tendría que utilizar un modelo basado en el conocido Intel 8250 de chips, que se utiliza para la interfaz de comunicación serial de la PC original de IBM. Sin embargo, el documento se centra en la comunicación de datos en serie en sí, y un modelo de simulación completa de la 8250 o la posterior 16.550 fichas (con buffer FIFO en el chip) sería mucho más complejo.
