8086, 8088 Compatibles MCS-80, MCS-85 compatible Regulador de prioridad de ocho niveles Extensible a 64 niveles Modos de la interrupción programables Capacidad de la máscara de solicitud individual Suministro de a5V solo (Ningunos Relojes) Disponible en EXPRESO Rango de temperatura estándar Rango de temperatura ampliado
El controlador de interrupción programable Intel 8259A controla hasta ocho interrupciones de prioridad vectorial para la CPU. Es cascada para hasta 64 interrupciones de prioridad vectorizadas sin circuitería adicional. Se empaqueta en una inmersión de 28 pernos, utiliza tecnología de NMOS y requiere una sola fuente a5V. El circuito es estático, requiriendo ninguna entrada del reloj. El 8259A está diseñado para minimizar el software y la sobrecarga en tiempo real en la manipulación de interrupciones de prioridad de varios niveles. Tiene varios modos, permitiendo la optimización para una variedad de requisitos del sistema. El 8259A es totalmente compatible hacia arriba con el Intel 8259. El software originalmente escrito para el 8259 funcionará el 8259A en todos los 8259 modos equivalentes (MCS-80/85, nobuffered, borde accionado).
DESCRIPCIÓN FUNCIONAL Interrupciones en sistemas del microordenador El diseño del sistema del microcomputador requiere dispositivos I.O tales como teclados, pantallas, sensores y otros componentes reciben la revisión de eficiente manera de modo que las grandes cantidades de las tareas totales del sistema pueden ser asumidas por el microordenador con poco o ningún efecto e fecto en el rendimiento. El método más común de servicio de estos dispositivos es el enfoque Polled (Sondeado) Aquí es donde el procesador debe probar cada dispositivo en secuencia y en efecto ''preguntar'' a cada uno si necesita servicio. Es fácil ver que una gran parte del programa principal está en bucle a través de este ciclo de sondeo continuo y que tal método tendría un efecto perjudicial serio sobre el rendimiento del
sistema, limitando así las tareas que podrían ser asumidas por el microprocesador y reducir la rentabilidad de usar tales dispositivos. Un método más deseable sería el que permitiría que el microprocesador ejecutara su programa principal y sólo se detenga para atender dispositivos periféricos, cuando se le diga que lo haga por el propio dispositivo. En efecto, el método proporcionaría una entrada externa asincrónica que informaría al procesador que debería completar cualquier instrucción que esté siendo ejecutada y obtener una nueva rutina que dará servicio el dispositivo solicitante. Una vez que este servicio es completado, el procesador se reanudara exactamente donde quedó. Este método se llama interrupción. Es fácil ver que el rendimiento del sistema de aumentará drásticamente, por lo tanto más tareas podrían ser asumidas por el microcomputador, para así mejorar aún más su rentabilidad. El controlador de interrupción programable (PIC) funciona como un gestor general en un entorno de sistema de interrupción. Acepta peticiones del equipo periférico, determina cuál de las peticiones entrantes es la de más alta importancia (prioridad), Determina si la solicitud entrante tiene un Valor de prioridad mayor que el nivel actual y emite una interrupción a la CPU basada en esta determinación. Cada dispositivo o estructura periférica generalmente tiene un programa especial o '' rutina '' que está asociado con sus requerimientos funcionales u operacionales específicos; Esto se conoce como "rutina de servicio". El PIC, después de emitir una interrupción debe de alguna manera introducir información en la CPU que pueda '' apuntar '' el contador del programa a la rutina de servicio asociada con el dispositivo que solicita. Este '' puntero '' es una dirección en una tabla de vectores y a menudo se referirá, en este documento, como datos vectoriales
El 8259A es un dispositivo diseñado específicamente para el uso en tiempo real, sistemas de microcomputadoras accionados por interrupción. Administra ocho niveles o peticiones y tiene funciones incorporadas para la expansibilidad a otros 8259A's (hasta 64 niveles). Está programado por el software del sistema como un periférico de e/s. Una selección de los modos de prioridad esta disponible de forma
que las peticiones procesadas por el 8259A pueden ser configuradas para emparejar los requisitos del sistema. Los modos de prioridad se pueden cambiar o reconfigurar dinámicamente en cualquier momento durante el programa principal. Esto significa que la estructura completa de la interrupción puede ser definida según lo requerido, basado en el ambiente total del sistema.
INTERRUPT REQUEST REGISTER (IRR) AND IN-SERVICE REGISTER (ISR) Las interrupciones en las líneas de entrada IR son manejadas por dos registros en cascada, el registro de solicitud de interrupción (IRR) y el in-Service (ISR). La TIR se utiliza para almacenar todos los niveles de interrupción que están solicitando el servicio; y el ISR se utiliza para almacenar todos los niveles de interrupción que están siendo atendidos.
PRIORITY RESOLVER Este bloque de lógica determina las prioridades de los bits establecidos en el IRR. Se selecciona la prioridad más alta y se verifica en el bit correspondiente del ISR durante el pulso INTA.
INTERRUPT MASK REGISTER (IMR) El IMR almacena los pedacitos que enmascaran las líneas de la interrupción a enmascarar. El IMR opera en la IRR. el enmascaramiento de una entrada de mayor prioridad no afectará a las líneas de solicitud de interrupción de menor calidad.
INT (INTERRUPT) Esta salida va directamente a la entrada de interrupción de la CPU. El nivel VOH en esta línea está diseñado para ser totalmente compatible con los niveles de entrada 8080a, 8085A y 8086.
INTA (INTERRUPT ACKNOWLEDGE) Los pulsos INTA harán que el 8259A libere la información vectorial en el bus de datos. El formato de estos datos depende del modo de sistema (mPM) del 8259A.
DATA BUS BUFFER Este búfer de 8 bits bidireccional de 3 Estados se utiliza para conectar el 8259A al bus de datos del sistema. Control de
las palabras y la información de estado se transfieren a través del búfer de bus de datos.
READ/WRITE CONTROL LOGIC La función de este bloque es aceptar comandos de salida desde la CPU. Contiene Initialization Command Word (ICW) registers and Operation Command Word (OCW)) que almacenan los diversos formatos de control para la operación del dispositivo. Este bloque de función también permite transferir el estado del 8259Aen el bus de datos.
CS (CHIP SELECT) Una baja en esta entrada habilita el 8259A. Ninguna lectura o escritura del chip se producirá a menos que el dispositivo sea seleccionado.
WR (WRITE) Una baja en esta entrada habilita a la CPU a escribir las palabras de del control (ICWs y OCWs) al 8259A.
RD (READ) Una baja en esta entrada habilita el 8259ª para enviar el estado del registro de solicitud de interrupción (IRR), In Service Register (ISR), el registro de la máscara de interrupción (IMR) o el nivel de interrupción en el bus de datos.
A0 Esta señal de entrada se utiliza en conjunción con las señales WR y RD para escribir comandos en los distintos registros de comandos, así como la lectura de los diversos registros de estado del chip. Esta línea se puede atar directamente a una de las líneas de dirección.
El búfer de cascada/comparador Este bloque de función almacena y compara los identificadores de todos los 8259A utilizados en el sistema. Los tres pines asociados de E/S (CAS0-2) son salidas cuando la 8259A se utiliza como un maestro y son entradas cuando el 8259A se utiliza como un esclavo. Como maestro, el 8259A envía el identificador del dispositivo esclavo de interrupción en las líneas CAS0 – 2. El esclavo así seleccionado enviará su dirección de subrutina preprogramada en el bus de datos durante el siguiente o dos pulsos de INTA consecutivos. (consulte la sección '' cascada del 8259A ''.)
Secuencia de interrupción Las poderosas características del 8259A en un sistema de microordenador son su programabilidad y la interrupción de la capacidad de direccionamiento de rutina. La segunda permite saltos directos o indirectos a la rutina de interrupción solicitada sin ningún tipo de sondeo de la interrupción de los dispositivos. La secuencia normal de eventos durante una interrupción depende del tipo de CPU que se esté utilizando. Los acontecimientos ocurren como sigue en un sistema MCS-80/85: 1. Una o más de las líneas de solicitud de interrupción (IR7 – 0) se elevan en alta, estableciendo el correspondiente bit de IRR 2. El 8259A evalúa estas solicitudes, y envía un int a la CPU, si es apropiado. 3. La CPU reconoce el int y responde con un pulso del INTA. 4. Al recibir un INTA del grupo de CPU, se establece el bit de prioridad más alto del ISR, y se restablece el bit de IRR correspondiente. El 8259A también liberará un código de instrucción de llamada (11001101) en el bus de datos de 8 bits a través de sus pines D7-0. 5. Esta instrucción de llamada iniciará dos pulsos más del INTA que se enviarán al 8259A del grupo de CPU 6. Estos dos impulsos INTA permiten al 8259A liberar su dirección de subrutina preprogramada en el bus de datos. La dirección de 8 bits inferior se libera en el primer pulso INTA y la dirección de 8 bits más alta se libera en el segundo pulso del INTA. 7. Esto completa la instrucción de llamada de 3 bytes lanzada por el 8259A. En el modo AEOI, el bit de ISR se restablece al final del tercer pulso del INTA. De lo contrario, el bit de ISR permanece ajustado hasta que se emita un comando de EOI apropiado al final de la secuencia de interrupción Los eventos que se producen en un sistema 8086 son los mismos hasta el paso 4 4. Al recibir un INTA del grupo de CPU, se configura el bit de prioridad más alto del ISR, y se restablece el bit de IRR correspondiente. El 8259A no conduce el bus de datos durante este ciclo.
5. El 8086 iniciará un segundo pulso del INTA. Durante este pulso, el 8259A lanza un puntero de 8 bits en el bus de datos donde es leído por la CPU. 6. Esto completa el ciclo de interrupción. En el modo AEOI, el bit ISR se restablece al final del segundo pulso INTA. De lo contrario, el bit ISR permanece configurado hasta que se emita un comando de EOI apropiado al final de la subrutina de interrupción. Si no hay una solicitud de interrupción presente en el paso 4 de cualquiera de las secuencias de (es decir, la solicitud tuvo una duración demasiado corta) el 8259A emitirá un nivel de interrupción 7. Tanto los bytes de vectores como las líneas CAS se verán como solicitud de un nivel de interrupción 7. Cuando el 8259A PIC recibe una interrupción, int se convierte en activo y se inicia un ciclo de confirmación de interrupción. Si se produce una interrupción de más alta prioridad entre los dos pulsos del INTA, la línea INT va inactiva inmediatamente después del segundo pulso del INTA. Después de una cantidad de tiempo no especificada, la línea int se activa de nuevo para significar la interrupción de prioridad más alta en espera del servicio. Este tiempo inactivo no se especifica y puede variar entre partes. El diseñador debe ser consciente de esta consideración al diseñar un sistema que utiliza el 8259A. Se recomienda que se sigan las técnicas de diseño asíncronas apropiadas.
Secuencia de interrupción salidas MCS-80, MCS-85 Esta secuencia está temporizada por tres pulsos INTA. Durante el primer pulso del INTA la llamada OpCode se habilita en el bus de datos Durante el segundo pulso INTA la dirección inferior de la rutina de servicio apropiada está activada en el bus de datos. Cuando el intervalo e 4 bits A5 – A7 están programados, mientras a0 – a4 se insertan automáticamente por el 8259A. Cuando el Intervalo e 8 sólo A6 y A7 es programado, mientras A0 –A5 son automáticamente insertados. Durante el tercer pulso del INTA la dirección más alta de la rutina apropiada del servicio, que fue programada como byte 2 de la secuencia de la inicialización (A8 – A15), es permitido en el autobús.
8086,8088 El modo 8086 es similar al modo MCS-80 excepto que sólo dos ciclos de reconocimiento de interrupción son emitidos por el procesador y ninguna llamada OpCode se envía al procesador. El primer ciclo de reconocimiento de interrupción es similar al de MCS-80, 85 sistemas en que el 8259A lo utiliza para congelar internamente el estado de las interrupciones para la resolución de prioridad y como maestro que emite el código de interrupción en las líneas de la cascada en el extremo del pulso del INTA. En este primer ciclo no emite ningún dato al procesador y dejar el buffer del bus de datos desactivados. En la segunda interrupción se reconoce el ciclo del modo maestro 8086 (o esclavo si es así programado) enviará un byte de datos al procesador con el reconocido código de interrupción compuesto de la siguiente manera (Nota el estado del control de modo ADI se omite y A5 – A11 no se utilizan en el modo de 8086):
Programando el 8259A El 8259A acepta dos tipos de palabras de comando generadas por la CPU: 1. Inicialización de las palabras comando (ICWs): antes de que la operación normal pueda comenzar, cada 8259A en el sistema debe ser llevado a un punto de partida por una secuencia de 2 a 4 bytes temporizados por los pulsos de WR.
