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Arquitetura e Organização d Computadores Oitava Edição
WIlliam STALLINGS
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Capítulo 1 Introdução Capítulo 2 Computador Evolução e Desempenho Capítulo 3 Função do Computador e Interligação Capítulo 4 Memória Cache Capítulo 5 Memória interna Capítulo 6 Memória externa Capítulo 7 Input / Output Capítulo 8 do Sistema Operacional Operacional de Apoio Capítulo 9 Arquitetura do Computador Capítulo 10 Jogos de Instrução: Características e Funções Capítulo 11 Modos de endereçamento endereçamento e formatos de Conjuntos de instruções Capítulo 12 Estrutura e Função do Processador Processador Capítulo 13 Reduced Instruction Set Computers Capítulo 14 da Instrução Nível Paralelismo e Processadores Processadores superescalares superescalares Capítulo 15 Controle da Operação Unidade Capítulo 16 Controle microprogramada microprogramada Capítulo 17 Processamento Processamento Paralelo Capítulo 18 Computadores Computadores Multicore Capítulo 19 Sistemas de Números Capítulo 20 Lógica Digital Capítulo 21 A arquitetura IA-64 Apêndice B Assembly Language and Related Topics
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Capítulo 1 Introdução Capítulo 2 Computador Evolução e Desempenho Capítulo 3 Função do Computador e Interligação Capítulo 4 Memória Cache Capítulo 5 Memória interna Capítulo 6 Memória externa Capítulo 7 Input / Output Capítulo 8 do Sistema Operacional Operacional de Apoio Capítulo 9 Arquitetura do Computador Capítulo 10 Jogos de Instrução: Características e Funções Capítulo 11 Modos de endereçamento endereçamento e formatos de Conjuntos de instruções Capítulo 12 Estrutura e Função do Processador Processador Capítulo 13 Reduced Instruction Set Computers Capítulo 14 da Instrução Nível Paralelismo e Processadores Processadores superescalares superescalares Capítulo 15 Controle da Operação Unidade Capítulo 16 Controle microprogramada microprogramada Capítulo 17 Processamento Processamento Paralelo Capítulo 18 Computadores Computadores Multicore Capítulo 19 Sistemas de Números Capítulo 20 Lógica Digital Capítulo 21 A arquitetura IA-64 Apêndice B Assembly Language and Related Topics
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CAPÍTULO 1 INTRODUÇÃO RESPOSTAS PARA PERGUNTAS
1.1 Arquitetura de computadores refere-se aos atributos de um sistema visíveis a um ou, dito de outra forma, esses atributos que têm um impacto direto sobre a execução de u lógico. Organização do computador refere-se à operação unidades e suas interconexões qu especificações arquitetônicas. Exemplos de atributos arquitetônicos incluir o conjunto de número de bits usados para representar vários tipos de dados (por exemplo, números mecanismos de E/S, e técnicas para lidar com a memória) Atributos organizacionais incluem do hardware transparentes para o programador, tais como sinais de controle; interf computador e periféricos, e a tecnologia de memória utilizada) 1.2 Estruturas computador refere-se ao modo pelo qual os componentes de um computad relacionados. A Função de um Computador refere-se à operação de cada componente ind parte da estru estrutura) tura) 1.3 Processamentos de dados, armazenamento de dados, movimentação de dados e controle) 1.4 Unidade Central de Processamento (CPU): controla a operação do computador e funções de processamento de dados, muitas vezes referido simplesmente como processador. Memória principal: Armazena dados. I / O: Move dados entre o computador e sI ambiente externo. A interligação do Sistema : Alguns mecanismo que prevê a comunicação entre CPU, mem e I / O. Um exemplo comum de um sistema de interconexão ocorre por meio de um b sistema, que consiste num número de fios condutores a que todas as outras componentes se li 1.5A unidade de controle: controla o funcionamento da CPU e, portanto, o computador. computador. Unidade Lógica e Aritmética (ALU): Realiza o processamento de dados do computador fu Registradores: fornece armazenamento interno para a CPU. Interconexão CPU: Alguns dos mecanismos que prevê a comunicação entre a unidade de c e registradores.
CAPÍTULO 2 - EVOLUTÇÃO DO COMPUTADOR E DESEMPENHO RESPOSTAS PARA PERGUNTAS
2.1 Em um programa de computador armazenado, os programas são representadas numa for para armazenar armazenar na memória memória junto com os dados. dados. O computador computador recebe recebe as instruções instruções memória, e um programa pode ser ajustado ou alterado para definir os valores de uma parte
2.2 A memória principal, que armazena os dados e instruções: uma aritmética e lógica un Sign up to vote on this title capaz de operar em dados binários, uma unidade de controlo, a qual interpreta as instruções Not useful operado pel e faz com que eles sejam executados, e entrada e saída(IUseful / O) equipamento controlo.
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2.6 Em um microprocessador, todos os componentes da CPU estão em um único chip. RESPOSTAS PARA OS PROBLEMAS
2.1 Este programa é desenvolvido em [HAYE98]. Os vetores de A, B, e C são ca armazenados em 1.000 locais contíguos na memória, começando em locais 1001, 2 respectivamente) O programa inicia-se com a metade esquerda do local 3. Uma contagem configurada para 999 e depois de cada passo decrementado até atingir -1. Assim, os processados a partir de um local alto para uma localização baixa) Localização 0 1 2 3L 3R 4L 4R 5L 5R 6L 6R 7L 7R 8D 8R 9L 9R 10L 10R 2.2a) Opcode 00000001
Instrução Comentários 999 Constante (contagem N) 1 Constante 1000 Constante LOADM (2000) Transferir A (I) para AC ADDM (3000) Computar a (i) + B (I) StorM (4000) Transfira a soma C (I) LOAD M (0) Contagem de carga N M SUB (1) Decremento N em 1 JUMP + M (6, 20:39) Teste N e ramo de 6R se não JUMP M (6, 00:19) Parada STOR M (0) Atualização N ADD M (1) Incrementar AC por 1 ADDYou're M (2)Reading a Preview STOR M (3, 8:19) Modificar endereço em 3L Unlock full access with a free trial. ADD M (2) STOR M (3, 28:39) Modificar endereço no 3R ADDDownload M (2) With Free Trial STOR M (4, 8:19) Modificar endereço em 4D JUMP M (3, 00:19) Filial de 3L Operando 000000000010
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useful A instru Useful b) Primeiro, a CPU deve fazer acesso de memória para buscara Not instrução. endereço dos dados que deseja carregar. Durante a fase de execução de acessos de memória o valor de dados localizado nesse endereço para um total de duas viagens a memória)
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2.4 Índice de endereços 08A LOAD M (0FA) STOR M (0FB) 08B LOAD M (0FA) JUMP + M (08D) 08C LOAD -M (0FA) STOR M (0FB) 08D Este programa irá armazenar o valor absoluto do conteúdo da posição de memória 0FA na memória l 2.5 Todos os caminhos de dados de / para a MBR são 40 bits. Todos os caminhos de da MAR são 12 bits. Caminhos de / para AC são 40 bits. Caminhos para / de MQ são 40 bits.
2.6 O objetivo é aumentar o desempenho. Quando um endereço é apresentado a um módulo existe um tempo de atraso antes da operação de leitura ou gravação pode ser realizada) E está acontecendo, um endereço pode ser apresentado para o outro módulo. Para uma série d palavras sucessivas, à taxa máxima é duplicou.
2.7 A discrepância pode ser explicado pelo fato de outros componentes do sistema, além da v relógio fazer uma grande diferença na velocidade geral do sistema) Em particular, os sistema e os avanços no processamento de I/Ocontribuir para o razão de desempenho. Um sistema quanto a sua ligação mais lenta) Nos últimos anos, os gargalos têm sido o desempenho do memória e a velocidade do barramento.
You're Reading a Preview 2.8 Como observado na resposta ao problema de 2.7, embora a maquina Intel possa te velocidade de clock (2,4 GHz contra 1,2fullGHz), o que não Unlock access with a free trial.significa necessariamente que executar mais rápido. Diferentes sistemas não são comparáveis em velocidade de clock) O tais como os componentes do sistema (memória, barramento, arquitetura) e o conjunto Download With Free Trial também devem ser levados em conta) A medida mais precisa é executar os dois sistem benchmark) Existem programas de benchmark para determinadas tarefas, tais com aplicativos de escritório, realizando operações de ponto flutuante, gráficos operações, e assi Os sistemas podem ser comparados uns com os outros sobre quanto tempo eles levam pa essas tarefas. De acordo com a Apple Computer, o G4 é comparável ou melhor do que um superior de clock de um Pentium em muitos benchmarks. Sign up to vote on this title
2.9 Esta representação é um desperdício, porque para representar um único dígito decim Useful Not useful precisamos ter dez tubos. Se pudéssemos ter um número arbitrário desses tubos em tempo, então esses mesmos tubos podiam ser tratados como bits binários. Com dez b 10
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2.11 a)
b)’ 2.12 (a) Podemos expressar a taxa de MIPs como: [(MIPS taxa) / 10 6] = Ic/ T. Assim que:
Ic = T × [(Taxa MIPS) / 106]. A relação de contagem de instruções do RS/6000 para o VA [12x * 1] = 1.5. You're Reading a Preview
(b) Para o Vax, CPI = (5 MHz) / (1Unlock MIPS) = 5. full access with a free trial. Para o RS/6000, CPI = 25/18 = 1.39. Download With Free Trial
2.13 A partir da Equação (2.2), MIPS = I c/ (T × 106) = 100 / T. Os valores MIPS são: Computador A Computador B Computador C Programa 1 100 10 5 Programa 2 0,1 1 5 Programa 3 0,2 0,1 2 Programa 4 1 0,125 1 Categoria Aritmética Computador A Computador B
RANK 25,325 2.8
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Categoria Harmônica Useful Rank Not useful 1 0,25 2 3 0,21 3
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Índice de referência E F H I K Média Aritmética
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Processador R M 0,59 1,00 0,84 1,00 2.32 1,00 0,90 1,00 0,48 1,00 1.01 1,00
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Z 1.82 1,00 1.13 0,54 1,00 1.10
(c) Recorde-se que quanto maior for a relação, maior a velocidade) Com base em (a) R é a m máquinas, por uma quantidade significativa) Com base em (b), M é a mais lenta das máqu valor modesto. (d) Normalizado de R: Índice de referência
Processador
E F H I K Média Geométrico
R M 1,00 1.71 1,00 1.19 1,00 0,43 1,00 1.11 1,00 2.10 1,00 1.15
Z 3.11 1.19 0,49 0,60 2.09 1.18
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Normalizado para M:
Unlock full access with a free trial.
Índice de referência
Processador
E F H I K Média Geométrico
R 0,59 0,84 2.32 0,90 0,48 0,87
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M 1,00 1,00 1,00 1,00 1,00 1,00
Z 1.82 1,00 1.13 0,54 1,00 1.02
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Usando a média geométrica, R é o mais lento, não importa qual máquina é usada para norm
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Índice de referência 1 2 Média Aritmética Média Geométrico
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Processador X 0,5 2.0 1,25 1
Y 1 1 1 1
Z 0,25 4.0 2.125 1
Máquina Y é duas vezes mais rápido como máquina X para referência 1, mas a metade d para referência 2. Da mesma máquina Z é metade da velocidade X para referência 1, ma mais rápido para referência 2. Intuitivamente, estas três máquinas têm equivalência de des entanto, se normalizar a X e calcular a média aritmética da velocidade métrica, descobrirã são 25% mais rápido do que X. Agora, se normalizar a Y e calcular a média aritmética d métrica, descobriram que X é de 25% mais rápido do que Y e Z é mais de duas vezes mais r Claramente, a média aritmética não tem valor neste contexto.
b) Quando a média geométrica é utilizada, as três máquinas são mostrados para ter igual quando normalizado para X, e também o mesmo desempenho quando normalizado p resultados são muito mais em linha com a nossa intuição.
2.16 (a) Assumindo o mesmo mix de instrução significa que as instruções adicion tarefa deve ser alocado proporcionalmente entre os tipos de instrução. Assim temo tabela: Tipo de Instrução CPI Instrução Mix You're Reading a Preview Aritmética e lógica 1 60% Load /store com acerto de cachê Unlock full access 2 with a18% free trial. Branch 4 12% Referência da memória com falta deDownload cache 12 10% With Free Trial
CPI = 0,6 + (2 × 0,18) + (4 × 0,12) + (12 × 0,1) = 2,64. O CPI aumentou devido ao aume de acesso à memória) (b) MIPS = 400/2.64 = 152. Há uma queda correspondente na taxa de MIPS.
(c) O fator de aumento da velocidade é a razão entre os tempos execução. Sign up tode vote on this titleUtilizando a nós calculamos o tempo de execução conforme T = I c/ (MIPS × 106 ). Para o único processa Not useful Useful 6 6 (2 × 10 ) / (178 × 10 ) = 11 ms. Com 8 processadores, cada processador executa 1/8 dos instruções, além dos 25.000 instruções gerais.
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cima) Alguém pode argumentar no conflito de acesso à memória significa que, em c instruções de referência a memória não são paralelizáveis. Mas, com base nas informaçõe não está claro como quantificar esse efeito na equação de Amdahl) Se assumir que a fraç que é paralelizável é f = 1, então a lei de Amdahl reduz a SpeedUp = N = 8 para este ca aumento de velocidade real é de apenas cerca de 75% do aumento de velocidade teórica)
2.17 a) Speedup = (tempo de acesso na memória principal) / (tempo de acesso em cache) = b) O tempo médio de acesso pode ser calculada como T = H × T 1 + (1 - H) × T2 Usando a equação (2.8): =
çã çã ó
=
2
=
2 × + ( 1 − ) 2
= (1
c) T = H × T1 + (1 - H) × (T1 + T2) = T1 + (1 - H) × T2) Esta é a equação (4.2) no Capítulo 4. Agora,
=
çã çã ó
=
2
=
2 + (1 − )2
= (1 −
,
Neste caso, o denominador é maior, de modo que o aumento de velocidade é menor. You're Reading a Preview Unlock full access with a free trial.
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CAPÍTULO 3 Computador Função e Interconexões Respostas as Perguntas Sign up to vote on this title
3.1 Processadores de memória: Os dados podem ser transferidos a partir do processador para a m Not useful Useful transferidos partir da memória para o processador. Processador- E/S: Os dados podem ser para ou a periférico, transferindo entre o processador e um módulo de E/S. Processamento de Dados: O pro executar alguma operação aritmética ou lógica em dados. Controle: Uma instrução pode espe
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3.4
Memórias para o processador : O processador lê uma instrução ou uma unidade de dados Processador para a memória: o processador escreve uma unidade de dados na memória. I/Opara o processador : O processador lê dados de um dispositivo de I/O através de um mó Processador de I / O: O processador envia os dados para o dispositivo de E/S. I/O para ou a par
Para estes dois casos, um módulo de E/S é permitido trocar dados diretamente com a memória, sem processador, usando acesso direto à memória (DMA).
3.5 Com vários barramentos há menos dispositivos por barramentos. Isto (1) reduz a propagação a cada barramento pode ser mais curto, e (2) reduz os efeitos de estrangulamento.
3.6 Pinos do sistema: Incluir o relógio e o pino reset. Endereço e dados pinos: Incluir 32 li multiplexadas em tempo para endereços e dados. Pinos de controle de interface: Controlar transações e fornecer coordenação entre os iniciadores e alvos. Pinos de Arbitragem: Ao contrá linhas de sinal da PCI, estes não são linhas compartilhadas. Em vez disso, cada mestre PCI tem o se de linhas de arbitragem que o conecta diretamente ao barramento PCI arbitrário. Pinos de Relató Usado para reportar paridade e outros erros. Pinos de Interrupção: Estes são fornecidos para dis que deve gerar pedidos de serviço. Pinos de suporte de cache : Estes pinos são necessários memória PCI que pode ser armazenado em cache no processador ou outro dispositivo. Barramento de pinos de 64 bits : Incluir 32 linhas que são multiplexadas em tempo para endereços e dad combinados com as linhas de endereço / dados obrigatoriamente para formar um 64-bit endereços de dados. JTAG / Boundary Scan Pins : Estas linhas de sinal apoiar procedimentos de teste defini IEEE 1149.1. You're Reading a Preview
Perguntas e Respostas
Unlock full access with a free trial.
3.1 Memórias (conteúdo em hexadecimal): 300: 3005; 301: Download With5940; Free 302: Trial 7006 Passo 1: 3005 → IR; Passo 2: 3 → AC Passo 3: 5940 → IR; Passo 4: 3 + 2 = 5 → A C Passo 5: 7006 → IR; Passo 6: AC → Dispositivo 6
3.2 1 (a) O PC contém 300, o endereço da primeira instrução. Este valorSign é carregado quetitle o MAR. up to vote em on this (b) O valor de localização 300 (que é a instrução com o valor de 1940, em hexadecimal) Useful Not usefulé carregado p o PC é incrementado. Estes dois passos podem ser feitos em paralelo. (c) O valor do MBR é carregado no IR.
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(c) O valor antigo da AC e o valor de localização MBR são adicionados e o resultado é armazenado n
5 (a) O valor no PC (302) é carregado em que o MAR. (b) O valor de localização 302 (que é a instrução com o valor de 2941) é carregado no MB incrementado. (c) O valor do MBR é carregado no IR. 6 (a) A porção de endereço de IR (941) é carregada para o MAR. (b) O valor de AC é carregado para o MBR. (c) O valor do MBR é armazenado na localização 941.
3.3 a) 224 = 16 MBytes. b) (1) Se o barramento de endereços local é de 32 bits, o endereço completo pode ser transferid decodificado na memória. No entanto, porque o barramento de dados é de apenas 16 bits, ele exigirá do buscar uma instrução de 32 bits ou operando. (2) Os 16 bits do endereço colocado no barramento de endereços não podem acessar toda a mem um controle da interface de memória de forma mais complexa é necessária para travar a prim endereço e, em seguida, a segunda parte (porque o microprocessador irá terminar em duas etap endereço de 32 bits, pode-se supor a primeira metade irá decodificar para acessar uma "fila" enquanto que o segundo metade é enviada depois para o acesso de uma "coluna" de memória. P operação de endereços de dois passos, o microprocessador terá dois ciclos para buscar a instrução You're Reading a Preview operando. c) O contador de programa deve ser de pelo Unlock menosfull24access bits.with Tipicamente, um microprocessador de 32 a free trial. barramento de endereços externo de 32 bits e um contador de programa de 32 bits, a menos que os registradores de chips sejam utilizados que podem trabalhar com um contador de programa menor. Download With Free Trial de instrução é para conter toda a instrução, ele terá de ser 32-bits de comprimento, se ele irá con código operação (chamado de registro de código op) então ela terá que ser de 8 bits de comprimento.
3.4 Nos casos (a) e (b), o microprocessador será capaz de aceder a 2 16 = 64K bytes, a única diferen uma memória de 8 bits cada acesso irá transferir um byte, enquanto com uma memória de 16 bits um transferir um byte ou uma palavra de 16 bytes. Para o caso (c), são necessárias instruções de entra separadas, cuja execução gerará "sinais I/O" separados (diferentes dos sinais de "memória" ge Sign up to vote on this title execução de instruções do tipo de memória); no mínimo, um pino de saída adicional será necessário Useful 8Not useful este novo sinal) Para o caso (d), ele pode suportar 2 8 = 256 de entrada e dois = 256 portas de byt mesmo número de portas de 16 bits de entrada e de saída, em qualquer caso, a distinção entre u
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os dados chegam, ele é armazenado em INPR e FGI é definido como 1. A CPU verifica periodicam FGI = 1, a CPU transfere os conteúdos da INPR à AC e define FGI a 0. Quando a CPU tem dados para enviar para o teletipo, ele verifica FGO. Se FGO = 0, o CPU dev FGO = 1, a CPU transfere os conteúdos da AC para OUTR e define FGO em 0. O teletipo define FG palavra ser impressa) b) O processo descrito em (a), é muito dispendioso. A CPU, que é muito mais rápida do que o verificar repetidamente FGI e FGO. Se forem utilizadas as interrupções, o teletipo pode emitir um para a CPU sempre que ele está pronto para aceitar ou enviar dados. O registro IEN pode ser defin (sob controle programador)
3.7 a) Durante um único ciclo de barramento, o microprocessador de 8 bits transfere um byte en Transferências de microprocessadores de 16 bits é de dois bytes. O microprocessador de 16 bits tem taxa de transferência de dados. b) Suponha-se que fazer 100 transferências de operandos e instruções, dos quais 50 são um byte de e 50 são dois bytes. O microprocessador de 8 bits tira 50 + (2 x 50) = 150 ciclos de barram transferência) O microprocessador de 16 bits requer 50 + 50 = 100 ciclos de ônibus. Assim, transferência de dados diferem por um fator de 1,5.
3.8 O ponto central do relógio é para definir os horários dos eventos no barramento, por isso, desejam para uma operação de barramento arbitraria, a ser feita a cada ciclo de clock) Isto exige que o sinal se propague ao longo da cadeia (Figura 3.26) em um período de relógio. Assim, o número máximo determinado dividindo-se a quantidade de tempo que leva um mestre de barramento para pass prioridade barramento pelo período do relógio. 3.9 O dispositivo de menor prioridade é atribuída prioridade 16. Este dispositivo deve adiar a todos Reading a Preview entanto, pode transmitir em qualquer slot nãoYou're reservados pelos outros dispositivos SBI) Unlock full access with a free trial.
3.10 No início de qualquer ranhura, se nenhuma das linhas de TR é afirmado, apenas a prior dispositivo pode transmitir. Isto lhe dá o tempo de espera médio mais baixo na maioria das c Download With Free Trial Somente quando há grande demanda no barramento, o que significa que a maior parte do tempo, há um pedido pendente, será o dispositivo de prioridade 16 que não terá o tempo de espera médio menor
3.11 a)Com uma freqüência de clock de 10 MHz, o período de clock é de 10 -9 s = 100ns. O comprimen leitura de memória é de 300ns. b)O sinal de leitura começa a cair em 75ns a partir do início do terceiro ciclo de relógio (meados do Sign up to vote on this title de T3). Assim, a memória deve colocar os dados em no barramento no mais tardar até 55ns desde o in
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3.12 a)O período de clock é de 125ns. Portanto, dois ciclos de relógio devem ser inseridos.
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espera, para um aumento de 33%.
3.15 a)O período de clock é de 125ns. Um ciclo ler ônibus leva 500ns = 0,5us. Se os ciclos de barramen após o outro, podemos atingir uma taxa de transferência de dados de 2MB / s. b)O estado de espera se estende o ciclo de leitura de ônibus por 125ns, para uma duração total de 0. de transferência de dados correspondente é 1/0.625 = 1.6MB / s.
3.16 Um ciclo de barramento leva 0,25us, portanto, um ciclo de memória tem 1us. Se ambos os o even-alinhadas, leva 2us para buscar os dois operandos. Se um é ímpar alinhado, o tempo necessário ambos estão estranho alinhado, o tempo necessário é de 4us.
3.17 Considere um mix de 100 instruções e operandos. Em média, eles consistem de 20 de 32 bits i de 16 bits e 40 bytes. O número de ciclos necessários para o barramento do microprocessador de 1 20) + 40 + 40 = 120. Para o microprocessador de 32 bits, o número necessário é de 100. Isso eq melhoria de 20/120 ou cerca de 17%.
3.18 O processador precisa de mais nove ciclos de clock para completar a instrução. Assim, a Reconheça começará depois de 900ns. 3.19
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CAPÍTULO 4 CACHE MEMÓRIA
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referências de memória tendem a se agrupar, os dados na memória de nível superior não precisa de vezes para satisfazer os pedidos de acesso à memória) 4.4 Em um sistema de cache, mapeamento direto mapeia cada bloco de memória principal em apena possível linha de cache) Mapeamento associativo permite que cada bloco de memória princ carregado em qualquer linha de cache) No set-associativa mapeamento, o cache é dividido em conjuntos de linhas de cache, cada bloco de memória principal pode ser mapeado em qualquer conjunto particular. 4,5 Um campo identifica uma única palavra ou byte dentro de um bloco de memória principal) O outros dois campos especificam um dos blocos de memória principal) Esses dois campos são um cam que identifica uma das linhas do cache, e um campo de tag, que identifica um dos blocos que pod linha) 4.6 Um campo de tag identifica um bloco de memória principal) Um campo de palavra identifica um única palavra ou byte dentro de um bloco de memória principal) 4.7 Um campo identifica uma única palavra ou byte dentro de um bloco de memória principal) O outros dois campos especificam um dos blocos de memória principal) Esses dois campos são u conjunto, que identifica um dos conjuntos de cache, e um campo de tag, que identifica um dos bloco caber em que set. 4.8 Localidade espacial se refere à tendência de execução de envolver um número de memória locais que estão agrupados. Localidade temporal refere-se à tendência de um processador para aces memória que tenham sido usados recentemente) -19 -
4.9 localidade espacial é geralmente explorada usando blocos de cache maiores e por incorporando mecanismos de pré-busca (ir buscar itens de uso antecipado) na lógica de controle de cache) Localidade temporal é explorada, mantendo instrução usado recenteme You're Reading Preview de dados na memória cache e explorando uma hierarquia deacache)
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4.1 O cache é dividida em 16 conjuntos de 4 linhas cada) Portanto, quatro bits são necessários para identificar o número de série) A memória principal consiste em 4K = 2 12 blocos. Portanto, os com tag conjunto mais deve ser de 12 bits e, portanto, o comprimento tag é de 8 bits. Cada bloco contém 1 Por conseguinte, sete bits são necessários para especificar a palavra)
TAGSETWORD Endereço de memória principal =847 Sign up to vote on this title 4.2 Há um total de 8 kbytes/16 bytes = 512 linhas no cache) Assim cache Not useful oUseful consiste em 256 conjuntos de duas linhas cada) Portanto 8 bits são necessários para identificar o conj número. Para a memória principal de 64 Mbyte, é necessário um endereço de 26 bits. A memóri
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c) Comprimento Endereço: 24, o número de unidades endereçáveis: 2 24, Tamanho do bloco: 4; núm blocos na memória principal: 222, O número de linhas em conjunto: 2, número de sets: 2 13; número de linhas no cache: 2 14, Tamanho da tag: 9. 4,5Tamanho do bloco quadro = 16 bytes = 4 doublewords 16 KBytes Número de imagens de blocos em cache = 16 Bytes 1024 Número de conjuntos = Número de imagens de blocos Associatividade
-20 1024
256 conjuntos
4
20 bits84 EtiquetaConjuntoCompensar
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COMP3 Comp4
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4.6 12 bits10 bits
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4.7 Um endereço de 32 bits consiste em um campo de 21 bits tag, um campo de conjunto de 7
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4.9a)Os bits são definidos de acordo com as seguintes regras com cada acesso ao conjunto: 1.Se o acesso é L0 ou L1,B0 ← 1. 2.Se o acesso é L0,B1 ← 1. 3.Se o acesso é L1,B1 ← 0. 4.Se o acesso é L2 ou L3,B0 ← 0. 5.Se o acesso é L2,B2 ← 1. 6.Se o acesso é L3,B2 ← 0. O algoritmo de substituição funciona da seguinte forma (Figura 4.15): Quando uma linha tem de ser substituído, o cache irá primeiro determinar se o uso mais recente foi de L0 e L1 ou L2 e L3. Em seg irá determinar qual o par de blocos foi menos utilizado recentemente e marcá-lo para a substituição. Quando o cache é inicializa todos os 128 conjuntos de três bits LRU estão definidas para zero. b) A 80486 divide as quatro linhas de um conjunto em dois pares (L0, L1 e L2, L3). Bocado B0 é usado para selecionar o par que tem sido usado menos recentemente) Dentro de cada par, um bit é usado para determinar qual membro do par foi usado menos recentemente) No entanto, a seleção final apenas aproxima LRU. Considere o caso em que o fim da utilização era: L0, L2, L3, L1. A par usado menos recentemente é (L2, L3) eo membro usado menos recentemente de que o par é L2, que é selecionado para substituição. N linha usada menos recentemente de tudo é L0. Dependendo do histórico de acessos, o algoritm escolher a entrada usada menos recentemente ou a entrada segundo usado menos recentemente) c) A maneira mais simples de implementar verdadeiras LRU para um conjunto de quatro linhas é associar um contador de dois bits com cada linha) Quando um acesso ocorre, o contador para esse bloco é definido como 0, todos os contadores com valores mais baixos do que o valor or You'reuma Reading Preview bloco acessados são incrementados por 1. Quando falta aocorre eo conjunto é não completa, um trazido, o sI contador é definido como 0 e Unlock todos full os access outros contadores são incrementados por 1. Q with a free trial. uma falta eo jogo está cheio, o bloco com o valor do contador 3 passa; sI contador é definido como outros contadores são With Free Trial incrementado por 1. Esta abordagem necessitaDownload de um total de 8 bits. Em geral, para um conjunto de blocos de N, a abordagem acima requer pedaços 2N. A regime mais eficaz pode ser concebido, que requer apenas N (N-1) / 2 bits. O esquema funciona co Considere uma matriz R com N linhas e N colunas, e tomar a parte triangular superior direito da matr a diagonal) Para N = 4, temos o seguinte esquema: R (1,2)R (1,3)R (1,4) R (2,3)R (2,4) R (3,4)
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