2. visión de conjunto El ATmega164P/324P/644P es un CMOS de baja potencia del microcontrolador de 8 bits basado en la arquitectura RISC AVR mejorada. Mediante la ejecución de instrucciones poderosas en un solo ciclo de reloj, el ATmega164P/324P/644P logra rendimientos se acercan a 1 MIPS por MHz que permite al diseñador del sistema para optimizar el consumo de energía en comparación con la velocidad de procesamiento. 2.1 Diagrama de bloques Figura 2-1. Diagrama de bloques El núcleo AVR combina un rico conjunto de instrucciones con 32 registros de trabajo de propósito general. Todos los 32 registros están conectados directamente a la unidad lógica aritmética (ALU), lo que permite dos registros independientes para acceder en una sola instrucción ejecutada en un ciclo de reloj. La arquitectura resultante es más código eficiente mientras que alcanza rendimientos de hasta diez veces más rápido que los microcontroladores CISC convencionales. El ATmega164P/324P/644P ofrece las siguientes características: 16K/32K/64K bytes del En-Sistema de flash programable con capacidad de lectura-While-Write, 512B/1K/2K bytes EEPROM, 1K/2K/4K bytes de SRAM, 32 de propósito general E / S líneas, registros de trabajo 32 de propósito general, contador de tiempo real (RTC), tres temporizadores / contadores flexibles con comparar los modos y PWM, 2 USART, a 2 hilos de interfaz Serial orientado byte, una de 8 canales, ADC de 10 bits con la etapa de entrada diferencial opcional con ganancia programable, temporizador de vigilancia programable con el oscilador interno, un puerto serie SPI, IEEE std. 1149.1 interfaz prueba JTAG compatibles, también se utiliza para acceder al sistema de depuración on-chip y la programación y seis de software seleccionables los modos de ahorro de energía. La pantalla de inicio se detiene la CPU al tiempo que permite la SRAM, temporizadores / contadores, un puerto SPI, y el sistema de interrupción para continuar funcionando. El modo Power-down guarda el contenido del registro, pero congela el oscilador, desactivando todas las demás funciones de chips hasta la siguiente interrupción o reinicio de hardware. En el modo de ahorro de energía, el temporizador asíncrono continúa funcionando, lo que permite al usuario mantener una base de temporizador mientras que el resto del dispositivo está durmiendo. El modo de reducción de ruido ADC detiene la CPU y todos los módulos de E / S, excepto temporizador asíncrono y ADC, para minimizar el ruido de conmutación durante conversiones ADC. En el modo de espera, el cristal / resonador oscilador está funcionando mientras que el resto del dispositivo está durmiendo. Esto permite muy rápida puesta en marcha combinada con bajo consumo de energía. En modo de espera extendido, tanto el oscilador principal y el temporizador asíncrono siguen funcionando. El dispositivo se ha fabricado con tecnología de memoria no volátil de alta densidad de Atmel. El Onchip destello de la ISP permite que la memoria de programa para ser reprogramado en-sistema a través de una interfaz en serie SPI, por un programador de memoria no volátil convencional, o por un programa de arranque en el chip que se ejecuta en el núcleo AVR. El programa de arranque puede usar cualquier interfaz para descargar el programa de aplicación en la memoria flash de la aplicación. Software en la sección Flash de arranque continuará funcionando mientras se actualiza la sección de aplicaciones Flash, que proporciona una verdadera operación Read-While-Write. Mediante la combinación de una CPU RISC de 8 bits con el En-Sistema de Auto-flash programable en un chip monolítico, Atmel ATmega164P/324P/644P es un potente microcontrolador que proporciona una solución eficaz altamente flexible y rentable para muchas aplicaciones de control embebido. El ATmega164P/324P/644P AVR es compatible con una gama completa de herramientas de desarrollo de programas y sistemas que incluyen: los compiladores de C, ensambladores macro, depurador de programas / simuladores, emuladores en circuito, y los kits de evaluación. 2.2 Comparación entre ATMEGA164P, ATMEGA324P y ATMEGA644P Tabla 2-1. Diferencias entre ATMEGA164P y ATMEGA644P 2.3 Descripciones Pin 2.3.1 VCC Tensión de alimentación digital . 2.3.2 GND Ground . 2.3.3 Puerto A ( PA7 : PA0 ) Puerto A sirve como entradas analógicas al convertidor de analógico a digital. Puerto A también sirve como un puerto bidireccional de E / S de 8 bits con resistencias pull-up internas (seleccionado para cada bit ) . Los buffers de salida del puerto A tienen características motrices simétricas con dos lavamanos y alta capacidad de la fuente. Como entradas , los pines del puerto A que se extraen externamente baja se abastecerán actual si se activan las resistencias pull-up . Los pines del puerto A son tri - declaró cuando una condición de reset se activa , aunque el reloj no se está ejecutando . Puerto A también sirve a las funciones de las diversas características especiales de la ATmega164P/324P/644P que figuran en la página 80 . 2.3.4 B Puerto ( PB7 : PB0 )
Puerto B es un bi -direccional de puerto de E / S de 8 bits con resistencias pull-up internas (seleccionado para cada bit ) . Los buffers de salida de puerto B tienen características simétricas de unidad tanto con alta capacidad de sumidero y fuente . Como entradas , pines del puerto B que se extraen externamente baja se abastecerán actual si se activan las resistencias pull-up . Los pines del puerto B son tri declaró cuando una condición de reset se activa , aunque el reloj no se está ejecutando . Puerto B también sirve a las funciones de las diversas características especiales de la ATmega164P/324P/644P que se enumeran en la página 82. 2.3.5 Puerto C ( PC7 : PC0 ) El puerto C es un bi -direccional de puertos de E / S de 8 bits con resistencias pull-up internas (seleccionado para cada bit ) . Los buffers de salida de puerto C tienen características motrices simétricas con dos lavamanos y alta capacidad de la fuente. Como entradas , pines del puerto C que se extraen externamente baja se abastecerán actual si se activan las resistencias pull-up . Los pines del puerto C son tri - declaró cuando una condición de reset se activa , aunque el reloj no se está ejecutando . Puerto C también sirve para las funciones de la interfaz JTAG, junto con las características especiales de la ATmega164P/324P/644P que figuran en la página 85 . 2.3.6 Port D ( PD7 : PD0 ) Port D es un bi -direccional de puerto de E / S de 8 bits con resistencias pull-up internas (seleccionado para cada bit ) . Los buffers de salida de puerto D tienen características motrices simétricas con dos lavamanos y alta capacidad de la fuente. Como entradas , pines del puerto D que se extraen externamente baja se abastecerán actual si se activan las resistencias pull-up . Los pines del puerto D son tri declaró cuando una condición de reset se activa , aunque el reloj no se está ejecutando . Port D también sirve a las funciones de las diversas características especiales de la ATmega164P/324P/644P que figuran en la página 87 . 2.3.7 REAJUSTE Entrada de reset. Un nivel bajo en este pin durante más tiempo que la duración mínima de impulso genera un reset, aunque el reloj no se está ejecutando. La duración mínima del impulso se da en "Sistema y Restablecer Características" en la página 331. Pulsos más cortos no están garantizados para generar un reset. 2.3.8 XTAL1 De entrada al amplificador del oscilador inversora y la entrada al circuito de funcionamiento del reloj interno. 2.3.9 XTAL2 La salida del amplificador oscilador inversor. 2.3.10 AVCC AVCC es el pin de la tensión de alimentación para el puerto A y el convertidor de analógico a digital. Debe ser conectado externamente a VCC, incluso si no se utiliza el ADC. Si se utiliza el ADC, debe estar conectado a VCC a través de un filtro de paso bajo. 2.3.11 AREF Este es el pin de referencia analógica para el convertidor de analógico a digital. 4. AVR CPU Core 4.1 Resumen En esta sección se analiza la arquitectura de núcleo AVR en general. La función principal del núcleo de la CPU es para asegurar la ejecución del programa correcto. Por consiguiente, la CPU debe ser capaz de acceder a memorias, realizar cálculos, controlar periféricos, y manejar las interrupciones. Figura 4-1. Diagrama de bloques de la arquitectura AVR Con el fin de maximizar el rendimiento y el paralelismo, el AVR usa una arquitectura de Harvard - con los recuerdos y los autobuses separados para programas y datos. Las instrucciones en la memoria de programas se ejecutan con una canalización de un solo nivel. Mientras se está ejecutando una instrucción, la instrucción siguiente es pre-descargue de la memoria del programa. Este concepto permite que las instrucciones a ejecutar en cada ciclo de reloj. La memoria de programa es del En-Sistema de memoria flash reprogramable. El acceso rápido registro del archivo contiene 32 registros de trabajo × propósito general de 8 bits con un solo tiempo de acceso a ciclo de reloj. Esto permite que un solo ciclo de unidad lógica aritmética (ALU) operación. En una operación típica ALU, dos operandos son emitidas desde el registro del archivo, se ejecuta la operación, y el resultado se almacena en el Registro de archivos - en un solo ciclo de reloj. Seis de los 32 registros pueden ser utilizados como triples registro de dirección indirecta de 16 bits para espacio de direccionamiento de datos - permitiendo a los cálculos de direcciones eficientes. Uno de los estos indicadores de dirección también se puede utilizar como un indicador de la dirección para buscar las tablas en la memoria de destello del programa. Estos registros de funciones añadidas son la de 16 bits X-, Y-y Z-registro, que se describe más adelante en esta sección.
La ALU soporta operaciones aritméticas y lógicas entre registros o entre una constante y un registro. Operaciones simples de registro también se pueden ejecutar en la ALU. Después de una operación aritmética, el registro de estado se actualiza para reflejar la información sobre el resultado de la operación. El flujo del programa es proporcionado por saltos y llamadas instrucciones condicionales e incondicionales, capaces de abordar directamente todo el espacio de direcciones. La mayoría de las instrucciones AVR tienen un único formato de palabra de 16 bits. Cada dirección de memoria de programa contiene una instrucción de 16 bits o 32 bits. Espacio de memoria de destello del programa se divide en dos secciones, la sección de programa de arranque y de la sección de programación de aplicaciones. Ambas secciones se han dedicado bits de bloqueo de escritura y de lectura / protección contra escritura. La instrucción SPM que escribe en la sección de memoria de aplicaciones de Flash debe residir en la sección de programa de arranque. Durante las interrupciones y llamadas a subrutinas, la dirección de retorno Contador de Programa (PC) se almacena en la pila. La pila se asigna de manera efectiva en la SRAM de datos generales, y en consecuencia el tamaño de pila sólo está limitado por el tamaño total de SRAM y el uso de la SRAM. Todos los programas del usuario deben inicializar el SP en el restablecimiento de rutina (antes de ejecutar subrutinas o interrupciones). El puntero de pila (SP) es de lectura / escritura accesible en el espacio de E / S. La SRAM de datos se puede acceder fácilmente a través de los cinco modos de dirección diferentes soportados en la arquitectura AVR. Los espacios de memoria en la arquitectura AVR son mapas de memoria lineales y regulares. Un módulo de interrupción flexible tiene sus registros de control en el espacio de E / S con un Global Interrupt Enable bit adicional en el registro de estado. Todas las interrupciones tienen una interrupción separada del vector en la tabla vector de interrupción. Las interrupciones tienen prioridad en función de su posición de vector de interrupción. Cuanto menor sea la dirección de vector de interrupción, mayor es la prioridad. El espacio de memoria de E / S contiene 64 direcciones para CPU funciones periféricas como Control de los Registros, SPI, y otras funciones de E / S. La memoria de E / S se puede acceder directamente, o como las ubicaciones espaciales de Datos tras los del Registro de archivos, 0x20 - 0x5F. Además, el ATmega164P/324P/644P ha extendido el espacio de E / S de 0x60 - 0xFF en la SRAM donde / LDS / LDD instrucciones se pueden utilizar sólo el ST / STS / STD y LD. 4.2 ALU - Unidad aritmética lógica El alto rendimiento del AVR ALU opera en conexión directa con todos los registros de trabajo 32 de propósito general. Dentro de un solo ciclo de reloj, se ejecutan las operaciones aritméticas entre registros de propósito general o entre un registro y una inmediata. Las operaciones de ALU se dividen en tres categorías principales - aritméticos, lógicos y bit-funciones. Algunas implementaciones de la arquitectura también proporcionan un multiplicador poderoso apoyo tanto firmado / multiplicación sin signo y formato fraccionario. Vea la sección "conjunto de instrucciones" para una descripción detallada. 4.3 Registro de estado El Registro de estado contiene información sobre el resultado de la operación aritmética ejecutada más recientemente. Esta información puede ser usada para alterar el flujo del programa con el fin de realizar operaciones condicionales. Tenga en cuenta que el registro de estado se actualiza después de todas las operaciones de la ALU, como se especifica en el conjunto de instrucciones de referencia. Esto, en muchos casos eliminar la necesidad de utilizar las comparativas instrucciones dedicadas, lo que resulta en más rápido y código más compacto. El Registro de estado no se guarda automáticamente al introducir una rutina de interrupción y restaurado al regresar de una interrupción. Esta debe ser manejado por el software. 4.3.1 SREG - Registro de estado El Registro de Estado AVR - SREG - se define como: • Bit 7 - I: Global Interrupt Enable La interrupción Global Enable bit debe establecerse para las interrupciones estén habilitadas. El individuo de habilitación de interrupción de control se lleva a cabo a continuación, en los registros de control separados. Si la interrupción Global Enable Register se borra, ninguna de las interrupciones están habilitadas independiente de la interrupción individuales permiten ajustes. El bit I se borra por hardware después se ha producido una interrupción, y se establece por la instrucción RETI a habilitar las interrupciones subsiguientes. El bit I también se puede ajustar y se aclaró por la aplicación de las instrucciones SEI y CLI, como se describe en la referencia del conjunto de instrucciones. • Bit 6 - T: Bit de almacenamiento de copia Las instrucciones de copia de bits BLD (carga de bits) y BST (tienda Bit) utilizan el T-bits como fuente o destino para el bit operado. Un poco de un registro en el Registro del archivo se puede copiar en T por la instrucción BST, y un poco en T se puede copiar en un bit en un registro en el Registro de archivos por la instrucción BLD.
• Bit 5 - H: Media indicador de acarreo The Half Carry Flag H indica a Half Carry en algunas operaciones aritméticas. La mitad Carry Es útil en aritmética BCD. Consulte la sección "Descripción del conjunto de instrucciones" para obtener información detallada. • Bit 4 - S: Señal Bit, S = N V El S-bit es siempre un exclusivo o entre el negativo de la bandera y del Complemento N Overflow Flag V. del Dos Consulte la sección "Descripción del conjunto de instrucciones" para obtener información detallada. • Bit 3 - V: Complemento Overflow Flag V de complemento de dos de desbordamiento de la bandera del dos soportes de dos aritmética de complemento. Consulte la sección "Descripción del conjunto de instrucciones" para obtener información detallada. • Bit 2 - N: Negativo Flag La negativa de la bandera N indica un resultado negativo en una operación aritmética o lógica. Consulte la sección "Descripción del conjunto de instrucciones" para obtener información detallada. • Bit 1 - Z: Flag Zero El cero de la bandera de Z indica un resultado cero en una operación aritmética o lógica. Consulte la sección "Descripción del conjunto de instrucciones" para obtener información detallada. • Bit 0 - C: indicador de acarreo El indicador de acarreo C indica un acarreo en una operación aritmética o lógica. Consulte la sección "Descripción del conjunto de instrucciones" para obtener información detallada. 4.4 Propósito Registro General Archivo El Registro del archivo está optimizado para el conjunto de instrucciones RISC AVR mejorada. Con el fin de lograr el rendimiento y la flexibilidad requerida, las siguientes esquemas de entrada / salida están soportados por el Registro del archivo: • Un operando de salida de 8 bits y una entrada de número 8-bit • Dos operandos de salida de 8 bits y una entrada número 8-bit • Dos operandos de salida de 8 bits y una entrada número 16 bits • Un operando de salida de 16 bits y una entrada de resultado de 16 bits La figura 4-2 muestra la estructura de los 32 registros de propósito general de trabajo en la CPU. Figura 4-2. Propósito AVR CPU general registros de trabajo La mayor parte de las instrucciones de uso en el Registro de archivos tienen acceso directo a todos los registros, y la mayoría de ellos son las instrucciones de ciclo único. Como se muestra en la Figura 4-2, cada registro también se le asigna una dirección de memoria de datos, la cartografía directamente en los primeros 32 lugares del espacio de datos de usuario. Aunque no está implementado físicamente como lugares de SRAM, esta organización de la memoria proporciona una gran flexibilidad en el acceso de los registros, ya que el X-, Y-y Z-registros de puntero pueden configurarse para indexar cualquier registro en el archivo. 4.4.1 El registro X, Y-registro y registro Z Los registros R26 .. R31 tienen algunas funciones añadidas a su uso para fines generales. Estos registros son punteros de direcciones de 16 bits para el direccionamiento indirecto del espacio de datos. Los tres dirección indirecta registra X, Y, y Z se definen como se describe en la Figura 4-3. Figura 4-3. Los-, X e Y, y Z-registros En los diferentes modos de direccionamiento estos registros de direcciones tienen funciones como el desplazamiento fijo, incremento automático, y decremento automático (consulte la referencia del conjunto de instrucciones para más detalles). 4.5 Stack Pointer La pila se utiliza principalmente para el almacenamiento de datos temporales, para almacenar las variables locales y para el almacenamiento de direcciones de retorno después de interrupciones y llamadas a subrutinas. Tenga en cuenta que la pila se implementa como creciente de mayor a ubicaciones de memoria más bajos. El Registro Stack Pointer siempre apunta a la parte superior de la pila. Los puntos de Stack Pointer a la zona Pila SRAM de datos donde se encuentra la subrutina de interrupción y Pilas. Un comando PUSH pila disminuirá el puntero de pila.
La Pila en la SRAM de datos debe ser definido por el programa antes de que se ejecuten todas las llamadas a subrutinas o interrupciones están habilitadas. Inicial Valor Stack Pointer es igual a la última dirección de la SRAM interna y el puntero de pila se debe establecer en el punto más arriba inicio de la SRAM, vea la Figura 5-2 en la página 20. Consulte la Tabla 4-1 para obtener más información Stack Pointer. Tabla 4-1. Instrucciones Stack Pointer Instrucción PUSH CALL ICALL RCALL POP RET RETI
Stack Pointer decrementa en 1 Disminuye en 2
Descripción Los datos se inserta en la pila Dirección de retorno se inserta en la pila con una llamada de subrutina o interrumpir
incrementa en 1 incrementa en 2
Los datos se extrae de la pila Dirección de retorno se extrae de la pila con el retorno de la subrutina o el retorno de interrupción
El AVR Stack Pointer se implementa como dos registros de 8 bits en el espacio de E / S. El número de bits utilizados efectivamente depende de la implementación, consulte la Tabla 4-2 en la página 14. Tenga en cuenta que el espacio de datos en algunas implementaciones de la arquitectura AVR es tan pequeña que sólo se necesita SPL. En este caso, el Registro SPH no estará presente. 4.5.1 SPH y SPL - Stack Pointer Alta y Baja Pila puntero Note: 1. Initial values respectively for the ATmega164P/324P/644P. 4.5.2 RAMPZ - Extended Registrarse Z-puntos para ELPM / SPM Para obtener instrucciones ELPM / SPM, el Z-puntero es una concatenación de RAMPZ, ZH y ZL, como se muestra en la Figura 4-4. Tenga en cuenta que LPM no se ve afectada por el ajuste RAMPZ. Figura 4-4. El Z-puntero utilizado por ELPM y SPM. El número real de bits depende de la implementación. Los bits no utilizados en una aplicación siempre se leerán como cero. Para la compatibilidad con futuros dispositivos, asegúrese de escribir estos bits a cero. 4.6 Instrucción de ejecución de temporización En esta sección se describen los conceptos generales de acceso de tiempo de ejecución de instrucciones. La CPU AVR es impulsado por el clkCPU reloj de la CPU, directamente generada a partir de la fuente de reloj seleccionada para el chip. No se utiliza ninguna división interna del reloj. Figura 4-5 en la página 15 muestra la instrucción paralela obtiene y ejecuciones de instrucción habilitada por la arquitectura de Harvard y el concepto de acceso rápido Registro de archivos. Este es el concepto básico de la canalización para obtener hasta 1 MIPS por MHz con los correspondientes resultados únicos para las funciones por el costo, las funciones por los relojes, y las funciones de cada grupo motor. Figura 4-5. La Instrucción paralela Obtiene y ejecuciones de instrucciones Figura 4-6 muestra el concepto de tiempo interno para el registro del archivo. En un solo ciclo de reloj se ejecuta una operación ALU utilizando dos operandos de registro, y el resultado se almacena en el registro de destino. Figura 4-6. Single Cycle ALU Operación 4.7 Reset y manejo de interrupciones El AVR proporciona varias fuentes de interrupción diferentes. Estas interrupciones y el restablecimiento separada Vector cada uno tiene un vector programa separado en el espacio de memoria de programa. Todas las interrupciones se asignan individuo bits de habilitación que debe ser uno lógico escritas junto con la interrupción Global Enable bit en el registro de estado para permitir la interrupción. Dependiendo del valor del contador de programa, las interrupciones pueden desactivarse automáticamente cuando la cerradura de arranque Bits BLB02 o BLB12 se programan. Esta característica mejora la seguridad del software. Vea la sección "Programación de la memoria" en la página 293 para obtener más información Las direcciones más bajas del espacio de memoria del programa son por defecto definido como el restablecimiento y vectores de interrupción . La lista completa de vectores se muestra en " Interrupciones " en la página 61 . La lista también determina los niveles de prioridad de las diferentes interrupciones. Cuanto menor sea la dirección de la mayor es el nivel de prioridad . REINICIAR tiene la más alta prioridad , y el próximo es INT0 - la interrupción externa Solicitar 0 . La interrupción de vectores se puede mover hasta el inicio de
la sección Flash de arranque activando el bit IVSEL en el Registro de Control de MCU ( MCUCR ) . Consulte la sección " Interrupciones " en la página 61 para más información. El restablecimiento del vector también se puede mover hasta el inicio de la sección de flash de inicio programando el BOOTRST fusible , consulte " Programación de la memoria" en la página 293 . Cuando se produce una interrupción, la interrupción Global Enable bit I se borra y todas las interrupciones están deshabilitadas. El software de usuario puede escribir uno lógico a la I- bits para habilitar las interrupciones anidadas. Todas las interrupciones habilitadas entonces pueden interrumpir la rutina de interrupción actual. El bit I se establece automáticamente cuando un Retorno de la instrucción de interrupción - RETI - se ejecuta Hay básicamente dos tipos de interrupciones . El primer tipo es provocado por un evento que pone la bandera de interrupción . Por estas interrupciones, el contador de programa se guía vectorial a la actual vector de interrupción con el fin de ejecutar la rutina de manejo de interrupciones , y el hardware borra la bandera de interrupción correspondiente . Banderas de interrupción también se pueden borrar escribiendo un uno lógico en la posición ( s ) bit de bandera que se solucione. Si una condición de interrupción se produce mientras la correspondiente habilitación de interrupción bit se borra , la bandera de interrupción se establecerá y se acordó hasta que la interrupción está habilitada, o la bandera es borrado por software. Del mismo modo, si se producen una o más condiciones de interrupción mientras que la interrupción Global Enable bit se borra, la bandera de interrupción correspondiente ( s ) se establecerá y se acordó hasta que la interrupción Global Enable bit está activado, y después será ejecutado por orden de prioridad. El segundo tipo de interrupciones activará siempre que la condición de interrupción está presente . Estas interrupciones no necesariamente tienen las banderas de interrupción . Si la condición de alarma desaparece antes de que se activa la alarma , no se ha activado la alarma . Cuando el AVR sale de una interrupción, siempre regresará al programa principal y ejecutar una instrucción más antes de que se sirve cualquier interrupción pendiente. Tenga en cuenta que el registro de estado no se almacena de forma automática al entrar en una rutina de interrupción, ni restaura al volver de una rutina de interrupción. Esta debe ser manejado por el software. Cuando se utiliza la instrucción CLI para deshabilitar las interrupciones, las interrupciones se desactivarán inmediatamente. Sin interrupción se ejecutará después de la instrucción de la CLI, incluso si se produce simultáneamente con la instrucción de la CLI. El siguiente ejemplo muestra cómo esto puede ser usado para evitar interrupciones durante la secuencia de escritura de EEPROM temporizada… Código ensamblaje Ejemplo en r16, SREG; almacenar valor SREG cli; deshabilitar las interrupciones durante la secuencia temporizada sbi EECR, EEMPE; empezar EEPROM sbi EECR, EEPE cabo SREG, r16, restaurar el valor SREG (I-bit) C Code Example char cSREG; cSREG = SREG; / * Valor tienda SREG * / / * Deshabilitar las interrupciones durante la secuencia temporizada * / __disable_interrupt (); EECR | = (1 << EEMPE); / * EEPROM de comienzo de escritura * / EECR | = (1 << EEPE); SREG = cSREG; / * restaurar el valor SREG (I-bits) * / When using the SEI instruction to enable interrupts, the instruction following SEI will be executed before any pending interrupts, as shown in this example. Código ensamblaje Ejemplo sei; set Global Interrupt Enable dormir; colocará en reposo, a la espera de interrupción ; Nota: se colocará en reposo antes de cualquier trámite ; Interrupción (s) Código C Ejemplo __enable_interrupt (); / * Establecer Global Interrupt Enable * / __sleep (); / * introduce el sueño, a la espera de interrupción * / / * Nota: se colocará en reposo antes de cualquier interrupción pendiente (s) * / 4.7.1 Tiempo de respuesta de interrupción
La respuesta de la ejecución de interrupción por todo el AVR habilitado interrumpe es de cinco ciclos de reloj minimum.After cinco ciclos de reloj de la dirección de programa de vectores para la rutina actual manejo de interrupción se ejecuta. Durante dichos períodos ciclo de cinco horas, el contador de programa se inserta en la pila. El vector es normalmente un salto a la rutina de interrupción, y este salto tiene tres ciclos de reloj. Si se produce una interrupción durante la ejecución de una instrucción de ciclos múltiples, se completa esta instrucción antes de que se sirve la interrupción. Si se produce una interrupción cuando el MCU está en modo de suspensión, el tiempo de respuesta de ejecución alarmas se prolonga en cinco ciclos de reloj. Este aumento se suma a la hora de puesta en marcha desde el modo de suspensión seleccionado. Un retorno de una rutina de manejo de interrupciones toma cinco ciclos de reloj. Durante estos cinco ciclos de reloj, el contador de programa (tres bytes) se metió detrás de la pila, el puntero de pila se incrementa en tres, y el bit I en SREG está establecido. 5 . AVR recuerdos 5.1 Resumen Esta sección describe las diferentes memorias en el ATmega164P/324P/644P . La arquitectura AVR tiene dos espacios de memoria principal , la memoria de datos y el espacio de memoria del programa . Además, el ATmega164P/324P/644P cuenta con una memoria EEPROM para el almacenamiento de datos. Los tres espacios de memoria son lineales y regular. Memoria 5.2 Program Flash In-System reprogramable El ATmega164P/324P/644P contiene 16K/32K/64K bytes en el chip del En-Sistema reprogramable flash de memoria para almacenamiento de programas . Dado que todas las instrucciones AVR son de 16 bits o 32 bits de ancho , el flash se organiza de la 32/64 x 16 . Para la seguridad del software , el espacio de memoria de programa flash se divide en dos secciones, la sección de programa de arranque y de la sección de programación de aplicaciones . La memoria flash tiene una autonomía de al menos 10.000 ciclos de escritura / borrado . El contador de programa ATmega164P/324P/644P (PC ) es de 15/16 bits de ancho , respondiendo así a las 32/64K posiciones de memoria de programa. El funcionamiento de la sección de programa de arranque y los bits de bloqueo de arranque asociados para la protección del software se describen en detalle en la "Programación de la memoria" en la página 293 . "Programación de la memoria" en la página 293 contiene una descripción detallada sobre la descarga de datos en serie Flash con los pines SPI o la interfaz JTAG. Tablas de constantes pueden ser asignados dentro de todo el espacio de direcciones de memoria de programa (ver la LPM - memoria del programa de carga de descripción de instrucción . Cronogramas para la extracción de instrucción y ejecución se presentan en "El tiempo de ejecución de instrucciones " en la página 14 . Figura 5-1. Memoria del programa de mapas 5.3 SRAM memoria de datos La figura 5-2 muestra cómo se organiza la memoria ATmega164P/324P/644P SRAM . El ATmega164P/324P/644P es un microcontrolador complejo con unidades más periféricos que se pueden apoyar en el 64 lugar reservado en el código de operación para las instrucciones IN y OUT. Para el espacio de E / S extendida desde $ 060 - $ FF en SRAM, sólo el ST / STS / STD y LD / LDS / LDD instrucciones pueden ser utilizados. Los primeros 4.352 posiciones de memoria de datos de dirección tanto en el Registro de archivos, la E / S de memoria ampliada de I / O de la memoria , y la memoria SRAM de datos interna . Las primeras 32 posiciones de dirección en el archivo Registro, el próximo 64 de ubicación de la E / S de la memoria , a continuación, 160 ubicaciones de memoria de E / S extendida y los próximos 4.096 ubicaciones abordan la SRAM de datos interna . Los cinco modos diferentes de direccionamiento para la cubierta de la memoria de datos : directo, indirecto con desplazamiento, indirecto , indirecto con Pre -decremento , e indirecta con Post- incremento. En el archivo de registro , registros de R26 a R31 característica las indirectas que traten los registros de puntero. El direccionamiento directo llega a todo el espacio de datos . La indirecta con el modo de desplazamiento alcanza 63 ubicaciones de dirección de la dirección de base propuesta por el Y o Z- registro Al utilizar registrarse modos de direccionamiento indirecto con pre -decremento automático y post-incremento , los registros de direcciones X , Y y Z se decrementa o incrementa.
Los registros de trabajo 32 de propósito general, 64 E / S de registros, 160 I / O Extended registros ya los 1024/2048/4096 bytes de SRAM de datos interna en el ATmega164P/324P/644P son accesibles a través de todos estos modos de direccionamiento. El Registro de archivos se describe en "Uso General Registro de archivos" en la página 12. Figura 5-2. Memoria de datos de mapas para ATmega164P/324P/644P. 5.3.1 Memoria de datos Acceso tiempos En esta sección se describen los conceptos generales de acceso de tiempo de acceso a la memoria interna. El acceso a la SRAM interna de datos se realiza en dos ciclos clkCPU como se describe en la Figura 5-3. Figura 5-3. Ciclos en chip de SRAM de datos de acceso 5.4 EEPROM Memoria de datos El ATmega164P/324P/644P contiene 512B/1K/2K bytes de memoria EEPROM de datos. Se organiza como un espacio de datos por separado , en el cual bytes individuales pueden ser leídos y escritos . La EEPROM tiene una autonomía de al menos 100.000 ciclos de escritura / borrado . El acceso entre la EEPROM y la CPU se describe a continuación , especificando los Registros EEPROM de la dirección, el registro de datos EEPROM , y el Registro de Control de EEPROM. Para una descripción detallada de la SPI, JTAG y datos en paralelo con la descarga a la EEPROM , consulte la página 308 , en la página 312 y la página 297 , respectivamente . 5.4.1 EEPROM de lectura / escritura de acceso Los registros de EEPROM de acceso son accesibles en el espacio de E / S . Consulte " Registro Descripción" en la página 23 para más detalles. El tiempo de acceso de escritura para el EEPROM se da en la Tabla 5-2 en la página 25 . Una función de auto- sincronización , sin embargo , permite que el software de usuario detectar cuando el siguiente byte se puede escribir . Si el código de usuario contiene instrucciones que escriben en la EEPROM , se deben tomar algunas precauciones. En las fuentes de alimentación altamente filtrados , VCC es probable que suba o baje lentamente sobre power-up/down . Esto hace que el dispositivo durante un cierto período de tiempo para funcionar a un voltaje menor que el especificado como mínimo para la frecuencia de reloj utilizada . Vea la sección " 5.4.2 " en la página 21 . para obtener más información sobre cómo evitar problemas en estas situaciones. Con el fin de evitar escrituras EEPROM no intencionales , un procedimiento de escritura específica debe ser seguido . Refiérase a la descripción del registro de control de EEPROM para más detalles sobre esto. Cuando se lee la memoria EEPROM , la CPU se detiene durante cuatro ciclos de reloj antes de que la siguiente instrucción es ejecutado . Cuando se escribe en la EEPROM , la CPU se detiene para dos ciclos de reloj antes de la siguiente instrucción se ejecuta . 5.4.2 Prevención de la Corrupción EEPROM Durante los períodos de baja VCC , los datos de la EEPROM pueden estar dañados debido a la tensión de alimentación es demasiado baja para la CPU y la memoria EEPROM para funcionar correctamente. Estas cuestiones son las mismas que para los sistemas de nivel de placa utilizando EEPROM, y las mismas soluciones de diseño deben ser aplicadas. Un corrupción de datos EEPROM puede ser causada por dos situaciones cuando el voltaje es demasiado bajo . En primer lugar, una secuencia de escritura regular a la EEPROM requiere una tensión mínima para funcionar correctamente . En segundo lugar , la propia CPU puede ejecutar instrucciones de forma incorrecta , si la tensión de alimentación es demasiado baja. Corrupción de datos EEPROM puede evitarse fácilmente siguiendo esta recomendación de diseño : Mantenga el botón RESET AVR activo (bajo) durante los períodos de tensión de alimentación insuficiente. Esto se puede hacer al permitir que el detector de Brown Salida interna ( DBO ) . Si el nivel de detección de la DBO interna no coincide con el nivel de detección necesario, restablecer un bajo VCC externa circuito de protección puede utilizarse . Si se produce un reset mientras que una operación de escritura está en curso , se completará la operación de escritura a condición de que la tensión de alimentación es suficiente 5.5 Memoria de E / S La definición de espacio de E / S del ATmega164P/324P/644P se muestra en " Resumen " en la página 479. Todo ATmega164P/324P/644P E / S y periféricos se colocan en el espacio de E / S . Todas las E / S de lugares pueden ser accedidos por el LD / LDS / LDD y las instrucciones ST / STS / STD , la transferencia de datos entre los registros de trabajo 32 de propósito general y el espacio de E / S . E / S Los registros dentro del rango de direcciones 0x00 - 0x1F son directamente poco accesible siguiendo las instrucciones de OSE y la ICC. En estos registros , el valor de los bits individuales se puede comprobar mediante el uso de las
instrucciones SBIS y SBIC . Consulte la sección de conjunto de instrucciones para más detalles. Cuando se utiliza la E / S específico comandos IN y OUT, las direcciones de E / S 0x00 - 0x3F debe ser utilizado . Al tratar de E / S se registra como espacio de datos utilizando instrucciones LD y ST , 0x20 hay que añadir a estas direcciones. El ATmega164P/324P/644P es un microcontrolador complejo con unidades más periféricos que se pueden apoyar en el 64 lugar reservado en el código de operación para las instrucciones IN y OUT. Para el espacio de E / S extendida desde 0x60 - 0xFF en la SRAM , / LDS / LDD instrucciones se pueden utilizar sólo el ST / STS / STD y LD . Para la compatibilidad con dispositivos futuros , los bits reservados se deben escribir a cero si se accede . Direcciones de memoria de E / S Reservados nunca deben ser escritos . Algunos de los indicadores de estado se borran escribiendo un uno lógico para ellos. Tenga en cuenta que , a diferencia de la mayoría de los otros RAV , las instrucciones de la ICC y del SBI sólo funcionarán en el bit especificado , y por lo tanto pueden ser utilizados en los registros que contienen tales indicadores de estado . Las instrucciones de la ICC y del OSI trabajan con registros 0x00 a 0x1F solamente . Los registros de control de E / S y los periféricos se explican en las secciones posteriores . El ATmega164P/324P/644P contiene tres de uso general de E / S de registro, consulte " Registro Descripción " en la página 23 . Estos registros se pueden utilizar para almacenar cualquier información , y que son particularmente útil para almacenar variables globales y los indicadores de estado . Propósito general de E / S Registros dentro del rango de direcciones 0x00 - 0x1F son directamente poco accesible utilizando el OSE , CBI , SBIS y Instrucciones SBIC. 5.6 Registro Descripción 5.6.1 EEARH y EEARL - El Registro EEPROM Dirección • Bits 15:12 - Res : Reservado Bits Estos bits están reservados bits en la ATmega164P/324P/644P y siempre lea como cero. • Bits 11:00 - EEAR8 : 0 : EEPROM Dirección Los registros de EEPROM de direcciones - EEARH y EEARL especifican la dirección de EEPROM en el 4K bytes de espacio EEPROM. Los bytes de datos EEPROM se dirigen linealmente entre 0 y 4096 . El valor inicial de EEAR no está definido. Un valor correcto debe ser escrito antes de que pueda acceder a la EEPROM. 5.6.2 EEDR - La EEPROM de datos Registro • Bits 07:00 - EEDR7 : 0 : EEPROM de datos Para la operación de escritura EEPROM , el Registro EEDR contiene los datos que se van a escribir en la EEPROM en la dirección indicada por el Registro EEAR . Para la operación de EEPROM de lectura, el EEDR contiene los datos leídos desde la EEPROM en la dirección indicada por EEAR . 5.6.3 EECR - El Registro de Control de EEPROM • Bits 07:06 - Res : Reservado Bits Estos bits están reservados bits en la ATmega164P/324P/644P y siempre lea como cero. • Bits 05:04 - EEPM1 y EEPM0 : EEPROM modo de programación Bits El ajuste de bit de modo EEPROM Programación define qué acción de programación que se activará al escribir EEPE . Es posible programar datos en una sola operación atómica ( borrar el viejo valor y programar el nuevo valor ) o para dividir el borrado y escritura en dos diferentes operaciones . Los tiempos de programación para los diferentes modos se muestran en la Tabla 5-1 en la página 24 Mientras EEPE se establece, se ignorará cualquier escritura a EEPMn. Durante reinicio, los bits EEPMn se restablecerán en 0b00 a menos que la EEPROM es la programación ocupado. Tabla 5.1 Modo EEPROM Bits • Bit 3 - MISTERIOSA: EEPROM Ready Interrupt Enable Escribir EERIE a uno permite al EEPROM Ready interrupción si el bit I en SREG está establecido. Escribir EERIE a cero deshabilita la interrupción. La interrupción Ready EEPROM genera una interrupción constante cuando EEPE se borra. • Bit 2 - EEMPE: EEPROM de programación maestra de habilitación El bit EEMPE determina si el establecimiento EEPE a uno hace que el EEPROM para escribir. Cuando se establece EEMPE, estableciendo EEPE plazo de cuatro ciclos de reloj escribirá los datos en la EEPROM en la dirección seleccionada Si EEMPE es cero, estableciendo EEPE no tendrá ningún efecto. Cuando EEMPE se ha escrito a uno por software, hardware borra el bit a cero después de cuatro ciclos de reloj. Ver la descripción de la broca EEPE para un procedimiento de escritura EEPROM.
• Bit 1 - EEPE: EEPROM Programación Enable La EEPROM Escribir señal de habilitación EEPE es la luz estroboscópica de escritura en la EEPROM. Cuando la dirección y los datos están configurados correctamente, el bit EEPE debe ser escrita a escribir el valor en la memoria EEPROM. El bit EEMPE debe estar escrito a uno antes de que un uno lógico se escribe en EEPE, de lo contrario no escribir EEPROM tiene lugar. El siguiente procedimiento se debe seguir cuando se escribe en la EEPROM (el orden de los pasos 3 y 4 no es esencial): 1 . Espere hasta EEPE se convierte en cero . 2 . Espere hasta SPMEN en SPMCSR se convierte en cero . 3 . Escribir nueva dirección EEPROM para EEAR ( opcional). 4 . Escribir nuevos datos de la EEPROM a EEDR ( opcional). 5 . Escribe una lógica al poco EEMPE mientras escribe un cero a Eepe en EECR . 6 . Dentro de los cuatro ciclos de reloj después de establecer EEMPE , escribe un uno lógico EEPE . La EEPROM no se puede programar en una CPU de escritura a la memoria Flash. El software debe comprobar que la programación de Flash se ha completado antes de iniciar una nueva escritura de EEPROM . Paso 2 sólo es relevante si el software contiene un gestor de arranque que permite a la CPU para programar el flash . Si el flash no está siendo actualizado por la CPU , el paso 2 puede ser omitido . Consulte " Programación de la memoria" en la página 293 para obtener más información acerca de la programación de arranque . Precaución: Una interrupción entre los pasos 5 y 6 hará que el ciclo de escritura falla, ya que el Maestro EEPROM Escriba Habilitar voluntad de tiempo de espera . Si una rutina de interrupción acceso a la EEPROM está interrumpiendo otro acceso EEPROM, el EEAR o EEDR Registro será modificado , haciendo que el acceso a EEPROM interrumpido falle. Se recomienda contar con el indicador global de interrupción se aclaró durante todas las medidas para evitar estos problemas. Una vez transcurrido el tiempo de acceso de escritura, el bit EEPE es despejado por hardware. El software de usuario puede consultar este bit y esperar a que un cero antes de escribir el siguiente byte . Cuando EEPE se ha establecido , se detiene la CPU durante dos ciclos antes de que se ejecute la siguiente instrucción. • Bit 0 - EERE : EEPROM Lee Habilitar La EEPROM Leer señal de habilitación EERE es la luz estroboscópica de lectura en la EEPROM . Cuando la dirección correcta está configurado en el Registro EEAR , el bit EERE debe ser escrito a un uno lógico para activar la lectura de EEPROM . El acceso a EEPROM de lectura tiene una instrucción , y los datos solicitados está disponible inmediatamente. Cuando se lee la EEPROM, se detiene la CPU durante cuatro ciclos antes de que se ejecute la siguiente instrucción. El usuario debe sondear el bit EEPE antes de comenzar la operación de lectura . Si una operación de escritura está en curso , no es ni posible leer la EEPROM , ni para cambiar el Registro EEAR . El oscilador calibrado se utiliza en cuando accede a la EEPROM . Tabla 5-2 en la página 25 enumera el tiempo de programación típico para el acceso EEPROM de la CPU. Tabla 5-2. EEPROM Tiempo Programación Símbolo Número de ciclos de calibrado RC Oscilador EEPROM de escritura 26368 ( de la CPU )
Typ Tiempo Programación 3,3 ms
The following code examples show one assembly and one C function for writing to the EEPROM. The examples assume that interrupts are controlled (for example by disabling interrupts globally) so that no interrupts will occur during execution of these functions. The examples also assume that no Flash Boot Loader is present in the software. If such code is present, the EEPROM write function must also wait for any ongoing SPM command to finish. Código ensamblaje Ejemplo () EEPROM_write: ; Esperar a la finalización de escritura previa sbic EECR, EEPE rjmp EEPROM_write ; Establecer dirección (r18: r17) en la dirección de registro out EEARH, r18 out EEARL, r17 , Escribir los datos (r16) para el registro de datos out EEDR, r16 ; Escribir un lógico EEMPE sbi EECR, EEMPE ; Inicie eeprom escritura estableciendo EEPE sbi EECR, EEPE ret
Código C Ejemplo (1) void EEPROM_write (unsigned int uiAddress, ucData unsigned char) { / * Esperar a la finalización de escritura anterior * / while (EECR y (1 << EEPE)) ; / * Establecer la dirección y Registros de datos * / EEAR = uiAddress; EEDR = ucData; / * Escribir un lógico EEMPE * / EECR | = (1 << EEMPE); / * Iniciar eeprom escritura estableciendo EEPE * / EECR | = (1 << EEPE); } Nota: 1. Consulte "Acerca de ejemplos de código" en la página 8 Los siguientes ejemplos de código muestran el montaje y las funciones en C para la lectura de la EEPROM. Los ejemplos asumen que las interrupciones son controlados de manera que no hay interrupciones se producen durante la ejecución de estas funciones. Código ensamblaje Ejemplo (1) EEPROM_read: ; Esperar a la finalización de escritura previa sbic EECR, EEPE rjmp EEPROM_read ; Establecer dirección (r18: r17) en la dirección de registro out EEARH, r18 out EEARL, r17 ; Start eeprom leído por escribir EERE sbi EECR, EERE ; Leer datos de registro de datos in r16, EEDR ret Código C Ejemplo (1) EEPROM_read unsigned char (int uiAddress sin signo) { / * Esperar a la finalización de escritura anterior * / while (EECR y (1 << EEPE)) ; / * Establecer la dirección de registro * / EEAR = uiAddress; / * Iniciar eeprom leído por escribir EERE * / EECR | = (1 << EERE); / * Devolver datos de registro de datos * / volver EEDR; }
Nota: 1. Consulte "Acerca de ejemplos de código" en la página 8. 5.6.4 GPIOR2 - General Purpose I / O Registro 2 5.6.5 GPIOR1 - General Purpose I / O Registro 1 5.6.6 GPIOR0 - General Purpose I / O Registro 0 Nota: 1. SRWn1 = SRW11 (sector superior) o SRW01 (sector inferior), SRWn0 = SRW10 (sector superior) o SRW00 (sector inferior). El pulso ALE en período T4 sólo está presente si la siguiente instrucción accede a la memoria RAM (interna o externa). 6 . Reloj del sistema y Reloj Opciones 6.1 Sistemas de reloj y su distribución La Figura 6-1 presenta los principales sistemas de reloj en el AVR y su distribución. Todos los relojes no tiene que ser activo en un momento dado . A fin de reducir el consumo de energía , los relojes a los módulos que no son utilizados pueden detenerse por el uso de diferentes modos de suspensión , como se describe en " Administración de energía y sueño modos" en la página 42 . Los sistemas de reloj se detallan a continuación .
Figura 6-1. Distribuidor de reloj 6.1.1 CPU Clock - clkCPU El reloj de la CPU se enruta a partes del sistema en cuestión con la operación del núcleo AVR . Ejemplos de tales módulos son el Registro de archivos de uso general , el registro de estado y de la memoria de datos que contiene el puntero de pila . Detener el reloj de la CPU inhibe el núcleo de la realización de las operaciones y cálculos generales . 6.1.2 I / O Clock - clkI / S El reloj de E / S es utilizado por la mayoría de los módulos de E / S , como temporizadores / contadores , SPI, y USART.The reloj de E / S también es utilizado por el módulo de interrupción externa , pero tenga en cuenta que algunas interrupciones externas son detectados por lógica asíncrona , lo que permite tales interrupciones a ser detectados incluso si se detiene el reloj de E / S . También tenga en cuenta que la condición de arranque de detección en el módulo USI es llevado a cabo de forma asíncrona cuando se detiene clkI / O, TWI reconocimiento de dirección en todos los modos de suspensión 6.1.3 Flash Clock - FLASH clk El reloj flash controla el funcionamiento de la interfaz de Flash. El reloj Flash es habitualmente activa simultáneamente con el reloj de la CPU. 6.1.4 asíncrono Timer Clock - ASY clk El reloj temporizador asíncrono permite que la asíncrona temporizador / contador que se registró directamente desde un reloj externo o un cristal de reloj de 32 kHz externo. El dominio de reloj dedicado permite el uso de este temporizador / contador como un contador en tiempo real, incluso cuando el dispositivo está en modo de suspensión. 6.1.5 ADC Clock - clkADC El ADC está provisto de un dominio de reloj dedicada. Esto permite detener la CPU y los relojes de E / S con el fin de reducir el ruido generado por los circuitos digitales. Esto le da a los resultados de conversión ADC más precisos. 6.2 Fuentes de reloj El dispositivo dispone de las siguientes opciones de fuente de reloj, seleccionables por los bits de Flash fusibles como se muestra a continuación. El reloj de la fuente seleccionada es introducida en el generador de reloj AVR, y se encamina a la módulos apropiados. Tabla 6-1. Opciones de dispositivo Sincronización Seleccione (1)
Opciones dispositivo Registrando Baja Oscilador de Cristal Poder Plena marcha Oscilador de Cristal De baja frecuencia Osciladores de cristal 128 kHz interno Oscilador RC Calibrada interna RC Oscilador Reloj externo Reservado
CKSEL3 .. 0 1111 - 1000 0111 - 0110 0101 - 0100 0011 0010 0000 0001
Nota: 1. Para todos los fusibles "1" significa no programada, mientras que "0" significa programado 6.2.1 por defecto la fuente de reloj El equipo se suministra con el oscilador RC interno a 8,0 MHz y con el CKDIV8 fusible programado, lo que resulta en 1,0 MHz de reloj del sistema . La hora de inicio se establece en el plazo máximo y tiempo de espera permitido . ( CKSEL = " 0010 " , SUT = " 10 " , CKDIV8 = " 0"). El ajuste predeterminado garantiza que todos los usuarios pueden hacer su ajuste de la fuente de reloj deseado usando cualquier interfaz de programación disponible . 6.2.2 Reloj Secuencia de arranque Cualquier fuente de reloj necesita una suficiente VCC para iniciar oscilante y un número mínimo de ciclos de oscilación antes de que pueda ser considerado estable. Para asegurar suficiente VCC , el dispositivo emite un reajuste interno con un retraso de tiempo de espera ( tTOUT ) después del reinicio del dispositivo es liberada por todas las demás fuentes de reset . "Sistema de depuración on- chip" en la página 46 describe las condiciones de arranque para el reajuste interno. El retardo ( t TOUT ) se mide el tiempo desde el Watchdog oscilador y el número de ciclos en el retardo se establece por los bits fusibles SUTx y CKSELx . Los retrasos seleccionables se muestran en la Tabla 6-2 .
La frecuencia del oscilador Watchdog es dependiente de la tensión como se muestra en "Características típicas - TA = -40 ° C a 85 ° C " en la página 341. Tabla 6-2. Número de ciclos de Watchdog Oscilador El objetivo principal de la demora es mantener el AVR en reiniciar hasta que se suministra con el mínimo Vcc. El retraso no controlará la tensión real y será necesaria para elegir un retraso más largo que el tiempo de subida Vcc. Si esto no es posible, se debe utilizar un circuito interno o externo Brown-Out detección. Un circuito de DBO se asegurará suficiente Vcc antes de liberar el reinicio, y el retraso de tiempo de espera puede ser deshabilitado. No se recomienda deshabilitar el retardo de tiempo de espera y sin la utilización de un circuito de detección de Brown-Out. Se requiere que el oscilador a oscilar de un número mínimo de ciclos antes de que el reloj se considera estable. Un contador de ondulación interna supervisa el reloj de salida del oscilador, y mantiene el reinicio interno activo para un número dado de ciclos de reloj. El reinicio se libera y el dispositivo comenzará a ejecutar. El oscilador de tiempo de puesta en marcha recomendada es dependiente del tipo de reloj, y varía de 6 ciclos para un reloj aplicada externamente a 32K ciclos para un cristal de baja frecuencia. La secuencia de puesta en marcha para el reloj incluye tanto el retardo de tiempo de espera y el tiempo de puesta en marcha cuando el dispositivo se pone en marcha a partir de reinicio. Al poner en marcha de ahorro de energía o el modo de la Energía-abajo, Vcc se supone que es a un nivel suficiente y sólo el tiempo de puesta en marcha está incluida. 6.2.3 Conexiones de la fuente de reloj Los pines XTAL1 y XTAL2 son de entrada y de salida, respectivamente, de un amplificador de inversión que puede ser configurado para su uso como un oscilador en el chip, como se muestra en la Figura 6-2 en la página 31. Cualquiera de una cristal de cuarzo o un resonador de cerámica pueden ser utilizados. C1 y C2 siempre deben ser iguales para ambos cristales y resonadores. El valor óptimo de los condensadores depende del cristal o resonador en uso, la cantidad de capacitancia parásita, y el ruido electromagnético del medio ambiente. Para resonadores de cerámica, se deben utilizar los valores del condensador dadas por el fabricante. Figura 6-2. Conexiones Crystal Oscillator 6.3 Low Power Crystal Oscillator Este oscilador de cristal es un oscilador de baja potencia, con una menor oscilación de tensión en la XTAL2 output.It da el menor consumo de energía, pero no es capaz de conducir otras entradas de reloj, y puede ser más susceptible al ruido en ambientes ruidosos. En estos casos, consulte el "Full Swing Oscilador de Cristal" en la página 33. Algunas pautas iniciales para la elección de los condensadores para el uso con los cristales se presentan en la Tabla 6-3. El cristal debe estar conectado como se describe en "Conexiones de la fuente de reloj" en la página 31. El oscilador de baja potencia puede funcionar en tres modos diferentes, cada uno optimizado para un rango de frecuencia específico. El modo de operación es seleccionado por el CKSEL3 fusibles .. 1 como se muestra en la Tabla 6-3. Tabla 6-3. Cristal de baja potencia del oscilador Modos de funcionamiento (1) Notas: 1. Si 8 MHz de frecuencia excede la especificación del dispositivo (depende de VCC), el CKDIV8 fusible puede ser programado con el fin de dividir la frecuencia interna de 8. Se debe garantizar que el reloj dividido resultante cumple con la especificación de frecuencia del dispositivo. 2. Esta es la configuración CKSEL recomendados para los diferentes rangos de frecuencia. 3. Esta opción no se debe utilizar con cristales, sólo con resonadores de cerámica. El CKSEL0 fusible junto con el SUT1 .. 0 Fusibles seleccionar los tiempos de puesta en marcha, como se muestra en la Tabla 6-4. Tabla 6-4. Tiempos de puesta en marcha para el oscilador de cristal de Selección de la energía baja del reloj Notas: 1. Estas opciones sólo deben utilizarse cuando no está funcionando cerca de la frecuencia máxima del dispositivo, y sólo si la estabilidad de frecuencia en el arranque no es importante para la aplicación. Estas opciones no son adecuados para los cristales. 2. Estas opciones son para uso con resonadores de cerámica y se asegurará la estabilidad de frecuencia en el arranque. Ellos también se pueden utilizar con cristales cuando no está funcionando cerca de la frecuencia máxima del dispositivo, y si la estabilidad de frecuencia en el arranque no es importante para la aplicación. 6.4 Full Swing Crystal Oscillator
Este oscilador de cristal es un oscilador pleno apogeo, con el swing del carril-a-carril en la salida XTAL2. Esto es útil para la conducción de otras entradas de reloj y en entornos ruidosos. El consumo de corriente es más alto que el "poder de los cristales oscilador de baja" en la página 32. Tenga en cuenta que el Full Swing Crystal Oscillator sólo funcionará para VCC = 2.7 a 5.5 voltios. Algunas directrices iniciales para la elección de condensadores para su uso con cristales se dan en la Tabla 6-6. El cristal debe estar conectado como se describe en "Conexiones de la fuente de reloj" en la página 31. El modo de operación es seleccionado por el CKSEL3 fusibles .. 1 como se muestra en la Tabla 6-5. Tabla 6-5 Full Swing Crysta Oscilator Modos de funcionamiento Notas: 1. Si 8 MHz de frecuencia excede la especificación del dispositivo (depende de VCC), el CKDIV8 fusible puede ser programado con el fin de dividir la frecuencia interna de 8. Se debe garantizar que el reloj dividido resultante cumple con la especificación de frecuencia del dispositivo. Tabla 6-6. Tiempos de puesta en marcha para el swing completo Crystal Oscillator Selection Reloj Notas: 1 . Estas opciones sólo deben utilizarse cuando no está funcionando cerca de la frecuencia máxima del dispositivo , y sólo si la estabilidad de frecuencia en el arranque no es importante para la aplicación. Estas opciones no son adecuados para los cristales . 2 . Estas opciones son para uso con resonadores de cerámica y se asegurará la estabilidad de frecuencia en el arranque . Ellos también se pueden utilizar con cristales cuando no está funcionando cerca de la frecuencia máxima del dispositivo , y si la estabilidad de frecuencia en el arranque no es importante para la aplicación . 6.5 de baja frecuencia Osciladores de cristal La baja frecuencia Osciladores de cristal está optimizado para su uso con un cristal de reloj de 32,768 kHz. Al seleccionar cristales, capasitance carga y Equivalente de Resistencia del cristal de la serie , ESR debe ser tomado en consideración. Ambos valores son especificados por el fabricante de cristal. ATmega164P/324P/644P oscilador está optimizado para un bajo consumo de energía, y por lo tanto la hora de seleccionar los cristales , consulte la Tabla 6-7 en la página 34 para las recomendaciones de ESR máximos de 9 pF y 12,5 cristales pF Tabla 6-7 . Recomendación máximo ESR para 32.768 kHz cristal de reloj Nota: 1. ESR máxima es el valor típico basado en la caracterización La baja frecuencia Osciladores de cristal proporciona una capacidad de carga interno, ver Tabla 6-8 en la página 34 en cada pin TOSC. Tabla 6-8. Capasitance para el oscilador de baja frecuencia. La capacitancia (CE + Ci) que se necesita en cada pasador TOSC se puede calcular mediante el uso de: C = 2CL-Cs donde: * Ce - es condensadores externos opcionales como se describe en la Figura 8-2 en la pág29 * Ci - es la capacitancia pin en la tabla 8-8 en la página 33 * CL - es la capacidad de carga de un cristal de 32.768 kHz especificado por el proveedor de cristal * CS - es la capacidad parásita total para un pin TOSC. Cristales especificando capacidad de carga (CL) superior a 8,0 pF, requieren condensadores externos aplicados tal como se describe en la Figura 6-2 en la página 31. Cuando se selecciona este oscilador, los tiempos de puesta en marcha se determinan por el SUT Fusibles y CKSEL0 como se muestra en la Tabla 6-9. Tabla 6-9. Tiempos de puesta en marcha para la baja frecuencia Osciladores de cristal Selección del Reloj Nota: 1. Estas opciones sólo se deben usar si la estabilidad de frecuencia a la puesta en marcha no es importante para el aplicación. 6.6 Calibrado interno Oscilador RC Por defecto, el oscilador RC interno proporciona un aproximado de reloj de 8 MHz. Aunque tensión y dependiente de la temperatura, este reloj puede ser calibrado con gran precisión por el usuario. Consulte la Tabla 25-4 en la página 330 y "Velocidad del oscilador
interno" en la página 359 y la página 383 para obtener más detalles. El dispositivo se envía con el CKDIV8 Fusible programado. Consulte "Precontador reloj del sistema" en la página 38 por más detalles. Este reloj puede ser seleccionado como el reloj del sistema mediante la programación de los fusibles CKSEL como se muestra en la Tabla 6-10. Si se selecciona, que operará sin componentes externos. Durante el restablecimiento, hardware carga el valor de calibración pre-programado en el Registro OSCCAL y de ese modo se calibra automáticamente el oscilador RC. La exactitud de esta calibración se muestra como la calibración de fábrica en la Tabla 25-4 en la página 330. Al cambiar el registro OSCCAL de SW, consulte "OSCCAL - Oscilador Calibración Registrarse" en la página 40, es posible obtener una precisión de calibración más alto que mediante el uso de la calibración de fábrica. La exactitud de esta calibración se muestra como calibración del usuario en la Tabla 25-4 en la página 330. Cuando se utiliza este oscilador cuando el reloj del chip, el Watchdog oscilador seguirá siendo utilizado para el temporizador de vigilancia y para el restablecimiento Tiempo de espera. Para obtener más información sobre el valor de calibración pre-programada, consulte la sección "Byte calibración" en la página 296. Tabla 6-10. Calibrada interna RC Oscilador Modos de funcionamiento Notas: 1. El equipo se suministra con esta opción seleccionada. 2. Si 8 MHz de frecuencia excede las especificaciones del dispositivo (depende de VCC), el CKDIV8 fusible puede ser programado con el fin de dividir la frecuencia interna de 8. Cuando se selecciona este oscilador, los tiempos de puesta en marcha son determinados por los fusibles SUT como se muestra en la Tabla 6-11 en la página 36. Tabla 6-11. Tiempos de puesta en marcha para la selección de reloj calibrada interna RC Oscilador Nota: 1. El Instrumento suministrado esta opción seleccionada. 6.7 128 kHz oscilador interno El oscilador interno 128 kHz es un oscilador de baja potencia que proporciona un reloj de 128 kHz. La frecuencia es nominal a 3V y 25 ° C. Este reloj puede ser de selección como el reloj del sistema mediante la programación de los fusibles CKSEL a " 0011 " como se muestra en la Tabla 6-12 . Tabla 6-12 . 128 kHz oscilador interno Modos de funcionamiento ( 2 ) Nota: 1 . Tenga en cuenta que la kHz oscilador 128 es una fuente muy bajo reloj de la energía , y no está diseñado para una alta precisión . Cuando se selecciona esta fuente de reloj , los tiempos de puesta en marcha son determinados por los fusibles SUT como se muestra en la Tabla 6-13. Tabla 6-13 . Tiempos de puesta en marcha para el 128 kHz oscilador interno 6.8 Reloj externo Para accionar el dispositivo desde una fuente de reloj externa , XTAL1 debe ser impulsada como se muestra en la Figura 6-3 . Para ejecutar el dispositivo en un reloj externo , el CKSEL fusibles deben programarse a "0000" . Figura 6-3. Configuración del reloj de la unidad externa Cuando se selecciona esta fuente de reloj , los tiempos de puesta en marcha son determinados por los fusibles SUT como se muestra en Tabla 6-15. Tabla 6-14 . Crystal Oscillator Frecuencia de reloj Tabla 6-15. Tiempos de puesta en marcha para la Selección de reloj externo Cuando la aplicación de un reloj externo , que se requiere para evitar cambios bruscos en la frecuencia de reloj aplicada para garantizar un funcionamiento estable de la MCU . Una variación en la frecuencia de más de 2 % de un ciclo de reloj a la siguiente puede conducir a un comportamiento impredecible . Si los cambios de más de 2 % es necesario, asegúrese de que el MCU se mantiene en Restablecer durante los cambios.
Tenga en cuenta que el reloj del sistema Pre-escalador se puede utilizar para implementar los cambios en tiempo de ejecución de la frecuencia del reloj interno sin dejar de garantizar un funcionamiento estable. Consulte " Sistema de reloj Precontador " en la página 38 para más detalles. 6.9 Temporizador / contador Oscilador ATmega164P/324P/644P utiliza el mismo tipo de oscilador de cristal para baja frecuencia Osciladores de cristal y Timer / Contador oscilador . Consulte " de baja frecuencia Osciladores de cristal " en la página 34 para obtener detalles sobre los requisitos de oscilador y cristal. El dispositivo puede operar su Timer/Counter2 de un cristal de reloj de 32,768 kHz externo o de una fuente de reloj externa . Consulte "Conexiones de fuente de reloj " en la página 31 para más detalles. La aplicación de una fuente de reloj externa a TOSC1 se puede hacer si EXTCLK en el Registro ASSR se escribe en uno lógico . Ver " La salida Compara Registrarse B contiene un valor de 8 bits que se compara continuamente con el valor del contador ( TCNT2 ) . Un partido se puede utilizar para generar una salida de comparación interrumpir, o para generar una salida de forma de onda en el pasador OC2B . " En la página 157 para una descripción adicional sobre la selección de reloj externo como entrada en lugar de un cristal de reloj de 32,768 kHz 6.10 Reloj de búfer de salida El dispositivo puede emitir el reloj del sistema en el pasador CLKO . Para habilitar la salida , el CKOUT fusible tiene que ser programado . Este modo es adecuado cuando se utiliza el reloj de chip para conducir otros circuitos en el sistema. El reloj también se emitirá durante el reinicio , y el normal funcionamiento de los pines de E / S se invalida cuando se programa el fusible. Cualquier fuente de reloj , incluyendo el oscilador RC interno , se puede seleccionar cuando el reloj se envía en CLKO . Si se utiliza el reloj del sistema Pre-escalador , es el reloj del sistema dividido que se emite . 6.11 Sistema Reloj Precontador El ATmega164P/324P/644P tiene un prescaler reloj del sistema y el reloj del sistema se puede dividir mediante el establecimiento de la " CLKPR - Reloj preescala Registrarse " en la página 40 . Esta característica se puede utilizar para disminuir la frecuencia de reloj del sistema y el consumo de energía cuando el requisito de potencia de procesamiento es baja . Esto se puede utilizar con todas las opciones de fuente de reloj , y que afectará a la frecuencia de reloj de la CPU y todos los dispositivos periféricos sincrónicos. clkI / O, clkADC , clkCPU y clkFLASH están divididos por un factor , como se muestra en la Tabla 6-16 en la página 41 . Cuando se cambia entre los ajustes precontador , el reloj del sistema Pre-escalador se asegura de que no hay problemas técnicos se produce en el sistema de reloj . También se asegura de que ninguna de frecuencia intermedia es más alta que ni la frecuencia de reloj correspondiente a la configuración anterior , ni la frecuencia de reloj correspondiente a la nueva configuración. El contador de ondulación que implementa la pre-escalador funciona a la frecuencia del reloj de no dividida , que puede ser más rápido que la frecuencia de reloj de la CPU . Por lo tanto , no es posible determinar el estado de la pre-escalador - incluso si fuera legible , y el tiempo exacto que se tarda en cambiar de una división de reloj a la otra no se puede predecir exactamente . Desde el momento en los valores CLKPS se escriben , se tarda entre T1 + T2 y T1 + T2 2 * antes de la nueva frecuencia de reloj está activo. En este intervalo , se producen 2 flancos de reloj activa. Aquí , T1 es el período de reloj anterior , y T2 es el período que corresponde a la nueva configuración prescaler . Para evitar cambios no intencionales de frecuencia de reloj, a un procedimiento de escritura especial se debe seguir para cambiar los bits CLKPS : 1 . Cuál fue el Reloj Precontador Cambio Enable ( CLKPCE ) poco a uno y todos los otros bits en CLKPR a cero. 2 . Dentro de los cuatro ciclos, escribir el valor deseado para CLKPS mientras escribe un cero a CLKPCE . Las interrupciones se deben desactivar cuando cambie la configuración prescaler para asegurarse que el proceso de escritura no se interrumpan.
