ktmt_OnTap

TRƯNG ĐI HC BÁCH KHOA KHOA KHOA HC & K THUT MÁY TÍNH

Kin trúc máy tính - CO2008 ÔN TP [email protected]

Tp.HCM 11/2016

Ni dung 1 Kiu lnh

1.1 Bài tp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2 Single clock processor

2.1 Single clock processor 2.2 Kin trúc single cycle 2.2.1 phn cng . . . 2.2.2 Datapath . . . 2.3 Bài tp . . . . . . . . 2.4 Đáp án/Gi ý . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

3 Pipeline processor

3.1 Pipeline processor . . . . . . . . . . . . . . . 3.1.1 Các bưc trong pipeline . . . . . . . . 3.1.2 Hiu sut. . . . . . . . . . . . . . . . . 3.2 Hazard . . . . . . . . . . . . . . . . . . . . . . 3.2.1 Structural hazard . . . . . . . . . . . . 3.2.2 Data hazards . . . . . . . . . . . . . . 3.2.3 Phương pháp gii quyt data hazard. . 3.3 Control hazard . . . . . . . . . . . . . . . . . 3.4 Bài tp . . . . . . . . . . . . . . . . . . . . . 3.5 Đáp án/gi ý . . . . . . . . . . . . . . . . . .

4 Memory

4.1 Memory . . . . . . . . . . . . . . . . . . 4.2 Cache . . . . . . . . . . . . . . . . . . . 4.2.1 Block placement . . . . . . . . . 4.2.2 Block identification . . . . . . . . 4.2.3 Block replacement . . . . . . . . 4.2.4 Write strategy . . . . . . . . . . 4.2.5 Miss/hit . . . . . . . . . . . . . . 4.3 CPI . . . . . . . . . . . . . . . . . . . . 4.4 Thi gian truy xut b nh trung bình . 4.5 Bài tp . . . . . . . . . . . . . . . . . . 4.6 Đáp án/Gi ý . . . . . . . . . . . . . . . 4.7 Virtual Memory . . . . . . . . . . . . . .

. . . . . . . . . . . . . . .. .. .. . . . .

. . . . . . . . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

. . . . . .

3

3

3

3 4 4 6 6 6

8

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

.. . . . . . . . . . . .. . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

.. . . . . . . . . . . .. . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

.. . . . . . . . . . . . . . . . . .. . . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

.. . . . . . . . . . . .. . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. 8 . 8 . 8 . 8 . 8 . 8 . 9 . 10 . 10 . 11

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . .. . . . . . . . . . . .. .. .. . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

2

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

. . . . . . . . . . . .

12

12 12 12 13 14 14 14 15 15 16 16 18

Ôn Tp 1 Kiu lnh R-type Op6

Rs5

Rt5

Rd5

Rs5

Rt5

Shamt5 Function6

Kiu I-type Op6

Immediate16

Kiu J-type Op6

•

Immediate26

Op (operation code) Mã lnh, dùng đ xác đnh kiu lnh, và lnh thc thi (Kiu R thì Op = 0).

•

Rs, Rt, Rd (register): Trưng xác đnh thanh ghi (trưng thanh ghi 5 bit tương ng vi 32 thanh ghi).

•

Shamt (shift amount): Xác đnh s bits dch trong các lnh dch bit.

•

Function: Xác đnh toán t(operator hay còn gi là lnh) trong kiu lnh R.

•

Immediate: S trc tip, đa ch.

1.1 Bài tp Bài 1.1. Cho đon code hp ng MIPS sau: addi $a0, $zero, 100 addi $a1, $zero, 0 add $a2, $zero, $zero

1 2 3 4

loop: beq $a0, $a1, exit add $a2, $a2, $a1 addi $a1, $a1, 1 j loop

5 6

7 8 9

// upper threshold // count variable // sum initialization

exit:

(a) Xác đnh loi lênh ca tng lnh trong đon code trên. (b) Xét lnh 5, xác đnh khong cách r nhánh ti đa ca lnh beq (c) Gi s đa ch bt đu ca đon chương trình trên là 0x 10 00 00 00. Xác đnh mã máy ca lnh j loop

2 Single clock processor 2.1 Single clock processor •

•

Ưu đim: Mt lnh mt chu kỳ, đơn gin. Nhưc đim: Mt chu kỳ tn nhiu thi gian, mi lnh dù nhanh hay chm đu thc thi trong mt chu kỳ, hiu sut thp.

3

2.2 Kin trúc single cycle 2.2.1 phn cng

Hình. 1: Kin trúc b x lý MIPS single clock cycle •

•

•

•

•

•

•

•

Thanh PC: Tr đn lnh đang thc thi. Instruction memory: Cha code thc thi, khi này ch cho phép đc. Registers file: Cha 32 thanh ghi, do đó cn 5 bit đ xác đnh thanh ghi (25 = 32). Đ xác đnh chi tit thanh ghi, ta tham kho Bng 1. Sign-extern: B m rng du, m rng du 16 bits

→

32 bits.

B chn (MUX): Dùng đ chn input cho output tương ng. Tín hiu select đưa ra s la chn. ALU: Thc hin tính toán. Data memory: Là vùng nh đ cha d liu trong phn data. Ch có lnh LOAD và STORE mi truy xut vào khi Data Memory này . Control: Khi điu khin, sinh ra tín hiu điu khin da vào mã lnh Opcode.

4

Bng. 1: Danh sách 32 thanh ghi REGISTERS

0 zero 1 at 2-3 v0-v1 4-7 a0-a3 8-15 t0-t7 16-23 s0-s7 24-25 t8-t9 26-27 k0-k1 28 gp 29 sp 30 fp/s8 31 ra

Always equal to zero Assembler temporary; used by the assembler Return value from a function call First four parameters for a function call Temporary variables; need not be preserved Function variables; must be preserved Two more temporary variables Kernel use registers; may change unexpectedly Global pointer Stack pointer Stack frame pointer or subroutine variable Return address of the last subroutine call

Bng. 2: Giá tr ALUop Input output 4 bit encoding Op[6bit] funct[6bit] ALUCtrl R-type Add ADD 0000 R-type Sub SUB 0010 R-type And AND 0100 R-type Or OR 0101 R-type Xor XOR 0110 R-type Slt SLT 1010 Addi X ADD 0000 Slti X SLT 1010 Andi X AND 0100 Ori X OR 0101 Xori X XOR 0110 Lw X ADD 0000 Sw X ADD 0000 Beq X SUB 0010 Bne X SUB 0010 J X X xxxx

Bng. 3: Ý nghĩa ca các tín hiu điu khin. Ta gi s tín hiu tích cc  mc cao (HIGH).

Tín hiu RegDest RegWrite ALUSrc Memwrite MemRead MemtoReg Branch Jump

Ý nghĩa Chn thanh ghi kt qu Cho phép ghi kt qu ngưc vào thanh ghi Chn thanh ghi hoc s đ đưa vào ALU Cho phép ghi vào vùng data memory Cho phép đc t vùng data memory Dùng đ chn đưng t data memory đn thanh ghi Dùng cho các lnh nhy/r nhánh có điu kin Dùng cho các lnh nhy/r nhánh không có điu kin

Giá tr (tích cc) Chn Rd đ ghi kt qu Cho phép

Giá tr (không tích cc) Chn Rt đ ghi kt qu Không cho phép

Chn input là s

Chn input là thanh ghi

Cho phép ghi

Không cho phép ghi

Cho phép đc

Không cho phép đc

Chn đưng t data memory đn thanh ghi (lnh load) Khi điu kin tha mãn, PC s r nhánh 1 đon đn nhãn Nhy đn nhãn cn

Chn đưng t kt qu ca ALU đn thanh ghi Khi điu kin không tha, PC thc thi lnh tip theo PC ch đn lnh tip theo

5

Chú ý: Không quan tâm đn RegDst, Memread, MemtoReg khi tín hiu RegWrite = 0 2.2.2 Datapath

Bng lit kê các bưc thc thi ca các lnh.

ALU

Load

Store

Branch Jump

Bng. 4: Các bưc ca lnh MIPS. Instruction Decode Execute Write Back Fetch Instruction Decode Execute Memory Fetch Read Instruction Memory Decode Execute Fetch Write Instruction Decode Execute Fetch Instruction Decode Fetch

Write Back

2.3 Bài tp Dùng li kin trúc đưc miêu t  Hình 1 đ tr li các câu hi bên dưi: Cho bng delay ca các khi phn cng như Bng bên dưi: I-MEM ADDER MUX ALU REG D-MEM Control 200ps 10ps 30ps 180ps 150ps 200ps 10ps Bài 2.1. Xác đnh đưng đi có đ tr lâu nht ca lnh AND, LOAD, và tính đ tr đó? Bài 2.2. Xác đnh các tín hiu ca khi control khi thc thi lnh BEQ $8, $9, LABEL. Vi $8 = 0x00FF, $9 =

0x00FE

Bài 2.3. Thành phn phn cng nào không s dng khi ta thc thi lnh SLTI , lnh J . Bài 2.4. B qua delay ca các khi adder, mux, control. Xác đnh data path và thi gian ca các loi lnh sau.

ALU • LOAD • STORE • BRANCH • JUMP •

Bài 2.5. Xác đnh thi gian ca single cycle và multi-cycle Bài 2.6. Gi s có 1 chương trình gm 40% ALU, 20% Loads, 10% stores, 20% branches, và 10% jumps. Tính CPI

trong trưng hp single cycle , multi cylce.

Bài 2.7. Tính speed up ca h thng Multi cycle đi vi h thng single clock cycle.

2.4 Đáp án/Gi ý Bài 2.1. Critical path.

ADD: I-MEM(200) → REGs(150) → MUX(30) → ALU(180) → MUX(30) = 590 • LOAD: I-MEM (200) → REGs(150) → ALU(180) → D-MEM(200) → MUX(30) = 760 •

Bài 2.2. Xác đnh tín hiu điu khin.

Xét lnh beq $8, $9, lable . Vi $8 = 0x00FF, $9 = 0x00FE. Lnh này xét so sánh giá tr 2 thanh ghi: nu thanh ghi $8 mà bng thanh ghi $9 thì nó s nhy đn nhãn label. Nu $8 khác $9 thì h thng s thc hin lnh tip theo. Ta thy ni dung thanh ghi $8 và $9 khác nhau nên lnh BEQ không thc hin nhy đn nhãn label. T đó, ta đưa ra tín hiu cho lnh B beq $8, $9, lable như sau:

6

Tín hiu RegDest RegWrite ALUSrc Memwrite MemRead MemtoReg Branch J ALUop

Giá tr Gii thích x don’t care 0 Không ghi kt qu vào thanh ghi 0 Chonj thanh ghi đ so sánh vi thanh ghi $8 0 Không truy xut vào vùng data x don’t care x don’t care 1 Lnh r nhánh 0 Lnh branch không phi lnh jump 10 Tham kho Bng 2

Bài 2.3. Hot đng khi phn cng.

Lnh slti dùng đ set giá tr thanh ghi đích lên 1 nu thanh ghi đem so sánh nh hơn s cho trưc, ngưc li nó s reset giá tr thanh ghi đích xung 0 nu thanh ghi đem so sánh ln hơn s cho trưc. Ví d: slti $t1, $t2, 100 Khi thanh ghi $t2 < 100 thì $t1 = 1, ngưc li khi $t2 >= 100 thì $t1 = 0. T đó ta xét các khi‘ phn cng mà lnh slti đi qua như sau: Qua I-MEM (lnh nào cũng qua I-MEM) → control unit, Reg files, MUX (2x), Sign extend, không đi qua b cng PC → ALU → không qua D-MEM → MUX → Reg files. Bài 2.4. Data path, thi gian thc thi lnh.

Instruction class ALU Load Store Branch Jump

Instruction memory 200 200 200 200 200

Register read 150 150 150 150 150

ALU Operation 180 180 180 180

Data memory 200 200

Total 500 ps 730 ps 730 ps 530 ps 350 ps

Bài 2.5. Thi gian chu kỳ ca h thng single cycle và h thng multi cycle

Tính thi gian ca h thng single cycle = max(thi gian thc thi ca tt c các lnh). Lnh LOAD là lnh có thi gian thc thi lâu nht 880 ps → thi gian ca single cycle = 730 ps. • Tính thi gian ca h thng multi cycle = max{ca 5 bưc} = max{IF (Instruction Memory), ID (Register Files), EXE (ALU), MEM (Data Memory), WB (Register Files)} = max{200, 150, 180, 200, 150} = 200 → thi gian ca multi cycle = 200ps. •

Bài 2.6. CPI (Cycle per instruction: s chu kỳ trên lnh).

CPI ca h thng single cycle = 1 (1 chu kỳ thc thi 1 lnh). • CPI ca multi cycle = 0.4 × 4 + 0.2 × 5 + 0.1 × 4 + 0.2 × 3 + 0.1 × 2 = 3.8 •

(ALU 4 cycles; Load 5 cycles; Store 4 cycles; Branch 3 cycles; Jump 2 cycles) Bài 2.7. Thi gian thc thi.

Thi gian chy ca 1 chương trình = I C × CP I × thi gian 1 chu kỳ = I C × CPI/f . IC: s lnh. • CPI: s chu kỳ trên mt lnh. • f: tn s. •

Thi gian chy trên h thng single cycle: IC × 1 × 730. Thi gian chy trên h thng multi cycle: IC × 3.8 × 200. Speedup = (1 × 730)/(3.8 × 200) = 730/760 = 0.96. Trong trưng hp này ta thy h thng Multi clock cycle li không hiu qu bng h thng Single clock cycle vì: Các bưc thc thi có thi gian không đu. • Nhng lnh nhiu bưc (load, store) chim phn ln trong chương trình • Trong h thng single clock cycle quá trình write back đưc thc thi  chu kỳ tip theo nên cycle time ca h thng single clock cycle gim. •

7

3 Pipeline processor 3.1 Pipeline processor 3.1.1

Các bưc trong pipeline

Pipeline chia lnh thc thi ra thành 5 bưc, mi bưc thc thi trong trong mt chu kỳ •

IF: Ly lnh, 32bits lnh cha các thông tin ca 1 lnh đưc ly ra t instruction memory.

•

ID: Gii mã lnh, xác đnh loi lnh, toán t, các tín hiu điu khin, ni dung các thanh ghi, giá tr

immediate ...

•

EXE: Thc thi tác v lnh.

•

MEM: Truy xut vùng nh - ch dùng cho lnh load/store.

•

WB: Ghi kt qu vào thanh ghi.

3.1.2 Hiu sut.

Ta chia quá trình thc hin lnh ra thành k bưc. •

Thi gian thc thi N lnh trên h thng single cycle = N × single cycle.

•

Thi gian thc thi N lnh trên h thng pipeline = (k + N -1) × pipeline cycle. Lnh đu tiên: mt k chu kỳ, n -1 lnh còn li: còn li mi lnh 1 chu kỳ.

Trưng hp lý tưng: single cycle = k × pipeline cycle. Khi đó speedup =

k × n × pipelinecycle (k + n − 1) × pipelinecycle

Khi n → ∞ thì speedup → k (tc là pipeline nhanh ti đa gp k ln single cycle) Chú ý: •

•

Pipeline không rút ngn thi gian thc thi ca mt lnh, mà ch tăng hiu sut lên bng cách tăng thông năng (through-put) ca máy. Khi các bưc ca mt lnh có thi gian thc thi khác nhau thì s làm gim speed up. Thi gian fill và drain cũng đng thi làm gim speed up.

•

•

Đ hin thc pipeline ngưi ta dùng thanh ghi đ lưu kt qu li  mi bưc. – Tín hiu t khi control unit (main control) – Tt c tín hiu điu khin đưc sinh ra  bưc ID – Mi bưc dùng 1 s tín hiu điu khin – RegDst đưc dùng trong bưc ID – ExtOp, ALUSrc, ALUCtrl, J, Beq, Bne, zero đưc dùng trong bưc EXE – MemRead, MemWrite, MemtoReg dùng trong bưc MEM – RegWrite dùng trong bưc WB

3.2 Hazard Khi hin thc pipeline s gây ra các loi hazard: structural hazard, data hazard, control hazard. 3.2.1

Structural hazard

Xy ra khi có s tranh chp tài nguyên phn cng, 2 lnh cùng dùng chung phn cng trong cùng chu kỳ. 3.2.2 Data hazards

Xy ra khi có s ph thuc d liu kiu Read After Write (RAW). 8

S ph thuc d liu •

Read After Write – RAW Hazard I. add $s1, $s2, $s3 J. sub $s4, $s1, $s3

1 2

#thanh ghi $s1 duoc ghi #thanh ghi $s1 duoc doc

Pipeline c1 c2 c3 c4 c5 c6 IF ID EXE MEM WB IF ID EXE MEM WB Data hazard xut hin khi lnh J đc ni dung $s1  bưc ID chu kỳ th 3 mà lnh I li đưa ra kt qu ca $s1  bưc WB chu kỳ th 5. •

Write After Read: Name Dependence I: sub $t4, $t1, $t3 # $t1 duoc doc truoc J: add $t1, $t2, $t3 # $t1 duoc ghi sau

1 2

Không có s ph thuc d liu  đây, ch có ph thuc tên bin $t1. Đ loi b s ph thuc v tên bin, ta đi tên thanh ghi. I: sub $t4, $t1, $t3 J: add $t5, $t2, $t3

1 2

•

Write After write: Name Dependence I: sub $t1, $t4, $t3 # $t1 duoc ghi J: add $t1, $t2, $t3 # $t1 duoc ghi lan nua

1 2

Không có s ph thuc d liu  đây, ch có ph thuc tên bin. Kt qu ch ph thuc vào lnh J sau. Đ loi b s ph thuc v tên bin, ta đi tên thanh ghi. I: sub $t1, $t4, $t3 J: add $t5, $t2, $t3

1 2

•

Read After Read: không gây ra s ph thuc.

3.2.3

Phương pháp gii quyt data hazard.

Chèn stall

Chèn stall đ đm bo lnh trưc tr kt qu v mà lnh sau có th đc đưc kt qu đó trong cùng chu kỳ. Phương pháp này không tn tài nguyên phn cng (giá thành), ch to ra delay cho chương trình (gim hiu sut). Dùng k thut forwarding xúc tin sm.

Phương pháp này cn thêm tài nguyên phn cng (giá thành tăng) đ hin thc kt hp vi chèn stall khi cn thit. Khi xy ra hazard đi vi lnh load và lnh nm k sau nó, cho dù ta có dùng k thut forward thì cũng phi tn 1 stall đ gii quyt chúng. Đ hin thc forward, ngưi ta thêm b mux cho vic la chn input cho ALU. Các lnh (ngoi tr lnh load) thì kt qu đưc cho ra  bưc ALU (EXE) nên khi ta dùng k thut forward s không còn stall na. Chú ý: •

•

Các forwarding đu forward v v trí EXE vì ALU là nơi bt đu tính toán → cn đưa input trưc ALU. Forward kt qu v chu kỳ n t chu kỳ n-1 (là chu kỳ trưc n).

Sp xp li code

Vic sp xp phi đm bo th t trưc sau khi có s ph thuc và đm bo tính đúng đn ca chương trình. 9

3.3 Control hazard Xét đon lnh sau Dùng đon code sau đ tr li các câu hi bên dưi 1 2 3 4 5 6 7

beq $t1, addi $t1, addi $t2, j exit label: addi $t1, addi $t2, exit:

$t2, label $zero, 100 $zero, 100 $zero, 10 $zero, 10

Sau khi IF (ly lnh) beq,  chu kỳ tip theo ta gii mã beq và ly lnh tip theo. Lnh tip theo sau lnh branch là lnh nào? •

•

Khi $t1 = $t2, lúc đó điu kin lnh beq tha nên nó r nhánh đn label thì lnh tip theo là lnh  dòng th 5. Khi $t1 != $t2, lúc đó điu kin lnh beq không tha nên nó thc hin lnh tip theo, khi đó lnh tip theo là lnh  dòng th 2.

Hin tưng trên là control hazard. Đ gii quyt control hazard ta có th dùng phương pháp chèn stall hoc tiên đoán kt hp chèn stall. Ta bit bưc EXE là bưc hin thc vic so sánh điu kin, sau đó bưc MEM s cp nhp thanh ghi PC. Đó đó sau bưc MEM ta mi bit chính xác là lnh tip theo sau lnh branch là lnh nào. Nên ta cn phi chèn 3 stall (khi đó bưc IF nm sau bưc MEM ca lnh branch) đ loi b control hazard. Ngoài ra ta có th dùng tiên đoán đ tăng hiu sut ca chương trình. Tiên đoán 1 bit và tiên đoán 2 bit

3.4 Bài tp Thi gian delay ca mi khi cho như bng bên dưi. I-MEM ALU REG D-MEM 200ps 150ps 200ps 200ps Bài 3.1. B qua đ tr ca khi ADD, MUX, Control. Tính single cycle, pipeline clock? Bài 3.2. Tính thi gian thc thi ca chương trình gm 150 line code đi vi single cycle và pipeline. T đó tính

speed up đ so sánh single cycle và pipeline (không có stall)

Bài 3.3. Gi s chương trình không có stall và thng kê đưc là có ALU 50%, Beq 25%, lw 15%, sw10%. Tính

speed up gia multi cycle và pipeline. Dùng đon code sau đ tr li các câu hi bên dưi

1 2 3 4 5 6 7

addi $t1, addi $t2, add $t3, lw $t4, $t5, lw and $t6, $t6, sw

$zero, 100 $zero, 100 $t1, $t2 Label_4 Label_5 $t4, $t5 Label_KQ

Bài 3.4. Xác đnh s ph thuc RAW (read after write) gia các lnh và thanh ghi nào gây ra s ph thuc đó. Bài 3.5. Chèn stall đ gii quyt hazard trên, cn bao nhiêu stall? Bài 3.6. Sp xp li th t các lnh sao cho khi chy đon code đó thì ít stall nht mà chương trình vn gi tính

đúng đn.

Bài 3.7. Dùng k thut forward đ gii quyt hazard khi đó còn bao nhiêu stall.

10

3.5 Đáp án/gi ý Bài 3.1. Thi gian chu kỳ single cycle, pipeline.

Single cycle = thi gian thc thi lnh dài nht (lnh load). = I-Mem → Regs → ALU → D-Mem. = 200 + 200 + 150 + 200 = 750ps Pipeline clock = max (I-Mem, Regs, ALU, D-Mem, Regs) = 200ps Bài 3.2. Thi gian thc thi chương trình, speed up gia single cycle và pipeline. CP I singleclockcycle = 1. CP I pipeline = 1. Timesinglecycle = 150 × 750 = 112500 ps TimeP ipeline= (5 + 150 - 1)×200 = 30800 ps 142500 Speed up = = 3.65 30800

Bài 3.3. Thi gian thc thi chương trình, speed up gia multi cycle và pipeline CP I MultiCycle = 50%×4 CP I P ipeline = 1.

+ 25%×3 + 15%×5 + 10%×4= 3.9

Time = S lnh × CPI × thi gian 1 chu kỳ. TimeMultiCycle = 150×3.9×200. TimeP ipeline = (5 + 150 - 1) ×1×200. Speed up = 3.80. Bài 3.4. Ph thuc d liu Read After Write 1 2 3 4 5 6 7

addi $t1, addi $t2, add $t3, lw $t4, lw $t5, and $t6, $t6, sw

$zero, 100 $zero, 100 $t1, $t2 Lable_4 Lable_5 $t4, $t5 Lable_KQ

Lnh (3) ph thuc lnh (2) và (1). Lnh (6) ph thuc lnh (5) và (4). Lnh (7) ph thuc lnh (6). Bài 3.5. Gii quyt data hazard bng cách chèn stall

6 stall 2 stall gia (2) và (3). 2 stall gia (5) và (6). 2 stall gia (6) và (7). Lúc chèn stall vào đm bo là nhng ch cn gii mã giá tr thanh ghi (ID) phi cùng chu kỳ ghi kt qu (WB)

Bài 3.6. Sp xp li lnh.

Mt trong nhng cách sp xp làm gim stall (4) → (5) → (1) → (2) → (6) → (3) → (7)

1 2 3 4 5 6 7

lw $t4, $t5, lw addi $t1, addi $t2, add $t6, add $t3, $t6, sw

Label_4 Label_5 $zero, 100 $zero, 100 $t4, $t5 $t1, $t2 Label_KQ

#4 #5 #1 #2 #6 #3 #7

Còn li 1 stall gia 6 và 3 11

Bài 3.7. Gii quyt data hazard bng forwarding.

Còn 1 stall gia lnh (5) và (6).

Hình nh so sánh h thng single cycle, multi cycle và pipeline cycle Single clock cycle Load IF

ID

EXE

Multi cycle Load IF

ID

EXE

Add

MEM

WB

IF

MEM

WB

IF

MEM

WB

Add

Jump ID

EXE

MEM

WB

ID

EXE

WB

IF

IF

Jump

ID

ID

Store EXE

Store

IF

ID

MEM

WB

IF

EXE

MEM

IF

ID

Branch ID

Branch EXE

MEM

WB

IF

ID

EXE

EXE

Pipeline IF

ID

EXE

IF

ID

EXE

IF

ID

EXE

MEM

IF

ID

EXE

MEM

WB

IF

ID

EXE

MEM

MEM

WB WB WB

Các yu t nh hưng đn hiu sut ca h thng: •

Đ dài ca chương trình (instruction count)

•

S chu kỳ trên 1 lnh (CPI)

•

Thi gian ca 1 chu kỳ (clock cycle time).

4 Memory 4.1 Memory SRAM và DRAM (updated later)

4.2 Cache Ngun gc Cache: do tc đ phát trin ca CPU quá nhanh so vi Memory nên khi CPU truy xut Memory

s to ra delay khá ln, do đó cn có cache đ làm b đm gia ALU và MEM. Cache thưng đưc làm bng SRAM. Mc đích làm gim thi gian truy xut memory t CPU.

Bng. 5: Tc đ và thi gian truy xut ca các loi memory Type Size Access time Registers size < 1 KB < 0.5 ns Level 1 Cache size 8 – 64 KB 1 ns Level 2 Cache 512KB – 8MB 3 – 10 ns Main Memory 4 – 16 GB 50 – 100 ns Disk Storage > 200 GB 5 – 10 ms Temporal Locality (tính cc b v thi gian) mt bin, thc th đưc truy xut thì có th nó s đưc

truy xut ln na. Thưng xut hin trong nhng vòng lp, hay gi hàm/th tc nhiu ln. Đi vi truy xut theo thi gian thì xu hưng thưng gi block đó trong cache nhm truy xut li ln sau. Spatial Locality (tính cc b v không gian) lnh/data trong vùng nh khi đưc truy xut có th các lnh/data gn nó s đưc truy xut. Thưng xut hin trong khai báo mng, thc thi tun t. . . Đi vi truy xut theo không gian thì xu hưng thưng chun b trưc block k tip. 4.2.1

Block placement

Phương pháp đt block vào cache. Direct mapped

Mi block đưc xác đnh mt v trí đt duy nht. Cho N là s block trong cache. Block th M trong b nh (RAM) s đưc đt vào v trí set M % N trong cache. Full associative

Block đưc đt vào bt kỳ v trí nào còn trng trong cache. 12

MEM

WB

K-way set associative

Mt set bao gm K blocks (K có dng 2 x ). Trong set đó có K s la chn. Cho N là s set trong cache, Block th M trong b nh (RAM) s đưc đt vào v trí set M % N trong cache. Hình nh so sánh 3 cu hình Direct map, k-way associative, full associative.  ví d trên k = 2.

Hình. 2: Directed map – 2-way set associative – Full set associative. 4.2.2

Block identification

Đ xác đnh đa ch ngưi ta chia đa ch ra làm 3 phn Tag, Index, block offset. Tag Index

Block Offset

Block offset

Xác đnh thành phn trong block đưc truy xut. Đ xác đnh block offset có bao nhiêu bit, ta đi xác đnh trong block đó có bao nhiêu phn t. Xác đnh s phn t bng cách ly (size of block)/(size of đơn v truy xut). Byte-offset Xác đnh byte trong block. Half-word-offset Xác đnh 2 bytes trong block. Word-offset Xác đnh word trong block. Index

Dùng đ xác đnh s set trong b nh đm. •

Direct mapped: 1 block là 1 set.

•

K-way Set Associative: k block to thành 1 set.

•

Full Associative: toàn b block thành 1 set. Index lúc này là 0 bit – không cn xác đnh set.

Xác đnh s block bng cách ly (size of cache)/(size of block). Tag

Đ xác đnh block nào đang nm trong cache hoc kt hp vi index đ xác đnh block ID trong RAM. Tag bit = không gian đa ch – index – bytes offset. Trong trưng hp không đ cp đn không gian đa ch thì ta dùng không gian 32 bit.

13

4.2.3

Block replacement

Khi mt block vào mà không còn ch trng đ đt vào thì cn phi thay block cũ bng block mi. •

Trong trưng hp direct mapped, vì mi set ch có 1 block nên khi nào có block mi vào thì block cũ b thay th do đó không có chính sách thay th trong trưng hp này.

•

FIFO: cái nào đưc đt vào trưc thì s đưc ly ra trưc.

•

Ramdom

•

LRU: cái nào ít dùng nht thì đưc thay th trưc.

•

FILO: vào trưc ra sau.

4.2.4

Write strategy

Chin lưc ghi ngưc li cache, memory Write Through

Updata c cache và memory, cn bit valid đ xác đnh block đó có valid hay không. •

•

Đơn gin, d hin thc Tn lưu lưng băng thông ca h thng vì phi update nhiu.

Write Back

Ch updata cache, khi có yêu cu hay cn thay th thì s update giá tr sau cùng xung memory. Cn bit valid đ xác đnh block đó có valid hay không và bit modified đ xác đnh block đó có update chưa. •

Khó hin thc

•

Ít tn lưu lưng băng thông ca h thng.

4.2.5 Miss/hit •

•

•

Miss: cn truy xut mà tìm không thy trong cache. Do đó phi đưa block cha đa ch cn truy xut vào cache, và sau đó truy xut li. Hit: cn truy xut và tìm thy cái mun truy xut trong cache. Ngoài d liu, b nh đm còn thêm các trưng thông tin: – Valid: xác đnh có block tn ti trong set hay không. – Tag: xác đnh block ID nào đang cha trong block ca Cache.

•

Miss Penalty: s chu kỳ đ x lý cache miss.

•

Hit rate =

•

Miss rate =

•

Miss rate + hit rate = 1.

hit . hit + miss miss . hit + miss

•

I-Cache Miss Rate = Miss rate trong lúc truy xut I-MEM.

•

D-Cache Miss Rate = Miss rate trong lúc truy xut D-MEM

Ví d 1: Chương trình có 1000 lnh trong đó có 25% là load/store. Bit lúc đc I-MEM b miss 150, D-MEM

b miss 50. Tìm I-Cache Miss Rate, D-Cache Miss Rate. •

•

I-Cache Miss Rate = s ln miss / s ln truy xut I-MEM = 150/1000 = 15%. D-Cache Miss Rate = s ln miss / s ln truy xut D-MEM = 50/(1000×25%) =50/250 = 20%.

14

4.3 CPI Khi cache miss thì s gây ra stall. Đ xác đnh bao nhiêu stall, ta đi tìm các thông s sau: • Memory stall cycles = Combined Misses × Miss Penalty. • Miss Penalty: s chu kỳ đ gii quyt vic miss. • Combined Misses = I-Cache Misses + D-Cache Misses. • I-Cache Misses = I-Count × I-Cache Miss Rate. • D-Cache Misses = LS-Count × D-Cache Miss Rate. • LS-Count (Load & Store) = I-Count × LS Frequency. • Memory Stall Cycles Per Instruction = Combined Misses Per Instruction × Miss Penalty. • Combined Misses Per Instruction = I-Cache Miss Rate + LS Frequency × D-Cache Miss Rate • Memory Stall Cycles Per Instruction = I-Cache Miss Rate × Miss Penalty + LS Frequency × D-Cache Miss Rate × Miss Penalty. Trong đó: – I-count: tng s lnh. – LS-count: s lnh Load/Store. – LS Frequency: t l lnh Load/Store trong chương trình. Ví d 2: Cho chương trình có 106 lnh, trong đó 30% lnh loads/stores. D-cache miss rate là 5% và I-cache miss rate là 1%. Miss penalty là 100 chu kỳ. Tính combined misses per instruction and memory stall cycles. • 1% + 30% * 5% = 0.025 combined misses. Mi lnh tương đương 25 misses trên 1000 lnh. • Memory stall cycles = 0.025 * 100 (miss penalty) = 2.5 stall cycles per instruction. • Total memory stall cycles = 106 * 2.5 = 2,500,000 • CPI Memory Stalls = CPI Perfect Cache + Mem Stalls per Instruction Ví d 3: Cho CPI = 1.5 khi không có stall, Cache miss rate là 2% đi vi instruction và 5% đi vi data. Lnh loads và stores chim 20%. Miss penalty là 100 chu kỳ đi vi I-cache và D-cache. Tính CPI ca h thng? • Mem stalls cho mi lnh = 0.02*100 + 20%*0.05*100 =3 • CPI Memory Stalls = 1.5 + 3 = 4.5 cycles

4.4 Thi gian truy xut b nh trung bình Average Memory Access Time (AMAT). AMAT = Hit time + Miss rate × Miss Penalty Do đó đ gim thi gian truy xut: • Ta gim Hit time: bng cách dùng b nh cache nh (tăng miss rate :D), đơn gin. • Gim Miss Rate: bng cách dùng b nh cache ln , block size ln (tăng Hit time) và k-way set associativity vi k ln. • Gim Miss Penalty bng cách dùng cache nhiu mc. Ví d 4: Tìm thi gian truy xut trung bình khi bit hit time 1 chu kỳ, miss penalty 20 chu kỳ, miss rate 0.05 %. Bit máy tính chy vi tn s 0.5Ghz • AMAT (cycles) = 1 + 0.05 × 20 = 2 cycles • 0.5 Ghz → 1 chu kỳ 2ns • AMAT (time) = 2 ×2 = 4ns Ví d 5: Tìm thi gian truy xut trung bình khi bit thi gian truy xut cache L1 là 1 chu kỳ, thi gian truy xutcache L2 là 10 chu kỳ, thi gian truy xut b nh chính là 100 chu kỳ, miss rate L1 5%, miss rate L2 10%. Bit máy tính chy vi tn s 1Ghz. • AMAT (cycles) = 1 + 5% x 20 + 10% ×100 = 20 cycles • 1Ghz → 1 chu kỳ 1ns • AMAT (time) = 20×1= 20 ns 15

4.5 Bài tp Bài 4.1. Cho b nh cache có dung lưng 256KB, block size là 4 word, mi ln truy xut 1 byte. Xác đnh s bit

ca các trưng tag, index, block offset trong các trưng hp. Direct mapped • Full associcative • 2-Way set associcative •

Bài 4.2. Cho b nh chính có dung lưng 1G, b nh cache có dung lưng 1MB, block size là 256B, mi ln truy

xut 1 word. Xác đnh s bit ca các trưng tag, index, block offset trong các trưng hp. Direct mapped • Full associcative • 4-Way set associcative •

Bài 4.3. Trong cache có 8 blocks, mi block là 4 words. Xác đnh s ln miss/hit khi h thng truy xut vào các

đa ch (dng byte) theo th t sau: 0x0001002A 0x00010020 0x0002006A 0x00020066 0x00020022 0x0001002B Trong các trưng hp: Direct mapped • Full associcative • 2-Way set associcative •

4.6 Đáp án/Gi ý Byte-offset: xác đnh byte trong block. Word-offset : xác đnh word trong block. index: xác đnh set trong block. Tag: xác đnh block trong cache. Tag + index: xác đnh block trong b nh chính. Direct mapped: mt block 1 set. k-Way Set Associative : k block (k = 2 x ) mt set. Full: Tc c block 1 set. Bài 4.1. Xác đnh tag, index, byte-offset.

S phn t trong 1 block = (size of block)/(size of phn t truy xut) = 4 word /1 byte = 4x4 bytes/ 1 byte = 16 = 2 4 . S block trong cache = (size of cache) / (size of block) = 256 KB / 4 words = 2 8 ∗ 210 /4 ∗ 4 = 214 blocks. Không gian đa ch là 32 bit. Direct mapped: byte-offset 4 bits, index = 14 bits, tag = 32 – 4 - 14 = 14 bits • Full associcative: byte-offset 4 bits, index = 0 bits, tag = 32 – 4 = 28 bits. 14 blocks nên có 213 sets, byte-offset 4 bits, • 2-Ways set associative: 2 block to thành 1 set mà có 2 index = 13 bits, tag = 32 -4 - 13 = 15 bits •

Bài 4.2. Xác đnh tag, index, word-offset.

S phn t trong 1 block = (size of block)/(size of phn t truy xut) = 256B / 4 bytes = 2 6 . S block trong cache = size of cache / size of block = 1MB / 256B = 2 10 x210 /28 = 212 blocks. Không gian đa ch là 1G, do đó ta dùng thanh ghi 30 bit tính theo byte-offset. Direct mapped: word-offset 6 bits, index = 12 bits, tag = 30 – 6 – 12 – 2 = 10 bits. • Full associcative: word-offset 6 bits, index = 0 bits, tag = 30 – 6 – 2 = 22 bits. 12 blocks nên có 210 sets, word-offset 6 bits, • 4 ways set associative: 4 block to thành 1 set mà có 2 index = 10 bits, tag = 30 – 6 - 10 - 2 = 12 bits. •

16

Chú ý: không gian tính theo byte thì phi chuyn v byte-offset đ tính: s bit ca đa ch = s bit ca

tag, index, và byte-offset. Bài 4.3. HIT/MISS

Ta tính đưc có 4 bits byte-offset, 3 bits index. Do đó ta phân tích đa ch như bên dưi: Cách 1: •

Direct map

Address 0x0001002A 0x00010020 0x0002006A 0x00020066 0x00020022 0x0001002B •

Index 010 010 110 110 010 010

Offset 1010 0000 1010 0110 0010 1011

Miss/Hit M H M H M M

Gii thích First access First access Khác tag Khác tag

Full associative

Address 0x0001002A 0x00010020 0x0002006A 0x00020066 0x00020022 0x0001002B •

Tag 0000 0000 0000 0001 0000 0000 0 0000 0000 0000 0001 0000 0000 0 0000 0000 0000 0010 0000 0000 0 0000 0000 0000 0010 0000 0000 0 0000 0000 0000 0010 0000 0000 0 0000 0000 0000 0001 0000 0000 0

Tag 0000 0000 0000 0001 0000 0000 0010 0000 0000 0000 0001 0000 0000 0010 0000 0000 0000 0010 0000 0000 0110 0000 0000 0000 0010 0000 0000 0110 0000 0000 0000 0010 0000 0000 0010 0000 0000 0000 0001 0000 0000 0010

Offset 1010 0000 1010 0110 0010 1011

Miss/hit Gii thích M First access H M First access H M First access H

2 ways set associative, cn 2 bit index

Address 0x0001002A 0x00010020 0x0002006A 0x00020066 0x00020022 0x0001002B

Tag 0000 0000 0000 0001 0000 0000 00 0000 0000 0000 0001 0000 0000 00 0000 0000 0000 0010 0000 0000 01 0000 0000 0000 0010 0000 0000 01 0000 0000 0000 0010 0000 0000 00 0000 0000 0000 0001 0000 0000 00

Index 10 10 10 10 10 10

Offset 1010 0000 1010 0110 0010 1011

Miss/hit M H M H M M


Cách 2: Ly đa ch chia cho kích thưc ca block đưc kt qu (A) dùng đ xác đnh block trong RAM • Ly kt qu (A) modulo s set đưc kt qu là index. • Ly kt qu (A) chia s set đưc kt qu là tag •

8 blocks cache → mi block là 4 words. •

Direct map 8 sets và mi block 16 bytes.

Address Address/block size = A 0x0001002A 4098 0x00010020 4098 0x0002006A 8198 0x00020066 8198 0x00020022 8194 0x0001002B 4098 •

Tag = A / 8 512 512 1024 1024 1024 512

Full associative

17

Index = A mod 8 2 2 6 6 2 2



Address Address/block size = A 0x0001002A 4098 0x00010020 4098 0x0002006A 8198 0x00020066 8198 0x00020022 8194 0x0001002B 4098 •

Tag = A 4098 4098 8198 8198 8194 4098

Miss/hit M H M H M H

Gii thích First access First access First access

2 ways set associative, cn 2 bit index

Address Address/block size = A 0x0001002A 4098 0x00010020 4098 0x0002006A 8198 0x00020066 8198 0x00020022 8194 0x0001002B 4098

Tag = A / 4 1024 1024 2049 2049 2048 1024

4.7 Virtual Memory

18

Index = A mod 4 2 2 2 2 2 2



ktmt_OnTap

Recommend Documents