CIRCUITOS DIGITALES AVANZADOS
2014
Estructura Interna de la FPGA Spartan Spartan 3E Rubén Fernando Pazmiño Mármol Correo-e: lu-key_de_la_nmc@hotmai
[email protected] l.com
En el siguiente trabajo realizado sobre la Estructura Interna de la FPGA Spartan 3E se habla sobre el significado de que es una FPGA, de sus característica, elementos funcionales programables de esta familia de FPGA, especificaciones de dichos elementos y de su función tienen en la FPGA.
RESUMEN:
PALABRAS CLAVES:
IOBS: Bloques de Entrada y Salida, FPGA: Arreglos de Compuertas Programables en el Campo, CLBs: Bloques Logicos Configurables, BLOCK RAM: Bloques de Memoria RAM, DCMS: DCMS: Administrador Digital de Relojes.
3 ELEMENTOS FUNCIONALES PROGRAMABLES DE LA FPGA SPARTAN 3E Existen 5 elementos funcionales programables de las FPGA Sparatan 3E que a conti nuación se los va a detallar:
3.1 BLOQUES DE E/S (INPUT/OUTPUT BLOCKS – IOBS) Controlan el flujo de datos entre los pines de entrada/salida y la lógica interna del dispositivo. Soportan flujo bidireccional más operación tri-estado y un conjunto de estándares de voltaje e impedancia controlados de manera digital.
1 INTRODUCCIÓN Los dispositivos Field Programmable Gate Arrays, en español Arreglos de Compuertas Programable en el Campo, tal como su nombre lo indica son un arreglo (arrays) matricial de bloques lógicos (gates) programables (programmable) en cualquier espacio físico (field). Las FPGA Spartan III E están conformadas por un conjunto de Bloques Lógicos Configurables (CLBs) rodeados por un perímetro de Bloques Programables de E/S (IOBs). Estos elementos funcionales están interconectados por una jerarquía de canales de conexión (Routing Channels), la que incluye una red de baja capacitancia para la distribución de señales de reloj de alta frecuencia. Adicionalmente el dispositivo cuenta con 24 bloques de memoria RAM de 2Kbytes de doble puerto, cuyos anchos de buses son configurables, y con 12 bloques de multiplicadores dedicados de 18 X 18 bits.
2 CARACTERISTICAS
Fig 1. Especificacion de Bloques de E/S
3.2 BLOQUES LÓGICOS CONFIGURABLES (CONFIGURABLE LOGIC BLOCKS – CLBS) Contienen Look-Up Tables basadas en tecnología RAM (LUTs) para implementar funciones lógicas y elementos de almacenamiento que pueden ser usados como flip-flops o como latches. Cada CLB contiene 4 SLICES agrupados en parejas.
Dentro de las características más importantes que encontramos dentro de la Familia FPGA Spartan 3E mencionamos las siguientes: Bajo coste Alto volumen de integración Soporta 26 standars de I/O Control digital de impedancias DCI Bloques de memoria RAM Multiplicador de 18x18 bits Digital Clock Manager DCM
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3.4
BLOQUES DE MULTIPLICACIÓN
Aceptan dos números binarios de 18 bit como entrada y entregan uno de 36 bits.
Fig 2.1 Especificación de los CLBS FIG 4 (a) Multiplicación 18 bits Asíncrona
Fig 2.2 Especificacion de los CLBS
3.3 BLOQUES DE (BLOCK RAM)
MEMORIA
Fig 4 (b) Multiplicacion de 18 bits con Registro
RAM
Proveen almacenamiento de datos en bloques de 18 Kbits con dos puertos independientes cada uno. El contenido de cada bloque es accesible a travez de dos puertos: A y B Cada dirección dispone de bus de datos, direcciones y control independientes.
Fig 4(c) Indicadores de puertos
3.5 ADMINISTRADORES DIGITALES DE RELOJ (DIGITAL CLOCK MANAGERS – DCMS) Estos elementos proveen funciones digitales auto calibrados, las que se encargan de distribuir, retrasar arbitrariamente en pocos grados, desfasar en 90, 180, y 270 grados, dividir y multiplicar las señales de reloj de todo el circuito. Permite un control preciso sobre la señal de reloj que incluye: Generación de un amplio rango de frecuencias Eliminación del efecto Clock-skew ( Señal de reloj llena a diferentes puntos en diferentes tiempos). Genera desplazamiento de fases en las señales de reloj generadas. Componentes: Delay-Locked Loop (DLL) Digital Frequency Syntesizer (DFS) Phase Shifter Status Logic
Fig 3. Indicación de Puertos de los BLOCK ROOM
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Fig 5. Digital Clock Manager
FIG 1. FPGA SPARTAN 3 E
4 REFERENCIAS [1] http://fisica.udea.edu.co/~labgicm/Curso%20de%20circuitos%20logicos/2 013_Clase_Spartan%203E%20Introduccion al%20Hardware.pdf
[2] http://dea.unsj.edu.ar/sisdig2/Field%20Progr ammable%20Gate%20Arrays_A.pdf
[3] https://www.google.com.ec/url?sa=t&rct=j&q =&esrc=s&source=web&cd=6&cad=rja&uact =8&ved=0CEgQFjAF&url=http%3A%2F%2F gmun.unal.edu.co%2F~oaamados%2Frecur sos%2FDK_UN_Nexys2.pdf&ei=WGZQU6v EJKTT0gGeooGIDA&usg=AFQjCNEAzsZLJ st0L-5kasGwgu2PxedADA [4] http://upcommons.upc.edu/eprints/bitstream/2117/6121/1/TEMA1.pdf
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