Treinamento Tecnico TFT LCD GH15 e GH17 (151N, 171N)

Treinamento Técnico Monitores TFT -LCD

Suporte Técnico DIGITAL

Novembro 2003

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Existem alguns parâmetros que definem a qualidade de vídeo do monitor : 1- Pixels Pixels -- É o menor elemento da imagem. Sendo assim, é a menor área da tela em que a cor e brilho podem ser encontrados. 2- Resolução de tela tela - É o elemento que define a nitidez da imagem em uma tela e isso ocorre em função do número de Pixels. 3- Resolução do caractere - Em um determinado modo de texto, um caractere caractere é apresentado. apresentado. Isso signifi significa ca que é feita feita a ILUMINAÇÃO ILUMINAÇÃO de DETERMINADOS pixels dentro da área desse caractere. 4- Razão da Imagem Imagem - Relação entre Largura e Altura. Modo mais utilizado 4:3 5- Varredura Vertical Varredura Horizontal Exemplo: Padrão Padrão VESA 1024 1024 x 768 - 65 Mhz faixa faixa d dee vídeo Fh = 48.363 Khz Fv = 60.004 Hz 2



Conteúdo Treinamento Painel LCD Princípio do Monitor LCD Blocos Gerais Descrição dos Circuitos Soluções de Problemas Prática Manutenção 3



Painel de LCD Estrutura do painel de LCD Princípio do caminho da luz Tipo de painel de LCD Características de cada tipo de LCD

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ESTRUTURA do pixel de LCD de TFT Iluminação de fundo Filtro de polarização Substrato de vidro Eletrodos transparentes Camada de alinhamento Cristais líquidos Filtro de cor Espaçador 1.Filtro de polarização: Esse componente controla a luz que entra e que sai. 2. Substrato de vidro: Esse componente interrompe a filtragem da eletricidade proveniente dos eletrodos 3. Eletrodos transparentes: Esses eletrodos ativam o LCD. É usado um material altamente transparente que não interfere com a qualidade da integridade da imagem. 4. Camada de alinhamento: É usado um filme para alinhar as moléculas em uma direção fixa. 5. Cristais líquidos 6. Espaçador: Mantém um espaço uniforme entre as placas de vidro. 7. Filtro de cor: A cor é expressa através do uso de filtros R, G e B. 8. Iluminação de fundo: O display é iluminado por trás para tornar a tela mais brilhante. Em alguns tipos de LCDs monocromáticos é usado um espelho no lugar da iluminação de fundo, de modo que é possível ver o display com a luz ambiente.5



(Célula Nemática Torcida Convencional)

A LUZ PASSA ATRAVÊS

LUZ

A LUZ É BLOQUEADA FILME POLORIZADOR

SUBSTRATO DE VIDRO (LENTES)

ELETRODO TRANSPARENTE (ITO)

DIREÇÃO DE ATRITO PERPENDICULAR

MOLÉCULA DE CRISTAL LÍQUIDO

DIRECÃO DE ATRITO DIRECÃO DE ATRITO SUBSTRATO DE VIDRO (LENTES) A TENSÃO ATRAVÊS DO CRISTAL LÍQUIDO ESTA DESLIGADA NOTA: Esta configuração de célula tem a mais alta capacidade de transmissão de luz. O modo normal ocorre quando nenhum tensão for aplicada. O modo normal é branco.

FILME POLARIZADOR/ ANALIZADOR A TENSÃO ATRAVÊS DO CRISTAL LÍQUIDO ESTA LIGADA

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Os princípios do caminho da luz (1) Princípio do obturador de cristal líquido Molécula de cristal líquido torcida em 90°

Oscilação ótica (H) Oscilação ótica ( V ) A luz pode ser dividida em dois componentes de oscilação V e H:

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Os princípios do caminho da luz (2) Quando dois filtros de polarização forem dispostos ao longo dos eixos de polarização perpendicular, a luz que entra por cima é redirecionada em 90º ao longo da disposição em hélice das moléculas de cristal líquido, de modo que ela passa através do filtro inferior. Quando for aplicada tensão, as moléculas de cristal líquido alinham-se fora do seu padrão de hélice e param de redirecionar o ângulo da luz, impedindo dessa maneira que a luz passe através do filtro inferior.

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Operação de diferentes tecnologias de células

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CE • A tecnologia CE permite que o cristal

líquido permaneça em nível com a célula (não perpendicular) quando um campo elétrico for aplicado entre os eletrodos •Em uma célula CE, os dois eletrodos encontram-se no mesmo plano •Isso aumenta efetivamente o ângulo de visão para 140º na horizontal e na vertical e a deterioração da cor é reduzida

Tensão ligada

Tensão desligada

Nota: O modo normal é preto

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PVA e MVA A tecnologia mais recente disponível em célula de cristal líquido

MVA - Multiple domains V ertical Alignment (Alinhamento vertical de múltiplos domínios)

PVA - Patterned multiple domains V ertical Alignment (Alinhamento vertical de múltiplos domínios padronizados)

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Ângulo de visualização

Contraste

Capacidade de transmissão

Tempo de resposta

Bom

Bom

Melhor

Bom

Modo branco normal

Total 50 ms

Bom

Melhor/

Modo preto normal

Total 29 ms

Bom

Melhor/

Modo preto normal

Total 27 ms

Melhor

Melhor/

Modo preto normal

Total <25 ms

Hor. +/- 60 Acima 45 Abaixo 55

Melhor

Bom

Hor./Ver. 170

Melhor

Melhor

Hor./Ver. 160

Melhor Hor./Ver. 170

Melhor

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Desmontagem (GH 15)

1) Desparafusar este dois pontos

2) Abrir gabinete traseiro e Desparafusar este 4 pontos

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Desmontagem (GH 17)

1)

Desparafusar este 4 pontos ,como feito no GH 15.

2)

Desparafusar este 7 pontos para retirar as PCI’s da blindagem.

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Principais ICs do modelo GH

SMPS (GH – CHASSIS)

GH 15

GH 17

ADC

gmZAN1

ADE3000SX

12V_INV

INVERSOR

SCALER

(One chip)

(One chip)

12V

Regulador 5v MCU ,ICs

MCU

3P863A

LVDS

DS90C385

3.3V DS90C385

5V CONTROL

INVERSOR Regulador 5v MCU, ICs

Painel , conversor _

Painel

MCU envia este sinal para desligar

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Diagrama de Blocos

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Diagrama de Fiação

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gmZAN1


Circuito Integrado do Monitor de Tela Plana GH 15

O dispositivo gmZAN1 utiliza a terceira geração da tecnologia Advanced Image Magnification (Ampliação Avançada de Imagem), patenteada pela Gênesis, bem como um comprovado ADC/PLL integrado para proporcionar uma excelente qualidade de imagem em uma solução de monitor de Cristal Líquido (LCD) SVGA / XGA de baixo custo. Como substituto de pinagem compatível para o Gênesis gmB120*, o gmZAN1 incorpora todas funções do gmB120, além de várias funções melhoradas, tais como correção de gama em 10 bits, filtro para Melhoria de Contraste por Adaptação (Adaptive Contrast Enhancement - ACE), Sincronismo em Verde (Sync On Green - SOG) e OSD melhorado.

Características ADC triplo de 8 bits e 135 MHz, PLL e pré amplificador totalmente integrado. Algoritmo de ampliação do gmZ2, com nova Melhoria de Contraste por Adaptação (Adaptive Contrast Enhancement ACE).

Dispositivo OSD programável, no chip. • • • •

PLLs integrados. Correção de gama programável em 10 bits. Interface hospedeira com 1 ou 4 bits de dados. Pinagem compatível com o gmB120.

Interface Analógica Integrada • • • •

ADC triplo de 8 bits integrado. Taxas de amostragem de até 135 MHz. Não há necessidade de componentes adicionais. São suportados todos os níveis de cores até 24 bits/pixel.

Ampliação Avançada de Alta Qualidade

• Zoom totalmente programável. • Zoom vertical e horizontal independentes. • Algoritmo de ampliação melhorado e adaptado para qualidade ótima da imagem.

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Formato Entrada


gmZAN1

• RGB analógico até XGA 85 Hz. • Suporte para Sincronismo em Verde (SOG) • Suporte para modos de sincronismo compostos.

Formato Saída.

• Suporte para painéis de 8 ou 6 bits (espalhamento de muito alta qualidade). • Formato de saída em um ou dois pixels.

Gerador de Clock de Alta Velocidade Incorporado.

• Parâmetros de tempo totalmente programável. • PLLs no chip geram clocks para o ADC no chip e clock de pixel, a partir de um único oscilador de referência.

Auto Configuração / Auto Detecção. • Posicionamento de fase e de imagem. • Detecção de formato de entrada.

Modos de operação . • • • •

Modo bypass sem filtro. Vários modos de zoom: com filtro. com filtro adaptador (ACE).

• • • •

Caractere RAM e ROM no chip para melhor customização. Suporte a OSD externo para maior flexibilidade. Suporte a fontes paisagem e retrato. Várias outras funções de fonte, incluindo: fontes piscando, fontes superpostas e fontes transparentes .

Display Integrado na Tela.

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Diagrama de Pinagem do gmZAN1

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Descrição da Pinagem A menos que disposto de forma diferente, os pinos de entrada deverão ser aterrados e os pinos não utilizados deverão ser deixados abertos. Conversor Analógico – Digital Pin o

Nome

Entrada / Saída

Corrente de Acionamento (@10pF)

Descrição

77

ADC_VDD2

Fonte de alimentação digital para codificação lógica ADC. Deve ser bypassado com um capacitor de 0,1 uF para o pino 78 (ADC_GND2).

78

ADC_GND2

GND digital para codificação lógica ADC. Deve ser conectado diretamente ao plano de terra do sistema digital.

79

ADC_VDD1

Fonte de alimentação digital para o circuito de clock ADC. Deve ser bypassado com um capacitor de 0,1 uF para o pino 80 (ACD_GND1).

80

ADC_GND1

Fonte de alimentação digital para o circuito de clock ADC. Deve ser conectado diretamente ao plano de terra do sistema digital.

81

SUB_GNDA

Pino dedicado para o anel guarda do substrato, que protege o sistema de referência ADC. Deve ser conectado diretamente ao plano de terra do sistema analógico.

82

ADC_GNDA

Terra analógico para os blocos analógicos ADC que são compartilhados pelos três canais. Inclui referência de intervalo de banda (bandgap), tensão de referência principal e ajuste da escala plena. Deve ser conectado diretamente ao plano de terra do si stema analógico.

84

ADC_VDDA

Fonte de alimentação analógica para os blocos analógicos ADC que são compartilhados pelos três canais. Inclui referência de bandgap, tensão de referência principal e ajuste da escala plena. Deve ser bypassado com um capacitor de 0,1 uF para o pino 82 (ADC_GNDA).

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Conversor Analógico – Digital 83

Reservado

Exclusivamente para testes internos. Não conectar.

85

ADC_BGNDA

Terra analógico para o canal azul. Deve ser conectado diretamente ao plano de terra do sistema analógico.

88

ADC_BVDDA

Fonte de alimentação analógica para o canal azul. Deve ser bypassado com um capacitor de 0,1 uF para o pino 85 (BGNDA).

86

BLUE-

In

Entrada negativa analógica para o canal Azul.

87

BLUE+

In

Entrada positiva analógica para o canal Azul.

89

ADC_GGNDA

Terra analógico para o canal Verde. Deve ser conectado diretamente ao plano de terra do sistema analógico.

92

ADC_GVDDA

Fonte de alimentação analógica para o canal verde. Deve ser bypassado com um capacitor de 0,1 uF para o pino 89 (ADC_GGNDA).

90

GREEN-

In

Entrada negativa analógica para o canal Verde.

91

GREEN+

In

Entrada positiva analógica para o canal Verde.

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Conversor Analógico – Digital 93

ADC)RGND A

Terra analógico para o canal Vermelho. Deve ser conectado diretamente ao plano de terra do sistema analógico.

96

ADC_RVDD A

Fonte de alimentação analógica para o canal Vermelho. Deve ser bypassado com um capacitor de [1]0,1 uF para o pino 93 (ADC_RGNDA).

94

RED-

In

Entrada negativa analógica para o canal Vermelho.

95

RED+

In

Entrada positiva analógica para o canal Vermelho.

Interface do Hospedeiro (Host Interface - HIF) / Display Externo na Tela 98

HFS

in

Sincronismo da estrutura de entrada do hospedeiro. Estrutura o pacote no canal serial.

103

HCLK

in

Sinal de entrada do clock para a comunicação serial de 3 fios.

99

HDATA

in/out

100

RESETn

in

4 mA

Sinal de dados para a comunicação serial de 3 fios. Quando baixado, resseta o chip gmZAN1 para um estado conhecido.

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IRQ

out

4 mA

Interrompe a saída da requisição.

115

OSD-HREF

out

4 mA

Saída HSYNC para um chip controlador OSD externo.

116

OSD-VREF

out

4 mA

Saída VSYNC para um chip controlador OSD externo.

117

OSD-Clk

out

8 mA

Saída de Clock para um chip controlador OSD externo.

118

OSD-Data0

in

Entrada de dados 0 para um controlador OSD externo.

119

OSD-Data1

in


120

OSD-Data2

in


121

OSD-Data3

in


122

OSD-FSW

in

Habilita uma janela externa de display OSD. Quando baixado, mostra dados de um controlador externo OSD.

123

MFB11

in/out

8 mA

Barramento 11 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]

124

MFB10

in/out

8 mA


102

MFB9

in/out

8 mA

Barramento 9 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Também usado como HDATA3 , na configuração de interface de hospedeiro com 4 bits.

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MFB8

in/out

8 mA

Barramento 8 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Também usado como HDATA2 , na configuração de interface de hospedeiro com 4 bits.

105

MFB7

in/out

8 mA

Barramento 7 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0].Também usado como HDATA1 , na configuração de interface de hospedeiro com 4 bits.

106

MFB6

in/out

8 mA

Barramento 6 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Colocado internamente na posição levantada. Quando colocado externamente na posição baixada (amostragem quando ressetado), a interface do hospedeiro é configurada para amplitude de 4 bits. Nesta configuração, o MFB9:7 é usado como HDATA3:1.

107

MFB5

in/out

8 mA

Barramento 5 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Colocado internamente na posição levantada. Quando baixado externamente (amostragem quando ressetado) o chip usa um cristal ressonador externo entre os pinos 141 e 142, ao invés de um oscilador.

109

MFB4

in/out

8 mA


110

MFB3

in/out

8 mA

Barramento 3 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0].

111

MFB2

in/out

8 mA

Barramento 2 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0].

112

MFB1

in/out

8 mA


113

MFB0

in/out

8 mA


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Recuperação do Clock / Conversão da Base de Tempo Pino

Nome

Entrada / Saída

125

DVDD

Fonte de alimentação digital para o DSS (direct digital synthesizer - sintetizador digital direto)de destino. Deve ser bypassado para o plano de terra digital com um capacitor de 0,1 uF.

Drive de Corrente (@10pF)

Descrição

127

DAC_DGN DA

Terra analógico para o DSS DAC de destino. Deve ser conectado diretamente ao plano de terra do sistema analógico

128

DAC_DVD DA

Fonte de alimentação analógica para o DDS DAC de destino. Deve ser bypassado com um capacitor de 0,1 uF para o pino 127 (DAC DGNDA).

129

PLL_DVD DA

Fonte de alimentação analógica para o DDS PLL de destino. Deve ser bypassado com um capacitor de [1]0,1 uF para o pino 131 (PLL_DGNDA).

Reservado


130

131

PLL_DGN DA

Terra analógico para o DSS PLL de destino. Deve ser conectado diretamente ao plano de terra do sistema analógico.

132

SUB_DGN DA

Pino dedicado para o anel guarda do substrato, que protege o DSS de destino. Deve ser conectado diretamente ao plano de terra do sistema analógico.

133

SUB_SGN DA

Pino dedicado para o anel guarda do substrato, que protege o DSS fonte. Deve ser conectado diretamente ao plano de terra do sistema analógico.

134

PLL_SGN DA

Terra analógico para o DSS PLL fonte. Deve ser conectado diretamente ao terra do sistema analógico.

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Recuperação do Clock / Conversão da Base de Tempo 135

Reservad o


136

PLL_SV DDA

Fonte de alimentação analógica para o DDS PLL fonte. Deve ser bypassado com um capacitor de [1]0,1 uF para o pino 134 (PLL_SGNDA).

137

DAC_SV DDA

Fonte de alimentação analógica para o DDS DAC fonte. Deve ser bypassado com um capacitor de [2]0,1 uF para o pino 138 (DAC_SGNDA).

138

DAC_SG NDA

Terra analógico para o DDS DAC fonte. Deve ser conectado diretamente ao terra do sistema analógico.

139

SVDD

Fonte de alimentação digital para o DDS fonte. Deve ser bypassado com um capacitor de [3]0,1 uF para o plano de terra digital

141

TCLK

In

Entrada do clock de referência (TCLK), do oscilador de cristal de 50 MHz.

142

XTAL

Out

No caso de utilização de um oscilador externo, deixar este pino flutuante. No caso de utilização de cristal externo, conectar o cristal entre o TCLK (141) e o XTAL (142). Ver MFB5 (pino 107).

143

PLL_RV DDA

Fonte de alimentação analógica para o DDS PLL de referência. Deve ser bypassado com um capacitor de [4]0,1 uF para o pino 144 (PLL_RGNDA).

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Recuperação do Clock / Conversão da Base de Tempo

144

145

146

PLL_RGN DA

Terra analógico para o DDS PLL de referência. Deve ser conectado diretamente ao plano de terra do sistema analógico.

Reservado


SUB_RGN DA

Pino dedicado para o anel guarda do substrato, que protege o DDS de referência. Deve ser conectado diretamente ao plano de terra do sistema analógico.

148

VSYNC

149

SYN_VDD

150

HSYNC/ CSYNC

In

Entrada de sincronismo vertical do CRT. Entrada do disparador do TTL Schmitt. Fonte de alimentação digital para a entrada de sincronismo do CRT.

In

Entrada de CRT Hsync ou do sincronismo composto do CRT. Entrada do disparador do TTL Schmitt.

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Pinos de Teste Pino

Nome

Entrada / Saída

Drive de Corrente (@10pF)

Descrição 2pxl/clk 8-bit

2pxl/clk 6-bit

1pxl/clk 8-bit

1pxl/clk 6-bit

TFT

3

PSCAN

In

Habilita o teste automático do conjunto do PCB. Quando esta entrada está levantada, é iniciado o modo de teste automático do conjunto PCB. Um resistor interno de baixar aciona esta entrada baixa para operação normal

155

SCAN_IN1

In

Entrada de varredura 1, usada para teste automático do conjunto PCB.

157

SCAN_IN2

In

Entrada de varredura 2, usada para teste automático do conjunto PCB.

159

SCAN_OUT 1

Out

Saída de varredura 1, usada para teste automático do conjunto PCB.

160

SCAN_OUT 2

Out

Saída de varredura 2, usada para teste automático do conjunto PCB.

153

Reservado

154

Reservado

29



Diagrama de Blocos no Nível do Sistema

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1. Modos de Operação • O Clock Fonte (também chamado SCLK neste documento) e o Clock da Tela são definidos conforme adiante: • O Clock Fonte é o clock de amostragem regenerado a partir dos tempos de entrada de Hsync (chamado de recuperação de clock) pelo SCLK DDS (direct digital synthesis - síntese digital direta) e pelo PLL. • O Clock da Tela é o clock de tempos para dados da tela, à taxa de um pixel por clock. Para o formato de dados de tela com pixel duplo, o PCLK real para a tela pode ser a metade desta freqüência. Quando esta freqüência é diferente da freqüência do clock fonte, o clock da tela é gerado pelo DDS / PLL do Clock de Destino (ou DCLK). Há seis modos de display: Nativo, DCLK Lento, Zoom, Diminuição, Independente de Fonte e Independente de Destino. Cada modo é exclusivo em termos de: • • • •

Resolução de entrada de vídeo versus resolução de tela. Relação freqüência do clock fonte / freqüência do clock de tela. Relação freqüência de Hsync / freqüência de Hsync de tela. Fonte de dados (RGB analógico, cor de fundo da tela, gerador de padrão no chip).

1.1 – Nativo Freqüência do Clock de Tela = Freqüência do Clock da Fonte Freqüência Hsync da Tela = Freqüência Hsync de Entrada Freqüência Vsync da Tela = Freqüência Vsync de Entrada Este modo é usado quando a resolução da entrada é igual à resolução da tela e a freqüência do clock dos dados de entrada está dentro da especificação da freqüência do clock de tela para a tela que está sendo usada.

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1.2 – DCLK Lento Freqüência do Clock de Tela < Freqüência do Clock da Fonte Freqüência Hsync da Tela = Freqüência Hsync de Entrada Freqüência Vsync da Tela = Freqüência Vsync de Entrada Este modo é usado quando a resolução da entrada é igual à resolução da tela, mas a freqüência do clock dos dados de entrada é superior à da especificação da freqüência do clock de tela para a tela que está sendo usada. O clock de tela é diminuído para o Clock Fonte e os buffers internos de dados são usados para informar os tempos dos dados de entrada, utilizando o tempo de limpeza de CRT grande para ampliar o tempo de apresentação horizontal da tela.

1.3 – Zoom Freqüência do Clock de Tela > Freqüência do Clock da Fonte Freqüência Hsync da Tela > Freqüência Hsync de Entrada Freqüência Vsync da Tela = Freqüência Vsync de Entrada Este modo é usado quando a resolução da entrada é menor que a resolução da tela. Nesse caso, o clock dos dados de entrada é vinculado ao clock de tela, que está em uma freqüência maior. Os dados de entrada são transformados para a resolução da tela. .

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1.4 – Diminuição Freqüência do Clock de Tela < Freqüência do Clock da Fonte Freqüência Hsync da Tela < Freqüência Hsync de Entrada Freqüência Vsync da Tela = Freqüência Vsync de Entrada Este modo é usado quando a resolução da entrada é maior que a resolução da tela, para permitir visualização suficiente para que o usuário mude para uma resolução suportada. O clock de entrada opera em uma freqüência inferior à taxa de pixels de entrada (sub-amostragem horizontal) e o filtro de diminuição é utilizado para diminuir as linhas de entrada. Neste modo, a diminuição por meio de zoom deverá ser desativada

1.5 – Destino Independente Clock de Tela = DCLK em enlace aberto (não intertravado). Freqüência Hsync de tela = Freqüência DCLK / (Valor total do registro H de destino) Freqüência Vsync de tela = Freqüência DCLK / (Valor total do registro H de destino x Valor total do registro V de destino Este modo é usado quando a entrada está sendo alterada ou não está disponível. O OSD ainda poderá ser usado como em todos os demais modos de display, e são produzidos sinais estáveis para os tempos de tela. Este modo poderá ser ativado automaticamente quando o gmZAN1 detectar alterações nos tempos de entrada, que possam provocar a operação da tela fora das especificações.

1.6 – Fonte Independente Clock de Tela = DCLK em enlace aberto (não intertravado com o Hsync de entrada). Freqüência Hsync de tela = Freqüência SCLK / (Valor total do registro H da fonte) Freqüência Vsync de tela = Freqüência SCLK / (Valor total do registro H de destino x Valor total do registro V de destino) Este modo é usado para mostrar os dados do gerador de padrões. Este modo pode ser útil para testar uma tela de LCD na linha de montagem (calibragem da temperatura de cor, etc.).

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Arquitetura Geral

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2. Circuito de Recuperação do Clock O gmZAN1 possui um circuito interno para recuperação do clock. Esse circuito consiste de um sintetizador digital de clock e de um PLL analógico. O circuito de recuperação de clock gera o clock usado para a amostragem dos analógicos de RGB (SCLK ou clock fonte). Esse circuito é intertravado com o HSYNC do sinal de entrada de vídeo. O RCLK é gerado a partir da entrada de TCLK e é usado como um clock de referência. O circuito de recuperação do clock ajusta a periodicidade do SCLK de modo que o pulso de feedback gerado a cada período SCLK, multiplicado pelo valor total da Fonte Horizontal (conforme programado nos registradores) é intertravado ao ponto de elevação da entrada de Hsync. Mesmo que a freqüência inicial SCLK e a freqüência final SCLK tenham diferenças de até 60 MHz, é possível o intertravamento em menos de 1 ms, na faixa de tensão / temperatura de operação. A freqüência SCLK (1/SCLK) pode ser ajustada na faixa de 10 a 135 MHz. Utilizando a tecnologia de síntese digital direta (direct digital synthesis - DDS), o circuito de recuperação de clock pode gerar qualquer freqüência de clock SCLK dentro dessa faixa. O clock de pixel (DCLH ou clock de destino) é usado para operar a tela, quando o clock da tela é diferente de SCLK (ou de SCLK/2). O clock de pixel é gerado por um circuito virtualmente idêntico ao circuito de recuperação de clock. A diferença é que o DCLK é intertravado ao SCLK, enquanto o SCLK é intertravado à entrada de Hsync. A freqüência do DCLK dividida por N é intertravada com a freqüência do SCLK dividida por M. Os valores de M e de N são calculados e programados no registrador, por meio de firmware. O valor de M deverá ser próximo ao valor do H total da Fonte.

Características de Recuperação do Clock

Mínimo Freqüência SCLK Ajuste de Fase de Amostragem

Típico

10 MHz

Máximo 135 MHz

0,5 ns/etapa, 64 etapas

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L V D S


Descrição geral O transmissor DS90C385 converte 28 bits de dados LVCMOS/LVTTL em quatro fluxos de dados LVDS (Low Voltage Differential Signaling – Sinalização diferencial de baixa tensão). Um clock de transmissão sincronizada em fase é transmitido em paralelo com o fluxo de dados através de um quinto link de LVDS.

A cada ciclo do clock de transmissão, são amostrados e transmitidos 28 bits de dados de entrada. Em uma freqüência do clock de transmissão de 85 MHz, 24 bits de dados RGB Recursos e 3 bits de dados de sincronização e de controle do LCD (FPLINE, FPFRAME, DRDY) Suporte de clock de 20 a 85 MHz são transmitidos a uma taxa de 595 Mbps Os melhores tempos de Set e Hold da categoria em TxINPUTs para cada canal de dados LVDS. O throughput Consumo de energia de Tx <130 mW (típico) em 85MHz, escala de cinza dos dados é de 297,5 Mbytes/s ao usar um Modo de desativação de Tx <200 µW (máx.) clock de 85). O transmissor pode ser Suporta VGA, SVGA, XGA e Dual Pixel SXGA. programado, através de um pino dedicado, O barramento estreito reduz o tamanho e o custo dos cabos para o strobe pela borda de subida ou o Throughput de até 2,38 Gbps strobe pela borda de descida. Um transmissor Largura de banda de até 297,5 Megabytes/s com strobe pela borda de subida ou pela Dispositivos LVDS de oscilação de tensão de 345 mV (típico) para baixa EMI borda de descida irá interoperar com um O PLL não necessita de componentes externos receptor com strobe pela borda de descida 36 Compatível com o padrão LVDS TIA/EIA-644 sem necessitar qualquer lógica de tradução • • • • • • • • • • •



Diagramas de tempos de CA

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SOLUÇÃO DE PROBLEMAS * (GH 15) Sem Alimentação * (GH 15) Sem Vídeo * (GH 15) Sem OSD * (GH 15) Não funcionam os controles do usuário

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(GH 15) Sem alimentação Existe a tensão de 12 V CC no pino 1 de CN 101?

NÃO

Verifique fonte SMPS

SIM Existe a tensão de 3,3 V CC no pino 7 de CN 101 ?

Não Verifique fonte SMPS

SIM Verifique IC 102, Q 191, Q 192, Q 193, Q 194, Q 195

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(GH 15) Sem Vídeo (1) O indicador de alimentação está verde. Existe pulso de clock no pino 44 e IC 105?

SIM

Vá para a próxima página

NÃO Existe pulso de sincronismo horizontal no pino 11 de IC 108?

SIM

Substitua o IC 105

NÃO Existe pulso no pino 9 do IC 108 ?

SIM

Substitua o IC 108

NÃO Substitua o IC 109 ou verifique R 113 e o pino 3 of CN 102

40



(GH 15) Sem Vídeo (2)

Existe pulso DE no pino 44 de IC 251 ?

NÃO

SIM Existe pulso da LVDS no pino 36 de IC 251 ?

Existe pulso DE no pino 43 de IC 105 ?

NÃO

SIM NÃO

Substitua o IC 251 e/ ou verifique circuitos relacionados

Verifique o IC 105

SIM Existe formas de onda nos pinos 6 e 7 de CN 201?

NÃO

SIM Substitua o painel LCD

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(GH 15) Sem OSD (On screen display)?

Existe sinal de vídeo mas não de OSD

Ao pressionar uma tecla de controle, existe pulsos nos pinos 99,102,104,105 de IC 108? SIM Substitua o IC 105

NÃO

Há pulso de sincronismo no pino 150 de IC 105? SIM Substitua o IC 105 e/ ou verifique circuitos relacionados

42



(GH 15) Os Controles do Usuário não atuam

O nível CC muda nos pinos 13 e 14 do IC 401 quando você pressiona as teclas de controle ?

NÃO

Verifique as chaves (SW 801 SW 802)

SIM Vá para a página anterior (Sem OSD)

43

Treinamento Tecnico TFT LCD GH15 e GH17 (151N, 171N)

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