Universidad Don Bosco Facultad de Ingeniería Escuela de Electrónica Sistemas Digitales Investigación Complementaria V – VHDL Docente: Autor:
María Celia Parada Díaz Josué Elías Granados Martínez
Grupo: Ciclo:
04L 02 – 2015
Planteamiento Para los siguientes enunciados elabore: - El código VHDL - El Test Bench - Diagrama de tiempos de la simulación - Mapas de Karnaugh - Tablas de verdad cuando corresponda Ejercicio 1 Construya un decodificador de binario a siete segmentos en base a la siguiente tabla de verdad A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Ejercicio 3 Resuelva
D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
a1 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1
b1 1 1 1 1 1 0 0 1 1 1 1 0 0 1 1 0
c1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 0 0
d1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 0
e1 1 0 1 0 0 0 1 0 1 0 1 1 1 1 1 1
f1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1
g1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1
Ejercicio 2 La familia Fernández está formada por mamá (M), papá (P), la nena (N) y Junior (J), ellos tienen problemas de decisión ya que casi nunca consiguen ponerse de acuerdo en nada le piden a usted desarrollar un circuito digital que les ayude a decidir dónde ir en su salida de paseo este fin de semana (solución única). Pero para tomar la decisión le dan los siguientes criterios a los cuales debería obedecer la lógica del circuito. Si el circuito proporciona un uno van al Lago de Coatepeque y si es cero van al Pital en Chalatenango. Las decisiones se toman por mayoría, es decir la mitad más uno. Ellos quieren que al emitir su decisión un led les indique a cuál de los dos lugares irán. En caso de empate la decisión de la mamá más la del papá es la que se toma. En caso de que ambos coincidan en la misma decisión se toma la decisión opuesta a la de ambos
Ejercicio 1 Mapas K
a1
b1
c1
e1
f1
g1
Expresiones Booleanas a1(A,B,C,D) = (~B*~D)+(A*~B*~C)+(~A*C)+(~A*B*D)+(B*C) b1(A,B,C,D) = (~A*~C*~D)+(A*C*~D)+(A*~C*D)+(~A*C*D)+(~B*~D)+(~B*~C) c1(A,B,C,D) = (~C*D)+(~A*B)+(A*~B)+(~A*~C)+(~A*D) d1(A,B,C,D) = (~B*~D)+(C*~D)+(B*~C*D)+(~B*C)+(A*~C) e1(A,B,C,D) = (~B*~D)+(C*~D)+(A*C)+(A*B) f1(A,B,C,D) = (~A*B*~C)+(A*~B*D)+(A*C*D)+(~B*~C*~D)+(B*C*~D) g1(A,B,C,D) = (B*~C)+(~B*C)+(A)+(B*~D) Diagrama de tiempo
d1
Ejercicio 1 Código VHDL
Test Bench
Ejercicio 2 Tabla de verdad Tabla de verdad Mapa K F1 M P N J 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 Expresión Booleana F1(M,P,N,J) = (N*J)+(P*J)+(P*N)+(M*J)+(M*N)
Código VHDL
Diagrama de tiempo
Test Bench
Ejercicio 3 Ejercicio 3a
Test Bench
Tabla de verdad F 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
G 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
H 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
I 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Mapa K
Código VHDL
J 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
h1
1 0 0 1 0 1 1 1 1 0 1 1 0 1 1 1
F 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
G 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
H 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
I 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
J 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
h1
0 1 1 1 1 0 1 1 0 1 1 0 0 1 1 0
Ejercicio 3 Ejercicio 3a
Diagrama de tiempo
Expresión Booleana h1(F,G,H,I,J) = (~F+H+I+J)*(~F+G+~H+I+~J)*(F+~H+I+J)*(F+H+I+~J)*(F+G+H+~I+J)*(~F+~G+~I+~J)*(~F+~G+I+J)
Ejercicio 3 Ejercicio 3b
Tabla de verdad A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
B 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
E 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
F 1 1 0 1 1 0 0 0 0 1 1 1 1 0 0 0
A 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
B 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Mapa K C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
E 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
F 0 1 1 1 0 0 0 1 0 0 0 1 0 0 0 0
Diagrama de tiempo
Ejercicio 3 Ejercicio 3b
Test Bench
Código VHDL
Expresión Booleana F(A,B,C,D,E) = (A*~B*D*E) + (~B*~C*E) + (~A*C*~D*~E) + (A*~B*~C*D) + (~A*~C*E) + (~C*D*E) + (~A*B*~C*D) + (~A*~B*~C*~D)
Ejercicio 3 Ejercicio 3c
Expresión Booleana G(A,B,C,D) = (A+~C+~D)*(~B+~D)*(~A+C+~D)*(A+~B+~C) + (A+B+C+~D)*(~A+B+D) Mapas K Tabla de verdad A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Diagrama de tiempo
G 1 1 1 0 1 0 0 0 1 0 1 1 1 0 1 0
+
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
G 1 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1
Ejercicio 3 Ejercicio 3c
Test Bench Código VHDL
