FEUILLE D'EXERCICES : Logique séquentielle. TABLE DES MATIERES :
1
FONCTION DECOMPTEUR ASYNCHRONE A BASCULE D................................................................................... 2
2
FONCTION COMPTEUR ASYNCHRONE A BASCULE D ........................................................................................ 3
3
FONCTION COMPTEUR ASYNCHRONE MODULO 5 A BASCULE D................................................................... 4
4
FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE D................................................................. 5
5
FONCTION "REGISTRE A DECALAGE". .................................................................................................................. 6
6
ETUDE DU "COMPTEUR A ANNEAU"....................................................................................................................... 8
7
ETUDE DU "COMPTEUR DE JOHNSON". ................................................................................................................. 9
8
FONCTION COMPTEUR ASYNCHRONE MODULO X A BASCULES JK". ........................................................ 10
9
FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE JK............................................................. 11
10
FONCTION "DIVISION DE FREQUENCE". ............................................................................................................. 12
11
FONCTION ASYNCHRONE A BASCULE JK. .......................................................................................................... 14
12
ETUDE D’UN COMPTEUR BINAIRE. ....................................................................................................................... 15
13
ETUDE DE COMPTEURS . .......................................................................................................................................... 17
14
ASSOCIATIONS DE COMPTEURS MODULO 10..................................................................................................... 19
15
FONCTION "COMPTEUR A MODULO DEFINI PAR CABLAGE". ...................................................................... 20
16
ETUDE D’UN COMPTEUR-DECOMPTEUR A PRECHARGEMENT. ................................................................... 22
17
COMPARER DES CHRONOGRAMMES SYNCHRONES ET ASYNCHRONES. .................................................. 25
18
ANNEXE ........................................................................................................................................................................ 27
HEF4518B DUAL BCD COUNTER ............................................................................................................................................ 27 74HC/HCT393 DUAL 4-BIT BINARY RIPPLE COUNTER ............................................................................................................... 27 74HC/HCT193 PRESETTABLE SYNCHRONOUS 4-BIT BINARY UP/DOWN COUNTER ......................................................................... 28 74HC/HCT4040 12-STAGE BINARY RIPPLE COUNTER ................................................................................................................... 29 74HC/HCT163 PRESETTABLE SYNCHRONOUS 4-BIT BINARY COUNTER ........................................................................................ 30
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
1/30 2007 - 2008
1
FONCTION DECOMPTEUR ASYNCHRONE A BASCULE D Schéma structurel : 1.
Le fonctionnement de ces bascules est-il synchrone ou asynchrone ? Argumenter votre réponse. a
H
1D
Qa
C1
b
1D C1
Qb
c 1D
Qc
C1
2.
Tracer les chronogrammes des sorties Qa, Qb et Qc (à l’état initial, Qa=Qb=Qc= "0").
3.
Convertir en décimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.
4.
Quelle est la fonction réalisée ?
5.
Donner le modulo du compteur
H 1 t 0 Qa 1 t
0 Qb 1
t 0 Qc 1 t
0 NQD
0
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t
2/30 2007 - 2008
2
FONCTION COMPTEUR ASYNCHRONE A BASCULE D Schéma structurel : 1.
Le fonctionnement de ces bascules est-il synchrone ou asynchrone ? Argumenter votre réponse. a
H
1D
Qa
C1
b
1D C1
Qb
c 1D
Qc
C1
2.
Tracer les chronogrammes des sorties Qa, Qb et Qc (à l’état initial, Qa=Qb=Qc= "0").
3.
Convertir en décimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.
4.
Quelle est la fonction réalisée ? Comparer ce schéma structurel avec celui de l’exercice précédent et conclure sur l’incidence de la fonction réalisée.
5.
Donner le modulo du compteur
H 1 t 0 Qa 1 t
0 Qb 1
t 0 Qc 1 t
0 NQD
0
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t
3/30 2007 - 2008
3
FONCTION COMPTEUR ASYNCHRONE MODULO 5 A BASCULE D
1. 2. 3. 4. 5.
Donner la table de vérité de l’opérateur logique (/R = f (Qa, Qc)) Quel est le role de l’entrée /R ?A quel niveau est elle active ? Cette entrée est dite prioritaire, qu’entendez vous par là ? Tracer les chronogrammes des sorties Qa, Qb, Qc et /R (à l’état initial, Qa=Qb=Qc= "0"). Convertir en décimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible. Quelle est la fonction réalisée ?
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4/30 2007 - 2008
4
FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE D 1. 2. 3. 4. 5.
Donner la table de vérité de l’opérateur logique (R = f (Q1, Q3)) Quel est le rôle de l’entrée R ? A quel niveau est elle active ? Tracer les chronogrammes des sorties Q0, Q1, Q2, Q3 et R (à l’état initial, Q0=Q1=Q2=Q3= "0"). Convertir en décimal les trois bits binaires Q0, Q1, Q2 et Q3 en prenant Q0 pour bit de poids faible. Quelle est la fonction réalisée ?
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5/30 2007 - 2008
5
FONCTION "REGISTRE A DECALAGE". Le schéma structurel pourrait être réalisé à partir du circuit logique CD4013A ou d’un 74LS374 Schéma structurel : Q0 D CL
1D C1
Q1 1D C1
Q2 1D C1
Q3 1D C1
Q4 1D C1
Q5 1D C1
Q6 1D C1
Q7 1D C1
Construire le chronogramme de cette structure demande d’avoir à l’esprit que tout opérateur introduit un temps de latence entre le moment de la commande et celui où le résultat aboutit en sortie. Ce temps est appelé temps de propagation. Or ici les entrées de commandes sont actionnées simultanément. Lors d’un front montant de CL un opérateur voit donc l’état de l’opérateur qui le précède avant que celui-ci n’ait eu le temps de changer d’état. Ce principe étant admis vous pouvez construire successivement les chronogrammes de Q0, Q1,…, Q6 et Q7. Chronogrammes en page suivante
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6/30 2007 - 2008
CL 1 0 D 1 0 Q0 1 0 Q1 1 0 Q2 1 0 Q3 1 0 Q4 1 0 Q5 1 0 Q6 1 0 Q7 1 0 0
t t t t t t t t t t 0,2
0,4
0,6
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
0,8
1
1,2
1,4
1,6
1,8
2
7/30 2007 - 2008
2,2
2,4
2,6
2,8
ms
6
ETUDE DU "COMPTEUR A ANNEAU".
Schéma structurel. 1. Tracer les chronogrammes de Q0, Q1 et Q2 (s'aider du mémotech pour la documentation du CD4013). 2. Exprimer la fréquence FQ0 en fonction de FH 3. Au vu des chronogrammes, indiquer le modulo de ce compteur. H 1 t 0 RAZ 1
0
t
Q0 1 t 0 Q1 1
0
t
Q2 1
0
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t
8/30 2007 - 2008
7
ETUDE DU "COMPTEUR DE JOHNSON". Schéma structurel.
1. Faire le même travail que précédemment (compteur en anneau) sur ce nouveau schéma. 2. Quelle différence existe-t-il entre ce schéma et le précédent ? Quelle en est la conséquence sur le modulo et la fréquence des signaux de sortie? H 1 t 0 RAZ 1
0
t
Q0 1 t 0 Q1 1
0
t
Q2 1
0
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t
9/30 2007 - 2008
8
FONCTION COMPTEUR ASYNCHRONE MODULO X A BASCULES JK".
1. Sur quel front fonctionnent les bascules ? 2. A quel niveau logique les entrées /R sont elles activent ? 3. Compléter les chronogrammes de Qa, Qb, Qc et de /R (à l’état initial, Qa=Qb=Qc= "0"). 4. Donner un nom à cette structure (modulo) ?
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10/30 2007 - 2008
9
FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE JK 1. 2. 3.
On désire réaliser un compteur asynchrone modulo 10 à l’aide de bascules JK activent sur front montant. Réaliser le schéma permettant de réaliser ce compteur Tracer les chronogrammes des sorties Q0, Q1, Q2, Q3 et Raz (à l’état initial, Q0=Q1=Q2=Q3= "0"). Convertir en décimal les quatre bits binaires Q3, Q2, Q1 et Q0 en prenant Q0 pour bit de poids faible.
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11/30 2007 - 2008
10 FONCTION "DIVISION DE FREQUENCE". Le schéma structurel est réalisé à partir du circuit logique HEF4027B Schéma structurel.
Le circuit U2 est alimenté sous 0/5V. 1. Il vous appartient de câbler les broches repérées S et R de façon à inhiber la "mise à un" et à effectuer une "remise à zéro" de la sortie Us dès la mise sous tension du circuit. On utilisera le signal RAZ (cf chronogrammes). Conditions initiales: -
la sortie Q de U2a est au niveau bas,
-
la sortie Q de U2b est au niveau bas.
2. Sachant que U c a d est une ddp logique 0/5V de fréquence F=10KHz, représenter les chronogrammes des grandeurs J , K, Q et Q (chronogrammes en page suivante) pour les deux bascules JK, mettant en évidence le fonctionnement de la structure. Et ceci pour 9 périodes de Ucad. 3. Déterminer la fréquence du signal de sortie, et préciser la division effectuée.
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12/30 2007 - 2008
Ucad 1 t 0 RAZ 1
0
t
Qa 1
0
t
Qa 1 t 0 Qb/Us 1
0
t
Qb 1
0
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t
13/30 2007 - 2008
11 FONCTION ASYNCHRONE A BASCULE JK. Le schéma structurel est réalisé à partir du circuit logique HEF4027B Schéma structurel. 1J
JE C
Q1
C1 1K
KE
Q1
1J
Q2
C1 1K
Q2
Tracer les chronogrammes des sorties Q1 et Q2. JE 1 0 KE 1 0 C 1 0 Q1 1 0 Q2 1 0 0
t t t t t 4
8
12
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
16
20
24
28
32
36
40
14/30 2007 - 2008
44
48
52
56
µs
12 ETUDE D’UN COMPTEUR BINAIRE.
Symbole :
1. En exploitant sa table de vérité ou sa représentation déterminer : x
l’entrée et l’événement provoquant sa mise à zéro ; x
l’entrée et l’événement provoquant le comptage ; x
le modulo du comptage ; x
le nombre mini possible en sortie ; x
le nombre maxi possible en sortie.
2. Compléter les chronogrammes suivants :
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15/30 2007 - 2008
0
t t t t t t t t t t t t t t t
?
H 1 0 RAZ 1 0 Q0 1 0 Q1 1 0 Q2 1 0 Q3 1 0 Q4 1 0 Q5 1 0 Q6 1 0 Q7 1 0 Q8 1 0 Q9 1 0 Q10 1 0 Q11 1 0 NHD
4
8
12
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
16
20
24
28
32
36
40
16/30 2007 - 2008
44
48
52
56
ms
13 ETUDE DE COMPTEURS .
Symboles :
1. Pour chacun des composants représentés ci-dessous, déterminer : x
l’entrée et l’événement (0, 1 n ou p ) provoquant leur mise à zéro ; x
l’entrée et l’événement provoquant le comptage ; x
et le modulo de comptage. 2. Compléter les chronogrammes suivants. Procédure : - En faisant attention aux événements de mise à zéro (RAZ) compléter le chronogramme du nombre de sortie NO. - En déduire l'état de chaque ligne de sortie du compteur
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17/30 2007 - 2008
CP0 1 0 MR 1 0
4518
t t
?
NOD
t
O0 1 0 O1 1 0 O2 1 0 O3 1 0
t t t t
0
4
8
12
16
20
24
28
32
36
40
44
48
52
56
CP0 1 0 MR 1 0
4520
t t t
11
NOD O0 1 0 O1 1 0 O2 1 0 O3 1 0 0
ms
t t t t 4
8
12
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
16
20
24
28
32
36
40
18/30 2007 - 2008
44
48
52
56
ms
14 ASSOCIATIONS DE COMPTEURS MODULO 10. Travail demandé : tracer les chronogrammes ci-dessous
Schéma structurel.
/CP1 1 0 MR 1 0
t
NU10
t
3
t
U0 1 0 U1 1 0 U2 1 0 U3 1 0
t t t t
4
ND10
t
D0 1 0 D1 1 0 D2 1 0 D3 1 0
0
t t t t
43
N10
t
4
8
12
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
16
20
24
28
32
36
40
19/30 2007 - 2008
44
48
52
56
ms
15 FONCTION "COMPTEUR A MODULO DEFINI PAR CABLAGE".
Schéma structurel.
Le schéma ci-dessus est celui d’un compteur dont le modulo est déterminé par câblage. 1. Pour IC1, déterminer : x
l’entrée et l’événement provoquant le comptage ; x
l’entrée et l’événement provoquant la mise à zéro de son contenu. 2. Déterminer la première valeur du contenu remettant à zéro le compteur. 3. Enoncer la succession de nombres stables produits par ce compteur. 4. Compléter les chronogrammes sur la page suivante. 5. Proposer un nouveau câblage afin d’obtenir une fonction comptage modulo 12. Enoncer la suite des nombres stables produits par cette structure.
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20/30 2007 - 2008
H1 0 N
t
.
CT0 1 0 CT1 1 0 CT2 1 0 CT3 1 0 R1 0 0
4
8
12
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
16
20
24
28
32
36
40
21/30 2007 - 2008
44
48
52
56
ms
16 ETUDE D’UN COMPTEUR-DECOMPTEUR A PRECHARGEMENT.
Symbole :
1. En exploitant sa table de vérité ou sa représentation déterminer : x
l’entrée et l’événement provoquant sa mise à zéro ; x
l’entrée et l’événement provoquant le comptage ; x
l’entrée et l’événement provoquant le décomptage ; x
le modulo du décomptage et du comptage ; x
l’entrée et l’événement provoquant le préchargement ; x
les entrées de données pour le préchargement ; x
la condition pour que RINC soit actif et l’état associé ; x
la condition pour que RDEC soit actif et l’état associé. 2. Compléter les chronogrammes des deux pages suivantes :
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22/30 2007 - 2008
RAZ 1 0
t
HINC 1 0 HDEC 1 0 CHARGE 1 0
t t t
?
NQD
t
Q0 1 0 Q1 1 0 Q2 1 0 Q3 1 0 RINC 1 0 RDEC 1 0 0
t t t t t t 4
8
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
12
16
20
24
28
32
36
23/30 2007 - 2008
40
44
48
ms
RAZ 1 0
t
HINC 1 0 HDEC 1 0 CHARGE 1 0
t t t
?
NQD
t
Q0 1 0 Q1 1 0 Q2 1 0 Q3 1 0 RINC 1 0 RDEC 1 0 48
t t t t t t 52
56
60
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
64
68
72
76
80
84
88
24/30 2007 - 2008
92
96
100
104
ms
17 COMPARER DES CHRONOGRAMMES SYNCHRONES ET ASYNCHRONES.
Schéma structurel.
Voici une structure de comptage. Le compteur 74163a est un compteur synchrone, le 74393 est un compteur asynchrone. Vous allez construire les chronogrammes de l'un et de l'autre suivant les procédés respectifs de chacun de ces compteurs. Ils sont tous deux commandés par le même signal de commande H, le comptage est donc simultané. Ainsi vous pourrez vous rendre compte de la différence entre les deux modes de fonctionnement. Procédure :
- Construire le premier chronogramme comme vous en avez l'habitude (H est commun) Le deuxième chronogramme dilate l'échelle de temps au voisinage de t=32ms du premier chronogramme. À cette échelle vous ne pourrez pas négliger les temps de propagation de l'information dans les opérateurs. Pour simplifier vous considérerez qu'un temps de propagation TP vaut 15ns.
- Les quatre sorties de l'opérateur synchrone sont toutes commandées par H. Construire le chronogramme de ces sorties en considérant un TP entre n de H et chaque transition de sortie. - L a s o r t i e AS0 de l'opérateur asynchrone est commandée par n d e H . Construire le chronogramme de AS0 en considérant un TP entre n de H et transition de AS0. La sortie AS1 est commandée par n de AS0, un TP doit donc s'écouler entre ces deux événements. Vous procéderez ainsi aussi pour les sorties AS2 et AS3. - Représenter chaque TP par une flèche de couleur. (voir exemple) - Déterminer pour chaque instant (même pendant les transitions) les valeurs de S et AS.
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
25/30 2007 - 2008
8
S
.
8
AS
.
16
t
.
AS0 1 0 AS1 1 0 AS2 1 0 AS3 1 0
AS0 1 0 AS1 1 0 AS2 1 0 AS3 1 0 AS
H1 0 /RAZ 1 0 S0 1 0 S1 1 0 S2 1 0 S3 1 0
20
24
28
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
32
36
40
ms
15
S
t
15
H1 0 /RAZ 1 0 S0 1 0 S1 1 0 S2 1 0 S3 1 0
.
31,980
32,000
32,020
26/30 2007 - 2008
32,040
32,060
32,080
32,100
ms
18 ANNEXE HEF4518B Dual BCD counter FUNCTION TABLE CP0 CP1 H n
MR L
MODE counter advances
L
p
L
counter advances
p
X
L
no change
X
n
L
no change
n
L
L
no change
H
p
L
no change
X
X
H
O0 to O3 = LOW
74HC/HCT393 Dual 4-bit binary ripple counter PIN DESCRIPTION PIN NO.
SYMBOL
NAME AND FUNCTION
1, 13
1CP, 2CP
clock inputs (HIGH-to-LOW, edge-triggered)
2, 12 3, 4, 5, 6, 11, 10, 9, 8
1MR, 2MR 1Q0 to 1Q3, 2Q0 to 2Q3
asynchronous master reset inputs (active HIGH) flip-flop outputs
7
GND
ground (0 V)
14
VCC
positive supply voltage
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
27/30 2007 - 2008
74HC/HCT193 Presettable synchronous 4-bit binary up/down counter FUNCTION TABLE INPUTS
OUTPUTS
MR 14 H H
/PL 11 X X
CPU 5 X X
CPD 4 L H
D0 15 X X
D1 1 X X
D2 10 X X
D3 9 X X
Q0 3 L L
Q1 2 L L
Q2 6 L L
Q3 7 L L
parallel load
L L L L
L L L L
X X L H
L H X X
L L H H
L L H H
L L H H
L L H H
L L H H
L L H H
L L H H
L L H H
count up
L
H
n
H
X
X
X
X
count down
L
H
H
n
X
X
X
X
OPERATING MODE reset (clear)
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
/TCU /TCD 12 13 H L H H H H L H
L H H H
count up
H
H
count down
H
H
28/30 2007 - 2008
74HC/HCT4040 12-stage binary ripple counter PIN DESCRIPTION PIN NO.
SYMBOL
NAME AND FUNCTION
8
GND
ground (0 V)
9, 7, 6, 5, 3, 2, 4, 13, 12, 14, 15, 1
Q0 to Q11
parallel outputs
10
CP
clock input (HIGH-to-LOW, edge-triggered)
11
MR
master reset input (active HIGH)
16
VCC
positive supply voltage
FUNCTION TABLE INPUTS
OUTPUTS
CP
MR
Qn
n
L
no change
p
L
count
X
H
L
Timing diagram:
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
29/30 2007 - 2008
74HC/HCT163 Presettable synchronous 4-bit binary counter PIN DESCRIPTION PIN NO.
SYMBOL
NAME AND FUNCTION
1
MR
synchronous master reset (active LOW)
2
CP
clock input (LOW-to-HIGH, edge-triggered)
3, 4, 5, 6
D0 to D3
data inputs
7
CEP
count enable input
8
GND
ground (0 V)
9
PE
parallel enable input (active LOW)
10
CET
count enable carry input
14, 13, 12, 11
Q0 to Q3
flip-flop outputs
15
TC
terminal count output
16
VCC
positive supply voltage
FUNCTION TABLE INPUTS OPERATING MODE
MR
CP
CEP
CET
OUTPUTS PE
Dn
Qn
L X X X X L n H X X L L L n parallel load H X X L H H n count H H H L X count n hold H X L X H X qn (do nothing) H X X L H X qn (1) The TC output is HIGH when CET is HIGH and the counter is at terminal count (HHHH). reset (clear)
Exercices logique séquentielle – V1.31 Lycée Jules Ferry – Versailles - CRDEMA
TC L L (1) (1) (1)
L
30/30 2007 - 2008
