y
..
•'
.
,
-
'~
CONTENIDO
P RÓ! OGO
xix
P REFAC IO
xxi
1
INTAODUCCIÓN 1.1
1.2 1.3
1
Acerca del disei'lo digital 1 Analógico contra Digital 3 Dispositivos digitales 6
15 1.9 Tarjeta de circuito impreso 18 1.10 Niveles del diseno digital 19 1.1 1 El objetivo del jUegO 22 1.12 Un paso adelante 23 Problemas propuestos 24
2
,
SISTEMAS Y CÓDIGOS NUMÉRICOS 25 2.1 Sistemas numéliCos POSlclonales 26 2.2 2.3 2.4
2.5
Números octales y hexadecimales 27 Conversiones generales de sistema numérico posicional Suma y resta de "umeros no decimales 32 Representación de numeros negativos 34 2.5.1 Rtpresl!nlocifJn de magnitud COI! sigIlO 1.5.2 SisttnrtLJ numiricos tk complemento 2.53 ReprtstnJacidn de eotnplemenJo tü baM 2.5.4 Represt!mocidt1 de compltmtnlo (.1 dw 2.5.5 Represt nladóll de complt me"'o de base rtduc~ 2.5.6 Reprtumocidn lk compltmenlO Q UtIOS
29
2.5.7 RtprtunJocj(mu por au:w
vii
viii
Contenido 2.6
Suma y resta de complemento a dos 2.6./ Rrglm d~ IiHuma 2.6.2 Unu l'isidn gráfica
39
Z 6 1 Des/,ordumi,vw
2.6.4 Rr81llSdehJ uSla 2.65 N,imeros binorios sin signo)' complemt nto a dos 2.7 Suma y resta de complemento a uno 44 2.8 Mu1tiplicaci6n binaria 45 2,9 División binada 47 2.10 Códigos binarios para números decimales 48 2.11 Código Gray 51 2.12 Códigos de carácter 53 2,13 Códigos para acciones, condiciof'les y estados 2.14 Cubos n y distancia 57
53
2.15.5 C6digas bidim~IISj(Hul/i!s 1,15,6 C6digos de suma de \'eri(icucilJ,1
2,H ,7 CddigoJ mdt n 2,16 Códipos para el almacenamiento y la transmisión de datos en serie
69
2, 16,1 Datos en paraldo;y ell serie 2.16.2 Códigos d~ f(lIta ell serie Referendas
73
Problemas propueslos Ejercicios 76
3
74
CIRCUITOS DIGITAl ES 79 3, I Compuertas y sel'lales lógicas 3,2 3,3
3.4
80
Familias lógicas 84 lógica eMOS 86 J 3,f Ni\'efes Mg icoJ CMOS JJ.2 Tron S;WlCtf MaS 3.u O rruiro dd /n)',.,w bdl;CO a,1OS
33,4 Compuertas CMOS NANO ;y NOR 33.5 Cargabilidad d~ tlllrUikI 33,6 ComPUtrlm no im'ersort1s 33,7 Compuertas CMOS AN O-QR-INVERSOBA Comportamien to eléctrico de los circuitos CMOS
y
OA-ANO-INVERSORA 96
J 4 , 1 Rr w men
3,5
304.2 Hojru de datos y ~spedjictJdonu Comportamiento eléctrico de estado estable de los dispositivos CMOS 3.5./ Ni\,tles fdgicos "u¡rgelles de ruido 3.5.2 Componamiento del tire/lllO COII cargas resisri\'lIS
,t
99
•
Contenido
J.5J Comportan/i,mlo del e/Tcullo con tnlradas no idealts l S,¡ 3.5.5 1.5.6 1.5.7 3.5.8
3.6
Ea" DI" E{«tos dI! la rnrxo Entradas qut /10 SI! u/ilimn Picos (ltI rorrit llte y c(J(.acitnrt's dl! tlI!Mct>plllnlirll/o Clima dtstruir 1111 di.J{JOsitil'O CMOS
Comportamiento eléctrico dinámico de los dispositivos eMOS 3.6./ Tit mpu de transiridn J.6.2 Nm lrdo 1U: proptl 8 11cÜÑr 1.63 Ct.ln.fun/n de I!nI"
3.7
g ítl
Otras estructuras eMOS de entrada V salida
123
J.7./ CumputrtllS dI! trwlSmisiÓtl 1. 7.2 Enlrudat de un di.r{Kmwr" Schm;tt 3,7J Sa/idw de fUusuu/os
3.7.4 SulidlU dI/! drr.nu jt' al!i(!rIo "1 7 5 GlI!lml de 1 El) 3.7.6 BlIsts dI! fut ntl! nl/Ufipl/! 3.7.7 LdSica afambnum
3.6
3.7.8 Rt sislores tk arranque • Familias lógicas eMOS 135 J.8./ IIC ,' UCT 3.8.2 VHC \' VHcr
3.8.3 CarDe/tris/ieas ,.¡«fricas dI!. He. HeT. VHC \' VHcr 3.8.4 FCT \'FCT-T
3.9
Lógica bipolar
145
'91 Diados
1.9.2 1.9.1 1.9.4 3.9.5
J.ógicQ de djooo.r
bipo/a"s de ""i&l ¡'n-ersor e" Mgim de /ransist(Jr TramistoreJ ScllOflb 3.10 Lógica transistor-transistor 156 1./0./ CtJtllpllerta NANO rn bdsica TtwIS/S/(Jff!S
3./0.1 Nil't1eJ /ógicm \' márgl'neJ de ruiJo J 10 J EnI! a ul
.1. /0.4 Enmulqr sin urW;ur 3./0.5 Tipos luliciorul/es de comp uertas 1TL 311
Familias ro
1 66
I 11 , EamWar 1T1. inicjqle s
1.//.2 Familias 171. Schotlh3. // J CaranerÚ/iclu lit /llS {wnililJj 7T1.
3.11 .4 Unalw ja deoowJ 7TL 3 12 Interfaz CMOSlUI
170
3.13 lógica eMOS de bajo voltaje e interfaz 3.13./ lAg irn LveMOS l' I.VlTL de JJ v 3 1.12 FnlmtflH w/uamer a ~ V 1 I i , SOlidos w/uanle' (! 5 Y
171
113
IX
)(
Contenido
J. lJA Re.flllllt'fl de ;nter[(Jt..·es1TULV/TL J ./J.5 Lógica de 2.5 V y de/.8 V 3.14 Lógicadeemlsoracop!ado I 14 I
t75
Circuim Mljro CMI
I /4 2 Erunilj", ECI IOIWOf./
Fam ilia FCJ /OOK J./4,4 ECLposilim(PECL¡ J /4 1
Refpreocias
16.3
Problemas propuestos Ejercicios 188
4
184
PRINC IPIOS p E D ISEÑO LÓGICO-COMBINACIONAl 4.1
Álgebra de coomutacl6n ;1 1 1 Ariqma s 4 I Z TMrelllar de
;1
UIW
rolo
193
194
rariahle
I 4 TIY!rnrvu ' le n I'llriahlet
4 I 5 V/mUdad
4./.6 Repusentociones estdndar de fllnciones lógicos 42 4,3
Análisis de ci rcu itos combjnaciona les
Slnlesls de ,Irmi' os rombjM cjona le s 4J, / Di.ft'ÑIS y descripciones de circuito 4 .1,2 Mmrip ufad(Hle.f
4,4
4.5
4,6
d~
209 2 1S
árcllilo
433 MÜt jmjwc:iÓn dd circllj/(l romhjoudooul 43.4 Mapas de Kartlaugh 4J,5 Minimi¡ación d~ s/unas o productos 4J,6 Simplificación de productos de sumas 43.7 Combi/U/CiQtles de entmda "sin 1"l{Jorlancia" 43.8 Minlm;::J/Ción de salida mú/tiple Métodos de minimización programados 236 4,4./ RepreJentación de /irmloos de producto 4.4.2 Cd/cuw de implican/ts primos mediante fa combinacidn dt tirminos de pmducro 4.4J Enronlr(urdo lllta cubierro mínimo empltondo 'lira tabla de implican/es prrmos 4,4,4 Otrm mitodm de miltimiwcitm Riesgos en el tiempo 244 4.5./ Riesgos tJuiJicos 4.5.2 HuI/tullID riesgos estdticru medimrtt e/ uso di' mapaf 4jJ Riesgf.ls dilldmicos 4.5.4 DiHíIi> rk ci' rniws libry d( riwms Ellenguale de descripc!6n de hardware ABEL 249 4.6.1 Estrr/Cluro del programo ABEL 4.6.2 Fundol!wlIienlQ dd COlll pi/ad()(' de MJEL 4,6.1 /1IStrllccio,,~s WHEN ... b(ogu~s d~ « /laciO/res 464 Tabla r de rt'rtlml
Conlenido
4.65 Jnt~n-alos. conjuntos y relaci01lu 4.6.6 Entrado s sin impononcia 4.6.7 Vn:torude pruebo 4.7
El lenguaje de descripción de hardware VHOl 4.7. / Flujo de díuño
264
4.7.2 Estructura de programo 4.73 Tipos y constant~s 4 .7.4 Funcionu yproadimi~lIIos 4.7.5 BibliOlua \1 paqUf!I~S 4 7 6 E/rnvnlQS tk di Vifa wcucwral 4.7.7 Elemenlos de diseño de Pujo de dolOS 4.7.8 Elementos d~ dis~flo basado en el comportami~lIIo 4.7.9 w dimf!lUidrt tiempo )' simulacldn 4. Z IO Sfnl($js Aelerancjas
298
Problemas propuestos Ejercicios 304 5
30 1
PRÁCTICAS DE DISEÑO l ÓGICO COMBINACIONAL
5,1
Eslándales de dng uoentaci6n
5.1./ 5.1.2 5.1.3 5.1.4 5./ .5 5./.6
312
Diagramas de bloquu S¡mboltu eh lar compUf!rtas Nombruih seMI )' nlve/n acril'OS Ni~'eles octil'OS para ttnnillO{es Diseño eh IógiCD burbuja ·burbuja Rtpresemocidrt de la ubicación de lo.r componenus
,. I 7 BU It'I
5.2
5.3
54
5.1.8 In!ormociórl adiclOtUJi del dwgrama esquf!mático Temporización del circuilo 330 5.2.1 Diagramas de lemporiUlCidll 5.2.2 Rf!fardo eh proposocidll 5.23 EsfNCifjcacianes de lemporizacidn 5.2.4 AndlisiJ d~ t~mporitªdón 5.2.5 Herramif!ntas para andlisis de lemporizaddn p lO combjnacionales 337 53./ Nr~glos de lógica programable 53.2 Dls{!(J$itil'Os ldgicos de tJrTegfo programubf~
53.6 PrUf!ba yprosramacwn del dispositivo Decod jflCadores 351 5.4.1 Df!codi!icadoU$ binarios
5.4.4 El duodificadar de J a 8 74xIJ8
311
xi
)(ii
Contenido
•
5.4.5 Decodificadores binarios en cwcuda 5.4.6 Decodi!icadtJres en ABEL yen /os PW 5.4.7 Decodificadores en VHDL 5.4.8 Decodificadores de siele sl!gnrl!nlos S S Codificadores 376 5.5.1 Codi{ir:adorfls dI! pr;oritllul 5.5.2 El codificador de prioridad 74xl48 5.5.3 Codificadores en ABEL \' PW 5.5.4 C(Jdi!icadorl!.f en VHDL 5.6 Dispositivos de tres estados 385 5.6.1 Bufk n dI! un eSlados 5.6. 2 Bufftn de ,,~s estados SSI )' MSI u/ándor 5.6.3 Salidas de tres e!J/ados en ABEI. y PLD 5 64 Solida. el,. rus l'lWdm e " YHf)f 5 .7 Multip!e)(ores 398 5.7.1 Mul/iplaorfls MSI e!J/tindar 5.7.2 ExpanslÓII de mlll/irlexores 5.7J Mllltip/t.tores. demultiplexores y bllses 5.7.4 Multiplexores en ABEL r PW 5.7.5 Mul/ip/aores en VHDL 5.8 Compuertas CR EKclusivas y circuitos de paridad 410 5.8. / CompuerlDS O R Exclusil'tl$" NOR bclusi",¡s 5.8.2 Circuitos de paridad 5.8.3 El generador de /KIridad de 9 hiu 74x280 5.8.4 Aplicaciones de l'tr;{icociÓfl de paridad 5.85 Compuertas OR Exclusil'u y circu;/O!I de paridad en ABEL l ' PW 5.8.6 CompuutlU OR üclusil'O l ' circui/Os de paridad eu VHDL 5,9 Comparadores 419 5.9. / Es"u, /ur" del comparador 5 9 2 Circuitos ittmtjm. 5.9.3 Un circuito comptITador i/eran'l'O 5.9.4 Co/'nparadore!J MSI es/drular 5.95 Comparadores en ABEL y PW 5.9.6 Comparadores en VHDL 5,10 Sumadores, restadores y ALU 430 5. /0,1 Medio sunrodorrs y JUmodort's comple/oJ 5.10.2 SUModmn i/erocl;''OJ ("ell riw" ) 5./0.3 Sustrae/ores (restadores) 5 IQ4 Sumado,,! de ocorrt!o ollticieaJo 5 10 5 S'!!wadauf M5I
5./0.6 5. /0.7 5.10.8 5,/0,9
Ut!idadt s /ó~ico-ori'mhicas MS/ /'ALU) Acor"o de grJj{JO anticipado SunUJl!ore!JenABEL y PW Sc/wwlQwen VHDI,
Contenido 5. t 1 Multiplicadores oombinadonales 446 5.//. 1 Estruclllras de multiplicador combinacional 5.//.2 Mu/tipliccu:i6n m AREL r PW
Problemas Pfopoestos Ejercicios 459
6
456
EJEMPLOS DE DISEÑO DE CIRCUITOS COMBINACIONALES 6.1 Ejemplos de diseno de bloques de construcci6n 468 6.1./ IÑJ plauulor rdpida (Harrd shi/ferJ 6.1 .2 Codificador de punto fllJ/(lIIJe .fimple 6./ J Codificador de prioridad dl/ut 6.1.4 Comporadores ell cascadu
•
6.2.1 6.2.2 6.2.3 6.2.4 6.2.5
IÑsplowdar rdpido Codificador de pUI/IOflotallle simple Codificador de prioritkJd dI/al
Com{J(lradores el/ ClHCtltla Co",porador dept'lIdiente dt'1modo
626 Conwdor dI'
6.3
467
Ullo r
6.2.7 Juego de "Tre.•-ell ra>~" o "Ga/o" Ejemplos de diseno utilizando VHOL 500
6.1.1 OtJplowlor rripido 6.1.2 Codi{irndur rk pwll/o ROlan/e .fim" le (j.1J Cod!JIcador de prioridad l/l/uf 6.3.4 Contpartldurf!s con uucaJq 6.1.5 Comparador dt'{)e"dientt' del mudo 6 16 Üwtodor dI' uno.
6.3.7 Jucgo de "Tres Cl! r(n"(l" o "GIIIO" Ejercicios 527
7
PRINCIPIOS DE DISEÑO LÓGICO SECUENCJAI. 7 1
E lementos bjestables
531
7.1.1 A,ná/isisdisi/(J/
7.2
7./.2 Andlisis anal6gir{j 7.1.3 ComportantitmlO 1IIt'llIcstahlt' latchs Y flip-nops 534 72 I l ovh S . R 722 l au-b 'i.R
n .f
{Qlcb
724
{ a /e h D
S. R CM hab ililacid"
7.2.5 FUp.pop D disparado por P l/IlCO 7.2.6 F/ip-jlop D disparado por flullco ClHI habi/iU/ci6n 7.2.7 Flip-f1op rk erploración
529
•
xiii
xiv
Contenido
7.3
7.2.8 Flip-flop S-R ma~stro/~u:Ia\'O 7.2.9 FIi" ·flo,, J·K ma~stro/~scla~'O 7.2.10 Flip·{1op J·K disparaM por flanco 7.2.11 Flip-Flop T Análisis de una máquina de estado sincrónica temporizada 7.3.1 Estructllra d~ la mdqllirlll dt! estado 7.3.2 Ugica d~ mlida
550
7 1. 1 ECUQcitm c¡ cacactuluimr
7.8
7.3.4 Andfisis d~ m4guinas dt! ~stado con flip-flops D 7.3.5 Andlisis d~ máquinas de ~stado con {lip1lops J-K Plsal\o de máquina de estado sincrónica temporizada 563 7.4.1 Ekmplo de diseño d~ tabla de ~stado Z4.2 M jnjmjmd&¡ de atado 7.43 Asignación d~ ~stado 7.4.4 Sfntesis utilitflndo flip·flops D 7.4.5 Síntesis utilis,ando mp·17om J·K 7.4.6 Mds efrmplos de disáw qu~ utiliumflip-flops D Pisel\o de máquinas de estado que utilizan diagramas de estado Sintesis de una máquina de estado que utiliza Ustas de transición 76 1 fC!!arionn de lmn dcidn 7.6.2 Ecuaciones de e.xc;tDCÍón 7.6.3 Variacion~s sobu el uq/lema 7.6.4 Rtaliwcit1n d~ la mdquina d~ ~stado Otro ejemplo de diseno de máquina de estado 594 7.7.1 Eljuego d~ fas adivinanzas 7.7.2 Estados sin utiliwr 7. 7.1 AJignodÓll de estado codijiúulo por ro/ido 7.7.4 CodificadoMs de ~stado "sin importancw" Descomposición de las máquinas de estado 602
7,9
Cjrqthos secueociales de retroa limentación
7.4
7.5 7.6
7.7
604
7 9 I And/itir
7.9.2 Análisis de circuitos con farol de ~troalimentaci6n múltiple 7.9.1 Carr~ras 7.9.4 Tablas d~ estado y tablas th flujo 7.9.5 Análisis d~fljp-f1op D CMOS 7.10 Diseno de tire! lito sen leoda! de retroalimentaciÓn 615 Z lO I I " r i .
7,/0.2 DiJ~rio de rabia th {lujo de modo {u~ntal 7./0.3 M 'nimi~acidn de la rabIa d~ flu jo 7./0.4 AsigllOci6n de estado Iib~ dI! carreros 7 10 5 EcuadoQt< de erdUlcjón 7./0.6 Riesflos tstndol~s 7 /O Z ReJUWi'n 7 11 Carac!erfstiC..aS de disefm de ci rmito secllencial AREL
7.11.1 Salidmugistradar 7.11.2 Diagramas de ~stodo
627
•
584 591
Contenido 7.//3 Memon'a de estado externa 7.// .4 Especificaci6n de salidas de Moore 7.1 J.5 Especi/irociÓf/ de !lalidas MM/" \' CWJaIi;adm con WITH 7./1.6 Vectores de prueba 7 ' 2 Csrsderlsticas de disal'lo de cirQ¡jtn sAQ taros! VHO!
64'
7.12.1 Circuitos StTUaldol" tk rdmolimenwdCÚJ 7. 12.2 Circuitos lemporiwdos Referencias 6 44
Problemas propuestos Elercicios 650
8
646
PRÁCTICAS p E P ISEÑO LÓGICO SECIIENCIAI
8. 1
659
Estfmdares de doc"mentación de cirCtljlos secuenciales
660
8. 1. 1 R'9/,,,imitnIOS 8tn"o{es
8./.2 Símbolos lógicos
8.2
8. / J lHscripcioMs de m4guina de estcuJo 8./.4 Esp«i{icuciOfl('s r diagramas de tiempo Latchs y flip-flops 686 8.2. / LmcJu yfl;p'/Iops SSI 8.2.2 Inhibición del rebote de un inrerTuptor 8 .23 El inhibidor di! uooti! para el inrerruplor nuú simple
a ccvilo "'''reclo, ck bu s 8.2.5 Regis/ros y la/CM de biu múl/iples 8.2.6 Registros y larchs en ABEL y PW 8.2.7 Regis/ros y lo/clts en VHDL PlD secuenciales 681 8J./ PLD secuenciales bipolares 83.2 Disposiril'Os GltLstCuenciales 8JJ Es~cific(JCiontJ de lemporililCión del PLD 824
8.3
84
Contadores
693
84 1 Cmrradq ... s iremlÍl'º'
8.4J COll/adores MSI y aplicaciones
8.5
8.4.4 lJt'codi/icación de estados de canlador binario 8.4.5 ConltWores en ABEL y VHDL 8.4.6 Conladcrts en VHDL Registros de corrimiento 712 8.5./ Estructura del registro de corrimiento
8.5.2 Registros de corrimiento MSI 8.53 La meu grande (¡plicación di! ugistro dI! corrimiento del nr!lm/o 8.5.4 Crml't'rsión serie/paralelo 8.5.5 Contadores tÚ! registra de corrimiento 8 56 Conwlnr en aamo 8 5 7 Conroclout Iohnron
•
xv
xvi
Contenido
86
8.5.8 Con/(Illores (fe regis/ro de corrimiento ron re/r(){llimentadón finerll 85.9 Regis/ros de corrimiento en AREL)' PW 85. 10 Regu lros de corrimiento 1'11 VHDL Circuitos iterativos contra secuenciales 747
8 .7
MetodoloQla de dIseno sIncróniCo
750
8,Z 2 UII l'il'mplo al' dijl'ilO df: sisli'nw sincrónico
8 ,8
Impedimentos para el diseno sincrónico
757
8.8.J ~SKO tle reloj 8.8.2 Di,ffH,ro dd reloj 8.83 En/mdtlS as{ncrolll/S 8,9 Falla'del sincronizador y melaeslabilidad 764 8.9.1 Falla de J'incrolli:.ador 8.9,2 Tiem{NI de re.m/llcio" de la meille.fwlJilidlJ/1 8.9.3 Di.feíta de si/JCmni;adar Clm/iable 8.9.4 Arnflisis de la temporizacldn mewestable 8.95 Mejoft!s sincron;lJulores 8.9,6 O/ros t¡¡seiíos de sincronizodor 8.9.7 Flip-flops meltlestables endurecidos 8.9.8 SinCTOIJÍZ/lción de trtlllSferencias de datos de alw ~'t!focidud Referencias 784 Problemas propuestos 786 Ejercicios 788
9
E.JEMPLOS DE DISEÑO DE CIRCUITOS SECUENCIALES 9.1
Ejemplos de diseflo gue utilizan ABEl y PLD
795
796
9.1.1 Tempori:¡¡cidtl venctlpsulamiento de mdquina! de estat/l) Jxl$lJdas en PW 9./.2 Varias mdquifU'l.f simpft's 91 1 1m h,crf IrO'WWS del tOrd Thlludrrbird 9.1.4 El ¡llego de ftu tldil·inanZILf 9.15 Reinl't'ncidn de los cOII/roladores de se1luiforos 9.2
Ejemplos de diseno que utilizan VHOl
813
9.2.J Eftmpfos tle l '(lr j¡¡s mdqllinas simplu 9.2.2 uu I/lces trascms del Thmulubird 9.23 El juego de las tldMlltII/jJlS 9.2.4 Rei/JI'ención lle lo.f cO/limladort5 de .nmui{oro.f 10
MEMO RIAS DISp OSITIVO S CPlD 1Q 1
Memoria de SÓlo lect!J(a
y Ep GA
63 1
632
10.1.1 Uso lle ¡tU memorias ROM ¡Xlm (unciones lógicas combinaciollales 10 I , F m ucw w ¡me w a de la ROM
10. 1J /0.1.4 /0.1.5 /0./ .6
DecodificaciÓII bidime,uiOlull Till(ls COnu'rciaks de ROM TenrJl(lrizacidn)' en/mdlu de control de ROM Aplicaciollu de ROM
Contenido 10.2 Memoria de lectura/escritura 854 10.3 RAM estática 854 /03 ./ Entradar y salitUll dI' la RAM estdtica /0.3.2 Estructura interna de la RAM estdtica 10.3.3 Temporiwci6n de RAM estdtica • 103.4 RAM estdticas estdnthJr 10.3.5 SRA.", sincr6r1ico 10.4 RAM dinámica 866 10.4./ Es/ructura de tI/lO memoria dinámica tipo RAM 10.4.2 Tempon'wción de la RAM dinámica /0. 4.3 ORA", sincr6r1icas 10.5 Dispositivos lógicos programables complejos 872 /0.5./ La /amilio CPW XC9500 de XilillX /0.5.1 Arquitectura de bloque defuncitJn /0.5.3 Arqui/ectllTU de bloque de entrada/salida /0.5.4 Matriz de conmutaciÓl1 10.6 Arreglos de compuertas programable por campo 882 /0.6./ Lolulllilia FPGA XC4000de XililtX /0.6.2 Bloque de lóg ica configurable /0.63 Bloque de entradnJsalida /0.6.4 /nteTCOlled6n programable Ejercicios 892 11
TEMAS ADICIONALES DEL MUNDO REAL
895
11.1 Herramientas de disel\o asistido por computadora 895 J1././ únguojes (le descripción de hardware 1/ ./.2 Captura de diagramas esqUi!máticos //.1 3 Especificaciones y diagrwnas di! tt!mporiwcidn // ./.4 Análisis y simulación di!1 circuito 11 ./ .5 Asignodón de componentes i!n la tarftta di! circuito impuso 11.2 Diseno para pruebas 902 // .2.1 Prllebas //.1.2 Dispositil'OS de PT/U:/xJ y equipos de prueba i!n el circuito //.23 Mltodru de uploración 11.3 Estimación de la confiabilidad del sistema digital 908 /IJ.lllJdicedefal/os
11.1.1 ConfiabiUdad y tii!mpo medio entri! jolla.s / 133 Confiabilidod M I sistelTlO 11.4 LIneas de transmisión. rellexiones y terminaciones 912 11.4./ Ttor(o bdsica de la J(nea de Ircmsmisidn 1/.4.2 Inltrconuiones de si!flal lógica como lineas di! transmisión 11.4.3 Terminacio~s de señallógica Referencias 920 [N DICE
923
xvii
PRÓLOGO
La Ley de Moorc, que establece que la tecnologia de los semiconductores avanza de manera exponencial, ha mantenido su validez por mAs de tres décadas. Los expertos predicen que seguirá asl durante otro decenio. Cuando se introdujeron por primera vez los circuitos integrados. los paquetes lógicos contenían una docena o una cantidad similar de transistores. En la actualidad, debido a incrementos exponenciales en la densidad de los circuitos, los chi ps de microprocesadores han rebasado la barrera de los lOmillones de transistores. En menos de otra década alcanzarán los 100 mi llones de transistores por chip. Para seguir el ritmo de la Ley de Moorc, las técnicas de diseño han cambiado
drásticamente. Hubo una época en la que los circuitos lógicos fabricados a mano fucron la norma. En la actualidad los diseñadores desarrollan los circ uitos a partir de descripciones de allo nivel. Las conexiones hacia las tarjetas de circuito impreso se realizan en el interior de los chips. Con la lógica programable. las funciones lógicas y las conexiones en el chip pueden actualizarse denU'O del ambiente del usuario. ¿Cómo mantener al comente la educación con la Ley de Moore? ¿Qué podemos hacer para pennitir quc los estudiantes pl1l.ctiquen hoy sus habilidades y las adapten manana a las nucvas genel1l.ciones de dispositivos? Éste es el reto que enfrentó John Wakerly cuando inició este tl1l.baj'J. Su enfoque es polifacético. Se basa en los principios fundamen tales del diseflo digital que no sc modifican con la tecnología, como son la lógica combinacional, la lógica secuencial y l n.~ máq uinas de estado. El autor une estreehamenle estos principios con herramientas y Ié<:nicas práclicas quc enseñan cómo disdlar para la tecnologia actual. Éstas incluyen cómo utili7.nr los lenguajes de discño ABEL y VHDL, cómo estruelUl1I.r disenos con grandes bloques de construcción y cómo instrumentar diseños con dispositivos de lógica progl1l.mable. Estas lécnicas son esenciales pal1l. obtener éxilo en el diseilo. La meta más dificil es ayudar al estudiante pal1l. que se adapte a los cambios ine-
vitables que están por venir. Pal1l. lograr lo anterior el autor revela lo que ocurre bajo la lógica. Por ejemplo, proporciona modelos de transistores paro compuertas y los utili7..8 para exponer aspectos que están relacionados con temporización y ruido. Las COo1xix
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Prólogo puertas pueden llegar a ser más nipidas, más densas y pueden utilizar dife~ntes voltajes de control, pero el hecho de asegurar un funcionamiento adecuado y confiable siemp~ será una preocupación constante. Aprenderemos las caracteristicas. restricciones y modos de falla y cómo diseñar para ellos. También aprenderemos mediante ejemplos con diseños alternativos, CÓmo juzgar la calidad del diseño y evaluar los compromisos. A medida que surxen nuevas tccnologias. seremos capaces de diseñar para ellas. El autor mcjora el enfoque con habilidades de presentación que son raras en los textos universitarios. El lector apreciará nipidamente la efectividad de las gráficas, el estilo ameno dc la exposición y lo instructivo de tos ejercicios. La Ley de Moore condena a los libros de texto en este campo a tener una vida breve. No obstante, cllexto de Wakerly es un clb ico. Harold S. SIOlle
Pri'lCelon, New Jersey
Mal ríat protegido por derechos dfI :J.L'f')r
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PREFACIO
El presente libro
~Iá
dirigido a todas aquellas
~rsonas
que desean diseñar y construir
circuitos digitales reales. Está basado en la idea que, a fin de hacer esto, usted tiene que captar los fundamentos, pero al mismo tiempo necesita comprender cómo funcionan las cosas en el mundo rea l. ÉSta es la razón por la cual se propone el tema de " principios y prácticas",
El material en este libro es adecuado para cursos de introducción de discilo lógico
cunru de introducdón
digital en ingenieria cl~ica o en computación. asl como en ciencias de la compuUlCión. Los estudiantes de ciencias de la computación que no estén familiarizados con los con-
ceptos básicos de electrónica o que sencillamente no estén interesados en el componamiento el~tri co de los dispositivos digitales pueden omitir el capitulo 3; el resto de la obra fue escrita con la idea que fuera independiente de este capitulo tanto como fuera posible. Por otro lado, cualquier persona que tenga los fundamemos básicos de electrónica y que desee obtener un mayor conocimiento de electrónica digital, puede hacerlo leyendo el capitulo 3. Aquellos estudiantes qlle no cllenten con antecedentes de electrónica pueden obtener conocimientos básicos si consultan el texto "Electrical Circuits Review", de Bruce M. Fleischer, que es un rutorial electrónico de 20 páginas disponible en forma gralUita y en el sitio Web de este libro • .... "dpp. cea Aunque el nivel de este libro es introductorio, contiene mucho más material del que puede impartirse en un curso típico de introducción. Cuando comencé a escribirlo, encontré que habia tantas cosas importantes por decir. que no cabrian cn un curso de un Irimestre de Swnford o en un libro de 400 páginas. Por consiguienle, he seguido mi práctica habitual de incluir por lo menos, toJo lo que pienso que es medianamente impenante y dejar que el profesor o el lector decidan ellos mismos lo que es más impor: tante en un ambiente particular. Para ayudar en la toma de estas decisiones, marqué con un aSlerisco los encabezados de las secciones opcionales. En general, estas secciones pueden omitirse sin riesgo de perder la contiuidad en las secciones no opcionales postcriores. Sin duda algunas personas optarán por utilizar este libro en cursos avanzados y de laboratorio. Los estudiantes avanzados querrán saltarse los fundamentos e ir dire<:tamente a los aspectos interesantes. Una vez que usted conozca los fundamentos, lo mas
conceplru bá.'Jicos de clectronica
stcciOlll!s
opcional".!¡
C1Jrsos o\'on:odos y de lobor(l/orio rupectOJ interesantes
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Prefacio
diseMdores digitales
importante e interesante en este libro radica en las seccioncs dedicadas a los lenguajes de descri pci6n de hardware ABEl y VHDL, donde usted descubrirá que sus cursos de programaci6n en realidad le servirán como preparación previa al disdlo de hardware. Este libro tambien se puede utilizar como rererencia de estudio autodidacta para todos aquellos diseftadores digitales que trabajan a nivel proresional, quienes pueden pertcnettr a cualesquiclll de dos clases: Principianle
Si usted acaba de incorporarse a una cmpresa y se desempai\a como disei\ador de circuitos digitales, y tomó cursos de dise~o que rueron muy 'leóricos" en la universidad. debería concentrarse en los capltu. los 3, 5, 6, Ydel 8 al 11 para prepararse para el mundo real.
Prolesion isla Si usted liene experiencia. tal vez no requiera todo el material de con experiencia ''prácticas'' de este libro, sin embargo, los que incluyen principios de los
capítulos 2, 4 Y 7 le serán útiles para organizar sus pensamientos. y las disc usioncs que ahí se presentan sobre lo que se considcra impor. tante y lo que no lo es padrian mitigar su sentimiento de culpa por no haber utilizado un mapa de Kamaugh en 10 años. Los ejemplos de los capllulos 6, 8 Y91e proporcionarian ideas adicionales y la apreciación ante una variedad de métodos de diseno. Por último. las descripciones de los lenguajes ABEl y VHDL, así como los ejemplos dispersos a tmvés de los capitulos que van desde el4 hasta el 9, pueden servir· le como primera introduccióo organizada al disdlo basado en HDL. no/a.f al margen
Todos los lectores deberían hacer buen uso del índice detallado y de las " o/as al margen que aparecen en el texto porque dirigen su atenciÓn hacia las definiciones y los temas importantes. Es probable que los temas que están resaltados en esta sección sean mAs marginales que importantes. pero queria mostrar mi sistema de ronnateo de texto.
Descripci6n de los capitulos Lo que tenemos a continuación es una lista de descripcionCli breves de los onee capítu. los y de eSle libro. Esto puede recordarle la sección de las guias de software, titulada "Para aquellos que abo~en leer manuales". Si usted I~ esta lista, tal vez no tenga que lccr el resto del libro. • El capítulo I proporciona unas cuantas definiciones básieas y dctennina las reglas fundamentales para 10 que pensamos que es o no es importante en este libro. • El capitulo 2 es una introducción a los sistemas numéricos y códigos binarios. Aun los lectores que ya se encuentren fami liarizados con los sistemas numéricos binarios por haber llevado algún curso de software, dcberian leer las secciones 2.10 a 2.13 para obtener una idea de la fonna en la que el hardware utiliza los códigos bi· narios. Los estudiantes avanzados pueden conseguir una atractiva introducción a los códigos de detección de errores alIcer las secciones 2.14 y 2.15. Todos debe· rían leer el material de la sección 2.16. 1 que se emplea en algunos ejemplos de di· seño en el capítulo 8. • El capítulo 3 describe «todo lo que usted siempre quiso saber acerca de" la opera· ción de un circuito digital, haciendo énfasis principal en las características eléctri·
Prefacio
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cas externas de los dispositivos lógicos. El punto de partida son los fundamentos básicos de electrónica, incluyendo voltaje, corriente y la Ley de Ohm. A todos los lectores que no están familiarizados con estos conceptos les recomendamos que consulten el libro "Electrieal Circuits Review", que se mencionó anterionnente. Los lectores que no estén i nt~dos en la operación de los circuitos reales, o que pueden darse el lujo de tener alguien más que les haga el trabajo sucio, pueden omitir este capítulo. El capítulo 4 enseña los principios de diseno lógico combinacional. incluyendo álgebra de conmutación. o álgebra binaria y análisis de circuito combinacional, síntesis y minimización. las introducciones a ABEL y VHDL aparecen al final de este capitulo. El capítulo S comienza con el estudio de los estándares para la documentación del sistema digital. probablemente la practica más imponante para los diseñadores que aspiran a comenur su formación práctica. En este mismo capitulo se presentan los dispositivos de lógica programable (PLO), enfocándose en su capacidad de llevar a cabo funciones lógicas combinacionales. El resto del capitulo describe las funciones lógicas combinacionales más comúnmente utilizadas y sus aplicaciones. Para cada función, se describen los bloques estándar de construcción MSI, programas ABEL para realizaciones PLD y modelos VHDL. El capitulo 6 es una eoleeción de ejemplos más extcnsos de disefto de circuitos combinacionales. En cada ejemplo, se muestra cómo pueden efectuarse el disei'!o con bloques de construcción MSI (si es apropiado), ABEL y POL, o VHDL que pueden ser dirigidos tanto a un CPlD como a un FPGA . El capitulo 7 enseña los principios de diseño lógico secuencial. comenzando con latchs y "fl ip-nops". El énfasis principal en este capitulo radica en el análisis y diseno de máquinas de estado sincrónicas en el tiempo. Sin embargo. para los audaces y valientes, este capitulo incluye una introducción a los circuitos de modo fundamental y el análisis y diseño de circuitos secuenciales de retroalimentación. El capitulo termina con secciones acerca de las características de ABEL y VHOL que soportan el disei\o de los circuitos combinacionales. El capitulo 8 trata en su totalidad del disei\o práctico de circuitos secuenciales. Como se hizo en el capítulo 5, este capítulo se enfoca en las funciones más comúnmente empleadas y proporciona ejemplos haciendo uso de bloques de construcción MSI, ABEl 'i PLO asi como VHDl. Las secciones 8.8 'i 8.9 discuten los impedimentos inevitables para el disei'!o ideal o completamente sincrónico y abordan el problema de CÓmo vivir sincrónicamente en un mundo asincrónico. El capítulo 9 es una colección de máquinas de estado y ejemplos de disei\o de circuitos secuenciales más grandes. Cada ejemplo se realiza tanto usando ADEL para un PLD como empleando VHDl, el cual puede ser dirigido a un CPLD o FPGA. El capitulo lO es una inlrOOueción a los dispositivos de memoria CPLD y FPGA. La cobertura de la memoria incluye la memoria sólo de lectura, asl como las memorias de lectura..eseritura estática y dinámica desde los puntos de vista de la circuiteria interna y el comportamiento funcional. las últimas dos secciones presentan la arquitectura CPlD y FPGA. En el capitulo 11 se diseuten varios lemas misceláneos del mundo real que son de interés para los disci'!adores digitales. Cuando comencé a escribir lo que yo pensaba
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xxiv
Prefacio que seria un libro de 300 páginas, incluí este capítulo en la versi6n preliminar para reforzar el material "central" y cubrir más tópicos. Bueno, el libro es evidentemente lo su ficientemente extenso sin él. pero este material es titil a pesar de todo. La mayor parte de los capitulos contiene referencias. problemas propuestos y
ejercicios. Los problemas propuestos son por lo regular preguntas de respuestas breves o preguntas que despienan el interés en lo práctica y que pueden responderse directamente con base en el material del texto. mientras que los ejercicios reijuieren una mayor refluión de parte del alumno. Los problemlLS propuestos en el capitulo 3 son panicu-. lonnente extensos y están diseí\ados para permitir que los ti pos que no son eléctricamente borrables entren en el material.
WWW.DDPP.COM Se tienen disponibles materiales de apoyo para esle libro en el propio sitio Wcb dedicado al libro, ""'.""pp.caa.. Un recurso clave para los estudiantes es el conjunto de listados fuente para todos los programas de ejemplo e. ABEL y VHOL del libro. Tambi6t se encuentran disponibles directorios del proyecto Foundation en fonnato ZIP (comprimido), que incluyen, odemás de los archivos fuente ADEL y VHOL. algunos esquemas que sirvan para utilizar y estimular algunos de los ejemplos de diSCllo. Durante la preparación de esta edición, quedé sorprendido y encantado de ver cuánto malerial de referencia de diseno d ig ita l está disponible en la Wcb, especialmen-
te de parte de los fabricantes de dispositivos. El sitio Web OOPP contiene una sección de referencias ~vivas" con enlaces a muchos sitios utiles que usted puede emplear como un punto de panida para su propio estudio independiente. Un par de apéndices de las ediciones anteriores están disponibles en el sitio Web ("Electrical eircuits Revicw" por Bruce M. Fleischer. y " IEEE Standard Symbols'). Los estudiantes que toman cursos de laboratorio apreciarán IILS cuatro páginas que incluyen las guílLS de tenninales de salida dc circuitos integrados (els). que aparecen en las páginas de folTOS de IILS ediciones anteriores. Una cosa que a los estudiantes les puede gustar o no gustar, es una nueva colección de ejercicios nuevos que espero que sc incremente a medida que yo contintie ense"ando disci\o digital en Stanford y a medida que reciba contribuciones de otros coleglLS.
Cómo se preparó este libro El texto de esta tercera edición fuc convenido de la versión TEX de la segunda edición original en Adobe FrameMak~. Las figuras que provienen de las ediciones anteriores fueron convertidas desde ericket Oraw en archivos EPS de Adobe llIUSll'8tOf"l. Toda la escritura, edición, dibujos y dise"o de circuitos fueron realizados en una Pe ejecutando Windows 9S o 98 con 384 Mbytes de memoria. la cual, lamentablemente, todavía se bloqueaba cuando se abrian al mismo tiempo demlLSiados programas o archivos. Las buenas noticias son que este uso de la edición de herramientas y programas estándar. me ha permitido proporcionar a lectores y profesores una gran colelXión de materiales titiles en el sitio Web del libro, como se indicó anteriormente.
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Prefacio nuestro perro de 90 libras habría ido a Europa en mi lugar!). Roben Lenz tambiin hizo un gran trabajo como editor del manuscrito con lo que yo podía vivir. Le envio un especial agradecimiento al artista Robert McFadden, cuya imagen de portada se encuentra colgada en mi casa junto coo varias otras de sus extravagantes obras. La pintura que encargué y él realizó durante un ano, me proporcionó la motivación para abordar el interior del libro. Parece como si algiln desastre siempre surgiera cuando estoy por completar uno de estos proyectos. En la edición anterior, fue el terremoto de la Serie Mundial de 1989. Esta vez. parece que he esquivado la bala hasta este momento. En realidad, no estará compleuuncnte hecho hasta que haya tenninado el índice. el cual prepararé en mi computadora portátil mientras recorra sobre los rieles el territorio europeo durante las próximas semanas. ¡Esperemos que no la olvide en algún tren! Como siempre, debo agradecer a mi esposa Kate por soponar las horas de desvelo. frustración. mal humor. preocupación y llamadas telefónicas de gente extraña que ocurren cuando estoy compromelido en un proyecto de publicación como éste. ¡Esperamos que ustedes disfruten comenzar con este libro lanto como nosotros disfrutamos tenninarlo! John F. Wakerly
Mounloin VJew. California
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¿Cómo obtener el software ISE WebPACK?
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Para descargar la versión gratuita de las herramientas XILlNX se debe conectar a la dirección httpl 11" - •• xilinx. ce-.
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Una vez allí. haga clie en en la opción Deslgn Toob de la sección Producl, & ServlcH. Luego haga elie en la opción ISE WdPA CK de la sección Loglc [)e..
sigo Producís.
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Después, haga elie en el botón Order & Reglster que está en la página free (SE WebPACK y luego en el botón Create an Aceounl de la página siguiente.
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Complete lodos los datos que le pide el rormulario y sel«cione su pals. Deberá
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utilizar una dirección de correo válida para poder recibir ahí su clave de acceso. Luego haga elie en Next. Una vez que haya recibido su conlr1lSeil.a, regrese a la se<:ción Free ISE WebPACK y ahora haga elie en el botón Downloftd.
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Escriba sus datos de acceso y seleccione la ubicación donde desea guardar el archivo de instalación. Cuando la descarga haya terminado, ejecute el archivo de instalación y siga los procedimientos indicados en pantalla. Durante la etapa de selección de los módulos a instalar (SeIKt XiIllDx Modules), elija solamente el módulo XILINX y haga elic en Siguiente. Continúe con el proceso de instalación siguiendo los pasos que se muestran en pantalla. El proceso de instalación puede durar varios minutos, dependiendo de la capacidad de su equipo y de los módulos que haya seleccionado. Para cualquier duda, escrfbanos a soportemx@peustlnectcom.
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Diseño digital Pri ncipios y prácticas
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ic nvcnido al mundo de l discilo digita l. Tal vez usted seD un estudiante en
I ciencias de In computación que sabe todo acerca de programación y sofl ~
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Wlln: de computadoras. pero lodo\l(1I se encuentre intentando averiguar cómo es que lodo ese intrincado hardware puede funcionar. O qUi7ÁS scn
un estudiante de ingeniería eléctrica que ya sabe algo acercn de elecanalógica y diseño de circuitos. pero no sería capaz de reconocer un bit aun lo tuviera enfrente. No impona. Comcn1,ando desde un nive l bastante fundaeste libro le moslrnr.1 cómo diseñar circuitos y subsistemas digitales.
e proporcionaremos los principios básicos que neccsitarn para averiguar las también le daremos muchos ejemplos. JunIOcon esos principios. intentaremsmitirle la intuición que requiere el diseño digital del mundo real. ndo considerncioncs prácticas y ac tualcs siempre que sea posible. Y yo, el )fl frecuencia haré referencia a mi persona como " nosotros" con la cspernn· IC el lector se sienta guiado y tenga la impresión de que estamos caminando . través del proceso de aprendizaje.
~cerca
del diseño digital
t lo llaman "diseño lógico". E.'lO está bien, pelO al fin de cuentas el objetivo ño es construir sistemas. Para ese fin , en este texto cubriremos mucho más ~amente tcoremas y ecuaciones lógicas. ste libro estudia los principios y prácticas. La mayorla de los principios que Irnos contin uarán siendo im portllntes en los años que están por venir. algu· rnn aplicarse en fonnas que no se han descubien o todavía. En c uanto a las
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Capftulo 1 Introducción
prácticas. éstas pueden ser un poco diferentes de lo que se presente aqu( en el momento que usted comience a trabajar en su ramo. y ciertamente continuarán cambiando a lo largo de su vida profesional. De modo que debería tratar con el material de "prácticas" en este libro como una manera de reforzar los principios. y como una forma de aprender los lJM!todos de diseño. Uno de los objetivos del libro es presentar lo suficiente acerca de los principios básicos para que usted sepa qué es lo que ocurre cuando utiliza herramientas de software que hacen el trabajo por usted. Los mismos principios básicos pueden ayudarle a llegar a la ra(z de los problemas cuando las herramientas se cruzan en su camino. En el cuadro de esta página se enumeran varios puntos clave que deberían apren· derse a través del estudio con este texto. La mayor pane de estos temas probablemente 00 tengan sentido para usted en este momento, no obstante usted deberá regresar y revisarlos posteriormente. El diseño digital es ingeniería, y la ingenier(a significa " resolución de problemas". Mi experiencia indica que solamente un 5 a 10% del diseño digital conforma "el aspecto divertido"; la parte creativa del diseño, el destello de inspiración, la invención de un nuevo enfoque. Todo lo que resta es precisamente "trabajo pesado". Cabe mencionar que en la actualidad ellrabajo pesado es mucho más fkil de realiz.ar ahora, que hace 20 o incluso 10 años, sin embargo no podrá dedicar el 100% Oincluso el 50% de su tiempo a trabajar en la parte divertida.
SecciÓn'.2
Analógico COfltra Digital
Además de la parte divertida y el trabajo pesado. existen otras muchas áreas en las cuales un diseñador digital con éxito debe ser competente, incluyendo las siguientes: •
DepumcióII. Es casi imposible ser un buen diseñador sin ser un buen localizooor de fallas . La depuración acertada implica planeaci6n. un enfoque sistemático. paciencia y lógica: isi no puede descubrir dónde está un problema. averlgUe dónde no se ellellen/m!
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Requerimientos y prácticas de negocios. El trabajo de un profesional del diseño digital se \'C afectado por un sinnúmero de factores externos a la ingeniería. inclu·
yendo estándares de documentación. disponibilidad de componentes. definiciones de carocterísticas. especificaciones del objetivo. oq:ani1.aci6n o programaci6n de tareas. políticas de oficina y comidas con los ,,·endedores. • Toma ele riesgos. Cuando se comienza un proyecto dc disefto deben evaluarse cuidadosamente los riesgos contra las consecuencias y recompensas potenciales. en áreas que abarcan desde la selección de nuevos componentes (¿estarán disponibles cuando yo esté listo par.!. construir el primer prototipo?) hasta compromisos de programas de trabajo (¿conservaré mi empleo aUl1que me retrose en el proyecto?). • ComllllicllciólI. Con el tiempo. usted ofrecerá sus diseños con t:xito a otros ingenieros. departamentos y clientes. Si no tiene buenas habilidades de comunicación. nunca completará esta etapa en forma satisfactoria. Tenga en mente que la comunicación no sólo incluye la trnnsmisión. también incluye la recepción de infonnaci6n: ¡aprenda a escuchar! En el resto de este capítulo. y a lo largo del texto. continuaré expresando algunas opiniones acerca de lo que es importante y lo que no lo es. Pienso que lengo derecho a hacerlo siendo yo mismo un practicante de éxito moderndo del diseno digital. Naturalmente, siempre serán bienvenidas sus opiniones y experiencias para companir (para lal fin puede enviar un correo electrónico a la siguiente dirección: johnE!wakerly. com
1.2 Analógico contra Digital los sistemas y disposith-os antilógicos procesan las señales variantes en el tiempo que pueden adquirir cualquier \'3lor a lo largo de un intervalo continuo de voltaje. comente u otra
QtwMgicot
medida. Del mismo modo lo hocen los sistemas y circuitos digitales: ¡la diferencia es que podemos aparentar que no lo hacen! Una seiW digital se modela para tomar. en cualquier instante. solamente uno de dos valores discrecos. que denominamos Oy I (o BAJO y ALTO. FALSO Y VERDADERO. negación y af1l'Tllllción. Samuel y Pedro. o cosas por el estilo). Las computadoras digitales han estooo presentes desde los años cuarenta y se ha extendido su uso comercial desde los sesenta. Apenas en estos últimos 10 a 20 ailos In "revolución digital" se ha extendido a muchos oltOS aspectos de la vida. Ejemplos de aquellos sistemas analógicos que ahorn se "han vuelto digitales" incluyen los siguientes:
digitllfu
• FQ/ogroFas. La mayoría de las cámaras todavía hacen uso de películas que tienen un recubrimiento de haluras de plata paro grabar imágenes. Sin embargo. el incremento en la densidad de los microcircuitos o "chips" de memoria digital ha permitido el desarrollo de cámaras digitales que graban una imagen como una matriz de 640 x 480. o incluso arreglos más extensos de pixeles donde cada pixel almacena
Q
I
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CapItulo 1 Introduccl6n las intensidades de sus componentes de color rojo, verde y azul. de 8 bits cada uno. E...ta gran cantidad de datos. alrededor de siete millones de bits en este ejemplo. puede ser procesada y comprimida en un formato denominado JPEG y reducirse a un tamaño tan pequeño como el equivalente al 5% del tamaño original de almacenamiento. dependiendo de la cantidad dedctalledc la imagen. De este modo.lascámnms digitales dependen tanto del almacenamiento como del procesamiento digital. • Grobaciollud~ ¡'ideo. Un disco versátil digital. de múltiples usos (OVO. por las siglas de lligital¡'usutile disc ) almacena video en un fonnato digital altnmente comprimido denominado MPEG-2. Este estándar codifica unll pequeña fracciÓn de los cuadros individuales de video en un formato comprimido semejonte 01 JPEG, Ycodifica cada uoo de los otros cuadros como la diferencia entre éste y el anterior. La capacidad de un OVD de una sola capa y un solo lado es de aproximadamente 35 mil millones de bits, suficiente para grabar casi 2 horas de video de alta calidod. y un disco de doble capa y doble lado tiene cuatro veces esta capacidad. • Grobociones deaudio. Alguna vez se fabricaron exclusivamente mediante 111 impresión de fonnas de onda analógicas sobre cinta mag~tica o un aceuuo (LP). las gmbaciones de audio utiliUln en la actualidad de manern. ordinaria discos compactos digitllles (CO, Compoct Discs). Un CO almacena la mú.~ como una serie de númuos de 16 bits que toI lc:spondcn Il muestras de la forma de onda analógica original. se realiza una muestra por canal estereofÓllico CMa 227 microsegundos. Una grabaciÓn en CO a toda su capxidad (73 minutos) contiene hasta seis mil millones de bits de información. • Carbllrado~s de autom(jvifes. Alguna vez conuolados estrictamente porconexiones mecánicas (incluyendo disposilÍ\'os mecánicos "unalógicos" inteligenles que monilorean la temperatura. presión, etc.), en la actualidad 105 motores de los aUlomóviles están controlados por microptocesaclores integmdos. Diversos sensore.<¡ electrónicos y electromecánicos convien en las condiciones de la máquina en números que el microprocesndor puede examinar pm detenninar cómo controlllr el flujo de gasolina y oxfgeno hacill el motor. La snlida del microprocesador es una serie de números variante en el tiempo. que activa a transductores elecltomecánicos que, a su vez. controlan la máquina. • El sistema te/~f(jnico. Comenzó hace un siglo con micrófonos y receptores analógicos que se coneclaban en los extremos de un par de alambres de cobre (o. ¿ era una cuerda?). Incluso en la actualidad, en lo mayor parte de los hogares lod3vfa se emplean telHonos analógicos. los cuales transmiten señales analógicas hacia la oficina central (CO) de la compañfa telefónica. No obstante, en la mayorEa de las oficinas centrales. estas señales analógicas se convierten a un fom13to digital anles que sean enviad!ls a sus destinos. ya sea que se encuentren en la misma oficina central o en cualquier punto del planeta. Durante muchos años los sistemas lelefÓDicos de conmutación privados (PBX , private bnrnch exchanges) que se utilizan en los negocios han transportado el fonnato digital todo el camino hacia los escritorios. En la actualidad. muchos negocios. oficinas cenlrales y los proveedores tradicionales de sei'\licios telefónicos, están cambiando a sistemas integrados que combinan hl voz digital con el tráfico digital de datos sobre una sola red de Protocolo de I",emel IP (por las siglas en ingl~s de Internet Protocol). • Sem6foros. Ptlra controlar los semáforos se utilizaban temporizadores eleclro mecánicos que habilitaban la luz verde para cada una de las direcciones de circulación durante un inlei'\lalo predetenninado de tiempo. Posteriormente, se utili1.lU"()n rele·
Sección 1.2
Analógico contra Digital
vadores en módulos controladores que podlan activar Jos semáforos de acuerdo con el patrón del tráfico detectado mediante sensores que se incrustan en el pavimento. los controladores de hoy en dfa hacen uso de microprocesadores y pueden controlar los semáforos de modo que maximicen el flujo vehieular o, como sucede en algunas ciudades de Cal ifornia, sean un motivo de frustración para los automovilistas en un sinnúmero de CIl:ntivas maneras. • Efectos cinemalO8rdficos. Los efectos especiales creados exclusivamente para ser utilizados con modelos miniaturizados de arcilla, escenas de acción. trucos de fotograffa y numerosos traslapes de pelfcula cuadro por cuadro. En la actualidad, naves espaciales. insectos, otras escenas mundanas e incluso bebl!:s (en In producción animada de Pixar, Tin Toy) se sintetizan por completo haciendo uso de computadoras digitales. ¿Podr1in algún día ya no ser necesarios ni los dobles cinematográficos femeninos o masculinos? La revolución electrónica ha estado vigente bastante tiempo; la revolución del
"estado sólido" comen7.ó con dispositivos analógicos y aplicaciones como los transistores y los radios transistorizados. Cabe preguntarse ¿JXlf qu~ ha surgido ahora una revolución tligitar! De hecho. existen muchas razones putll dar preferencia a los circuitos digitales sobre los circuitos analógicos: •
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Reproducibilido.d de rt'sultados. Dado el mismo conjunto de entradas (tanto en valor como en serie de tiempo). cualquier circuito digital que hubiera sido diseñado en la fonna adecuada. siempre producir1i exactamente los mismos resultados. Las salidas de un circuito analógico varian con la temperatura, el voltaje de la fuente de alimentación, la antigüedad de los componentes y otros factores. Facilidad de diseño. El diseño digital. a menudo denominado "diseño lógico", es lógico. No se necesitan habilidades ITlUtemáticas especiales. y el comportamiento de los pequeñQs circuitos lógicos puede visualizarse mentalmente sin tener alguna idea especial acerca del funcionamiento de capacitares, transistores u otros dispositivos que requieren del cálculo puta modelarse. Flexibilidad yfunciotlolidad Una vezque un problema se ha reducido a su formadigital. podrá resolverse utilizando un conjunto de pasos lógicos en el espacio y el tiempo. Por ejemplo. se puede diseñar un circuito digital que mezcle o codifique su \'OZ grabada de manera que sea absolutamente indescif11lble paracualquiem que no tenga su "clave" (contraseña). pero ésta podrá ser escuchada vinualmente sin distorsión por cua1quier per.;ona que posea la clave. Intente hacer lo mismo con un circuito analógico. Prvgramobifido.d. Usted probablemente ya cm familiarizado con las computadoras digilD.les 'i la facilidad con la que se puede diseñar. escribir 'i dcpur.u- progmmUll para las mismas. Pues bien, ¿adivine qut? Una gran parte del disefto digital se lleva a cabo en la actualidad al escribir programas, tambi~n, en los lenguojes de delcripciÓtl de ho,rlwa~ (HDLr, por sus siglas en inglb). Estos lenguajes le pelliiiten especifiCUf" o modelar tanto la estructura como la función de un circuito digital. Además de incluir un compilador, un HDL Upico tambitn tiene programas de simulación y síntesis. Ews berramienw de programación (software) se utilizan para verificar el comportamiento del modelo de hardware antes que sea consuuido, para posteriormente reaJizar la síntesis del modelo en un circuito. aplicando una tecnología de componente en particular. Velocidad. Los dispositivos digitales de la actualidad son muy veloces. Los transistores individuales en los circuitos integrados más rápidos pueden conmutarse
Itngllajt dt dtscripcitm de hord"'/lrt (HDI.'
modtlo dt hord...art
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Capítulo 1 Introducción
en menos de 10 picosegundos, un dispositivo completo y complejo construido a partir de estos lmnsistores puede examinar sus entradas y producir una salida en menos de 2 nanosegundos. Esto significa que un disposilivo de esta naturaleza puede producir 500 millones o más resultados por segundo. • Ecollom(a. Los circuitos digitales pueden proporcionllr mucha funcionalidad en un espacio pequeño. Los circuitos que se emplean de manera repetitiva pueden "integrarse" en un solo "chip" y fabricarse en masa a un costo muy bajo, haciendo posible In fabricación de productos desechables como son las calculadoras, relojes digitales y tarjetas musicales de felicitación. (Usted podría preguntarse. "¿acaso tales cosas son algo buenoT' ¡No importa!) • A\'unu tt'cTWlóg ico constanlt', Cuando se disena un sistema digital. cas i siempre se sabe que habrá una tccnologfa más rápida. más económica o en todo caso una lecnologia superior para ~lile cn poco tiempo. Los dilicfladoreli inteligentes pueden adaptar estos avances futuros durante el diseno inicial de un sistema, para anticiparse a la obsolescencia del sistema y para ofrecer un valor agregado a los consumidores. Por ejemplo, las computadoras portátiles a menudo tienen ran uras de expansión para adaptar procesadores más rápidos o memorias más grandes que las que se encuentran disponibles en el momento de su presentación en el mercado.
De este modo, esto es suficiente para un matiz de mercadotecnia acerca del diseño di· gilal. El resto de este capítulo proporcionará una base un poco más técnica para prepararlo con miras al resto del libro.
1.3 Dispositivos digitales c(J"'pu ~ n(l
comput!rta AND
Los dispositivos digitales más elementales se conocen con el nombre de compuenas (del inglés gates, y no. no fueron precisamente bauti7adas as! en honor al funcb dQr de cierta compañía prominente de software). Las compuertas originalmente deben su nombre a
su C
Sección 1.4
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F Ig u ra 1 -1
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AspectoS electrónicos del diseño digital
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Dispositivos digitales: al compuerta ANO; bl compuerta CR; el compuerta NQT o inversor.
combinaciones de entrada que pueden aplicarse a la misma y las salKIas resuhnnte$. Una compuerta también se conoce como circuilO rombinllcicHlul debido a que su salida depende solamente de la combinación de la comente de entrada. Una compllerta OR de 2 entmdas. como la que se indica en la parte (b) de la figura )-1. produce una salida 1 si una o más de sus entradas son 1; produce una salida O solamente si amba.~ entradas son O. Una vez más. ex isten cuatro posibles combinaciones de entrada. cuyas salidas resultantes se ilustran en la fi gura. Una com/mena NOT, más comúnmente conocida como un ¡m'usor. produce un valor de salida que es el opuesto al \/aIorde entrada. romo se ilustra en la parte (e) de la figura. Afinnamos que estas tres compuenas son las más ¡nlponantes por una bucna razón. Se puede realizar cualquier función digital haciendo uso sólo de estas tres clases de compuenas. En el capCtulo 3 mos~mos c6mo se realizan las compuenas empleando circuitos transistorizados, Sin embargo. usted debería saber que las compuertas han sido construidas o propuestas utilizando otras tecnologfas. tales como rclevadores. tubos de vado. dispositivos hidráulicos y estructUr.lS moleculares, Unflip-jfop (o biestable) es un dispositivo que almacena ya sea on Oo un l. El estado de un f1ip- nop es el valor que almacena actualmente. El valor almacenado puede modifica.rse solamente en cienos instantes que están determinados por una entrada de "relor . y el nuC\'O valor puede depender adicionalmente del estado lógico de la corriente del f1ip-nop y sus entradas de "control". Se puede construir un fl ip-flop a partir de una colección de compuertas que se conectan en fonna inteligente. como lo demostraremos en la sección 7.2, Un circuito digital que contiene flip-flops se conoce CO nlO un circ¡¡ iw sec ul.'l lciu l , porque su snlida en cualquier momento depende no sólo de su corriente de entrada. sino también de la secuencia anterior de entradas que se han aplicado al mismo, En otras palabras, un circuito secuencial tiene memoriu (reeuerda) de los e\'entos pasados.
1.4 Aspectos electrónicos del diseño digital Los circuitos digitales no son precisamente una versión binaria de sopa alfabét ica--con el debido respeto a la fi gura 1- 1-, no tenemos ceros y unos pequeños flotando en tomo a Jos circuitos, Como veremos en el capItulo 3, los circuitos digitales manejan voltajes y corrientes analógicos y se fabrican a panir de componentes analógicos. La "abstracción digital" pennile que el comportamiento analógico sea ignorado en la mayoría de los casos. de manera que los circuitos puedan ser modelados como si en realidad procesaran ceros y unos,
circuito (;(¡mbiruICio/lal compum/l
OR
complll' n/l NOT ¡m'usor
flip-flop estaJo
drcu ito U (.'umda/
memoria
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Caprtulo 1 Introducción
Figura 1-2 Valores lógicos y márgenes de ruido.
",argt rt dt ruido
~s~r:ific/lcj(Jlln
Un aspecto importante de la abstracción digital es la asocioción de un in/ervalo de valores analógicos para cada valor lógico (O o 1). Como se iluslta en la figura 1-2, no se garantiza que una compuena típica tenga un nivel de voltaje preciso para una salida que corresponde a! cero lógico. En lugar de ello, puede producir un voltaje dentro de un subintervalo del rango en el que se garantiza que va a ser reconocido como un O por las demás entradas de las compuenas. La diferencia entre las fronteras del intervalo se ronoce como el margen de ruido: en un circuito real, la salida de una compuerta puede corromperse debido a este roido excesivo, de cualquier forma su valor será interpretado correctamente en las entradas de otras compucnas. Este componomiento es similar para 1115 salidas que corresponden 01 Ilógico. Nótese en la figur..l 1-2 que existe una región inválida ent.re los intervalos de entrada par.. el Ológico y el 1 lógico. Aunque cualquier dispositivo digital que funciona a un voltaje y temper..ltur..l particulares tendrá una fronter..l (o umbral) bastante bien definida entre ambos intervalos, otros dispositivos pueden tener diferentes fronteras. Más aún, todos los dispositivos que funcionan en fonna adecuada tienen sus fron teras en algun lugar en el intervalo "inválido·'. Por tanto, cualquier señal que se encuentre dentro de los intervalos definidos para O y 1, será interpretada en forma idtntica por diferentes dispositivos. Esta caracteristica es esencia! para la reproducibilidad de los resultados. La labor de un diseñador de circuitos t'lUlrón;cos consiste en asegurarse que las compuertas lógicas produzcan y reconozcan las señales lógicas que se encuentran dentro de los intervalos apropiados. fute es un problema de diseño de circuitos analógicos: abordaremos algunos de sus aspectos en el capítulo 3. No es posible diseñar un circuito que tenga el comportamiento deseado bajocualquiercondici6n de \'Oltaje de a!imentoción, temperatura, carga y otros factores. En su lugar, el diseñador del circuito electrónico o fabricante del dispositivo proporciona ~s~cificacion~s que definen las condiciones bajo las cuales se garantiza el componamiento adecuado del dispositivo. Por consiguiente. un diseilador digital no necesita hurgar en detnlle en el comportanliento analógico de un dispositivo digilal para verificar que funcione correclamente. En vez de ello, solamente necesita examinar el ambiente de operación del disposith'O para detenninar que esté funcionando dentro de sus especificacione.<¡. En efecto, se necesita cierto conocimiento analógico para rea lizar este examen , pero ni aún exagerando se compara con lo que flC(csitaria saber para diseñar un dispositi\'O digital partiendo desde cero. En el capítulo 3 daremos justamente 10 que usted necesita.
Sección 1.5
Aspectos de software del diseño digital
Figura 1-3 Una plantilla de diseño lógico.
1.5 Aspectos de software del diseño digital El diseño digi tal tradicional no necesita involucrar a ninguna de las herramientas de soflware. Por ejemplo, la figura 1-3 muestra la herramienUl principal de la "vieja escuela" del disei\o digital: una plantilla de p]¡1.<¡lico que se utiliza para dibujar símbolos lógicos en diagramas esquemáticos hechos a mano (el nombre del diseñador se gmbaba en la plantilla con la punta de un cautfn). Sin embargo. en la actualidad, las hemmientas de software son una parte esencial del diseño digital. En efecto. la disponibilidad y la factibilidad de los lenguajes de descri pción de hardware (HDL. por sus siglas en inglés) y las hemunientas de síntesis y simulación de circuitos que los acompañan han cambiado todo el panorama del diseño digital duran te estos últimos años. Haremos un uso abu ndante de los lenguajes de descripción de hardware (HDL) a lo largo de este libro. En el dile/jo asistido por computadora (CA D. por sus siglas en inglés) varias herramientas de software mejoran la productividad del diseñador y le ayudan a perfeccionar la exactitud y calidad de los diseños. En un mundo competitivo, el uso de hefTllmiemas de software es obligatorio para obtener resultados de alta calidad en programas de trabajo agresivos. A continuación se enumeran ejemplos imponantes de herramientas de software para el diseño digital :
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Caplllra (Id diagrama tsqut mdtico. Para el diseñador digital, éste es el equivalente de un procesador de texto. Pennite dibujar los diagramas esquemáticos "en Unea", en lugar de hacerlo con papel y lápiz. Los programas de captura de diagramas esquemáticos más avanzados también verifican errores comunes, fáciles de localiw, como son: salidas en corto, señales que no van a ninguna parte. y as.f sucesivamente. Tales programas se diSCUlirán con mayor detalle en la .sección 11 . 1.2. HDL Los lenguajes de descripción de hardware, originalmente fueron desarrollados paro modelar circuitos, en la actualidad se utilizan cada vez más para el dis~;¡o de hardware. Ta m bi~n se pueden utilizar para diseñar cualquier cosa, desde módulos de fu nciones individ uales hasta grandes sistemas digitales con múltiples microcircuitos o chi ps. Presentaremos dos lenguajes de descripción de hardware AREL y VHDL, al final del capCtulo 4, y proporcionaremos ejemplos en ambos lenguajes en los siguientes capítulos. HUfflmil!/IIlU de s(lIltsis. simufadort!s )' compifadort!s HDL Un paquete trpico de programas (software) HDL contiene varios componentes. En un ambiente típico, el
disriW ruistitlo por computooQm (CAD)
9
10
Capftulo 1 Introducción
diseñador escribe un "progral1\l1" basado en lexlO. y el compilador HDL analiza el progrnma en busca de CI.IOI'CS de sintllXis. Si se compila eorrcctamcnte, el diseñador tiene la opción de entregarlo a una oc'ffiUllienw de síntesis que crea un diseño de cireuilo correspondiente enfocado a una tecnología de hardware en panicular. Con más frecuencia. antes de la sÚltesis. el diseñador usará los resuhadcK del compilador como la entroda de un "simulador" para "erjficar el comportamiento del diseño. • Simuladorr!s. E1 ciclo de diseño para un circuito integrado digiwl (que proviene de una oblea de silicio) es largo y costoso. Unn ....ez que se ha construido el primer circuito integrado es muy dilTcil. si no imposible. depurarlo mediame la realización de pruebas en sus conexiones internas (tstllS son realmcmepeo¡lOttao), o modificar las compuertas e imerconcxiones. Por lo regulilT, los cambios deben hacerse en la base tic datOS del diseño original. Ypor lo tanto. se debe fabricar un nuevo circuito integrado o "chip" para incorporar las modificaciones necesaria.~. PuesIO que eslC plOCCSO puede durar meses, los diseñadores de circuitos intcgr.ldos esu\n sumamente lTl()(ivados para "hacerlo correctamente" (o casi correctamente) al pri mer inlento. Los simuladores ayudan a los diseñadores a predecir el componamiento eléctrico y funcional de un chip. sin lener quc construirlo en realidad, no recooocieodo así la l1\l1yor pane. si no es que todos los errores. antes de iniciar la fabricación del circuito. • Los simuladores también se ulilizan en el diseño de "dispositivos de lógica programable", que estudiaremos más adelante, y en el diseño total de sistemas que incorporan muchos componentes individ uales. Estos últimos son menos crfticos porque es más fácil para el diseñador efectuar cambios en los componentes e interconexiones de una tatjela de circuito impreso. Sin embargo. lIun un poco de simulación puede ahorrar tiempo al detectar errores simples pero estupidos. • &mcos dI! prnl!oo.l...os diSé~s digitales han aprendido cÓmO formalit.af la prueba y simulación de circuitos en ambientes de software denominados "bancos de pruebas". La idea consiste en construir un conjunto de programas en tomo a un di!iCño, para ejercitnr de manet3 aUlOfllÓtica sus funciones y verificar su desempeño y el manejo de las señales en el tiempo. Esto es especialmente útil cuando se realizan cambios pequeños en el diseño: el banco de pruebas puede ulili7.arse para asegurar que lBS conecciones de los C:l IOICS o "mejoras" que se aplican en un área no arruinen alguna otra Los progrumas de los lxIncos de pruebas pueden escribin>c en cl mismo lenguaje de descripción de hanlware que utiliza cl diseño. en C o en C++. o en una combinación de lenguajes incluyendo lenguajes de "scripts" como PERL. • VuificDdoru y Dmdiwdorr!s dI! tl!mporiweión. La dimensión de tiempo es muy importante en el diseno digital. Todos los circuitos digitales necesitan tiempo para producir un nuevo valor de salida en respuesta a un cambio en la entrada. y gran parte del esfuerzo del diseñador se emplea para asegurar que tales cambios en la salida suceda n con la rapidez suficiente (o. en algunos casos, no demasiado ropido). Los programas especializndos pueden automatizar las tediosas tareas de dibujar diagramas de tiempo. especifi car y verificar las relaciones de tiempo entn: las diferentes sci'lales que maneja un sistema complejo. • Procl!sodof"l!s dI! paú¡bm.s. No olvidemos el humilde editor de texto y el procesador de palubras. Estas heITllmientas obviamente son útiles en la creación del código fuente parn. los diseños basados en HDL pero tienen una aplicación imponantc en todo diseno. ¡la creación de documentación!
Sección 1.5
m J 'p"ot J !por
Aspectos de software del diseño digital
11
12
Capitulo 1 Introducción
Además de utilizar las helT'.unientas anteriores, los disenadores en ocasiones pueden escribir programas especializados en lenguojes de alto nivel como C o C++. o scripts en lenguajes PERL para resolver problemas particulares de disenO. Por ejemplo, la sección 10.1.6 nos proporciona un par de ejemplos de progrJ.mas en C que generan las "tablas de verdad" para funciones lógicas combinacionales complejas. Aunque las herramientas de CAD son importantes, por sí solas no hacen o deshacen aJ discnador digital. Para tomar una analogía de otro campo. usted no se podría considerar un gran escritor solamente porque pueda mecanografiar rtipidnmente o porque sea muy hábil con un procesador de palabras. Durante sus estudios de diseño digital, asegúrese de ap~nder y utilizar todas las herrnmientas que estén a su disposición. tales como programas de edición de diagramas esquemáticos. simuladores y compiladores HDL. Pero recuerde que aprender a utilizar las herramientas no garantiza que usted sea capaz de producir buenos resultados. iPor favor, preste atención ti lo que esté generando con ellas!
1.6 Circuitos integrados circuilo inlgmdv (el )
oblta
cUlulro
Una colección de una o más compuertas fabricadas en una oblea de silicio se conoce como circuito ¡mtgrado (CI) . Los CI de gran tamafto que contienen decenas de millones de transistores pueden medir media pulgada o más por lado, mientras que los e l pequeftos pueden medir menos de una décima de pulgada por lado. Sin tener en cuenta su tamaño, un CI fonna parte en un principio de una oh/tu circular mucho más grJnde. hasta de diez pulgadas de diámetro. que contiene docena.<¡ de cientos de réplicas del mismo el. Todos los chips del e l en la oblea se fabrican al mismo tiempo como si fueran pizzas que se van a vender por rebanadas, excepto que en este caso, cnda pedazo (chip de CI) se conoce como un cuadro. Después de que se fabrica l:1 oblea. los cuadros se prueban directamente sobre la oblea y se marcan los que presentan defectos. Posteriormente la oblea se rebana para prod ucir cuadros individuales y se descanan los que están marcados como defectuosos. (¡Compárese con el cocinero de piztaS que vende todas las rebanadas, incluso aquéllas sin suficiente pepperoni!) Cada cuadro sin marcar se monta en un encapsulado, y sus circuitos de: entrada/salida se conectan a las tenniTUlles del encapsulado: por último, el el encapsulado se somete a una prueba final y se envía al cliente. Algunas personas utili7.!11t el ténnino "CI" para referirse a un cuadro de silicio, Algunos utilizan el vocablo "chip" para referirse a la misma cosa. Incluso otros hacen uso de "el" o "chip" para referirse a la combinación de un cuadro de silicio y su encapsulado. Los diseftad ores digitales tienen la tendencia a emplear ambos térmi nos en forma indistinta, y en reaJidad no les inlporta de lo que estén hablando. No requieren de una definición precisa. puesto que solamente tOllllln en consideración el componamiento eléctrico y funcional de estas cosas. En el resto de este libro. haremos uso delténnino el para referimos a un cuadro encapsulado.
Sección 1.6
Terminal!
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Circuitos Integrados
13
Fi gu ra 1 -4 Encapsulados con terminales en doble Irnea (DIP, dual in-line pin): a) 14 terminales: b) 20 terminales: el 28 terminales.
TIfTTllnl¡I 20
__ Terminal 11
Terminal8
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En los primeros dfas de los circuitos integrados. los el se clasificaban por su tamaño
(pequeños. medianos o grandes) de acuerdo con Jaeantidad de compuertas que contenían. El tipo má.~ sencillo de CJ que está disponible en el mercado todavfa se conoce como circuito de integración a pequeña escala (SSI. small-scale integro/ion) y contiene cl equivalente de I a 20 compuertaS. Los e l de integración a pcquei\a escala contiene por lo regular un puñado de compuertas o tlip-tiops, los bloques ba!;ICOS de construcción del diseño digital. Los e l de integración a pequeña escala que se utilizan en las prácticas de laboratorio (en los cursos de electrónica digital) vienen en un encapsulado de 14 tenninales en doble I(nea (D1p, dual ¡n.fine·pin). Como se ilustnl en la figura l-4(a), la separación entre las tCfTllinales en una columna es de 0.1 pulgadas y el csp3Ciado entre columnas es de 0.3 pulgadOlS. Los encapsulados DlP más grandes incluyen funciones con más tenninaJcs. como se ilustra en (b) y en (e). El diagrama de termillo/u muestro la asignoci6n de las scñaJcsdel dispositivo con relación a las tenninales del encapsulado. osa/idas. La figura 1-5 muestro los diagramas de terminales para tipos comunes de circuitos integrados SS!. Tales diagramas se utilizan solamente para referencia mecánica, cuando un diseñador necesita determinar los números de terminales para un CI en particular. En el di:tgnUlU1 esquemático de un circuito digital. los
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Figura
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inusrot:idn a ~qut'ifa t'scala (551)
t'ncapsuJoOo dt' ¡t'rmiTUlIt's t'n doblt' IInM (DlPJ
diagrama dt' lt' m¡inalt'S Q saliclas
Diagramas ele terminales para varios Cls SSI de la serie 7400.
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Capitulo 1 Introducción
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inltg mcidt! a mtdiana neala
j'nI~g roci""
(LSI)
a gro escala
rotegid3.
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:!Cho G aul
diagramas de tenninales no se utilizan. En su lugar. las di\'e1'SaS compuertas se agrup:m de mancrn funcional. como lo mostrJremos en la sección 5. 1. Aunque los CI SSl todav{a en ocasiones se uti liz.an como si fuernn un "pegamento" que mantiene unidos a los elementos de mayor escala en sistemas complejos. hlln sido sustituidos en gran parte por dispositivos de lógica programable (PLD. progrnmmable logic devices). los cuales estudiaremos en las secciOnes 5.3 y 8.3. Los siguientes e l que están disponibles en fonnn comercial se denominan circuitos de imegración a mediana escara (MSI ) y contienen el equivnlente de aproximadamente 20 hasla 200 compuenas. En general. un e l de integración a mediana escala contiene un bloque de construcción funcional. como es el caso de un decodificador. registro o contador. En los capftulos S y 8 pondn:mos tnfasis en estos bloques de construcción. Aun cuando el uso de e l discretos tipo MS I ha disminuido. los bloques de constr\lcción equivalentes se emplean exhaustivamente en el diseño de CI de mayor tamaño. I..os e ls de inugroción a gran acala (LSI. larg~-scole inl~grolion) son m4s grandes. contienen el equivalente de 200 a 200,000 compuertas o más. Las partes LSI incluyen memorias pequeñas. microprocesadores. dispositÍ\'OS de lógica programable y dispositivos personalizados.
Imag 1 pro
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Jtor
Seccl6n 1.7
Dispositivos de lógica programable
La Unea divisoria entre LSI y lo integraci6n a mlly gran escala ( VLSI, I'ery Jorgeseale. illle.gration) es difusa y tiende a defi ni~ en términos de la cantidad de transistores
in/egración o mlly gmn escolo (VUI)
en lugar de la cantidad de compuenas. Cualquier CI con más de 1.000.000 de transistores es en definitiva un VLS I. esto incluye a In mayor pane de los microprocesadores y memorias que se fabri can aClualnlente: además de los dispositivos de lógica programable de mayor uunaño y los dispositivos personalizados. En 1999. se estllban diseñando Cls de integración a muy gran escala con la cantidad de 50 millones de transistores.
1.7 Dispositivos de lógica programable Existe una amplia variedad de Cls que pueden tener sus funciones lógicas "programadas" en su interior después de su fabricación. La mayor parte de estos dispositivos utilil:lll una tecnología que permite también su reprogramación, lo que significa que si usted encuentro un eITOr en su diseño. puede ser capaz de arreglarlo sin reemplazar ffsicamente o volver a alambrar el dispositivo. En este libro, con frec uencia nos referiremos a los métooos y opon unidades de diseño para tilles dispositivos. Históricamente, los arreglos de lógica programable. (PLA programmable logic armys) fueron Jos primeros disposith'os lógicos programables. Los PLA comenfnn compuenas ANO y OR con una estructum de dos niveles, con conexiones programables por el usuario. Haciendo uso de esta estructum, un diseñodor podía adaptar cualquier función lógico hastn un cieno ni ..'el de complejidlld utilizando la bien conocida teorla de síntesis lógica y minimización que presentaremos en el capftulo 4. La estructura de los PLA sufrió mejoras y su costo disminuyó con la introducción de dispositi\'os lógicos de arreglo programable (PAL). Actualmente, tales dispositivos se conocen en fonna genérica como dispositivos de lógica programable (PLD. programmable logie de'llices) y son los "MSI" de la industria de la lógica programable. Tendremos mucho que decir acerca de la tecnología y arquitectura PLD en las secciones 5.3 y 8.3. La siempre creciente capacidad de los circuitos integrados creó una oponunidad para los fabricantes de e l pam diseñar PLD más grandes pam aplicaciones mayores de diseño digital. Sin embargo, por rozones técnicas que discutiremos en la sección 10,5. la estructura básica de dos niveles ANO-DA de los PLD no podra ser escolodo a mayores dimensiones. En su lugar. los fabricantes de e l s idearon arquitecturas complejas PW (CPW, complo: PW) para conseguir la escala requerida. Un CPLD es simplemente una colección de varios PLD y una estructura de interconexión, todo en el mismo chip. Además de los PLD individuales. la estructura de interconexión del chip también es programobte. to que proporciono una amplia variedad de posibil idades de di.~ no . Lo.~ e PLD pueden ser escalados a tamaños más grandes si se aumenta lo cantidad de PLD individuales y la complejidad de la estructura de interconexión en el chip e PLD. En fonna parnlelo a la ¡m'cnción de los CPLD, otros fobricantcs de CI tomaron un enfoq ue di ferente para escalar el tamaño de los chips de lógica programable, En comparación con un ePLD. un arreglo de compuenas programable "in situ" (FPGA,fiddprogrammoble gate armys) contiene una cantidad bastante superior de bloques lógicos individuales de menor tamaño. y proporciona una estructura de interconexión distribuida más grande que domina tooo el chip. La fi gura 1-6 ilustra lo diferencia entre ambos enfoque s de diseño del chip.
arreglo de lógica programable (PU )
dispoSili,'O lógico de arreglo programable. (PAL) di.fpasI/im de Mgica
progmmable (PW)
PW complejo (CPW j
t:ompuer/a programable "in si/u "
arreglo de (FPGA)
15
16
Capitulo 1 Introducclón
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PlO
PLO
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1'1 9
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(b)
F i gura 1 -6
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o .. bloque lógico
Enfoques de escalamiento para dispositivos de fógica programable de gran tamaño: a) CPLD; b) FPGA.
Los defensores de un enfoque O del otro usaban argumentos "religiosos" para ver cuál era mejor. pero el mayor fabricanle de dispositivos lógicos programables. Xilinx. lnc., reconoció que habfa sitio para ambos enfoques; por lo tanto. inició la fabricación de las dos clases de dispositivos. Lo que eS más importante que la arquitC(;tura del chip es que los dos enfoques soportan un estilo de diseño en el cual los productos pueden ir desde el concepto de l diselm hosUl el prototipo y la produo:.: ión en un tiem po muy eono. El usa de los lenguajes de descripción dehardware es muy importante en la ~ucción del -1iempo de comerciali7.aciÓrl" para toda clase de productos basados en PLD. los lenguajes como ABEL y VHDL. así como las herrnmientas de software que los acompañan. penniten que un diseño sea compilado. sintetizado y de5cargadocn un PLD. CPLD o FPGA en pocos minutos. El poder de los lenguajes jerárquicos. altamente estructurados como VHDL. es especialmente imponante para ayudar a los diseñadores a utilizar los cientos de miles o millones de compuenas que proporcionan los CPLD YFPGA de mayor tamaño.
1.8 Circuitos integrados (CI) de propósitos o aplicaciones específicas
CI stml~I"$(}nnliyulo CI d~ /lfJlicución rs~r:(·
fica (AS/C)
COSIO /I~
lo
;ng~ni~rfa
f"fillrrrme (NRE)
no
Tal vez los descubrimientos más interesantes cn la tecnología del e l para el diseftador digital promedio no son los siempre crecientes tamaños del chip. sino las siempre crecientes oponunidades para "diseftar su propio chip". Los chips diseñados para un producto O aplicación particular o limitada se denominan CI u mipersQna liZ/Jdos o CI de prop6sito especifico (ASIC. application .specific IC). Los AS IC generalmente reducen los componentes (Olales y el costo de fabricación de un producto al reducir la cantidad de chips. el tamaño físico y el consumo de energfa. y a menudo proporcionan un desempeño más elevado. El costo de la ingenierfa no rtcurrenff! (NRE. nonrtcurring engineering) para el diseño de un ASIC puede exceder el de un disefto discreto. por $5.000 y hasta $250.000 USD o más. Los cargos de la NRE se reembolsan al fabri cante del el y a las empresas que son responsables de las siguientes actividades: diseno de la estructura imema del
Sección 1.8
Circuitos integrados (el) de propósitos o aplicaciones especificas
chip, creación de las mascarillas de melal para fabricar los chips, desarrollo de pruebas parol los chips. y fabricación de las primeras muestras del chip. El cOsto típico de la NRE para un ASIC común. de complejidad media. que incluye cerca de 100.000 compuenas es de $30.000 a $SO.OOO USO. Normalmente, el diseño de un ASIC tiene sentido sólo cuando el costo de la NRE puede verse compensado por los ahorros por unidad sobre el volumen de venta esperado del producto. El costo de la NRE para el diseño de un chip ptrsorlaliuu/o de integración a gnm escala LSI (cuyas funciones. arquitectura interna y diseño detallado a nivel transistor, se ajustan a los requerimientos de un cliente específi co) es muy elevado, puede ser igual o mayor a $250.000 USO. De este modo, el diseño LSI completamente personalizado se hace sólo para chips que tienen una aplicación comercial general o que disfrutarán de un volumen de ventas muy alto en una aplicación especffica (por ejemplo. un chip de reloj digital. una interfaz de red o un circuito de interfaz de bus para una PC). Para reducir los costos de la NRE. los fabricantes de circuitos integrados han desarrollado conjuntos de programas de celdas estándar que incluyen las funciones de los circuitos MS I que se utilizan con mayor frecuencia. como son los decodificadores. registros y contadores: y las funciones de circuitos LSI que se utilizan con ciena fre· cuencia en las memorias. ~g los de lógica programable y micropnx:esadoltS. En un diseño de celda estándlJr , el diseñador lógico interconocta las funciones en forma similar. como en cI caso de los chips múltiples MSIILSL Solamente se crean celdas personaliza· das si es absolutamente necesario (con un costo adicional, por supuesto). Luego todas las celdas se depositan en el chip, se optimiza su ubicación para reducir los tiempos de retar· do de propagación y minimizar las dimensiones del chip. Al minimizar el tamaño del chip se reduce el costo unitario del mismo. puesto que ello incrementa la cantidad de chips que se pueden fabricar en una oblea de silicio. El costo de la NRE para un diseño de una celda estándar es de S 150.000 USO. Si bien, muchas personas pueden considerar que S 150,000 USO es una cantidad considcrablc, por lo tanto. los fabricantes de e ls han tomado un paso adelante al trasla· dar la capacidad del diseño AS le a las masas. Un ar"'8/o de compuertas es un e l cuya estructura interna está fonnada por un llJTeglo de compuenas y en un principio no se especi fi can sus interconexiones. El diseñador lógico especifica los ti pos de compuenas e interconexiones. Aun cuando el diseño del chip se especifica ~n este nivel básico. por lo general el diseñador ll'lIbaja con "macroceldas", que son las mismas funciones de alto nivel que se utilizan en el diseño de chip múltiples MSIILSI y en los diseños de celdas estándar. el software expande el diseño de alto nivel a uno de bajo nivel. La diferencia principal que existe entre el di seño de celda estándar y el diseño de arTeglo de: compuertas es que las maciOceldas y la disposiciÓII del chip de un am:g1o de compuertas !lO están altamente optimizados como en el caso de un diseño de celda estándar. de modo que el tamaño del chip puede crecer un 25% o más, con el consiguiente aumentO en el precio. Además. el enfoque de arreglo de compuertas no peimite la creación de celdas pcrsonaJi:r.oo"s. Por otra pane, el diset\o con arreglo de compuertas puede terminarse con mayor rapidez y a un costo menor de la NRE. abarcando desde los $5.
(lo que se había dicho al principio) hasta S75,000 USO (el precio total cuando todo esté terminado). Los métodos básicos de diseño digital que estudiaremos a lo largo de este libro se aplican muy bien al diseño funcional de ASIC. No obstante, existen oponunidades, restricciones y pasos adicionales en el diseño de ASIC, dependiendo del entorno de diseño y del proveedor panicular de ASIC.
17
!.SI ¡ursorwliUJdo
u/das ~sldlldar
dist'ifo dt' Ct'fda t'Sldndor
a'l't'gfod~comput'ntU
18
CapItulo 1 Introducción
1.9 Tarjeta de circuito impreso /arjt'1/J dt' ón;uitQ imprtSQ ( p eB)
/{/rjt'1lI de al"mbrmlo iml'fl'sQ(PWB )
pis/(lj tlt' la tarjt'1/I rnilbinua Uflt'ofina
It'cnologt(j dt mOnl"jt
:lupaficial (Sftrr)
m6dulo dt ellip múlriple (M O l )
Nonnalmcnte un circuito integrado se instala en una /arjeltl dt circu;1O ;nr,,~so (pe B. primed.drcuit board) [o /arjtta de alambrado impl'f!.fO (P\\IB. printed-lI'iring btxlrd)] que lo conecta con otros circuitos integrados en un sistema. Las tarjetas de circuito impre.'iO de eapas múltiples (que se utili7.l1n en los sistemas digitales tfpicos) tienen pistas de cobre que están grJbadns sobre varias capas delgadas de fibra de vidrio. las cuales están laminadas fonnando una sola t:ujeta que tiene un espesor cercano ti 1/ 16 de pulgada.. En general las conexiones individuales de alambrado. o pisws de la tarjeta lle eirc/Jito impre:lo, son bnstan te angostas. nonnalmente tienen un espesor que va de 10 a 25 milésimas de pulgada. (Un mil significa la milésuna parte de untl pulgtida.) En ItI tecnología de tarjetas de circuito impreso de Jfni!ll Jina. las pistas son extremadtlffiClIle estrechas. miden 4 mi lésimas de ancho. '1 la separación ent re las pistas adyacentes es de 4 milésimas de pulgada. De este nlodo. se put.'
Sección 1.10
Niveles del diseño digital
19
1.10 Niveles del diseño digital El diseño digital puede realizarse en diferentes niveles de ,epresentación y abstrncción. Aunque se puede aprender y practicar el diseño a un nivel particular. de vez en cuando tendrá que subir o bajar un nivel o dos para efectuar el tmbajo. También, la industria misma y la mayoria de los diseñadores se han desplazado a un riuno constante hacia mayores niveles de abstrncción a medida que la densidad y funciooalidad del circuito se han incrementado. El nivel más bajarle diseño es 13 fIsica del dispositivo y los procesos de fmcnción del el. Este nivel es responsable de los impresionantes av::ances en 13 densidad y velocidad del e l que hnn ocurrido en el trnnscurw de las d&-il(jos pm;'vJas. Los efectos de estos avnnces están resumidos en la Ley de Moore. la cual fue establecida primero por el fundador de Intel Gordon Moore en 1965, e indica lo siguiente: la cantidad de tnlnsistores porpulgada cuadrada en un el se duplica cada año. En años recientes. la proporción de avance ha disminuido paro. duplicarse aproximadamente cada 18 meses, pero es importante advertir que con cada
duplicación en la densidad surge también una duplicación en la velocidad. Este libro no desciende hasta el nivel de la ffsica del dispositivo y procesos de fabricación del CI. pero USled necesita recooocer la importancia de ese nivel. Es importante estar consciente de probables avances tecnológicos y otros cambios en la planeación del produclo y e! sistema. Por ejemplo, IDdisminución en las di mensiones del chip (que se han logrado en tiempos recientes) han forzado a moverse o menores voltajes de alimentación lógicos, provocando mayores combios en la monera en que los diseñadores planean y especifican sistemas modulares y aClUalizaciones. En este libro, saltamos al diseño digital a ni"el de transislores y recom::mos lodo el camino hasta el nivel del diseño lógico utilizando HDL. Nos detenemos cerca del siguiente nivel, que induye el diseño de computadoras y e! diseño de un sistema total. El "centro" de nuestro estudio se encuentra en el nivel de los bloques funcionales de construcción. Para obtener un resu men previo de los niveles de diseño que cubriremos, considere un ejemplo sencillo de diseño. Supongamos que estnmos por construir un "multiple:a:or" con dos bits de entradas de datos, A y B, un bit de entrada de control S y un bit de salida Z. Dependiendo del valor de S. O o 1, el circuito transfiere el valor de A (o bien de B) a la salida Z. Esta idea se ilustra en el "modelo de interruptor" de la figura 1-7. Consideremos el diseño de esta función en varios niveles diferentes. Aunque en general el diseño lÓgico se realiza en un nivel más elevado. en el caso de algunas funciones se obtienen ventajas adicionales si se aplica el diseño al nivel trnnsLstOf". El multiple:a:ores una función de esaclase.l..a figura 1-8 muestra cómo el multiplexor
F i gur a 1· 8 Diseno de un multiplexor utilizando compuertas de transmisión eMOS.
A
z
• s
lLyd~
Muo"
A-~
' \...- z B-~"':
s Fi gura 1-7 Modelo de inlerruptor para función multiple:a:ora.
20
Capitulo 1 Introducción
Ta bl a ' -1 Tabla de verdad para la función multiplexora.
S
A
B
Z
O O O O O I
O I
O O
O
I
O
I
I
I
I
O
O
O
I
O
I
I
I
I
O
O
I
I
I
I
puede diseñarse aplicando la tecnologfa "CMOS", lacual utiliza estructuras especiaJi2ad3S de circuitos tmnsistorizados llamadas "compuertas de transmisión", que cstudillIemos en la sección 3.7.1. Aplicando este enfoque. e l multiplexor puede construirse con sola-
mente seis transistores. Cualquiera de los otros enfoques que describimos requiere de por lo menos 14 transistores. En el estudio tradicio nal del diseño lógico. utilizaríamos una "tabla de verdad" paro describi r la función lógica del multiplexor. Una tabla de verdad muestra todas las combinaciones posibles de valores de cnlJ"ada y los correspondientes valores de salida
para la funció n. PuestO que el multiplexor tie ne tres enlradas. tiene 2 3 o bien 8 posibles
combinaciones de entrada. como se ilustra en la tabla 1- 1. Una vez que tenemos la tab la de verdad, los métodos de diseño lógico lradicionales. que se describen en la sección 4.3. ulilizan el álgebra Boolc."ma y los algorilmos de minimización para obtener una ecuación ..optima" AND-OR de dos niveles a panir de la tabla de ~'Crdad . Para la tabla de verdad del multiplexor. tendríamos la siguienle ecuación: Z=S'· A +S, B Esta ecuación se Ice " Z es igual a S c.:omplemenlo y A o S y B". Avanzando aun más. podemos convenir la ecuación en un conjunlo correspondieme de compuenas lógicas que realizan la función lógica especificada. como se muestra en la figura 1-9. Este circuilo requiere de 14 transistores si ulilizamos la lecnologfll eMOS estándar par.l. las cuatro compuenas moslrlldas. El multiplexores una función que se utiliza con bastame frecuencia. y la mayor parte de las lecnologfas de lógica digital proporcionan bloques de construcción predefinidos de multiplexores. Por ejemplo. el el 74x 157 es un chip M$I que realiza la multiplexión en enlradas de 4 bits en fonna simultánea. La figura 1- 10 corresponde a un diagrama lógico que muestra cómo podemos conectar precisrunc:me un bil de esle bloque de construcción de 4 bits paro resolver el problema. los númc,os en color gris corresponden a la designación de las tenninllles de un encapsulado DlP de 16 tenninaJes que contiene al dispositivo. Fig u ra 1-9 Diagrama lógico al nivel de compuerta pal1i la función muHiplexora.
A
ASN
s
2
SB B
Sección 1,10
Niveles del diseño digital
7411157
S A
~G , s
•
.
,, ,lA , 2A • 2.
"
lA
"" 3B4A " ••
lY 2Y 3Y OV
• ,
z
• "
Figur a 1 · 10
Diagrama lógico para un multiplexor utilizando un bloque de construcción MSI.
También podemos realizar In función muhiplclIora como parte de un dispositivo de lógica progrnmable. Los lenguajes como ABEL nos penniten especificar salidas empleando ecuaciones booleanas semejantes a la de la página anterior. pero en general es más conveniente hacer uso de elementos de lenguaje de "alto nivel", Por ejemplo. la tabla 1-2 muestra un programa ABEL para la función multiplexora. Las primeras tres líneas definen el nombre del módulo del programa y especifican el tipo de PLD en el que la función se realizará. Las siguientes dos ¡(neas especifican la designación de tenninales del dispositivo para entradas y salida. La instrucción '~EN"' especifica la función lógica real en una manera que es muy fácil de comprender. aun cuando no hayamos estudiado ABEL tooavia. . Un lenguaje de más alto nivel. VHDL. puede emplearse: para especificar la funci ón multiplexora en una forma que es muy flex.ible y jerárquica. La tabla 1-3 muestra el programa VHDL de ejemplo para el mutiplex.or. Las primeras dos Ifneas especifican una ''bibli()(cca'' estándar y el conjunto de definiciones que se van a utilizar en el disei'io. Las siguientes cuallO líneas especifican solamente las entradas y sa1ida~ de la función. ocultando a propósito cualquier detalle acerca de la manera en que la fu nciÓn se lleva a cabo de manera intema. La sección de "architecture" del programa especifica el comportamiento de la fu nción. La sintaxis de VHDL requiere de cierta familiarización, pero la instrucción simple "when" nos dice básicamente lo mismo que nos dijo la versión en ABEL En VHDL la "herramienta de srntesis" puede empezar con esta descripción de compor-
'-2
IllXiule chaplm.lx title 'Two-input multiplexer ex4mP1e'
CHAPlMUX device ' P16V8' A , B, S Z
1. 2, 3; pin 13 istype 'con' ;
pm
equations WHEN S •• O THEN Z • A;
end chaplnux
ELSE Z • B;
Tabla Programa ABEL para el multiplexor.
21
22
CapItulo 1 Introducción Tabla 1·3 Programa VHOl para el multiplexor.
library IEEE: use lEEE .stdLl ogic_ll 64 .al l ; ~1tity
Vchaplmux is
port ( A. B. S; in Z:
STD~IC ;
out STDJmIC ) ;
end Vchap ll!D.lX
archi tecture Vchap1.nI..1JoLarch of vchapl.rmJx 1S begin Z <_ A when S _ '0 ' else S; end
Vchap~arch ;
tamiento y producir un circuito que tenga este comportamiento en una tecnología de lógica digital de objetivo específico. Al (orzar de manera explfcita la separación de las definiciones de cntrada/salida ("entidad") y la reali2ación intema ('·archiu:cturc'1. VHDL facilita la definición de realiza· ciones alternas de funciones sin tener que efcctuar cambios en otra pane de la jerarqufa del diseño. Por ejemplo. un diseñador podría especificar una arquitectura alternativa y estructural para el multiplexor como se muestra en la tabla 1-4. Esta arquitectura es básicamente un equivalente de texto del diagrama lógico de la figura 1-9. Avanzando un poco más, VHOL es bastante poderoso como para fXllllitimos definir en fomla real las opernciones que modelan el comportamiento funcional a nivel u'J.nsistor (aunque no exploraremos tales capacidades en este libro). De este modo, podrfamos tenninar el ciclo escribiendo un programa VHDL que especifique una realización en el ámbito dcltransistor del multiplexor- equivalente de la figura 1-8. Ta bl a 1·4 Programa VHOl "estructurar para el multiplexor.
architecture Vchap~ate_a rch of signal $N. ASN . SB : STDJOOIC ;
vchap~i~
begin U1 ; llN (S , $N); U2: AND2 (A, SN, ASN); U3 : AND2 (S , a, sa) ;
U4: OR2 (ASN , SS. Zl ;
end vchaplmJx...gate_a.rch;
1.11 El objetivo del juego dis,.ño a nil'''/ /arj,. /a
dt cirrNito imprrso
Dados los requerimienlos funcionales y de rendimiento para un sistema digital, el objetivo del juego en el diseno digital práctico es minimizar costos. Pam dis~;¡os tl nivel tarjeta de circuilo imp~so (sistemas que se ensamblan en una sota trujeta de circuito impreso) esto implica minimizar el número de circuitos integrados. Si se requieren demasiados CIs, 00 cabrán todos en líl taJjeta. "Bien. simplemenle utilice una tarjeta más grande". dirfa usted. Por desgracia. las dimensiones de las tarjetas están restringidas por diversos factores. como es el caso de los estándares que existen en el mercado (p. ej. las
1
Sección 1.12
Un paso adelante
23
tarjetas de sonido, controladoras o de video para las computadoras personales): restricciones en las dimensiones del ensamble (p. ej. la tarjeta de control que tiene que caber en el interiordellostador); o disposiciones que marca la superioridad (p. ej. a fin de obtener la aprobación del proyccto hace tres meses. usted to ntame nte le indicó a su gerente que
todo ~1 diseño cabn'i en una tarjeta de 3 x 5 pulgadas. ¡y ahora tiene que cumplirlo!). En cada ,uno de estos casos. el costo de usar una tarjeta más grnnde o varins tarjetas puede ser una opciÓn inaceptable. En general. la regla consiste en minimizar el número de circuitos intcgrndos. aun cWlndo el COSIO del e l individual varíe. Por ejemplo. un Cllfpico de SSI o MSI puede costar 25 centavos (de dólar), mientras que un pequeño PLD puede tcner un costo de un dólar. E.~ posible dectuar una funciÓn panicular con tres el 551 y MSI (75 centavos de dólar) o un PLD (un dólar). En la mayoría de los casos. se emplea la solución PLD de mayor precio. no porque el diseñador posea una acción en la compañia que fabri ca Jos PLD, sino porque la solución PLD utiliza menos área de la tarjeta y tambifn es mucho más fácil de modificar en caso que el diseilo tenga fallas. En el disetl0 AS/e. el objetivo del juego es un poco diferente. pero la importancia de las técnicas de diseño funcionales y estructurndas es la misma. Aunque es fácil gastar horas y semanas creando macruceldas personalizadas y minimizando el conteo tOln! de compuertas de un AStC. esto es aconsejable sólo en casos especiales. La ~ uc:ción del costo unitario que se consigue al tener un chip 10% más pequeño es despreciable. excepto en aplicaciones de alto ,'olumen. En aplicuciones con volumen bajo a volumen medio (la mayorla de ellas). 6isten dos factores de mayor importancia: tiempo de diseño Ycosto de la NRE. Un tiempo más cono de diseño pumilC que el producto llegue al mcrcado con mayor prontitud. incrementando los ingresos sobre la vida media del producto. Un costo más bajo en la NRE trunbitn fluye directo a la "línea inferior" y en pequeftas compaMas puede ser la única manern en la que el proyecto pvcde terminarse antes que se agote el presupuesto de la compañía (icréamclo, yo he pas,oo por eso!). Si el producto tiene fxito, siempre resulra provechoso "peUi7CIr" el diseño par.! reducir los costos unitarios. La nccesid3d de minimizar el tiempo de diseño y el costo de la NRE es un argumento a favor de un enfoque estructurndo al disci\o AS IC. en oposición al enfoque altamente optimizado, utilizando bloques de construcción estándar que proporciona la biblioteca del fabri cante de ASTe. Las consideruciones en el diseño PLD. CPLD y FPGA son una combinación de lo anterior. En gcnernl. la selección de una tecnologfa PLD en panicular y la selección de las dimensiones del dispositivo se realiza al principio del ciclo de disei\o. Despufs. cuando el diseño se "ajusta" al dispositivo seleccionado. no vale la pena intentar optimizar el conteo de compuertas o el área de la trujeta: el dispositivo ya se ha implementado. No obstante. si nuevus funciones
° repamciones de errores llevan al d¡se~o má..~ all á de la
capacidad del dispositivo seleccionado. es entonces cuando se debe lrabajar muy duro para modificar el discño de manem que lo haga funcionar en la forma adecuada.
1.12 Un paso adelante Con esta sección se termina el capítulo de inttoducciÓn. A medida que continúe la lectura del libro. deberá recordar dos cosas. La primera. el principal objetivo del diseño digitnl es construir sistemas que resuelvan los problemas de las personas. Aun cuando este libro le proporcione las herr.tmientas fundamentales para el diseño, como p3r1e de
•
tfistno ASfe
24
Capitulo 1 Introducción
•
su trabajo usted deberá conservar la "imagen general del entomo de diseño" en su mente. En segundo lugar. el costo es un factor importante en toda decisión de diseño: recuerde que debe considerar no sólo el costo de los componentes digitales, sino también el de In actividad del diseño. Final mente, a medida que profundice más y más en el tex to, si encuentra algo que crea haber visto antes pero no recuerda dÓnde, por favor t:onsuhe el fndice. He intentado hacerlo tan útil y completo como me ha sido posible.
Problemas propuestos 1. 1 1.2
1.3
lA I.S 1.6
1.1
Sugicrn una imagen de mejor aspec10 parn colocarla en la pnl'TlCr.l página tic la siguientc edición de este libro . Proporcionc tre$ diferentes definiciones para 13 palabra "bit" eomo se uti1i:¡:a en este capítulo. Defina loo; acrónimos siguientes: ASIC, CAD. CD, CO, CPLD, DIP, DVD. FPGA, BDL. el. IP, LSI, MCM, MSI. NRE, OK. PB X, PCB. PLD, PWB, SMT, SS!. VHDL. VI.s I. Invcstigue las definiciones de loo; acrónimos que se enumeran a continuación; ABEI.. eMOS. JPEG. MPEG. OK. PERL. VHDL (¿En re:llidac.l OK es un 3C1'Ó nimo?) Excluyendo los temas en la sección 1-2, enumere tres sistemas que alguna "el hayan sido analógicos y que se hayan colwettido en digitales desde que usted está vivo. Dibuje un circuito digital compuesto de una compucna ANO dc 2 entradas y tres in"crsores. donde un inversor se ellCUentre conecl.3do a cada una de las entradas de la compueru ANO y su salida. Pata cada una de las cuatro posibles contbinaciOflCS de tnlrndas que se IIrllclI" a 1"5 dorr cn'"",",s pr1tn"OIlll de eSle ci",uilo. delcnnine ct valor producido ~ 1:1 salida primario.. ¿Existe un circuito m4s sencillo que suministre el mismo componamiento de entr:ldalsalida? ¿euAndo se deberían emplear loo; diagramas de terminales de la Ilgura I-S en el diagrama esqucmático de un circuito?
ea p
3.S
(
•
I
y códigos numéricos
os sistemas dig itales se construyen a panir de circuitos inlegrados que procesan dígitos binarios (ceros y unos). aunque muy pocos problemas de la vida real están basados en números binarios o cualq uier tipo de núnleros en abso luto. Como resultado. un disei\ador de sistemas di gita-
les debe eslablecer cierta correspondencia entre los dígitos binarios que n los circuitos digitales y los números. eventos y condiciones de la vida real. ~i lo
de este caprlula es demostrarle a usted cómo las cantidades numéricas es pueden representarse y manipularse e n un sistema digital. y cómo los ventos y condiciones no numéricos también pueden representarse. lS primeras nueve secciones d escriben los s iste mas numé ricos binarios y n cómo se llevan a cabo las operaciones de suma. resta. multiplicación y diviestos sistemas. Las secciones 2.10 a 2. 13 indican cómo se pueden codificar 5 decimales, caracteres de texto. posiciones mecánicas 'j condiciones arbi· ned iante el uso de cadenas de dígitos binarios. I sección 2.14 presenta los "cubos n". los c uales proporcionan una ronna de IU' la relación entre diferenteJI e udenas de bits. Los e u bos " son e speeilll_ liles en el estudio de los códigos de detección de error en la sección 2. 15. mos e l capítulo con una introducción ti los códigos pant transmisió n 'j lamiento de datos de un bit a la vez.
25
26
Capitulo 2
Sistemas y c6c1igos numéricos
2.1 Sistemas numéricos posicionales S¡$lema l1uml rir:o posicional peso () pondu aciólI
El sistema numérico tradicional que aprendimos en la escuela y utilizamos todos los días en los negocios se conoce como un sistema numérico posiciol/al. En un sistcma de esta clase, un número se representa por medio de una cadena de dfgitos, donde cada posición del dígito tiene un p~so asociado. El valor de un número es una suma ponderada de Jos dfgilos, por ejemplo:
1734 = 1· 1000+7·100+3·10+4·] Cada peso es una potencia de 10 quc corresponde a la posición del dfgito. Un punto dtti· mal pennite que se utilicen tanto potencia~ negativas como positivas de lO:
5 185.68 = 5· 1000+ 1· 100+8·10+5·1 +6·0.1 +8·0.0 1 En generol, un número O de la fonna d¡do.d_¡d_2 tiene el valor
D = d¡.IO¡ + do ' 100 + d_I ·IO--¡ + d_2' 10- 2 Aquí. el la se denomina la bau (miz. orig~n) del sistema numérico. En un sistema numérico posicional general. la base puede ser cualquier enlero ,:2': 2, Y un dígito en la posición i tiene un peso l . La fonna de expresión de un numero en un sistema de esta clase será d~¡d~2 '
. ·d¡dO' d_¡d__ 2· . ·d_
donde existen p dfgitos a la izquierda del punto y n drgitos a la derecha de éste, llamado el pWIIO 1x,.I·t;, Si este pumo se omite, se ¡¡upone que se encuentro a 111 derechll del dígito del extremo derecho. El valor del número es la suma de cada dfgilO multiplicado por el v:llor correspondiente de la base:
d ígito dt; mUJQ' Ord~11 (Iígito m4s sigllificatil'O dlg;/o dt; mt;rw, on/m
d(81/0 mt;llOS sigl1ificatil'iJ
d fg ito bil1llrio bi/
btut; b inaria
Excepto por la posibilidad de tener ceros al principio o al final. la representación de un número en un sistema numérico posicional es única. (Obviamente, 0185 .6300 es igual a 185.63, y así por el eslilo.) El dígito que: está en el extremo i1.quicrdo en un número de este tipo se denomina el dígito (le mayo, onlen o d dígilO mds sigllifica/il'o: el que se encuentra en el e.xlremo derecho es cl d(gilO de mellororrlell o el dígito mellOS significotil'O. Como aprendimos en el capftu lo 3. los circuitos digitales lienen sei'lales que se encuentran normalmente en una de dos condiciones: bajo o alto, cargado o descargado, encendido (on) o apagado (off). Las sci'lales en estos circuitos se interpretan para repte-sentar d(gitos biliarios (o bits) que tienen uno de ambos valores, Oy l . De esle modo, la base biliaria se emplea normalmente pam representar números en un sistema digital. La forma general de un número binario es
b~ lb~--') " ,b,bo' b-lb 2,, ·by su valor es
Sección 2.2
Números octales y hexadecimales
En un número binario, el punto base se denominn el punto binario. Cuando se trata con números binarios y otros números no dedmales, utilizamos un subfndice para indicar lo base de cada número, a menos que la base se sobreemienda en el comexto de trabajo. Ejemplos de números binarios y sus equivalentes decimales se ilustran o continunción.
pUnfOhirwrio
1001 12 = 1· 16+0 ·8 +0 ·4+ 1·2+ l · ) .. 19 10 1000102 -
1·32+0 · 16+0·8+0·4+ ] ·2 +0 · 1 = 34]0
101.00 12 :::: 1·4+0 ·2+ 1· 1 +0·0.5+0·0.25+ 1·0. 125 = 5. 125 10
El bit que está en el eXU'I::mo izquierdo de un número binario se conoce como el bit de mayor orden o el bit mds sjgtlifiCOIil'o (MSB, por las siglas en inglés de mosl significont bit): el bit que está en el extremo derecho es el bil de menor orden o bit menos significatil'Q (UB. least significant bil).
MSB UB
2.2 Números oclales y hexadecimales La base lOes imponante debido a que la utilizamos en las
ove.aciones cotidianas, mienln1S
que la base 2 es importante porque los números binarios se pueden procesar directa· mente en los circuitos digitales. Los números en otras bnses no se procesan directamente pero pueden ser importantes para documentación u otros propósitos. En particular, las bases 8 y 16 proporcionan representaciones convenientes abrevindas para números de mllltiples bits en un sistema digital. El sistemlJ ,U/mi rico octtll utili7..3 la base 8, miemras que el sistema numi rico hexadecimal emplea In base 16. La tabla 2- 1 muestra los enteros binarios desde Ohasta 1111 y sus equivalentes octal. clecimal y hexadecimal. El sistema octn1 necesita 8 dlgitos, de manera que utiliza los dlgitos del O al 7 del sistema decimal. El sistema hexadecimal necesita 16 dfgitos, de modo que combina los dfgitQS decimales del Onl 9 con las JetrnsA hasta la F. Los sistemas numéricos octal y hexadecimal son útiles para representar números de bits mllltiples, debido a que sus b;'scs son potencias de 2. Puesto que una cadena de tres bits puede tomarse en ocho diferentes combinaciones. se sigue que cada cadena de 3 bits puede representarse de manera única mediante un dfgito octal. de acuerdo con la tercera y la cuarta columnas de la tabla 2- 1. De manera semejante, una cadena de 4 bits puede ser representada por un dígito hexadecimaJ de acuerdo con las columnas quinta y sexta de la tabla. De este modo, es muy fácil convertir un nllmero binario en octal. Comenzando desde el punto binario y viajundo hucia lo i7.quierda, simplemente separamos los bits en grupos de tres y reemplazamos cada grupo con el correspondiente dfgito octal: l000 11 00 11 1~
$¡Sltmo numérico oc/(JI $bremo n/lmériC(J huodn:imal
drgil(J$ haatücimalts
A- F
cOn>'t'nión de binClrio a
octal
:::: 10001 1 00 1 1102 :::: 4316g
1110110111010100 12 :::: 011 101 101 110101 00 12 "" 355651 8
El procedimiento para la conversión de binario a hexadecimal es semejante, excepto que utiliUlmos grupos de cuatro bits: 1 00011001 11 ~ ""
1000 1100 II I ~ ;;; 8CE]6
1110 11 01 110101001 2 :::: 0001 110 1 1011 1010 100 12 ... lDBA9 16
En estos ejemplos, hemos agregado libremente eeros a la izquierda pam hacer el número total de bils un mllltiplo de 3 o 4 como se requiere.
CQIII'er.siÓn de binflrio a ht'..lodtcimal
27
28
CapItulo 2 Sistemas y códigos numéricos
Tabla 2-1 Números binarios, decimales, octales '1 hexadecimales.
Binario
Declnvl
Oc ..,
HexIICÑ1Clmal
c.de". de 4 bIt.
O 1 10
O 1 2
O 1 2
11 100
3
011 100 110
,
111
7
Oll l
8 9
1000 1001
A
10 10
8
10 11
e
1100
D
1101
E
1110
F
1111
110
,
, , ,
11 1
7
7
1000
10
1001
8 9
10 10
10
10 11
11
"
3
, 4
101
"
\1 10
14
"
" "
O 1 2
00 10
3
00 11
,
0100 0 10 1
4
10 1
-
17
"
•
0 10
11
13
1111
00 1
13
lI or
11 00
000
0000
0001
0110
Si un número binario contiene dígitos a la derecha del punto binario. podemos
convertirlo a oclal o heltooecimaJ al comenzar por el punto binario y movemos hacia la de.ocha. Tanto diado izquierdo 00100 el derecho pueden rellenarse con ceros para obtener múiliplos de Ires o cuatro bits, como se muestra en el ejemplo que se presenfa a continuación: 10. 10110010 1) 2 =
010 . 101 100 101 lOO] = 2.54548 00 10 . 10110010 ¡l OO;¡
("(Im'U$Mn octal (J
ht'xad«;mu/ a binaria
::::1
2 . B2C 16
Realizar la conversión en la. dirección inversa, partiendo de octnl o hexoclecimal hacia
binario. es algo muy senci llo. Simple mente reemplazamos cada dígito octal o hexadeci-
mal con la correspondiente cadena de 3 o 4 bits, como se muestra a continuación: 1357 8
=
001 01 1 101 111 2
2046. 178 = 010000 100 110 .001 111 2 BEAD 16 :: 1011 1110 1010 11012
9F.46C 16 = 100 1111 .0100011011002
byre (OC'ltlQ)
El sistema numérico octal fue bastante popular hace 15 años debido a que ciertas minicomputadoms tenfan sus luces e interruptores frontales acomodados en grupos de tres. Sin embargo. el sistema numérico octal no se utiliza mucho en la actualidad. a consecuencia de la preponderancia de las máquinas que procesan bytes compuestos de 8 bits. Es dificil extraer los valores de byte individual en cantidades de bytes múltiples en
Sección 2.3
Conversiones generales de sistema numérico posicional
j
29
Ilos je ut
la representación octal: por ejemplo. ¿cuáles son los valores en octal de los cualTO bytes de 8 bits en el número de 32 bits cuya representación octal es 123456701238í' En el sistema hexadecimal. dos dígitos representan un byte de 8 bits y 2n dígitos represen'an una palabra de n bytes: cada par de dígitos constituyen ell.actamente un byte. Por ejemplo. el número hexadecimal de 32 bits 5678ABCD lI; se compone de cuatro bytes con valores 56 16, 78 ,6, AB 16 YCD ,6 . En este contexto. un dígito hexadecimal de 4 bits se denomina a veces un nihble (medio byte): un número de 32 bits (4 bytes) tiene ocho nibbles. Los números hexadecimales se utilizan con cierta frecuencia para describir un espacio de dirección de la memoria de la computadora. Porejemplo. una computadora con direcciones de 16 bits puede describir.;c: como que tiene memoria de lect ura/escritura instalada en las direcciones O-EFFF 16 y memoria sólo de lectura en las direcciones FOO().FFI·'·16' Muchos lenguujes de programación para computadoras ulili7.an el prefijo ''Ox'' para denolaT un número hexadecimal. por ejemplo. OxBFCOOOO .
nibble {mediobJle (JnU!dit) octeto'
prrfijo Ox
2.3 Conversiones generales de sistema numérico posicional En general, la conversión entre dos bases no puede hacerse por simple sustitución: se requieren operaciones aritméticas. En esta sección moslraremos cómo convenir un número en cualquier base a la base 10 Yvice\'Crsa. haciendo l1SO de aritmética de base 10, En la sección 2. 1. indicamos que el valor de un número en cualquier base está dado por la fórmula
¡ . _"
donde r es la base del número y ex isten p dígitos a la izquierda del punto base y 11 a la derecha. De esta forma. el valor del número puede enconlnUSC ni convenir cada dlgito del número a su equiva.lente en base 10, y expandir la fónnula utilizando arit~tica de base lO. A conlinuación se proporcionan algunos ejemplos: ICES t6 ", 1. 163 .1 2. 162 . 14,16'.8 . 16°", 7400 10 FIA3 16 '" 15 , 163 • 1. 162 • 10-16 1.3. 16° '" 61859 10 436,58 '" 4 .82 .3.8 '.6 .8°.5 .8- 1 - 286.625 10 132.34 '" 1.42 +3 .4 1.2.4°+3 ,4- 1 ", 30.75 10
con¡'er:Jión de OOse·r (J
decinwl
30
Capítulo 2 Sistemas y códigos numéricos
fórmula d~ rxpa"sió" (¡" iduda
Un 3tajo paro convenir números enteros a base 10 puede obtenerse al yol\'er a escribi r la fónnula de exp:trIsiÓn de manera anidada:
D = « " ,«dp- t) ·r+dp-v · r + ... ) .. . r+dt )'r+do Esto es, comenzamos con una suma de O: iniciando con el dfgito que está en el extremo izquierdo. multiplicamos la suma por r. y agregamos el siguiente dígito a la suma, repetimos este proceso hasta que todos los dfgitos hayan sido procesados. Por ejemplo, podemos escribir
F1AC" = «( 15)- 16 + 1)- 16 + 10)- 16 + 12 COfll"t'f"1 /Ó" dI!! du/mal a
mur r
Esta fórmula se emplea en algori tmos de conversiÓn programados e iterativos (como los de la tabla 4-38 en la página 279). También es el fu ndamento de un método muy conveniente para convertir un número decimal D a una base r. Considere lo que ocurre si dividi mos la fórmula entre r. Puesto que la pane entre paréntesis de la fÓmlUla es igualmente divisible entre r, el cociente será
Q = ( . .. « d¡I-¡)· r+d,.,...V· r+ .. . )· r + tI¡ y el residuo será do. De este modo, do puede: calcularse como el resid uo de la división larga de D entre r. Adicionalmente, el cociente Q tie ne la misma fomlU que la fórmula original. Por lo tanto, divisiones sucesivas entre r nos proporcionan dfgitos sucesivos de D de derecha a izquierda, hasta que todos los dígitos de D hayan sido derivados. Acto seguido, se mueSlrlln ejemplos que ilustnm lo an terior: t79 + 2 ::: 89residuo 1 (LSB) +2 ::: 44 residuo I +2 ::: 22 residuo O +2 ::: 11 residuo O +2 = 5 residuo 1 +2 = 2 residuo I +2 = 1 residuo O +2 = 0 residuo I
(MS B)
467 + 8 = 58 residuo 3 (dfgito significativo menor) +8 = 7 residuo 2 + 8 = Oresiduo 7 (dfgito significatÍ\'o mayor) 467 10 = 7238
34 17 + 16 = 213 residuo 9 (drgito signifi cativo menor) + 16 = 13 residuo 5 + 16 = 0 residuo 13 (dfgi to significati vo mayor) 3417 1O = 0 59 t6 La tabla 2·2 resume los métodos para la conversión entre las bases más comunes.
Sección 2.3
Conversiones generales de sistema numérico posicional
Tabla 2-2 Métodos ele conversión para bases comunes. ComwsJón
""odo
Ejemplo
Binario a Octat
Susti ludón
101110110012 • 10 111 0 11 0012 "" 273 18
H ~ndecimat
Sustitución
10111011001 2 • 101 1101 100 12 "" 509 t6
De<:imaJ
Suma
101110110012 • 1 - 1024 + O - 512 + 1 . 2S6 + 1 . 128 + I - 64 +0 - 32+ 1 - 16+1 - 8 + 0- 4 + 0 · 2+ 1 · 1 "
1497 10
Octal a Binario
Susti tución
12J4s '" 00 1 0 10 0 11 I~
Hexadecimal
Sustitución
1234¡" 00 1 0 100 11 10Ch . 00 10 100 1 l iGO:! • 29C 16
Decimal
Suma
I~
Binario
Sustitución
CODE L6 - 1100 0000 1101 I II O:!
Octal
Sustitución
CODE L6 • 1100 0000 1101 I I lO:! '"' I 100 000 011 0 11 I lO:! ., 140336s
Decimal
Suma
CODE L6 _ 12 -4006+0 _2Só+13 _16+14 . ¡ . 49374 1O
División
108 10 +2-S4residuoO (LSB) +2 . 27 residuo O +2 ", 13 resid uo 1 +2 _ 6 residuo I +2 • 3 residuo O +2 ", I residuo 1 +2 .. Oresiduo 1 (MSB)
División
108 10
'" 1 - 512+2 - 64 + 3 · 8+ 4 · 1 '"' 668 tO
Hexadecimal ¡¡
Decimal a Binario
+
8 . 13 residuo 4 (d'¡ ilo menos significativo) +8 _ I residuo 5 +8. Oresiduo I (dfgi lo mAs signiJicath'O)
108 10 - 154, H~adeci m¡¡1
División
108 10 + 16_6 residuo 12 (dfgi lo menos significativo) +16 .. Oresiduo 6 (dlgilo má5 significativo) 108 1O ·6C 16
31
32
Capftulo 2 Sistemas y códigos numéricos
Ta b la 2- 3 Suma binaria y tabla de restas.
c~ ob(f\(
y
e",
s
bul
d
O
O
O
O
O
O
O
O
O
I
O
I
I
I
O
I
O
O
I
O
I
O
I
I
I
O
O
O
I
O
O
O
I
I
I
I
O
I
I
O
I
O
I
I
O
I
O
O
O
I
I
I
I
I
I
I
2.4 Suma y resta de números no decimales
,filma
billOn'/J
La suma y la resUl de números no deci males con el método manual utiliza la mis ma tc!:cnica que aprendimos en la escuela primaria para los números decimales; la única trnmpa es que las tablas de suma y resta son diferentes. La tabla 2-3 es la tabla de suma y resta para dfgilos binarios. Paro. sumar dos números binarios X y Y. sum:l.mos junIos los bits menos significativos con un 3C:ureO ini· cial (e,... ) de 0 , producie ndo bits de acarreo (c....t) y de 5um3 (.1') de acuerdo con la tabla. Continuamos procesando bits de den:c:ha :1 izquierda. sumando el ac~o fuera de cada columna a la suma de la siguiente columna. Dos ejemplos de sumas decimales y los cOI'TeSpondienle5 sumas binarias se muestran en la figura 2-1 . 105 dígitos en negrita~ indican el acarreo de l . Los mismos ejemplos se repiten 3 continuación junto con dos más. con 105 3C3rrt:OS mostrados como un3 cadena de bits C:
e
x
y
X+Y
+14 1
33 1
101001011
X+ Y
011111110
e
190
e
x y
X+ y rulo binorio minutndo Juslrumdo
e
101111 000 10111 110 + 10001101
127 + 63 190
+
y
173 + 44
00 1011 000 10101101 + 00101100
217
11 01100 1
x
ooooooooo
01 111 111 00 111 11 1
x
170
y
+ 8S
10101010 + 01010101
101111 10
X+Y
2SS
11 111 111
UI resta binaria se realiza de modo similar. empleando "préstamos" (b~t y b~) en lugar de acarreos entre pasos, y produciendo un bit de diferencia d, Dos ejemplos de res· laS decimales y las correspondientes restas binarias se muestran en la fi guro 2·2, Como en la resta decimal. los valores del minuendo binario en las columnas se modifican cuan· do se ~ nUl el préstamo. como se ilustra mediante las ftc:ch as y los bits que aparece n
Sección 2.4 1
I
1 1
1
X
190
1 0 11 1 1 1 0
x
Y
.. 141
+10001101
y
x.r
331
1 010010 1 1
X,y
FI9 ura 2-1
Suma y resta de números no decimales
...
173
33
1 1
10 1 0 1 1 0 1
.. o o
217
1
o
1 100
11011001
Ejemplos de sumas decimales y sus correspondientes.
en negritas. Los ejemplos de la figura se repiten a continuación con dos más, mostrando esta vellos préslamos como una cadena de bits B:
B X
229
1110010 1
Y X-Y
- 46 183
- 0010 1110
B
X- Y
1011011 1
210 - 109
11 0 10010 - 0 110 1JO I
101
0 1100101
ooooooooo
01010101 0
B X
22 1
11 0 11 101
Y
- 76
- 0 100 1100
145
10010001
X
170
Y
- 85
10101010 - 01010 10 1
85
0 101010 1
X-Y
011011010
B X Y
OOlllllOO
x- y
Un uso muy comoo de la resta en computadoras es la comparación de dos números. Por ejemplo. si la opernción X - Y produce un préslamo (o lnlnsporte negativo) que procede
comparuci6n l/~ mlmuos
de la posición del bil más s ignificlltivo. enlonces X es menO(" que ~ de otro modo, X es OUIyor o igual que Y. La relación entre acamos y prtstamos en sumadores y resmdores se explorará e n la sección 5.10. Las tablas de suma y resta pueden desarrollarse para dfgitos octales y hexadeci· males, o cualquier otro base deseada. Sin embargo. JXlCOS ingenieros en computación se
molestan en memorizar eSlas tablas. Si usted necesita manipular números no decillWles, entonces será fácil en esas ocasiones convertirlos a formato decimal. calcular resultados.
DebI presta, l . pmdorlnlD lan..wlHtal0 - I . l
Fi gur a 2-2 Ejemplos de restas decimales y sus COITespondientes restas binarias.
Clip" .. dIol 1>/'•• .,. P'W-''''''. _ 1*11 _ coII.orrnII " o - 1. de moda QUt dIIlemoI P'... tar de I'UIMI. El ",""lamO ........ b.... c:t. .... ~ petlIiII9a'. "" I~ • . . ÓKif.
\ 00 .. 0 \1 (1M !lb f'i oocMo ...... ¡
. 11.. ~)
o 10 10
m",",,"""
X
229
sustraendo
r
- 46
diferencia
X_ r
183
-
1
1
X
210
O O
O
y
- 109
1
X- y
101
1 O 1
1 O
O 1 10 010
110110 lo -
01
1 01101
01100101
34
Capitulo 2 Sistemas y códigos numéricos
suma 1r~.mdt!Cimal
y convertirlos de vuelta aira vez. Por otro lado. si debe realizar cálculos en fonnalO bina· rio. ocul o hexadecimal con bastante frecuencia. entonces deberla pedirle a Sanla Claus una calculadora hexadecimal para programadores de Texas Instruments o de Casio. Si las baterlas de la calculadora se agotan. puede utilizar algunos atajos mentales para facilitar la aritmética no decimal. En general. cada suma (o resta) de columna puede hacerse al convertir los dfgitos de la columna a formato decimal . sumar en decimal. y posterionnente convenir el resultado a la suma correspondiente y dígitos de acarreo en la base no decimal (un acarreo se produce siempre que la suma de la columna es igualo mayor a la base). Puesto que la suma se hace en fonnato decimal. confiamos en nuestros conocimientos de la tabla decimal de adición; la única cosa nO\'edosa que necesitamos aprender es la conversión de dígitos decimales a no decimales y viceversa. La secuencia de pasos para sumar mentalmenle dos números hexadecimales se muestra a continuación:
e X Y
1 1 o o 1 9 B 9"
+
x+y
1 1
1
o
o
9 7
11 14
9 6
e
7 E 6"
+ 12
E
1 9 F"
14 14
17
25
16 + I
16 +9
15 15
E
1
9
F
2.5 Representación de números negativos Hasta ahora. solamente hemos tratado con números positivos. pero existen muchas fonnas
de representar números negativos. En los negocios utilizarnos el sistema de magnitud con signo, que se discute más adelante. Sin embargo. la mayor parte de las computadoras emplean alguno de los sistemas nunléricos de complemento que presentaremos posteriormente.
2.5.1 Representación de magnitud con signo sisttma de magnjlUd con
signo
bild, signo
En el sjs'~ma d~ magllilud con signo, un número se compone de una magnitud y de un sfmbolo que indica si la magnitud es positiva o negativa. De esta fonna, interpretamos los números decimales +98, - 57. + 123.5 Y- 13 de la manera habitual, y también suponemos que el signo es "+" si no aparece ningún sfmbolo escrito. Ex.isten dos posibles representaciones de cero. "+0" y "-O", pero ambas tienen el mismo valor. El sistema de magnitud con signo se aplica a los números binarios haciendo uso de una posición de bit extra paro representar el signo (el bit dI! sjgno). Tradicionalmente. el bit más significativo (MSB, por sus siglas en ingl6» de una cadena de bits es empleado como el bit de signo (O'" signo más. I '" signo menos), y los bits de menor orden contie· nen In magnitud. Así, podemos escribir varios enteros de 8 bits con magnitud con signo y sus equivalentes decimales: 0101010 12
- +85 10 01111111 2 ", + 127 10
000000002
'" +0 10
11010101 2 - -8 5 10 11111 111 2 '" - 127 10
100000002 '" -OtO
Sección 2.5
Representación de números negativos
35
El sistema de magnitud con signo tiene un número idéntico de enteros positivos y negativos. Un entero de magnitud con signo de 11 bits está silUado dentro del intervalo que va desde _(2"-1_ 1) hasta +(2n-1_ 1) y existen dos representaciones posibles del eero. Ahora supongamos que deseamos construir un circuito lógico digital que sume sumador dt mclgn;lIuJ con números de magnitud con signo. El circuito debe examinar los signos de los sumandos . signo para determinar qué hacer con las magnitudes. Si los signos son los mismos, debe sumar las magnitudes y proporcionar el resultado con el mismo signo. Si los signos son diferentes, debe comparar las magnitudes, reslat el mi'! pequeño del mayor y proporcionar al resultado el signo del más grande. Todos estos "si" condicionales, "sumas". "restas" y "comparaciones" se traducen en una gran cantidad de circuitos lógicos complejos. Los sumadores para los sistemas numéricos de complemento son mucho más simples, como demostraremos a continuación. Quizás la única característica que redime a un sistema de magnitud con signo es que, una vez que sabemos cómo construir un sumador de magnitud con signo. la fabri cación de un restador de magnitud con signo es algo casi trivial: restador dt magnitud can signa solamente se debe cambiar el signo del sustraendo y pasarlo junto con el minuendo a un sumador.
2.5.2 Sistemas numéricos de complemento Mientras que el sistema de magnitud con signo convierte en negativo un número al cambiar su signo, un siSlema numirico de complemento convierte en negativo un número tomando su complemento como definido por el sistema. Tomar el complemento es más diffcil que cambiar el signo, pero dos números en un sistema numérico de complemento pueden sumarse o restarse directamente sin tener que realizar las verificaciones de magnitud y signo que requiere el sistema de magnitud con signo. Describiremos dos sistemas numéricos de complemento, llamados el "complemento de base" y el "complemento de base reducida". En cualquier sistema numérico de complemento. normalmente lratamos con un número fijo de dfgitos, digamos n. (Sin embargo, podemos aumentar el número de dfgilos mediante "extensión de signo" como se muestra en el ejercicio 2.23. y disminuir el número mediante el truncamienlo de los drgitos de orden mayor como se muestro. en el ejercicio 2.24.) Suponemos adicionalmente que la base es r. y que 105 números tienen la foona
sisltma /l/un/rico d I' compltmtnw
D = dll_1d,,_z" ·d1do .
El punto de base se encuentra a la derecha y por tanto el número es un entero. Si una operación produce un resultado que requiera más de 11 dfgitos, eliminamos el (los) dfgito(s) extra de mayor orden. Si un número O se complementa dos veces, el resultado será D.
2.5.3 Representación de complemento de base En un Jistt!ma d~ comp/~m~nlo de bau, el complemento de un número de
dígitos se obtiene al restarlo de r ". En el sistema numérico decimal, el complemento de base se denomina compf~ml!lI to dI! 10. Algunos ejemplos utilizando números decimales de 4 dígitos (y resta de 10,(00) se muestran en la tabla 2-4. Por definición, el complemento de base de un número O de n dígitos se obtiene al restarlo de r ". Si O se encuentra entre I y r" - 1, esta resta produce otro número entre I y 11
S;SIl'nW dI' compltml'nto de hast complt ml'nto a 10
36
Capitulo 2 Sistemas y códIgos numéricos
Tabla 2-4 Ejemplos de complementos de 10 V 9.
184.
81 SI
"50
'2067
7933
7932
100
9900
'899
7
9993
9992
8 151
184'
1848
10000 (.. O)
9999
O
cálculo 11e/ cQmplmlf"nto df" haSf"
...
Complemento
Número
Complemento . . '0
," - l. Si D es O. el resultado de la resto. es r ~. lo cual tiene la fonna 100 ... 00, donde hay un lotal de n + I dígitos. Descanamos el dígilO extra de mayor orden y obtenemos el resultado O. Por consiguiente::. sólo existe uno representación de cero en un sistema de:: complemento de base. Parece de la definición que una operación de resta es necesaria para calcular el complemento de base de D. Sin embargo. esta resta puede evitarse al volver a escribir r~ como (r" - 1) + 1 Y r " - D como 1) - D) + l . El número' " - I tiene la fo rma mm · .. mm. donde m I Y hoy" cantidad de m's. Por ejemplo. 10.000 es ¡guol a 9.999 + 1. Si definimos el complemento de un drgito d como T - I - d. entonces (, " - 1) - D se obtie::ne medionte la complementación de los dígitos de D. Por consiguiente. el complemento de base de un número D se obtiene al complemenl:tr los dígitos individuales de
=,-
«," -
Tabla 2-5 Complementos de d fgito.
Comp/(ftnttnto Dígito
8ln.rlo
Oct.'
DtJclmal
HtJxlldeclmal
O
I
7
9
F
I
O
6
E
2
-
,
8
D
3
4
7 6
,
3
4
,
e
4
A
I
3
9
O
2
8
I
7
O
,
,
-
6 7
, 8
A
B
e D E F
-
B
6
4 3
-
-
2 I
O
38
Capitulo 2 Sistemas y códigos numéricos
resultado es válido solamente si todos los bits descartados son iguales que el bit de signo del resultado (véase el ejercicio 2.24). La mayoría de las computadoras y otros sistemas digitales utilizan el sistema de complemento a dos para represenlnr números negativos. No obstante. para completar nuestro estudio. también describiremos los sistemas de complemento de base red ucida y de complemento a unos.
-2.5.5 Representación de complemento de base reducida siSlt m(l dt compltnltnlo de Ixut ,..d,¡cida complemenlo de 9s
En un sislemlJ de compltmemo de base ~ducida. el complemento de un número de " dfgitos D se obtiene al restarlo de ro - l. Esto puede conseguirse al complementar los dígilOs individuales de D. sin sumar l. como sucede en el sistema de complemento de base. En representación dL"Cimal , esto se de nomina complememo de 9s; se proporcionan algunos ejemplos en la última columna de la tabla 2-4 de la página 36.
·2.5.6 Representación de complemento a unos rompl..m"nlOa unOJ
El sistema de complemento de base reducida para números binarios se conoce como el complememo a unOJ. Como en el complemento a dos. el bit más significativo es el signo. O si es positivo y 1 si es negativo. De este modo hay dos representaciones del ct"ro. cero positivo (00 ··· 00) y cero negativo ( 11 · · · 11). Las R:~sentnc iones de los números positivos son las mismas tnnto para el complemento a dos como para el complemento a unos. Sin embargo. l a~ representaciones de los números negati\'os difieren por l . Un peso de -{2,,- t _ 1). en vez de _ 2.... 1 • se otorga al bit más significativo cuando se calcula el equivalente decimal de un número de complemento a unos. El intervalo de números represenmbles va de -(2.... 1 - 1) hasta +(2,,-1- 1). Algunos números de 8 bils y sus complementos de uno se muestran enseguida:
17 10 ""
-99 10 = 1001 11002
000 10001 2
U
U
III0111~ = - 17 \0
119]0 =
0 1110111 2
0 11 00011 2 = 99 10 -1 27]0
U
Ollll lllz = 127 10
10001000 2 '" - 11 9\0
010 =
~
= 100000002 U
(cero positivo)
U 11 11 11 11 2 :: 0 10 (cero negativo)
Las principales \'entajas del sistema de complemento a unos es su simetría y la faci lidad de complemenlación. Sin embargo. el diseño del sumador para números de complemento a unos es algo más delicado que un sumador de complemento a dos (véase el ejercicio 7.72). Además. los circuitos de detección de cero en un sistema de com-
• En todo el libro. las secciones opcionales están marcadas con un asterisco.
Sección 2.6
Suma y resta de complemenlo a dos
39
plemento a unos deben verificar ambas representac iones de cero. o convenir siempre 11 ··· llaoo ···OO.
·2.5.7 Representaciones por exceso
sr. el
número de sistemas diferentes para la representación de números negativos es enorme. pero existe una más que debemos incluir. En la reprt!sl'ntación de vcuso B. una cadena de /ti bits cuyo valor de entero sin signo es M(O S M < 2"')representa el enlero con signo M - B. donde B se denomina la tl'ndt!llda del sistema numérico. Por ejemplo, un sistema de exceso 2-1 representa cualquier número X en el intervalo de _2- La +2- L_ I mediante la representación binaria de m bits de X + 2- I(que siempre es no negativa y menor que 2"'). El intervalo de esta representación es exactamente la misma que en el caso de los números de complemento a dos de m bits. De hecho. las representaciones de cualquier número en ambos sistemas son idénticas. excepto por los bits de signo. que siempre son opuestos. (Adviena que esto es verdad solamente cuando la tendencia es 2.... t .) El uso más común de las representaciones de exceso se encuentra en los sistemas numéricos de punto flotante (véase la pane de Referencias).
IllUlel rcia ;riSll ma dll.lClsO dl!:z--I
2.6 Suma y resta de complemento a dos 2.6.1 Reg las de la suma Una tabla de números deeimales y SUl> equivalenles en diferentes sistemas numéricos. tabla 2-6. revela porqué se prefiere el complemento a dos en las operaciones aritméticas. Si comenzamos con 10002 (-8 10) Ycontamos de manera ascendente, vemos que cada número sucesivo de complemento a dos en todo el recorrido hasta 011 12 (+7 10) puede obtenerse medianle la suma de I al anterior. ignorando cualquier acarreo más allá de la posición del cuarto bit. No puede decirse lo mismo de los números de complemento a unos y de magnitud con signo. Debido a que la suma ordinaria es simplemente una exten· sión del conteo. los números de complemento a dos pueden sumarse mediante la suma binaria ordinaria. ignorando cualquier acarreo más allá del MSB. El resultado siempre será la suma correcta s ie mp~ y cuando no se exceda el intervalo del sistema numérico . . Algunos ejemplos de suma decimal y las correspondientes sumas de complemento a dos de 4 bits continuan esto:
+3
-2 +-6 -8
+-14
00 11 + 0100
+7
O1I I
+6
0110 + 1101
+ -7
0 100 + 100 1
1001 l
-3
1101
+ -3 +3
+4
111 0
+ 10 10 1 1000
SUI1I(I
do,
dr compll mt'nlQ a
40
Capitulo 2
Sistemas y códigos numéricos Tabla 2-6 Números decimales y de 4 bits. M.gnltud consigno
ExC..~ de
CompMmento • dos
Compl&mento
1000 1001 1010
1000 1001
1110
1011
10 10
110 1
-4
1100
\011
1100
0001 00\0 00 11 0100
-3
1101
1100
10 11
0 101
-2
1110
1101
1010
0110
-1
11 1 I
11 JO
100 1
OJI I
O
0000
111100000
100000000
1
0001 00\0 0011 0100
000 1 00 \0 0011 0100
0001 00 10 00 11 0100
1000 100 1
0101
01 01
0 101
1101
6
01 10
01 \O
01 10
1110
7
0 111
0111
0 111
I I 11
Oecltrlll(
-, -7 -ó
-,
2
, 3
,
a unos
2"'-
0000 I JI I
1010
1011
11 00
2.6.2 Una visión gráfica Otro manera de ver el sistema de complemento ti dos hace uso del "contador" de 4 bits que se ilustra en la figura 2-3 . Aquí hemos ilustrado los números en una representación circular O "modular". la operación ele este contador imita muy de cerca la de un circuito
contador en limbos sentidos en la vida real. el cual estudiaremos en la sección 8.4. Si
empezamos con la flecha que apunta ti cualquier número, podemos sumar +11 a ese núme· ro al conlar de manera ascendenle ti veces, es decir. moviendo la flecha 1X1OO
Figura 2·3 Una represenlación de conteo modular de números de comple-
1101
mento a dos de 4 bits. Resta de
números positivoS
1100
00 " -4
0100
1011
0 10 1
-7
1001
1Il0\l
0 111
fI
posiciones
•
Sección 2.6
Suma y resta de complemento a dos
41
en el sentido de giro de las manecillas del reloj. También es evidente que podemos restar 11 de un número al contar de rorma descendente n veces. es decir. al mover la fl echa n posiciones en semido contrario de las manecillas del reloj. Naturalmente. estas operaciones proporcionan resultados correctos solamente si 11 es 10 suficientemente pequef\o de modo que no cruce la discontinuidad que existe emre -8 y +7. Lo que es más interesante es que también podemos restar ti (o sumar -n) al mover la fl echa 16 - ti posiciones en el sentido de giro de las manecillas del reloj. Nótese que la cantidad 16 - ti es lo que definimos como el complemento a dos de 4 bits de n. es decir. la representación de complemento a dos de -no Esto apoya grnfi cameme nuestra afirmación anterior. en la que un número negath'O en la representación de complemento a dos puede ser sumado a otro número simplemente sumando las representaciones de 4 bits utiliz.ando la sumll binaria ordinaria. Sumar un número en la figura 2- 3 es equivalente a mover la flecha un número correspondiente de posiciones en ~m ido contrario al de las manecillas del reloj.
2.6.3 Desbordam iento Si una operación de suma produce un resultado que excede el intervalo del sistema numérico. se dice que ocurre un desbordamiento. En la representación de conteo nl(xiular de la figura 2-3. el desbordamiento se presenta durante la suma de números positivos cuando contamos pasando +7. La suma de dos números con signos direrentes nuncn puede producir desbordamiento. pero In suma de dos números de signo semejante puede hncerlo. como se mueSlrn en los ejemplos siguientes:
-3 + -6
-9
-,-, + -l.
1101 + 1010
+' +«>
1011 1 = +7 1(100 + 1000
+ 11 +7 + +7
10000 = +O
+14
0 101 + 0 110 1011
dt sbordam iento
-,
0111 + 0111 1110 = - 2
Afonunndameme. existe una regla simple para delcctar el desbordamiento en la suma: una suma provoca desbordamiento si los signos de los sumandos son los mismos y el signo de la suma es direrente del signo de los sumandos. La regla del desbordamiento se establece en ocasiones en ténninos de acarreos que se genemn durante la operación de suma: una suma provoca desbordamiento si los bits 'de acarreo de entrada cm! Yde salida co.al de la posición del signo son direrentes. Un examen detallado de la tabla 2-3 en la p~ginn 32 muestra que ambas reglas son equivalentes: solamente existen dos casos donde cent ~ cM I Yéstos son los dos únicos casos donde .l :::: y, y el bit de suma es diferente.
rt'g/os dt / desbonUunielllo
2.6.4 Reglas de la resta Los números de complemento a dos pueden restarse como si fueran números binarios ordinarios sin signo. y pueden fomlUl~ reglas apmpioclas para detectar un desbordamien-
to. Sin embargo. la mayor parte de los circuitos de resta para números de complemento a dos no realizan la resta en fonna directa. En vez de ello. hacen negativo el sustraendo tomando su complemento a dos y posterionnente lo suman al minuendo aplicando las reglas normales para In suma.
resta dt romp/t mt nlo (1
dos
42
Capftulo 2 Sistemas y códigos numéricos La negaci6n del sustraendo y su adición al minuendo pueden llevarse a cabo con
solamente una operación de suma como se explica a continuación: realice un complemento bit a bit del sustraendo y sume el sustraendo complementado al minuendo con un acarreo de entrada (c en¡) de 1 en lugar de O. A conti nuación presentamos algunos ejemplos: 1 _ cnI
1 _
->4
0100
0100
+3
0011
0011
- +3
- 00 11
+ 1100
- ->4
- 0100
+ 1011
1000 1
-1
Illl 111 0 1
+1
1 -
e...
+3
00 11
00 11
-3
11 0 1
- -4
- 1100
+ 0011
- -4
1100
0111
+1
+7
C..c
e...
+ 001 1 1000 1
El desbordamiento en lu resta puede detectarse mediante el examen de los signos del minuendo y del sustraendo compf~m~ntado, utilizando la misma regla que en la suma. 0 , empleando la técnica de los ejemplos anteriores, se pueden observar los acarreos de entrada y de salida de la posición del signo y detectar el desbordamiento, independientemente de los signos de entrada y salida, usando de nue\'a cuenta la misma regla de la suma. Un intento de hacer negativo el número negativo "extra" da como resultado un d~sbordamicn to de acuerdo eon las reglas anteriores, cuando ngrcgamos I en el proceso de complementación: -(-8):::- 1000=
0 111
+ 0001 1000
=-8
No obstante, este número todavfa puede ser utilizado en sumas y restas mientras que el resultado final no exceda el intervalo del número:
, ->4
0100
+ -,
+ 1000 1100
-4
1 _
-3
- -,
+'
1101
1101
- 1000
+ 0 111
e...
10101
2,6.5 Numeras binarios sin signo y complemento a dos Puesto que los números de complemento a dos se suman y restan sigu iendo los mismos algoritmos de suma y resta binaria básicas que los números sin signo de la misma longitud, una computadora u otro sistema digitnl puede usar el mismo circuito sumador para manejar números de ambos tipos. Sin embargo. los resultados deben ser
Seccioo 2.6
Suma y resta de complemento a dos
inlerpretados de manera diferen te, dependiendo de si el sistema está tratando con números con signo (por ejemplo. de -8 hasta +7) o con números sin signo (por ejemplo. de O hasta 15). Presentamos una representación gráfica del sistema de complemento a dos de 4 bits en la fi gura 2·3. Podemos volver a etiquetar esa fi gura como se ilustra en la figura 2-4 paro obtener una representación de los números sin signo de 4 bits. Las combinaciones binarias ocupan las mismas posiciones sobre la rueda. y un número se suma moviendo la flec ha un número correspondienle de posiciones en el sentido de giro de las manecillas del reloj. y se resta desplaz.ando la fl echa en sentido contrario al giro de las manecillas de l reloj . Puede verse cómo una operación de suma excede el intervalo del sistema numérico sin signo de 4 bits en la fi gura 2-4. cuando la flec ha se mueve en el sentido de giro de las manecillas del reloj a través de la discontinuidad entre O y 15. En este caso se dice que ocurre un acar~o hacia afuera de la posición del bit más signifi cativo. Asimismo una operación de resta excede el intervalo del sistema numérico si la flecha se mueve en sentido COnlrario al giro de las manecillas del reloj, a trav~s de la discontinuidad. En este caso se dice que se presenta un lraslada o préslamo ruera de la posición del bit más significativo. De la figura 2-4 también es evidente que podemos restar un número sin signo n al contar ~/I ~/l~III;do d~ las ma/l~cillal d~1 rrloj 16 - n posiciones. Esto equivale a sumar el complemento a dos de 4 bits de /l . La resta produce un préstamo si la suma correspon· diente del complemento a dos no produce un acarreo. En resumen, en la suma sin signo. el acarreo o prtstatnO en la posición del bit más significativo indica un resultado fuera de intervalo. En el caso con signo que considera la suma de complemento a dos. la condición de desbordamiento que se definió anteriormente indica un resultado fuera de intervalo. El acarreo desde la posición del bit m! .. significativo es irrelevante en la suma con signo, ya que el desbordamiento puede o no puede ocurrir independientemente de que se presente o no un acarreo.
0000
1100 +
4+ 0100
101 1
0101
1000
lroslodo o prisramo
números sin signo de 4 bits.
0011 '2
acarrt:o
Una representación de conteo modular de
o
Resta
con sigilO I'S. nU/mms sin signo
lIIím~ms
FIgura 2-4
111 1 •• ..• ____ 0001
11 01
43
Suma
44
Capitulo 2 Sistemas y códigos numéricos
' 2.7 Suma y resta de complemento a uno
suma dI! compll!mmto a lino
•
acar"o de ~lkJndea final
Si analiza la tabla 2-6 encontrará la explicación de la regla que indica cómo sumar números de complemento a uno. Si co.menz.amos en 1 ~ (-7 10) y contamos en forma a~enden te . obtenemos un número sucesivo de complememo a unos al sumar 1 al anterior. excepto en la transición de 1111 2 (O negativo) a 0001 2 (+1 10), Paro mantener el conteo apropiado, debemos agregar 2 en vez de 1 dondequiera que nuestro conteo rebase 1111 2, Esto sugiere una técnica para sumar números de complemento a uno: efectuar una suma binaria estándar. pero agregar un 1 extra cada vez que rebasemos 1111 2, El conteo que rebasa 111 12 durante una suma puede detectarse al observar e! acarreo de salida de la posición de signo. Por lo tanto. la reglo para sumar números de complemento a uno puede establecerse de manern muy simple: •
Realice una suma binaria estándar; si hay un acarreo de salida de la posiciÓn de signo. agregue I al resultado.
Esta regla se conoce a menudo como acarreo de ~dondeo fi"al (e"d-around carry). A continuación se presentan varios ejemplos de suma de complemento a uno; los últimos tres incluyen un acarreo de redondeo final:
+3 +t4 +7 -2 + -5
-7
+ 0 100
t4 + -7
0100 + 1000
+5 + -5
0 11 1
-3
11('"
-O
1111
1101 1010
..,; + -3
0 11 0 1100
-O
11 11 + lIll
10 111 + 1
+3
0011
+
1000
~sta
dt CQlfljlltmtn/Q a unus
+
100 10 + 1
0011
+-0 -O
010 1 + 1010
11110 + 1 1111
Siguiendo la regla de suma de dos pasos. la adiciÓn de un número y su complememo a uno produce un O negativo. De hecho, una operación de suma que utiliza esta regla nunca producirn un O positivo, a menos que ambos sumandos sean O positivos. Como sucede en e! complemento a dos. la manera más fácil de hacer la resta de complemento a uno es complementar e! sustraendo y sumar, l....ru; reglWi de desbordamien· to para la suma y resta del complemento a uno son las mismas que para el complemento a dos. La tabla 2·7 resume las reglas que presentamos en ésta y las secciones ameriores para la negación. suma y resta en sistemas nu~ri cos binarios.
Sección °2.8
Multiplicación binaria
45
T a bl a 2 -7 Resumen de las reglas de suma y resta para números binarios.
Sistema Reglas ele 111 SUmII
numérico
Reglas de 111 neg.cl6n
Sum:u los números. El resultado se: No se :!plican. encuentra ruera de: intervalo si se present:! un acarreo fuera del MSB.
Sin signo
Reglas de 111 restll Reste el sustraendo del
minuendo. El resultado se encuentra fucnl de intervalo si se prutnta un préstamo fuero del MSB.
Magnitud con signo
(mismo signo) Sume las magni tudes; Cambie el bit de signo del ocurre un desbordamiento si se número. presenta un acarreo fuera del MS B: el resultado tiene el mismo signo. (signos opuestos) Reste la magnitud más pequeña de la más grande: el desbordamiento es imposible: el resultado tiene el signo de la más grande.
Cambie el bit de signo del sustraendo y proceda como en la suma.
Complemento a dos
Sumar. ignorando cualquie r acarreo Complemente todos los de salida del MSB. Ocurre un desbor- bits del n úmero ~ agregue dam iento si los acarreos de entrada I al resultado. y de salida del MS B son diferentes.
Complemente todos los bits del sustraendo y sume: al min uendo con un acarreo inicial de 1.
Complemento a unos
Sume~
Complemente todos los bits del sustraendo y proceda como en el caso de la suma.
si hay un acarreo fuera del MS B. agregue I al resultado. Se presenta un desbordamiento si los acamos de entrada y de salida del MS B son diferentes.
Complemente todos los bits del número.
*2.8 Multiplicación binaria En la escuela primaria aprendimos a multiplicar mediante la suma de una lista de multiplicandos trnsladados, que se calculaban de acuerdo con los drgitos del multiplicador. Se puede utili7.ar el mismo método para obtener el producto de dos números binarios sin signo. La fonnación de los multiplicandos trasladados es trivial en la multiplicación binaria. puesto que los únicos valores posibles de Jos drgitos del multiplicador son O y l . A continuación presentamos un ejemplo:
11 x 13 33 11 143
x
IO lI 110 I 1011 0000
multiplicando multi plicador multi plicandos desplazados
1011 101 1 100011 11
producto
mu/ljpljeacjdn con corrimiento y ¡,mw mulliplicflcidn bil1f1rul :fin
signo
46
Capitulo 2 Sistemas y códigos numéricos
pmduclO pmeial
En vez de listar todos los multiplicandos tr.lSladados y posterionnente SUlllar, en un sistema digital es más conveniente sumar cada multipl icando trasladado corno si fuer.. creado para un producto portial. Aplicando esta técnica al ejemplo anterior. se utilizan cuatro sumas y productos parciales para multiplicar números de 4 biL~:
11 x 13
1011 ll O1
multiplicando multiplicador
0000 1011
producto parcial multiplicando desplazado
01011 0000.
producto parcial multiplicando desplazudo
001011 101!!.!.
producto parcial multiplicando desplazado
0110111 101 U,w
producto parcia! multiplicando desplazado
x
10001 111
mul,iplicación con signo
mll/¡iplimcióll (le compleml'nlo ti dos
producto
En generJI, cuando multiplicamos un número de" bits por un número de lit bits. para expresar el producto resultante se requieren como máxi mo" + lit bits. El algoritmo de desplazamiento y suma req uiere "' productos y sumas parciales para obtener. el resultado, pero la primera suma es trivial. puesto que el primer producto parcial e." cero. Aunque el primer producto parcial tiene solamente" bits signifi cativos. después de cada paso de suma, el producto parcial gana un bit significativo más. ya que cada suma puede producir un acarreo. Al mismo tiempo, cada paso produce un bit de prodUCIOp3l'Cial adicional. comen7.ando con el que está más a la derecha y cominuando hacia la Izquierda. que no cambia. El algoritmo de desplazamiento y suma puede realizarse mediantc un circuito digital que incluirá un registro de corrimiento, un sumador y la lógica de control. como se verá en la sección 8.7.2. La multiplicación de números con signo puede reali7.arse aplicando la multiplicación sin signo y las reglas de escuela habituales: realice una multiplicación sin signo de las magnitudes y haga el producto positivo si los operandos tienen el mismo signo. negativo si tienen signos diferentes. Esto es muy conveniente en sistemllS de magnitud con signo, puestO que el signo y la magnitud están separados. En el sistema de complemento a dos. la obtención de la magnitud de un número negativo y la conversión a negativo del producto sin signo son operaciones poco triviales. Esto nos conduce a buscar una manera más eficiente de realizar la multiplicación de complemento a dos, la cual se describe a continuación. Conceptualmente, la nlUltiplicación sin signo se realiza por medio de una secuencia de sumas sin signo de los multiplicandos trasladados: en cada paso, el desplazamiento del multiplicando corresponde a 111 ponderación del bit multiplicador. Los bits en un número de complemento a dos tienen las mismas ponderaciones que en un número sin signo, excepto para el MSB. que tiene una ponderación negativa (vta.-.e la sección 2.5.4). De este modo, podemos realizar la multipl icación de complemento a dos mediante una secuencia de sumas de complemento a dos (de multiplicandos despl azados), excepto para el último paso, donde el multiplicando trasladado (que corresponde al MSB
Sección '2.9
División binaria
del multiplicador) debe convertin;e a negativo antes de sumarlo al producto parcial. Nuestro ejemplo anterior se repite a continuación, en este caso el multiplicador y el multiplicando apareten como números de complemento a dos: x
-,-3
x
1011 1101
00000 11011 11 101 1
multiplicando multiplicador producto parcial multiplicando desplazado
00 IO,U¡
producto parcial multiplicando desplazado prodUCIO parcial multiplicando desplazado producto parcial multiplicando convertido a ncgativo y desplazado
0000 1111
producto
ooooo! 1111011 1l0 ll H 11100111
El manejo de los MSB es algo delicado porque ganamos un bit significativo en cada paso y trllbajamos con números que tienen signo, Por consiguiente. antes de sumar cada multi plicando lJ'IlSladado y producto parcial de k-bils. los cambiamos a k + I bits significativos por extensión de signo, como se muestru en negritas en el desarrollo de la operación. Cada suma resultante liene k + I bils 'i se ignora cualquier acarreo fuera del MSB
*2.9 División binaria El algoritmo más simple de división binaria se basa en el método de desplazamiento 'i re.ua que aprendimos cuando estudiamos en la primaria. La tabla 2-8 proporciona ejemplos de este método pam números binarios y decimales sin signo. En ambos casos, comparamos mentalmente el dividendo reducido con múltiplos del divisor para determinar cuál múltiplo del divisor despla:r.ado se debe restar. En el caso decimal. primero elegimos 1I como el mayor múltiplo de II menor que 21 y luego elegimos 99 como el •
,. 11
)2 17 11 107 99
8
101 1
10011 )1 101 100 1
1011 0101 0000
1010 0000
10100 1011 10011 101 I 1000
cociente dividendo divisor desplazado dividendo reducido divisor desplazado dividendo reducido divisor desplazado dividendo reducido divisor desplazado dividendo reducido divisor desplazado residuo
Tabla 2-8 Ejemplo de división larga.
dÚ'isión di! di!spla:amii!lI/f) y rUI(I
dMsi6,/ sil/ sigilO
47
48
CapItulo 2 Sistemas y códigos numéricos
¡ftJhordlll/Jielllo de
dÚ'isión dil'isi6n con signo
mayor múltiplo menor que 107. En el caso binario. la elección es m:is sencilla. puesto que las únicas opciones son cero y el mismo divisor. Los mélOdos de división parn números binarios son un tanto complementarios a los métodos de multiplicación binaria. Un típico algoritmo de división toma un dividen· do de (ti + m ) bits y un divisor de n bits. para producir un cociente de m bits y un residuo de /1 bits. El llesborrlamie/l to de la división se presentará cuando el divisor sea cero o el cociente necesita más de m bits para expresarse. En la mayoría de los circuitos de división de las computadoras. /I = m . La división de números con signo puede llevarse a cabo aplicando la división sin signo y las reglas habituales: eft.'Cluar una división sin signo de las magniludes y hacer el cociente positi\'O si los operondos tienen el mismo signo. y negativo si tienen signos direrentes. Se deberla dar al residuo el mismo signo que al dividendo. Como en el caso de In multiplicación. existen técnicas especiales para realizar directamente la división sobre números de complemento a dos: con ciena rrecuencia se implementan estas técnicas en circuitos de división para computadoras (v~anse las referencias).
2.10 Códigos binarios para números decimales
código pafabm de código
dec jmol codificodo ~n binario {BCD }
repft'S(nllld6n BCD enrf1(Jqueflufa
Aun cuando los números binarios son los más apropiados para los cálculos internos de un sistema digital. la mayoría de la gente prefiere trabajar con números decimales. Como resultado. las interfaces externas de un sistema digital pueden leer o presentar números decimales. y en realidad algunos dispositivos digitales procesan directamente números decimales. La necesidad humana de represenlar los números decimales no cambia la naturalel.a básica de los circuitos electrónicos digitales; éstos procesan las seHules que pueden tener uno de dos estados que llamamos Oy 1. Por tanto. un número decimal se representtl en un sistema digital mediante una cadena de bits. donde las diferenle.~ combinaciones de los valores de bits en la cadena rep resentan diferentes números decimales. Por ejemplo, si empleamos una cadena de 4 bits parn representar un número decimal. podemos asignar la combinación de bits 0000 al drgito decimal O, 0001 al 1. 0010 al 2, y asf sucesivamente. Un conj unto de cadena~ de" bits en el cual diferenles cadenas de bits represenutn diferentes números u otras cosas se de nomina código. Una combin3ci6n particular de valores de /1 bits se conoce como pafabra d e CÓlligo . Como veremos en los ejemplos de códigos decimales en esta sección. puede o no existir una relación aritmétic3 enlre los valores de bils en una palabra de código y lo que representa. Por eso, un código que utiliza cadenas de " bits no necesita contener palabras de código válidas de 2". Como mínimo se necesitan cuatro bits para representar los diel. dfgitos decimales. Exislen miles y miles de millones de maner.lS diferentes para elegir 10 palabras de código de 4 bits: sin embargo. la tabla 2·9 muestra los códigos dcci lllale.~ mis comunes. Quizás el código decimal más "natuml" sea el decimal codificado e" billario (BCD), el cual codifica los dfgitos del O al 9 mediante sus representaciones binarias sin signo de 4 bits. desde 0000 hasta 100 1. Las palabras de código restantes. de 10 10 a 1111. no se ulilizan. Las conversiones entre las representaciones BCD y decimal son triviales. implican la sustitución directa de cuatro bits por cada dígito de<:imal. Algunos progrdmas de computadora coleenn dos dígitos BCD en un byte de 8 bits en la rep~sentaciólI BCD
SecciÓfl 2.10
Códigos binarios para números decimales
Tabla 2-9 Códigos decimales. Dfglto decimal
BCD (8421)
2421
Exces0-3
B/quln.rlD
1 de ID
O
0000
0000
0011
0 100001
1000000000
1
,
0001
0001
0100
0100010
0100000000
-
0010
0010
0 101
0100100
0010000000
3
0011
0011
0 110
0 10 1000
0001000000
0 100
0100
0 111
01 10000
0000100000
0101
10 11
1000
1000001
0000010000
6
OlIO
1100
1001
1000010
000000 1000
7
01 11
1 101
1010
1000 100
0000000 100
8
1000
1110
10 11
1001000
00000000 10
9
1001
1111
1100
1010000
0000000001
4
,
•
Palabras de ~igo sin utilizar
~mfXlqu~tada :
1010
0101
0000
00000oo
OOOOOOOOOO
1011
011 0
0001
000000 1
0000000011
11 00
0 111
0010
0000010
0000000 101
11 01
1000
1 101
0000011
0000000110
1110
11\01
l il a
0000 101
0000000111
111 1
10 10
1111
...
asf. un byle puede represenlar los valores desde Ohasta 99 en oposici6n al imervalo de Oa 255 para un número binario nonnal de 8 bils sin signo. Se pueden oblener los números BCD con cualquier camidad de dígitos medianle el uso de un byte para cada par de dfgilos. Como sucede con los números binarios. existen muchas representaciones posibles de los números BCD negalivos. Los números BCD con signo lienen una posici6n de dígito extra para el signo. Tanlo la represenlaci6n de magnitud con signo como las
49
50
Capitulo 2 Sistemas y códigos numéricos
suma BCD
represenlociones del complemento de 10 son populares. En BCD de magnitud con signo. la codi ficnción de la cadena de bit de signo es arbitrnria: en el complemento de 10. el J utoOOOO indica el signo más y 1001 indica el signo menos. La suma de los dígitos BCD es semejame la adición de números binarios sin signo de 4 bits. excepto que debe hacerse una corrección si un resullndo excede 1001. El resullado se corrige agregando 6: como se mUe5trn en los siguientes ejemplos:
S + 9
l.
010! + 1001 111 0 + 01 10 - corrección
100 1
100 1 + 1001
9 +9
- 16
1 0000
l'
10 + 6
cMigo biquirwrio
9
1 0100
+ 01 10 - corl'ftclón
c6digo 8421 cMigo 242/ cMigo ouloromplt'ml!rllado
+ 010 1
1000 + 1000
+
0100
S
,,
10+4
c6digo pondtrodo
+
•
1 0110
10+ 8
1 00 10 + 01 10 - correcc:lón I 1000
Nótese que la suma de dos dígitos BCD produce un acarreo en la siguiente posición de dígito. si la suma binaria inicial o la suma de factor de corrección produce un acarreo. Muchas compuUldof'Ull realizan aritmética de BCD empaquetado aplicando instrucciones especiales que manejan la corrección de acarreo en forma automática. El decimal codificado en binario es un cMigo ponderado. puesto que cada dígito decimal puede obtenerse a panir de su palabra de código asignando un peso lijo n cada bit de palabra de código. Los pesos para los bits BCD son 8. 4. 2 Y l. Y por esta raz6n el código se denomina en ocasiones código 842/ . Otro conjunto de pesos da como resullado el cMigo 242/ que se indica en la tabla 2-9. Este código tiene la ventaja de que es autocomp/t'mellwdo. es decir. se puede obtener la palabro de código para el complemen. to a nueve de cualquier dígito al complementar los bits individuales de la palabro de código del dígito. La I:l.bla 2-9 muestra otrocódigo autocomplementado. el c&.ligode ~xt:eUJ 1. Aunque: este código no está ponderado. tiene una relación aritrnl!:tica con el código BCD (la palabro de código para cada dígito decimal es In correspondienle palabro de código BCD más 001 12), Como las palabras del código siguen una secuencia de conteo binaria estándar. pueden hacerse fácilmente contadores binarios estándar para contar en el código de exceso 3. como mostroremos en la figuro 8-37 (pág. 700). Los códigos decimales pueden lener más de cuatro bits; por ejemplo. el código biqll;nario de la tabl a 2-9 utiliza siete. Los primeros dos bits en una palabra de código indican si el número se encuentrn en el intervalo 0-4 o 5·9, mientrns que los cinco últimos indican cuál de los cinco números en el intervalo seleccionado está represenlado. Una ventaja potencial que se obtiene al utilizar más del número mínimo de bits en un código es la propiedad de detección de errores. En el código biquinario. si cualquier bit en una palabra de código se cambia accidentalmente al valor opuesto. la palabro de
Secciórl2.11
código resuhante no representará un dfgito decimal y por consiguiente se puede señalar como un error. Fuera de 128 posibles palabras de código de 7 bits. solamente 10 son válidas y reconocidas como dígitos decimales: el resto se puede señalar como error. si es que aparecen. Un código 1 de la. tal como el que se muestra en la última columna de la tabla 29. es la codificación más escasa para dfgitoS decimales. utilizando 10 de 1024 posibles palabras de código de 10 bits.
Código Gray
c6digo I de /O
2.11 Código Gray En las aplicaciones electromecánicas de los sistemas digitales (taJes como herramientas mecánicas, sistemas de frenado para lIutomóviles y f()(ocopiadoras) a veces es necesario que un sensor de entrada produzca un valor digital que indique una posición mecánica. Por ejemplo, la figura 2-5 es un esquema conceptual de un disco de codificación y un conjunto de contactos que producen uno de ocho valores codificados en binario de 3 bits. dependiendo de la posición rotacional del disco. Las áreas oscuras del disco se conectan a una fueme de señal que corresponde al I lógico y las áreas claras no se conectan. lo que los contactos interpretan como un O lógico. El codificador de la figura 2-5 tiene un problema cuando el disco se coloca en cienas fronteras entre las regiones. Por ejemplo, considere la frontera entre las regiones 00 I Y 010 del disco: dos de los bits codificados cambian aquf. ¿Qué valor producirá el codificador si el disco se posiciona justo sobre la frontera teórica'! Puesto que nos encontramos sobre el borde. tanlo 001 como 010 son aceptables. Sin embargo, ya que c:l ensamble mecánico no es perfecto. los dos contactos de la derecha pueden locar una región "1", dando una lectura il'lCOlTCCtn de 011 . De igual forma. se puede obtener una lectura de 000. En general. esta clase de problema puede presentarse en cualquier frontera donde cambia más de un bit. Los peores problemas ocurren cuando cambian los tres bits, como en las fronteras 000-111 y 011-100. El problema del disco codificado puede resolverse mediante la creación de un código digital en el cual solamente cambie un bit entre cada par de palabras de código sucesivas. Un código de esta clase se denomina c6digo Groy; la tabla 2-10 muestra un código Gray de 3 bits. Hemos rediseñado el disco codificado usando este código como 111
000
Figura 2-5 Disco mecánico de
codificación que utiliza
oo.
110
un código binario de 3 bits.
o .. o
'0' .00
011
O •
código Groy
51
52
Capitulo 2
Sistemas y códigos numéricos
Tabla 2-' O Una comparación de código binario de 3 bits y código Gray.
Número declm./
Código binario
anoy
O 1 2 3
000
000
001 010 011 100 101 11 0 111
001 011 0 10 11 0 11 1 101 100
4
S 6
7
Código
se muestra en In figura 2-6. Solamente cambia un bit del nuevo disco en cnda borde. de modo que las leClUras de las líneas fronterizas nos dan un valor que está en cualquiera de los lados del borde. Existen dos maneras conve nientes de construir un código Groy con cualquier número deseado de bits. El primer rmtodo está basado en el hecho de que el código Gray es un c&.ligo "ft'jado; puede ser definido (y construido) de manera recursiva utilizando
las reglas siguientes: l . Un código Gray de 1 bit tiene dos palabras de código. O y l. 2. Las primeras 2" palabras de código de un código Gra)' de (n + 1) bits son iguales a las palabras de código de un código Gray de n bits, escritas en orden con un O principal agregado.
3. Las últimas 2" palabrns de código de un código Grny de (" + 1) bits son iguales a las palllbrns de código de un código Grny de n bits. pero escrilas en orden inverso con un I principal agregado. Si trazamos una línea entre los renglones 3 y 4 de la tabla 2· 10, podemos \'er que las reglas 2 y 3 son verdaderas para el código Gray de 3 bits, Por supuesto, para construir un código Grny de " bits para un valor arbitrnrio de 11 con este método, también debemos construir un código Gray para cada longitud más pequeña que 11 . '00
000
Figura 2·6 Un disco mecánico de codillcaclÓfl que utiliza un código Gray
10'
00'
de 3 bits.
o o ,
"'
011
11 0
0'0
Sección 2.13
Códigos para acciones. condiciones y estados
El segundo ml!:todo nos pennite derivar una palabra de código (del código Gray) de n bits directamente de la correspondiente palabra de código binaria de n bits: l. Los bits de una palabra de código binaria de 11 bits o código Gray se numef".lfl de derecha a izquierda. desde Ohasta n- l. 2. El bit i de una palabra de código del código Gray es O si los bits i e i + 1 de la correspondiente palabra de código binario son los mismos, si no el bit i es l . (Cuando j + 1 '" /1 , el bit n de la palabra de código binario se considera que es O.) De nuevo cuenta, el examen de la tabla 2-10 muestra que esto es verdadero para el códi-
go Gray de 3 bits.
*2.12 Códigos de carácter Como mostrnmos en la sección precedente, una cadena de bits no necesita representar un número y en realidad la mayor par1e de la infonnac ión que procesan las computadoras no es numérica. El tipo más común de datos no numéricos es el tato, cadenas de cameteres de algún conjunto de caracteres. Cada carácter es representado en la computador.! por una cadena de bits de acuerdo a una convención establecida. El código de caracteres más comúnmente utilizOOo es el ASCII (pronunciado ASSKI. American StallOOrd Cod~ for l/lforTlUltion InJ~n:"ange), el Código EsUlndar Americano parn Intercambio de InfOfTll3Ción, por sus siglas en inglés. El ASCII ¡epresenta cada carXtercoo una cv1ma de 7 bits, y produce un total de 128 caracta'CS diferentes. los cuales se indican en la tabla 2-1l. EJ código cootiene el alfabdo en ma~ y núnúsculas, números. signos de puntuación y diversos caracteres de control no imprimibles. De este modo. la cadena de texto ''Yeccch!'' está ¡q:resentada por una tisIa de aspecto bastante inocuo de siete númaos de 7 bits: 1011001
1100101 110001 I
11 000 11
l a tQ
ASCII
11 0001 1 11 01000 0100001
2.13 Códigos para acciones, condiciones y estados los códigos que hemos descrito hasta ahora se emplean generalmente pru-a representar
cosas que usted probablemente considerarla como "datos" (cosas como números. posiciones y caracteres). Los programadores saben que docenas de diferentes tipos de datos pueden ser utilizados en un solo progrolma de computadora. En el diseño de sistemas digitales, con frecuencia hallamos aplicaciones sin datos donde una cadena de bits debe emplearse para controlar una acción, parta señalar una condición. o pura represe nlllr el estudo actual del hard wlU'C. Probable me nte e l tipo de código más comúnmente empleado para una aplicación de esta clase es un simple códi· go binario. Si hay n diferentes acciones, condiciones o estados, podemos representarlos con un código binario de b bits con b '" log2 n1bits. (los simbolos 1indican la/unción ucho, el entero más pequeño mayor o igual que la cantidad encerrada entre ellos. De este modo, b es el entero más pequeño tal que zb 2: n.) Por ejemplo. considere un simple controlador de semáforos. Las señaJes en la intersección de una calle en dirección norte·sur (N-S) y una de este a oeste re- W) pueden estar en cualquiera de los seis estados que se indican en la tabla 2-12. Estos estados pueden estar cOOiticados en tres bits, como se muestra en la última columna de la tabla. Solamente seis de las ocho posibles palabrns de código de 3 bits se utiliz.an, y la asignación de las seis palabras de
r
r
r1
(unción l~chQ
53
Capitulo 2 Sistemas y códigos numéricos
54
T abla 2· 11 Código Estándar Americano para Intercambio de Inlormaciófl (ASCII), estándar No, X3.4+1968 del American Natlonal Standarcis Institute.
b"bsb4 (COlumna) R.ngl6n b,b~ l bo
(hex)
000 O
001 1
DIO
011
lOO
2
3
4
SP
o
,
m
101 5
110
p
•
P
a
Q
b
•
7
0000
o
NUL
DLE
0001 0010 0011 01 00 0 101 0 11 0 0 11 1 1000 1001 1010
1 2
SOH
OC I
,•
1
A
STX
OC2
•
2
B
Q R
l
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OCl
l
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4
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,
5
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6 1 8 9
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4
6 1 8 9
ACK BEL BS HT LF
1100 1101
A B C D
1110
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1111
F
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10 11
•
, • (
I
N
•
h
, j
w X
Y
, (
1
C&llgos de ((Inlrol
NUL SOB
STX ErX EOT ENQ ACK BEL SS HT LF VT FF
CR
So SI
SP
Nulo (Nul!) Comien1.odc: encabezado (Stan orheading) Comienzo de te~to (StarI of te~t) Fin de te~1O (End of te~t) Fin de transmisión (End oftnlll5 mi~ion) Pregunta (Enquiry) Admisión (Ackoowledge) Campana (Betl) Retroceso (Backspace) Tabulador oorizontal (Horizontal \ab) Avance de lenea (U ne: fc:ed) Tabulador "ertical (Vertical tab) Manee de p.1gina (Form feed) Retomo de carro (Carriage rc:tum) Corrimiento hacia fuera (Shift OUt) Corrimiento hacia dentro (Shift in) Espacio (Space)
DLE OC I DC2 OCl
DO!
NAK SYN E IB
CAN EM SUB ESC
FS
as RS US DEL
Escape de enlace de datos (Data link escape) Control de dispositivo I (Dc:vice control 1) Control de disposith'o 2 (Ocvice control 2) Control de disposili\'o J (Dc:vice control 3) Control de dispositivo 4 (Device rontrol4) Admisión negativa (Negati\'e 3Cknowledge) Sincronía (Synchroniu) Fin de bloque transmitido (End tnlIlsmitted block) Cancelación (Cancel) Fin del medio (End of medium) Susti tución (Substitute) Escape (Escape) Sc:pamdor de archivo (File sc:parator) Separador de: grupo (Groll p sc:parntor) Sc:pamdor de rc:gislfO (Re«Ird sc:parotor) Separador de unidad (Unit !ic:parntor) Eliminación o borrado (Dc:1cte or rubout)
Sección 2.13
Códigos para acciones, condiciones y estados
Tabla 2·12 Estados en un controlador de semáforos. Luces
•
E.t. do N·S siga N·S espere
V-. NoS
AIN,IIIo
v.....
AINrlllo
Rojo
P.,.bra
N-5
Rofa N-5
E-W
E-W
E-W
dec6dlgo
ENCEN· DII>O
apagado
apagado
apagado
apagado
ENCEN·
000
apagado
ENCEN·
0100
apagado
apagado
apagado
ENCEN· DlOO
001
ENCEN·
apagado
apagado
ENCEN·
010
0100
N·S alto
apagado
.".godo
0100
E·W siga E-W espere
apagado apagado
apagado apagado
0100
ENCEN· 0100
ENCEN·
ENCEN·
apagado
apagado
apagado
ENCEN·
apagado
100
ENCEN-
apagado
101
ENCEN-
110
0100
0100
E-Walto
apagado
0100
apagado
apagado
0100
código elegidas 11 los estados es arbitraria, ele modo que muchas ()(r.1S codificaciones son posibles, Un diseñador digital experimentado elige una codificación particular para minimizar el costo del circuito o pw1I optimizar algún otro parámetro (como el tiempo de diseño: 00 hay necesidad de inlentar miles y miles de millones de posibles codificaciones). Otra aplicación del código binario se ilustra en la figura 2-7(a), Aquf.tenemos un sislema con n disposilivos, cada uno de los cuales puede realizar una acción en particular. Las características de los dispositivos son tales que pueden ser habilitados para funcionar solamente uno a la vez. La unidad de control produce una palabra de "selección de dispositivo" codificada en binario con r log 2 n1bits para indicar cuál dispositivo se encuentra habilitado en cualquier tiempo. La palabra de código ··selectora de dispositivo" se aplica a cada dispositivo. a su vez ésta se compara con la "ID propia del disposith'O" para detenninar si se encuentra habilitado. Aunque sus palobras de código tienen el mfnimo número de bits. un código binario 00 siempre es la mejor elección para codificar acciones, condiciones o estados. La figura 2·7(b) muestra cómo controlar n disposith'os con un c6digo J de r1 , un código de n bits en el cual las palabras de código válidas tienen un bit igual a 1 y el resto de los bits son iguales a O. Cada bit de la palabra del código 1 de n se conecta directamente a la entrada de habilitaciÓn del dispositivo correspondiente. Esto simplifica el diseño de los dispositivos. puesto que ellos ya no tienen ID de disposi. tivo; solamente necesitan un bit de entrada de ·'habilitación". Las palabras de código ele un código 1 ele 10 se indican en la tabla 2·9. En ocasiones una palabra "llena" de Ceros puede inclum.e en un código 1de/l, para indicar que ningún dispositivo se encuentra seleccionado. Otro código común es un c6Jigo I de n im~rtido. en el cual las palabras de código válidas tienen un bit Oy el resto de los bits son iguales a l . En sistemas complejos. puede emplearse una combinación de las técnicas de codifi cación. Por ejemplo. considere un sistema similar al que se muestra en la figura 2· 7(b). en el que cada uno de los n dispositivos contiene hasta J subdispositivos. La unidad de control pnxlucirfa una palabrd de código de selección de dispositivo con un campo codi-
0100
c6digo I de "
c6digo f dt n im'u tido
55
56
Capitulo 2 Sistemas y códigos numéricOS.
selección ele dispositivo codificado en binario
U""'"'
ele control
-""R
(.)
L ración
ID," dispositivo
.!.ft
ID," dispo5iIivo
raei6n
habilitación del dispositivo
habilitadOn del dispositivo
•••
"-""'"
Dispositivo
se!eccl6tl del dispositivo codilieado en 1 ele
~
oompo"
ID'"
""'"
di$pO$itivo
habilitación del dispositivo
"-""'"
n
•• de_"" • Uo_
habilitación (b)
del dispositivo
habilitación del dispositivo
habilitación del dispositivo
• • • Dispositivo
DisposillYo
Dispositivo
F I 9 U r a 2 - 7 Estructura de control pata un sistema digital con n dispositivos: a) que utiliza un código binario; b) que utiliza un código 1 de n.
ficado de I de ti para .seleccionar un dispositivo. y un campo codificado en binario de 1082 J'1bits para seleccionar uno de Jos J' subdispositivos del dispositivo seleccionado. Un código m dI! 11 es una generalización del código 1 de 11. en el cual las p.1labrns de código válidas tienen In bits iguales a I yel resto de los bits son iguales a O. Una palabra de código In de 11 puede ser detectada con una compuerta ANO de entrada m. que produce una salida 1 si todas sus enlrndas son 1. Esto es simple y barato de hacer, además. para la mayor pane de los wlores de 1/1. un código 1/1 de n IIpicamente tiene palabras de código mucho más válidas que un código I de ti. El número lolal de palabras de código
r código ni d~ 11
está dado por el coeficiente binomial c6digo 88/0B
(n). el cualliene el valor I m m .'
) " Asf, un n- m . código 2 de 4 tiene 6 palabras de código válidas y un código 3 de 10 tiene 120. Una variación importante en el código m de 11 es el código 8B I08 que se utiliza en el estándar Ethernet Gigabit 802.3z. Este código emplea 10 bits patn represtntar 256 palabras de código válidas. o valor de datos de 8 bits. La gran mayorfa de las palabras de (n!
código utilizan una codificación de 5 de lO. Sin embargo. puesto que ( ¡50) es sólo 252, algunas palabras de 4 de 10 Y6 de 10 también se emplean paro completar el código de una fonna muy interesante: se verá más sobre esto en la sección 2.16.2.
Sección "2.14 10 o
0- - -0
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00
01
Cobo ,
Cubo 2
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57
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0- - - - 0 1
Cubos n y distancia
_.
o 0' 0l(
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o
..7 "0' '001
~
Figura 2-8 Cubos n para
0001
n :: l , 2. 3y4 .
C""" 3
*2.14 Cubos n y distancia Una cadena de 1/ bits puede visualizarse gcomt!tricamcnte. como un vbtice de un objeto llamado un el/ba n. La fi gura 2-8 muestra cubos 11 para n = 1.2.3. 4. Un cubo n tiene 2" vértices. cada uno de los cuales se encuenlrn etiquetado con una cadena de n bits. Los bordes se dibujan de manero que cada vt!rtice sea adyacente a otros 11 vt!rtices cuyas eti· quetas difieren del vt!rtice dado solamente en un bit. Más allá de 11 :: 4. los cubos 11 son realmente difíciles de dibujllT. Para valores razonables de 11 . los cubos 11 hacen fácil la visualización de ciertos problemas de codificación y minimización de lÓgica. Por ejemplo. el problema del disei\o de un código Gmy de 11 bits es equivalente a enconlrar una tmyectoria a lo largo de los bordes de un cubo 11 . una trayectoria que visita cada vértice exactamcnle una vez. Las trayectorias pam códigos Gray de 3 Yde 4 bits se muestmn en la fi gura 2-9. '110
110
111
111\
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... < .:;(:~?7 i .... ... .-.' .. ..
0 110
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i 011 ."" ! '-._~:-:: o :
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/ 101
¡/'00 o 000
o
001
(.)
Figura 2-9 Atravesando cubos n en orden de código
Gray: a) cubo 3:
010 /
•••
cubo /!
y. . . .... .' 2 '
0000
0001 (b)
...... .. , '
1001
b) cubo 4.
58
Caprlulo 2 Sistemas y códigos numéricos
dis/(mcia diSlUncia dt' lIamming
Los cubos también proporcionan una interpretación geométrica paro el concepto de distllncia, también llamado distancia de Han/ming, La distancia entre dos cadenas de
bits es el número de posiciones de bit en las cuales difieren, En ténninos de un cubo n, la distancia es la mínima longitud de una trayectoria entre los dos vénices correspondientes. Dos vénices adyacentes tienen distancia 1: los vén ices 001 y 100 en el cubo 3 tienen distancia 2. El concepto de distancia es crucial en el diseño y comprensión de códigos de detección de elTOres, discutidos en 1.. siguiente sección. Un .fllixlIbo m de un cubo 11 es un conjunto de 2'" vénices en el cual n - ni de los bits tienen el mismo valor en cada vénice y los m bits restanles se hacen cargo de todas las combinaciones restantes 2"'. Por ejemplo, los vénices (000, 01 0, 100, 110) forman un subcubo 2 del cubo 3. Este subcubo también puede indicarse mediante una cadena si mple, xxO, donde "x" indica que un bit en panicular es del tipo "sin imponallcia '"; cualquier vértice cuyos bits coincidan en las posiciones no x penenece a este subcubo. El concepto de subcubos es particularmente útil al visualizar algoritmos que minimi7,an el costo de las funciones de lógica combinacional. como mostraremos en la sección 4.4.
11
$Ubcubo m
"sin importancia"
' 2.15 Códigos para detectar y corregir errores t'rror {aUa {alla /empoml {alla permanelllr
Un error en un sistema digital es la alteroción de datOS a partir de su valor correcto a algún otro valor. Un error es causado por una/aUa física. Las fallas pueden ser temporales o pemanentes. Por ejemplo, un rayo cósmico o una partícula alfa pueden ocasionar una fall a temporal de un circuito de menloria, cambiando el valor de un bit que está al macenado en e lla . Dejar que un circuito se sobrecalicnte o que sufra una descarga de
"'Of/do de tfror moddo de error indt'/W'ldit'Ne
rrror simplt' t'rror múltiplt'
eJectricidnd estática puede provocar una falla pemlanente, de tal manero que nunca vol\'erá a funcionar en forma correcta. Los efectos que tienen las fallas en los datos se predicen mediante modelos de error. El modelo de error más sencillo que considemremos aquí. se conoce como el nlQ(le/o de error independiente. Este modelo supone que solamente una falla física afecta a un bit de datos: se dice que los datos corrompidos solamente contienen 1111 error. Varias fallas pueden ocasionar errores múltiples (dos Om~ bits con error) pero nOrTll3.lmcnte se supone que la aparición de errore.'I múltiples es menos probable que la aparición de errores simples.
2.15,1 Códigos de detección de error
códjgo dt' dt'ttccj~n (It' ermr fHllahm dt' 110 código
Recordemos de nueslraS definiciones en la secci6n 2.10 que un código que utiliza cadenas de 11 bits no necesita contener 2n palabras de código válidas; ciertamente éste es el caso paTlllos códigos que ahoro eonsideromos. Un código de deteccib/l de error tiene la propiedad de que la corrupción o confusión de Un.1 palabra de código probablemente producir::i una cadena de bits que no sea una palabra de código (una "ti/abra de /lO c&ligo). Un sistema que utili ..,a un código de detecci6n de error genera, transmite y almacena solamente palabros de código. De este modo. los errores en una cadena de bits pueden detectarse mediante una regla simple: si la cadena de bits es una palabro de código. se supone que es correcta: si es una palabr.l de no código, entonces contiene un error. Un código de 11 bits y sus propiedades de detección de error bajo el modelo de error independiente se explican fácilmente en ténninos de un cubo 11 . Un código es simplemente un subconjunto de los vénices del cubo n. A fi n de que el código detecte tooos
Sección ·2.15 110
10/ •
• .. palabra de código
• * palabta de no código
•
10/ •
•
•,
/ '00 / 10 • • 000 00' (.)
111
•
o
011 /
•
110
111
•
o
Códigos para detectar y corregir errores
•
011 /
•
•
/ '00 / • • 000 00'
•01
'
(b)
F ig ur a 2- 1 0 Palabras de código en dos diferentes c6diOOS de 3 bits: a) distancia mlnima ;; 1, no detecta todos los errores simples: b) d¡stancla
mlnlma = 2, detecta lodos los errores
simples.
los errore.~ simples, ningún v6nice de palabra de código puede estar adyacente a otro v6rtice de palabra de código. Por ejemplo, la figuro 2- 1O(a) mues.ro un código de 3 bits CQn cinco palabras de código. La palabra de código 1I 1 se encuentra adyacente a las palabra~ de código 110, 0 11 Y lO l. Puesto que una ralla simple podrfa cambiar 111 a 110.01I o 101. este código no detecta todos los errores simples. Si hacemos 111 una palabra de no código, obtenemos un código que tiene la propiedad de detección de errores simples. como se ilustra en (b). Ningun error simple puede cambiar una palabra de código en otra. La capacidad de un código para detectar errores simples puede establecerse en lénuinos del concepto de distancia que se presentó en la sección anterior: •
Un código detecta todos los errores simples si la distancia mÍ/rima entre todos los pares posibles de palabras de código es 2.
En general. necesitamos n + I bits para construir un código de detección de errores simples con 2" palabras de código. Los primeros 11 bits de una palabra de código. llamados bits de infonnilción, pueden ser cualquiera de las 2" cadenas de n bits. Para obtener un código de mínima distancia 2. agregamos un bit adicional. llamado bit de paridad. que se establece a Osi hay un número par de unos entre los bits de inronuación. y 1 de otro modo. Esto se ilustra en las primeras dos columnas de la tabla 2-13 para un código con tres bits de inrormación. Una palabra de código válida de (n + 1) bits tiene un numero par de unos. y eSle código se llama código dt> paridad par. También podemos construir Bfts de InfonMcl6n
C6dlgode ¡NIrldad par
CódIgo de parldlld lm¡Mr
000
0000
000 ,
00 ' 010
001 1
0010
010 1
0100
011
0110
011 I
'00
' 00 1
' 000
1010
10 1 I
110 0
1101
111 I
111 O
10' '10 111
Ta b la 2 -13 Códigos de distancia 2 corr tres bits de información.
59
distancia mi"imtl
bit d,. infonnación hit dI! Pllridad
código dt paridad par
Sección °2.15
Códigos para detectar y corregir errores
transmiti mos palabras de código y asumamos que las fallas afe<:tan como máximo un bit de cada palabra de código recibida. Entonces una palabra de no código recibida con un error de 1 bit estará más cerca de la palabra de código (que se transmitió originalmente) que de cualquier otra palabra de código. Por consiguiente. cuando recibimos una palabra de no código, podemos comgirel error cambiando la palabra de no código a la palabra de código más cercana. como indican las fl echas de la figura . La decisión que implica saber cuál palabra de código se transmitió originalmente para producir una palabra que se recibió se conoce comodecodificDci6n. yel hardware que hace posible esto es un dt!eodifieodorde cOlTCCción de errores. Un código que se utiliza para corregir errores se denomina cMigo de cor~eción de uro"s. En general. si un código tiene una distancia mfnima de 2c + l. puede utilizarse para corregir errores que afecten hasta c bits (e = 1 en el ejemplo anterior). Si una distancia mfnima de código es 2c + d + 1, puede emplearse para corregir errores en hasta c bits y detectar elTOres hasta en d bits adicionales. Por ejemplo. la fi gura 2- 12(a) muestra un fragmento del cubo n para un código con distancia mfnima 4 (e "" l . d "" 1). Los errores de un solo bit que producen palabras de no código 00101010 Y 11010011 pueden corregirse. No obstante, un error que produce 10 1000 11 no puede corregirse, porque ningún error de un solo bit puede producir esta palabra de no código. y cualquiera de los dos errores de 2 bits podría producir esta palabra. De modo que el código puede detectar un error de 2 bits, pero no puede corregirlo. Cuando se recibe una palabra de no código, no sabemos qu¿ palabra de código se transmitió originalmente: solamente sabemos cuál palabra de código se encuentra más cercana a lo que hemos recibido. Asf. como se muestra en la fi gura 2-12(b), un error de 3 bits puede "corregirse". La posibilidad de hacer esta clase de equivocación puede ser aceptable si los cnurcs de 3 bits lienen muy poca probabilidad de ocurrir. Por otro lado, si estamos interesados en los errores de 3 bits. podemos cambiar la polftica de decodificación para el código. En lugar de intentar corregir errores. únicamente seiblamos todas las palabras de no código como errores incorregibles. De este modo. como se muestra en (e). podemos utilizar el mismo código de distancia 4 pam dete<:tarerrores hasta de 3 bits. pero corregiremos los no errores (e '" O, d '" 3).
correcci6n de error
decodificoci6n decodificador código de corrección de t'rrores
2.15.3 Códigos de Hamming En 1950, R. W. Hamming describió un método general para construir códigos con una distancia mínima de 3, que ahora se conocen como códigos de Hamming. Para cualquier valor de i, su m¿todo produciría un código de (2; - 1) bits con i bits de verificación y 2' - 1 - i bits de infonnación. Los códigos de distancia 3 con un número más pequeño de bi ts de información se obtienen al eliminar bits de información de un código de Hamming con un número más grande de bits. Las posiciones de bits en una palabra de código de Harnming pueden numerarse desde 1 hasta 2/- l . En este caso. cualquier posición cuyo número sea una potencia de 2 será un bit de verificación. y las posiciones restantes serán bits de infonuaciÓn. como se
1m JC' prol 'Jlda pe. d '"'~
o
lO
61
rodigo dt Hammin8
62
Capitulo 2
Sistemas
y códigos numéricos errores de 2 bits detectables
(.)
I
\
•
001010 10
•
11010011
10100011
•
00100011
1110001 1
' - - errorel de 1 bit CO!"l"eOiblel -~'
Figura 2·12 Algunas palabms de código y palabras de no código en un código de distancia 4 , de e bits: al corrección de errores de 1 bit V detección de errores de 2 bits; b) ·correcciónincorrecta de un error de 3 bits; ausencia de corrección de errores pero detección de errores de hasta 3 bits.
nwtri: dI! l"l!rificaciólI dI! pan·dad
(o)
00 10101 1 •
/
•
•
.-
\ "" • "-
•
•
/
todos los errores . / de 1 a 3 bits son detectables
•
"" /
•
11000011
especifican medillnle una matriz. di' vuificadólI de paridad. Como se muestro en la figura 2· 13(a). cada bit de verificación se agrupa con las posiciones de información cuyos números tienen un 1 en el mismo bit cuando se expresan en binario. Por ejemplo, el bit de verificación 2 (0 10) se agrupa CQn los bits de información 3 (0 11 ).6 (1 ~O) y 7 (111 ). Para una combinación determinada de bits de información. cada bit de verificación se elige para producir paridud par. es decir. de modo que el número total de unos en su grupo sea par.
Sección ·2.15 (.)
7
5
6
Posición de bi1 , 3
e
Códigos para detectar '1 corregir errores
2
63
1
I
-.
Gn.'p05
de grupo
I
A
.
cl__________J¡____-
yern~
(b)
Po!ilción de bit
7
de grupo
A
3
2
4
1
+
e Nombro •
5
6
I
I
I , V
/,
Bits de intormación
Gru"",
1" V
,
BUs de veril icad6n
Tradicionalmente. las posiciones de los bits en una matriz. de verificación de paridad y las palabras de código resultantes se reacomodan de modo que todos los bits de verificación se encuenlren a la derecha. como en la figura 2-13(b). Las primeros dos columnas de la tabla 2-14 muestran las palabros de código resultantes. Podemos probar que la distancia mínima de un código de Hamming es 3 al verificar que se debe hacer un cambio de 3 bits (como mínimo) a una palabra de código para obtener otra palabra de código. Es decir. probaremos que un cambio de 1 bit o de 2 bits en una palabra de código producirá una palabra de no código. Si cambiamos un bit de una palabra de código. en la ¡:x>Siciónj, entonces cambiamos la paridad de cada grupo que contenga la posici6nj. Puesto que todo bit de información está contenido en por lo menos un gru po. al menos un grupo tiene paridad incorrecta, y el resultado es una palabra de no código. ¿Qu~
ocurre s i cam biamos dos billi. e n
I~
posicionesj y k1 Los grupo5 d e paridad
que contengan ambas posiciones j y 1. todavía tendrán paridad correcta. puesto que la paridad no se ve afectada cuando se modifican un número par de bits. Sin embargo. puesto que j y k son diferentes, sus representaciones binarias difieren en por lo menos un bit. correspondiendo a uno de los gru pos de paridad. Este grupo tiene solamente un bit cambiado, 10 que resulta en una paridad incorrecta y una palabra de no código. Si usted comprende esta prueba. tambil;n podrá entender que las reglas de numeración de posición paro. construir un código de Harnming son una simple consecuencia de la prueba. Para la primera parte de la prueba (errores de I bit), requerimos que Jos números de posición sean distintos de cero. Y paro. la segunda parte (e¡¡ OieS de 2 bits). necesitamos que ningún par de posiciones tengan el mismo número. De esta forma. con un número de
Figura 2-13 Matrices de verificación de paridad para códigos de Hammlng de 7 bits: al con posiciones de bit en orden numérico; b) con bits de verificación y bits de Información por separado.
64
Capítulo 2 Sistemas y códigos numéricos
Ta b la 2-14 Palabras de código en códigos de Hamming de distancia 3 y distancia 4 con cuatro bits de información.
Código 3 de dl. tenc;' m(n/~
dec(J(/ific(uJQr de cQrrtcción d, u10rtJ
s(mlromt
Código 4 de dl. tenc/e mínime
BIt. de
Bit. de
Bit. de
Bi t. de
Informeci6n
fMrldMl
Informacl6n
fMrlded
0000
000
0000
0000
0001
011
000 1
0111
0010
101
0010
1011
0011
110
0011
1100
0100
11 0
0100
110 1
0101
101
0101
1010
0 11 0
011
0110
0 110
01 11
000
011 I
0001
1000
111
1000
111 0
1001
100
1001
1001
1010
010
1010
0 10 1
101 1
00 1
IOll
0010
1100
00 1
11 00
00 11
110 1
010
I 101
0100
1110
100
II 10
1000
1111
11 1
11 11
11 11
posición de bit i. se puede construir un código de Hnrnming hasta con 2' - I posiciones de bit. La prueba sugiere lam b i~ n cómo podemos diseñar un decodificador de corrección de errores pant aplicarlo a una palabra de código de Hamming que se recibe. Primero, verificamos todos los gru pos de paridad; si ¡odos tienen paridad par, enlonces se asume que la palabra recibida es correcta. Si uno o más grupos tienen paridad impar. entonces se supone que ha ocurrido un error simple. El pallÓn de los grupos que tienen paridad impar (llamado el s(ndro~) debe coincidir con una de las columnas de la matriz de verifi cación de paridad; se supone que la posición correspondiente del bit contiene el valor equivocado y está complementado. Por ejemplo, usando el código definido por la figura 2- 13(b), supongamos que recibimos la palabra 0101011. Los grupos B y e tienen paridad impar, correspondiente a la posición 6 de la matriz de verificación de paridad (el sfndrome es 110. o 6). Al complementar el bit en la posición 6 de la palabra recibida. detenninamos que la palabra correcla es 000 10 11 .
•
Sección ·2. 15
Códigos para detectar y corregir errores
65
Un código de Harnming de distancia 3 se puede modificar fácilmente para incrementar su distancia mfnima a 4. Simplemente agregamos un bit de verifi cación más, el cual se selecciona de modo tal que la paridad de todos los bits. incluyendo el nuevo, sea par. Como sucede en el código de paridad par de 1 bit, este bit a.'!CguTa la detección de todos los errores que afectan un número impar de bits. En panicular. cualquier error de 3 bits puede detectarse. Ya demostramos que los otros bits de paridad pueden detectar los errores de 1 y 2 bits. así que la distancia mfni ma del código modificado debe ser 4. Los códigos de Hamming de distancia 3 y distancia 4 se utilizan comúnmente paro detectar y corregir errores en los sistemas de memoria de las computadoras. especialmente en grandes computadoras "mainframes" donde los circuitos de memoria tienen que ver con In mayoria de las fallas del sistema. Estos códigos son especialmente atractivos paro. palabras de menloria sumamen\e amplias. puesto que el número requerido de bits de paridad aumenta lentamente con la amplitud de la palabra de memoria. tal como se muestra en la tabla 2- 15. Tabla 2-15 Tamaños de palabra de códigos de Hamming de distancia 3 y de distancia 4. C6dlgo!f 3 de dl.mnc/a m{nlms Bits de Información
..-Bits de
Bn. total".
Código. 4 de dl.tsncht m{nlma Bits . . paridad
Blm tOmle5
I
2
3
3
4
S4
3
$7
4
<8
<" <2.
4
< 15
S
< 16
S
<31
6
<32
<51
6
<63
7
<64
S 120
7
127
8
S 128
s
2.15.4 Códigos CRe Más allá de los códigos de Hamming. se han desarrollado otros códigos de detección y corrección de errores. Los más importantes que casualmente incluyen los códigos de Hllmming son los códigos l/~ "uificación d~ redundancia efe/iea (CRC. cydie·redun . dOlICY·c/zuk.). Se ha desarroUado una gran cantidad de teoria para estos códigos. que abarcan tanto sus propiedades de detección y corrección de errores como el diseño de sus codificadores y decodifi cadores de ba jo costo (vtanse Referencias). Dos aplicaciones importantes de los códigos e Re se encuentran en las unidades controladoras de disco y en las redes de datos. En una unidad de disco, cada blcx¡ue de datos (por lo regular de 5 12 bytes) está protegido mediante un código e Re . de modo que los errores que esllÚl en d interior de un bloque pueden deteclllrSC y. en algunas unidades. corregirse. En una red de datos. cada paquete de datos tennina con bits de verificación en un código e Re. Los códigos e Re para ambas aplicaciones fueron seleccionados debido :1. sus propiedades de detección de errores ráfaga. Además de los errores de bit simple.
c6diso d~ "uifiroci6n d" redundando cfcfica
(eRe)
66
Caprtulo 2 Sistemas y códigos numéricos
pueden detcctar errores de múltiples bits que estén agrupados en fonna contigua. en el interior del bloque (o paquete) del disco. Los errorell de múltiples bits tienen una mayor probabilidad de incidencia que los errores de bits que tienen una distribución aleatoria. debido a las probables causas físicas que producen los errores en ambas aplicaciones (defectos de superficie en las unidades de disco y ráfagas de ruido en los enlaces de comunicación).
2.15.5 Códigos bidimensionales Otra manero de obtener un código que maximice la distancia mínima es construir un
ctxJiglJ bidimensional
código de prodUCIO
código bidimensio1/al. como se ilustra en la figura 2·14(a). Los
b iL~
de infonnación se acomodan conceptualmente en un arreglo bidimensional y se proporcionan bits de paridad para verificar tanto los renglones como las columnas. Un código C~ngl6n con distancia mínima d rrqglón se utili11I para los renglones y un posiblemente diferente código C roIuntnll con distancia mínima llcoluntnll se utili11l para las columnas. Es decir. los biL<; de paridad de re nglón se seleccionan de manera que cada renglón es una palabra de código en Cren,1ón y los bits de paridad de columna se eligen de manera que es una pal:lbra de código en CooIllmna ' (Los bits de paridad de "esquina" pueden seleccion:lr5e de acuerdo con cualquier código.) La distancia mfnima del código bidimensional es cl producto de dren¡1ón Y drolullU\l; de hecho. los códigos bidimensionales se denominan en ocasiones cMigos de producto.
("
Figura 2-14 Códigos bidimensionales: al eSlructura general; b) uso de la paridad par tanto para los códigos de renglón como de columna para obtener distancia mln;ma 4 ; el patrón tip;co de un error indetectable.
wrilka· bits de inlOfmaCión
Col
~l
los renglones son
palabras
de código
en el
código de paridad per de 1 bit
Las columnas son palabras de código en el código de paridad par de 1 bit
--
'"~
verificadooes en columnas
bits de informaci6n
-.
L~_
son palabltlS de código en C.... JI6o
verifica· ciones en verifica-
-.
Las coIulTW\ilS son patabras de código en C<,,+ "...
• •
• •
No hay elOClo en la pariclad de
columna
No hay e'OCIo en la paridad do ..."""
Códigos para detectar y corregir errores
Sección ' 2. 15
Como se ilustrn en la figurn 2- 14(b), el código bidimensional más simple utiliza códigos de paridad par de I bit parn los renglones y columnas. y tiene una distancia mínima de 2. 2, o 4. Se puede demostrar fácilmente que la distancia mínima es 4 si usted comprende que cualquier patrón de uno, dos o lreS bits en error causa paridad incorrecta de un renglón. una columna o ambos. A fin de obtener un error no detectable. al menos cuatro bits deben ser cambiados en un patrón rectangular como en (c). Los procedimiemos de detección y corrección de errores para este código son directos. Supongamos que estamos leyendo infonnación un renglón a la vez. A medida que leemos cada renglón, verificamos su código de renglón. Si se detecta un error en un renglón, no podemos decir cuál bit es erróneo de la verificación de renglón únicamente. Sin embargo. suponiendo que solamente un renglón se encuentre mal, podemos reconstruirlo fonnando el OA Exclusivo bit por bit de las columnas. omitiendo el renglón malo. pero incluyendo el renglón de verificación de columna. Para obtener una distancia mínima aún más grande. puede emplearse un código de Hamming de distancia 3 o 4 para el código del renglón. de la columna o de ambos. También es posible construir un código en tres O más dimensiollCs, con distancia mínima igual a l pnxlucto de las distancias mínimas en cada dimensión. Una aplicación imponame de los códigos bidimensionales se encuentra en 5istenlas de almacenamiento RAID. RAID son las siglas en inglés de "arreglo redundante de discos económicos". En este esquema se utilizan n + I unidades de disco idénticas para almacennr vulores dedatos de n discos. Porejemplo. ocho unidades de 8 gigabytes podrian emplearse para almacennr 64 gigabYles de dalos no redundantes y un noveno disco de 8 gigabytes se utilizarla para a1macennr infonnación de verificac ión. La figura 2-15 muestrn el esquema general de un código bidimensional para un sistema RAID: cada unidad de disco es considerada como un renglón en el código. Cada unidad almacena m bloque,~ de datos, donde un bloque contiene por lo regular 512 bytes. Por ejemplo, una unidad de 8 gigabytes almacenarla alrededor de 16 millones de bloques. Como se muestru en la figura. cada bloque incluye sus propios bits de verificación en un código CRC, para detectar errores dentro de ese bloque. Las primeras n unidlldes almacenan los dalos no redundantes. Cada bloque en la unidad 11 + I almacena bits de
RAID
•
Figura 2-15 Estructura del código
Número de bloq\M
""'" ,
1 2 3 4 5 6 7 8 9 10 11 12 .. .
de corrección de errores para un sistema RAID.
m
""'" 2
Disco 3
Bytes de
O"'" 4 Disco 5
bloques de inloonaci6n
O""" 6
•• •
...
D""""f::::::::::¡;::::::=:::::j
Di$COn ... 1L
'-. bloques de verllicaciOn
•
1
datos
234
I
5
6
I Un bloque
7
I
512
I
CRC
I
67
68
Capítulo 2 Sistemas y códigos numéricos
paridad para los bloques correspondientes en las primeras 11 unidades. Es decir. cada bit i en [a unidad 11 + 1. bloque b. se elige de modo que existe una canlidad par de unos en el bloque b. posición de bit i. en todas las unidades. Una "ez en operación, los errores en los bloques dc infonnaci6n son detectados por el código CRC. Cuando se detectn un error en el bloque de una unidad de disco. se puede reconstruir el contenido correcto de ese bloque calculando la paridad de los bloques correspondientes en las demás unidades. incluyendo la unidad n + 1. iAunque esto req uiere de 11 operaciones adicionales de lectura en el disco. es preferible a la pérdida de sus dalOS ! Las operaciones de escritura requieren también de accesos extras al disco. para actualizar el bloque de verificac ión correspondiente cuando se escri be un bloque de infonnación (véase el ejercicio 2.46). Puesto que las escrituras en disco son mucho menos frecuentes que las leclUrns en aplicaciones típicas. este gasto extra por 10 regular no es un problema. .
sumll dt \'uificaóón código dI! suma dI' \·trijicaci6n
c6dlgo de Jllmfl
tlr: \'erificaciÓTI de compltmenlO a
~rror
linos
unidirtcciollal
2.15.6 Códigos de suma de verificación La operación de verifi cación de paridad que hemos empleado en las subsecciones anteriores es esencialmcnle una suma de bits módulo 2 (la suma módulo 2 de un grupo de bits es O. si In cantidad de unos en el grupo es par, y l. si es impar). La técnica de suma modular puede aplicarse a otras bases. apane de la base 2. pora fonnar dfg itos de ~·cri ficac i ón . Por ejemplo. una computadora almacena infonnación como un conjunto de bytes de 8 b its. Se co nside r,¡ que cada byte puede tener un valor d ecimal desde O hlls ta 255. Por tanto. podemos uti lizar una suma módulo 256 para verificar los bytes. Formamos un byte de verificación simple. llamado una suma de \'erificación , que es la suma módulo 256 de todos tos bytes de info rmación. El cMigo de suma de l'uificaci611 resultante puede detectar cualquier error de byte simple. puesto que un error de este ti po generará una suma recalculada de bytes cuyo resultado no coincidirá con la suma de verificac ión . Los códigos de suma de verificación también pueden utilizar diferentes módulos de suma. En particular, los códigos de suma de verificación que usan la suma de complemento a unos, módulo 255, son importantes debido a sus propiedades computacionales especiales y de detección de errores; cabe indicar que se utilizan para veri· ficar encabezados de paquetes en el ubicuo Internet Protocol (vea la sección Referencias). 2.15.7 Códigos m de n Los códigos 1 de n y ni de 11 que presentamos en la sección 2. 13 tienen una distancia mfnima de 2, puesto que cambiando solamente un bit se modi fi ca el número total de unos en una palabra de código. y por tanto produce una palabra de no código. Estos códigos tienen oua propiedad que se aplica en la detección de errores: pueden localizar errores múltiples unidireccionales. En un error ullidireccional, todos los bits erróneos cambian en la misma dirección (los ceros cambian a unos. o viceversa). Es'a propiedad es muy útil en sistemas donde el mecanismo del error predominante tiende a cambiar todos los bits en la misma dirección. •
Sección 2.16
Códigos para el almacenamiento y la transmisión de datos en serie
69
2.16 Códigos para el almacenamiento y la transmisión de datos en serie 2.16.1 Datos en paralelo y en serie La mayor parte de las compulad0t'3S y altOS sistemas digitales tJ;msmiten y almacenan datos en un formato portlfelo. En la transmisiÓn de datos en paralelo. se proporciona una Unen de señal independiente para cada bit de una palabra de datos. En el almacennmien-
to de datos en paralelo: todos los bits de una palabra de dalos se pueden escribir o leer en fonnn simultánea. El costo de los formatos en paralelo es c:Jevado para algunas aplicaciones. Por ejemplo. la transmisión cn par.tleJo de bytes de datos en la rW telefónica requiere ocho Uncas telefónicas y c:J almacenamiento paralelo de bytes de datos en un disco magnético requeriría una unidad de disco con ocho cabezas independientes de lectura/escritura. Los rormatos ~n lerie permiten la transmisión o el almacenamiento de datos a razón de un bit a la vez. reduciendo así c:J costo del sistema en muchas aplicaciones. La figura 2- 16 ilustra algunas de las ideas básicas en la transmisión de dalos en serie. Una señal de reloj repetitiva, CLOCK en la figura. define la velocidad a la cual se transmiten los datos, un bit por cada ciclo de reloj. De este modo, la I'e!ocidml de los bils. en bits por segundo (bps), equivale numéricamente a la frecuencia del reloj en ciclos por segundo (henz. o Hz). El recíproco de la velocidad de los bits se conoce como el tiempo de bit y numéricamente es igual al periodo del reloj en segundos (s). Esta cantidad de tiempo está reservada en la línea de datos en serie (marcada como SEADATA en la figura) para cada bit que se: transmite . El tiempo que ocupa cada bit se conoce como ctlda dt bil. El formato de la señal real que aparece en la línea durante cada celda de bit depende del código de {(nelJ . En el código de Hnea más simple. denominado No relamo lJ cero (NRz.. Non Relum -Io-üro). se transmite un I al colocar un I en la línea para toda la celda de bit. y un O se transmite como un O. Los códigos de linea más complejos tienen OlflL~ reglas. como lo discutiremos en la subsecci6n siguiente.
da/OS r n poro/r lo
dlllos r ll su;r
"rlocidad d, ml/lsmisiólI dr bits. bps
tirmpo dr bit
ctlda de bit
código de IInro No retomo o erro (NRZ)
FI 9 u r a 2-1 6 Concaptos básIcos para la transmisión de datos en serie.
tiempo
•
,
r-
CLOCK
tiempo de bit
SERDATA
"""
de bil
de bit
I
SYNC mímetode bh
C8't
I
2
-
celda
'oI'" 'oI'"
de bil
,
~Ida
I
,
5
~"'" de "
,
- - -
de bit
de bit
de bit
calda de bit
I
2
I 7
B
I
70
Capftulo 2
Sistemas y códigos numéricos
uñal dI! sincroni
Sin importar el código de !rnea, un sistema de ¡almacenamiento o tr.tnsmisión de datos en !;Crie necesita algún met:anismo para identificar la importancia de cada bit en el flujo de datos en serie. Por ejemplo. supongamos que se transmiten bytes de 8 bits en serie. ¿Cómo podemos decir cuál es el primer bit de cada byte? Una señal de sinclQt,iulCi611, identificada como SYNC en la figura 2-16, proporciona la información necesaria: la cual es I paro el primer bit de cada byte. Evidentemente. necesitamos un mínimo de tres señales para recuperar un flujo de datos en serie: un reloj para definir las celda.~ de bits, una señal de sincronización para definir las fronteras de la palabra y los datos en serie. En algunas aplicaciones. como en el caso de la interconexión de módulos (o t:ujeta.~) en una computadora o sistema de tele· comunicación. se util iza un conductor independiente para cada una de estas señales. ya que rroucir el número de alambres por conexión de" a tres representa un ahorro cansidcroble. La sección 8.SA muestra un ejemplo de un sistema de datos en serie con tres alambres (conductores). En muchas aplicaciones. el costo de tener tres señales independientes es bastante eleVlldo (por ejemplo, lres lineas telefónicas, tres cubez.ns de lecturnlescrituro). Es común que estos sistemas combinen las tres seflales en un solo fl ujo de datos en serie y por tanto, utilizan circuitos analógicos y digitales complejos para recuperar la inforntación de reloj y sincroni7.ación del flujo de datos.
-2.16.2 Códigos de línea en serie Los códigos de linea que se uti li7..rut con mayor frecueocia paro la trnnsmisión de datos en serie se ilustran en la figura 2-17. En el código NRZ. cada valor de bit se envfa en la línea
para toda. la celda de bit. é:sle constituye el esquema de codificación más simple y con· fiable para la transmisión a poca distancia. Sin embargo, la señal de reloj debe enviarse con los datos para definir l a~ celdas de bit. De otro modo, el receptor no podría determinar cuámos ceros o unos estlin representados por un nivel continuo Oo l . Por ejemplo, sin un reloj par'J definir las « Idas de bit. la forma de onda NRZ en la fi guro 2-17 podrfa im~rpretarse erróneamente como 01010.
tiempo
Figu ra 2-17 Códigos de Unea usados comúnmente
I/alof de bit
para dalos en serie.
NRZ
o
- _o \
\O
I
NRZ' RZ BPRZ Manchester
O
\
I
I
\
I
O
Sección 2. 16
Códigos para el almacenamiento y la lransmisión de datos en serie
Un circuito de s;lIcroniwción deJase digital (DP/J.. digital pJtase·locked loop) es un circuito analógico/digital que se puede utilizar pam recuperar una señal de reloj de un flujo de datos en serie. El DPLL funciona solamente si el flujo de datos en serie contiene suficientes transiciones de O a I y de I a Oque "indican" al DPLL en qué momento se originan las tmnsiciones originales del reloj. Con los datos codificados en NRZ. el DPLL trabaja solamente si los datos no contienen algún flujo continuo y extenso de unos o ceros. Algunos dispositivos de almacenamiento y transmisión en serie son s~ns;b/~s a la tmnsición: no pueden transmitir o almacenar niveles absolutos Oo l. solamente transiciones entre dos niveles discretos. Por ejemplo. una cima o disco magnéticos almacenarán infonnación mediante el cambio de polaridad en la magnetización del elemento. en regiones que corresponden a los bits almacen3dos. CU3ndo se recupera la infonunción. no es factible detenninar la polaridad de magnetización absoluta de una región. solamente se detecta que la polaridad cambia entre una región y la siguiente. Los datos que se almacenan en d fonnnto NRZ en dispositi\'os sensibles a la transición no se recuperan sin ciel1ll. ambigtledad: los datos en 13 figura 2-17 pueden interpretarse como 01 l 100JO o 1000 1101. El código de No retomo a cero invertido en II/IOS (NRZI, Non -RelunHo,Zero bll'ert·on- Is) supera esta limitación al envi3r un I como el opuesto 31 nh·el que se envió durante la celda de bit anterior. y un Ocomo el mismo nivel. Un DPLL puede recuperar la señal de reloj de los datos codificados en NRZI siempre y cuando los datos no contengan algún flujo extenso y continuo de ceros. El código de Retomo a Cero (RZ) es semejante al NRZ excepto que. para un bit l . el nivel I se transmite solamente por una fmeción del tiempo de bit. generalmente In. Con este código. los patrones de datos que contengan muchos unos generan muchas transiciones para que un DPLL pueda utilizarlas a fin de recuperar el reloj. No obstante, como sucede en otros códigos de Unea. unn cadena de ceros no tiene transiciones. 'i una larga cadena de ceros hace imposible la recuperación del reloj. Otro requerimiento de algunos dispositivos de transmisión. tales como enlaces de fibra óptica de alta velocidad. es que el flujo de datos en serie debe estar equilibrodo en CD. En otras palabras, la cant idad de unos debe ser ¡gu31 a la de ceros. Si en el flujo de datos existe alguna componente de CD de larga duración (debido a una m3yor cantidad de unos que de ceros. o viceversa), aparecerá una polarización en el receptor que reducirá su capacidad para distinguir de manera confiable los unos y los ceros. En general. los datos NRZ, NRZI o RZ no ofrecen ninguna garantía de equilibrio de CD; nada puede evitar que un flujo de datos tenga una larga cadena de pal3bras con mlis unos que ceros o viceversa. Sin embargo, el equilibrio de CD puede conseguirse mediante el uso de unos cuantos bits extra para codificar los datos del usuario en un código eqlli/ibrodo. En este código cada palabra de código tiene una cantidad idéntica de unos y ceros. luego se procede a enviar las palabras de código en fonnato NRZ. Por ejemplo. en la sección 2.13 presentamos el código 88 10B, que codifica 8 bits de datos del usuario en 10 bits en un código en su mayor parte de 5 de 10. Cabe recordar que solamente existen 252 palabras de código 5 de 10, pero que hay otras
( ~O)
citrui/o d~ sincroni:ación ,Ir ¡use digi/(l1 (OPU)
djSfHJsjljl'OS sr//Sjblrs a la
transición
No retomo a Cl'ffl
im'u/ido I'n linos (NRZ1)
Retor/JO a uro (HZ)
equilibrio dr CD
código IIquilibroda
'" 210
palabras de código 4 de 10 y un número igual de palabras de código 6 de 10. Naturalmente. estas palabras de código no están suficientemente equilibradas en CD. El código 8B JOB resuelve este problema al asociara cada vnlorde 8 bits queserá codificadounparde palabras de código no equilibradas. una de 4 de 10 ("ligera") y otra de 6 de 10 (''pesadn''). El codificador también sigue la pista de la disparidad d~ lromos. un bit de infonnación simple
71
diSf'{¡ridad de /mlllos
72
CapItulo 2 Sistemas y códigos numéricos
RelQI7U) 11 Cero 8ipoltlf
(8PHZ)
J"venid" de Marca Alumad/I (AMI)
$IIpresió" del c:ódigll cero
1If1l"c:hU ler
difaSi'
que indica si la úllima palabra de código no equilibrada que se transmitió era pesada o ligera. Cuando llega el momento de transmitir otra palabra de código no equilibrada. el codificador selecciona aquélla del par con el peso opuesto. Este sencillo truco hace disponibles 252 + 2 10 = 462 palabras de código para que el 88 10B codifiq ue 8 bits de datos del usuario. Algunas de las palabras de código "e:«fa" se utilizan para codifi car de manera conveniente condiciones de ausencia de datos en 111 línea en serie, tales como IOLE. SYNC y ERROR. No se utilizan todas las palabrJS de código no equilibradas. Lo mismo sucede con algunas palabras de código balanceadas (como 00000 1111 1). estO favorece a los pares no equilibrados que contienen más tmnsiciones. Todos los códigos anteriores transmiten o almacenan solamente dos niveles de sena!. El código de Retonw a Cero Bipolar (BPRZ Bipolar Rnllm-lo-ZI!ro) unn.<¡mite con tres niveles de senal: + l. OY- l. El código es como el RZ excepto que los unos se Ir.tnsmiten alternativamente como + ] y -1; por esta razón, el código también se conoce como dc bll"ersi6n de Marca Aftenwda (AMI, Alterna/e Mark bll'ersion). La gran ventaja del BPRZ sobre el RZ es que está balanceado en CD. Esto permite enviar flujos de BPRZ a través de los dispositivos de transmisión que toleron una componente de CD. como sucede en las Uncas telefónicas acopladas por transformador. De hecho..el código BPRZ se ha utilizado durante dttadas en los enlaces telefónicos digilales TI. donde las senales analógicas de voz se transportan como flujos de 8000 muestras digitales de 8 bits por segundo que se transmiten en fonnalO BPRZ Il lr... vés de I;:lInales en serie de 64 Kbps. Como sucede I;:on el RZ. es posible recuperar una sena] de reloj de flujo BPRZ siempre y cuando no exiSlan demasiados ceros en un re nglón. Aunque la TPC (Compañía Telefónica, por sus siglas en inglés) no tiene control sobre 10 que usted dice (al menos. no en este momento). aún tiene una manera simple de limitar tramos de ceros. Si uno de los bytes de 8 bits (que se generon al muestrear su patrón analógico de ~'oz) está integrado por ceros. simplemente cambian el segundo bit menos significativo al! Esto se conoce como slll"esióll del código cero y apostaría que usted nunca lo había notado. Esto se debe a que en la mayor pune de las aplicaciones de datos de enlaces TI . usted obtiene solamente 56 Kbps de datos útiles de un canal de 64 Kbps; el LSB de cada byte siempre se fija a I paro. impedir que la supresión de código cero cambie los otros bits. El último código en la figura 2- 17 se denomina código Mt/nchester o difase. La mayor venlajo de este código es que. sin tener en cuenta el patrón de datos que se transmiten. proporciona por lo menos uno transición por celda de bit. esto facilitu la recuperación de la señal del reloj. Como se muestra en la figuro, un O se codifica como
Referencias
lHlgen f: 01
ja por jcrechos jc aulo
una transición de Oa 1 en la pane media de la celda de bit, y un 1 se codifica como una transición de I a O. Pero la mayor ventaja del código Manchester ttlmbi~n es su mayor debilidad. Puesto que tiene más transiciones por celda de bit que otros códigos, necesita un mayor ancho de banda en el disposili\'o para transmitir bits a una velocidad determinada. No obstante, el ancho de banda no es un problema en los cables coaxiales que se utilizaban en las redes originales de área local (Ethernet) para transponnr dalos en serie codificados en código Manchester a la velocidad de 10 Mbps (megabits por segundo).
Referencias La presentación en las primeras nueve secciones de este caprtulo está basada en el caprwlo 4 de la obra Microcompmu Arrhitec(¡frt! alld Programming, de John F. Wakerly (Wiley. 1981). El lector encontrará discusiones precisas, minuciosas y entretenidas de
estos temas también en Semill/llntrical Algoritluns, tercera edición, de Donald E. Knuth (Addi!lOn-Wesley, 1997). A los estudiantes inclinados hacia las matemáticas les parecerán excelentes los análisis de las propiedades de la aritmética y los sistemas n um~ricos de Knuth, y todos los lectores disfrutarán las ideas y la historia que presenta el texto. Las descripciones de los circuitos de lógica digital para operaciones aritméticas. asf como tambi~n una introducción a las propiedades de diversos sistemas numéricos, aparecen en la obra Computer Arillrmelic, de Kai Hwang (Wi.ley, 1979). El libro Decimal Compwalion de Hermann Schmid (Wiley. 1974) contiene una profunda descripción de las técnicas para la aritmética BCD. La obra Microcompultr Arrhileclurt! and Progromming: 77/e 68000 FOil/U)'. de John F. Wnkerly (Wiley, 1989) presenta una introducción a los algoritmos para la multiplicación y división binarias y a la arilm~lica de punto flotante. Una discusión más profunda de las técnicas aritméticas y sistemas numéricos de punto flotan te puede hallarse en InlmdllCliOllIOAri,hme,icjor Digitill Syslenrs Designen de Shlomo Waser y Michael J. Aynn (Holt, Rinehart and Winston, 1982). Los códigos CRe se basan en la teorfa de los campos finitos que desarrolló el matemático fnlllcés évarisle GaJois (18 11 -1832). poco antes de morir en un duelo a manos de un oponente polftico. La obra clásica que aborda los códigos de detección y corrección de errores es Error-Correcting Codcs de W. W. Peterson y E. J. Weldon, Jr. (MIT Press. 1972, segunda edición); sin embargo. solamente recomiendo este libro a los lectores que dominan las matemáticas. Una introducción más accesible a la codificación se puede encontrar en la obre Error Control Coding: Fllndomentals ond AppJicOliolls de S. Un y D. J. Costello, Jr. (Prentice Hall. 1983). Otra introducción orientada a la comunicación para la teoría de la codificación se encuentra en Error-Con/rol Teclmiq/us lar
camposfini/os
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Caprtulo 2 Sistemas y códigos numéricos DigiW/ Commu/1ica/io/1 de A. M. Michelson y A. H. Levesque (Wiley-Interscience. 1985). Las aplicaciones de hardware de códigos en sistemas de cómputo se analizan en la obra Error-Detecti/18 Codeso Seif-Cllecki"8 Circuits of/d App/icoliO/ts de John F. Wakerly (ElsevierlNonh-Holland. 1978). Como se muestro en la referencia anterior del autor. los códigos de suma de verificación de complemento a uno tienen la capacidad de detectar largas ráfagas de errores unidireccionales: esto es muy útil en los canales de comunicación donde todos los Ci rores ticnden a estar en la misma dirección. Las propiedades especiales de cómputo de estos códigos penniten su apl icación en el cálcu lo de sumas de verificación mediante programas de software . lo anterior tiene aplicaciones importantes en el Protocolo de Internet; véase RFC- 107 1 y RFC- 11 41. Las solicitudes para comentarios (RFC. Requests (or Comments) se archivan en muchos lugares de la red; solamente busque " RFe·. La obra Introduclio/1/o COImmmicutiolu Engineering de R. M. Gagliardi (WileyInterscience. 1988. segunda edición) presenta una introducción a Ins técnicas de codificación para la transmisión de datos en serie. e incluye el análisis matemático del rendimiento y los requerimientos de ancho de banda de diversos códigos. La obra Computer SIOrrlgt! Syslt!ms and Tt!clillology de Richard Matick (Wiley-Interscience. 1971) presenta una atractiv:l introducción :1 los códigos en serie que se U1iIi7..an en cintas y discos magnéticos. La estructura del código 88 108 Y la lógica que 10 sopona se explica de manera agradable en la patente original de IBM de Peter Franaszek y Alben Widmer. U.S. palent number 4.486.739 (1984). Ésta y casi todas las patentes de Estados Unidos expedidas después de 197 1 se encuentrtln en lu Web. en la dirección ".M.I.patents . iJ:m.can.
Problemas propuestos 2. I
Realice tas siguientes conversiones de sistemas numbicos: (,) 1101011 2 = 1t6
22
2.3
(o) 101 10111 z '" 116
1740038 " 1z (d) 67.24 8 ", 12
(,) 10100. 11012 '" 1t6
(O F'JA5 16" 12
(b)
(g)
11OI I00 lz '" 1,
(h)
AB3D16z 1Z
(i)
1011 11.011 1z '" '8
fj)
15C.38 16 ::: 1z
Convierta los siguientes nllmeres octales en binarios 'J hexadecimales: (,) 10238 ",12 :: "16
(b)
76 1302 8 = "2=1 16
(o) 1634 17Sc1Z c7 L6
(d )
5522738 - 1z = 116
(,) 5436.15 8 =1 2 =1 16
(O 13705.207 8 "" 12 '" 116
Conviena los siguientes nllrneros hexadecimales en binarios 'J octales:
(,) 1023]6=?2=1 K
(b)
7E6AL6 .. 12 => 1,
(o) ABCD I6 • 12 -- 18
(d )
C350 L6 - 12 = 18
(,) 9E36.7AI6'" 72 ", 18
(O DEAD.BEEF t6 '" 12 = 18
Problemas propuestos 2.4 2.5
¿Cuáles son los VaJores octales de los CUlltro bytes de 8 bits en el número de 32 bits que tiene la representación octal 12345670123,1 Conllierta los siguienles números en decimales:
(.) 110101 12 '" ' 10
2.6
2.7
2.9
101101 112 z '?10
(d) 67.24¡¡: '10
(o)
IO I OO.l l0 1 ~::
(Q
(, )
120103 ", '10
(h) AB3D I 6"''?10
(i)
1 1S6gz110
ij)
110
F3A5 16 : 110
ISC.38 16 .. 7 10
Realice las siguientes corwersiones de sistemas numfricos:
(.) 125 10 "" 2
(b) 3489 tO= 18
(o) 209 10 "" 12
(d) 91 14 10 -78
(o) 132 10 ",12
(Q
(,) 121 10 :1,
(h) 57190 10 '" 116
(i )
O> 651 13 10 =1 16
1435'0:c18
2385 110 : 116
Sume 105 siguientes pare5 de números binarios. mostnlndo todos los 11ClInWS: 110101 + 11001
(b]
(o)
10 11 10 + 100101
110 11101 + 1100011
1110010 + 110 1101
(d)
Repita el problema 2.1 usando la resta en "el: de la suma, y mostrundo los prtstamos en lugar de los acarreos. Sume los siguientes pares de números octales: (a)
2. 10
1740038 : 1 10
(o)
(.)
2.8
(b)
1312 + 4631
(b)
411 35 + 512S
115214
(e)
(d)
11032 1 + 56513
(d)
IB90F
+ 152405
Sume 105 pares siguienteS de números hQadecimales: (o)
1312 + 463 1
(b)
4F IAS + B8D5
mB
(o)
+ 21E6
+ C44E
2.11
Escriba las representaciones de «lf1lplemenlO a unos y complemento a dos. de magnitud con signo de 8 bits. par.! cada uno de estos números decimales: + 18. +1 15. +19. -49. -3, - 100.
2. 12
Indique si ocurre o no desbordamiento cuando 5e suman los siguienlC$ números de complemento a dos de 8 bits: (a)
2.1 3 2.14
11010100 + 10101011
(b)
101 t 1001 + 11010110
(e)
010 1J 101 + 00 10000 1
(d)
00100110 + 0101 1010
¿Cuántos elTOl'eJ pueden detectarse por un código con distancia mínima ti? ¿CuÁl es el número míni mo de bits de paridad que se requieren parn obtener un código bidimensional. de distancia 4 con n bits de información1
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Capftulo 2 Sistemas y códigos numéricos
Ejercicios 2.15
Aquf tenemos un problema
2.16
61453 10' Cada una de las ~;guicntes operaciones ruiulltticas es COl"Tl!CtD ¡on por lo menos un sistema numtrico. Detennine las posibles bases de los números en cada operación. (a)
1234 + 5432 = 6666
(e) 3313 = 11 (e)
2.17
302120_ 12.1
par.!
abri r su ap!:tito: ¿Cuál es el equ;vulente hexadecimal de
(b) 4 1 /3= 13 (d) 23.~4 11 4+32=223
(O
14 "" S
1..11 primen expedición a Mane encontró sólo las ruinas de una civilización. De los artefact05 e imágenes, los exploradores dedujeron que las criaturas que produjeron e.sta civilización eran seres de cuatro piernas con un tentáculo que se rami ficaba al final en un número de "dedos" prensiles. Despub de mocho estudio. los exploradores fueron capaces de traducir las matemáticas ntarcillllas. EnconlnlrOn que la siguiente ecuación: 5.r2 - 5Ox+125::0
2.18
2. 19
2.20
con 1:15 sol uciones indicadas x =S Y x =8. El valor x "" 5 pareda bastante legitimo. pero x = 8 n:querla alguna explicación. Entonces los exploradores renexionaron en la manera en que se desarrolló el sistema nu~rico de la Tierra. y hallaron e\'idencia de que el sistema marciano tenfa una historia semejante. ¿Cu:1ntOS dedos diria usted que tenfan los marcianos? (De Tht Bt nt ofTau Ikla Pi. fe~ro. 1956.) Supongamos que un mímero 8 de 4n bits estA representado por un número hexadecimal H de n dígitos. Demuestre que el complemento 11 dos de 8 está representlldo por el complemento a 16 de H. Establezca y demuesu"C una proposición similar para la representación octal. Repita e[ ejercicio 2 . 18 usando el complemento a uoo de 8 Y e[ complemento a I S de H. Dado un enteroxen el intervalo-r- 1 s:xs:r- t - l . definimos [xl como la rcpresentación de complemento 11 dos de x, expresada como un número positivo: Ixl .. x si x I!' O Y [xl = 2~ - Ixl si x < O. donde Ixl el! el valor absoluto de x. Demuestre que lru; reglllS de la suma Ikl complemento a dos dadas en la sección 2.6 ,;on correctas, probando que la siguiente ecuación el! siempre verdadera: Ix + )' 1:: (Ix 1+ [y]) módu lo 2~
2.2 1 2.22
2.23
(Sugutncias: considere cuatro CllSOS basados en los signos de x y de y. Sin ~rd¡da de generalidad, se puede MlpQoeI" que [xl ~ IY].) Repita el ejercicio 2.20 utiliulIIdo reglas y expresiones apropiadas para la wma de l complemento a unos. Establezca una regla de desbordamiento para la suma !k dos números en complemento a dos en ténninos de operaciones de conteo en la representación modular de [a figura 2-3. Demuestre que un número en complemento a dos puede ser coo\'Crt!do a una rcprescnmciÓD con ItÚS bits mediante la txltnsiÓt! de signo. Es decir. dado un número X en complemento a d ti. puede ser obtenida agregando ni -/1 copias del bit de signo de X ala iutuierda de la representación de ti biu de X.
Ejercicios 2.24
2.25 2.26
2.21
2.28
2.29 2.30
2.3 I 2.32 2.33 2.34
2.35
2.36 2.31
2.38
Demuestre que un número de complemento a dos puede con\'enirse a una represenlaCión con menos bits eliminando los bits de mayor orden. Es decir. dado un número X en complemento a dos de n bits, dem uestre que el número Yen complemento a dos de m bits obtenido al descartar los d bits más a la izquierda de X representa el mismo número que X, si 'j sólo si los todos bits descanados igualan el bit de signo de Y. ¿ Porqu~ es iflCOllsistente la pu ntuación de "complemento a dos" 'j "complemento 11 uno"7 (V~anse las primeras dos citas en la sección de Referencias.) Un sumador binario de n bits puede ser utilizado para efectuar una operación de resta sin signo de 11 bits X - Y. real i~o la operación X + Y + l . donde X y Y son números sin signo de n bits 'j la Y representa el complemento bit a bit de Y. Demuestre este hecho corno sigue. Primero. pruebe que (X - Y). (X + Y + 1) - 2~. Segundo. demuestre que el acarreode Sillida del sumador de n bits es 10 opuesto al pristamo de la resta de 11 bits. Es decir. muestre que la operación X _ rproduce un prfstanlO de salida de la posición MSB si 'j sólo si la operaci6n X + r + 1 no produce un acarreo de salida. de la posición MSB. En la ma'jorfa de los casos. el producto de dos números de complemento a dos de n bits requiere menos de 211 bits paro representllrlo. De hecho, eli.Í$te solamente un caSQ en el cual 2n bits son necesarios. Encuentre cu:!l es este caso. Demuestre que un numero de complemento a dos puede ser multiplicado por 2 al desplazarlo una posición hacia la izquierdn, con un llClIITCO de O en 111 posición del bit menos significativo 'j & spreciando cualquier acarreo fuera de la posici6n del bit más significati. \'0, suponiendo que no hay dc:sbordamiemo. E.~tllble1.clll a regla para detectaf el desbon.Iumiento. Establezca 'j pruebe la exactitud de una tfenien semejante a la que se describe en el ejercicio 2.28. par.! mul tiplicar un número de complemento 11 uno por 2. Deml,lcstre CÓIDQ reSlD,r númel'Q$ BCD, estableciendo las reglas para genernr (lftsumos y aplicando un roctorde collección. Demuestre cómo se aplican sus reglas a cada una de las restas siguientes: 9 - 3, 5 - 1, 4 - 9. I - 8. ¿Cuántas codificaciones diferen tes de estado binario de 3 bits son posibles para el controlador de semáforos de la tabla 2-121 Enumere todas las fronter.tS ' 'malas'' en el disco de codificación mecánica de la figura 2-5. donde una posición incorrecta puede ser detectada. COlllO una función de n, ¿cuMtas fron teras "malas" eJlisten en un disco de eodifieación mecánica que utiliza un código binario de n bits1 Los transpondedores (emisores-rcccptoJeS automáticos de identificación) de al titud a bordo en las aeronaves comerciales 'j pri\'&das utilizan código Gl"'dy para codificar las lecturas de altitud que se transmiten 11 los controladores de trlifico aéreQ. ¿Por qu~? Un foco incandescente se tensiona cada vez que se enciende, de modoque en alguna.~ apl icaciones el tiempo de vida del foco está limitado por el número de cidos de encendidol apagado en lugar del tiempo total que ilumina. Utilice sus conocimientos de códigos para sugerir una manera de du plicar el tiempo de vida de focos de 3 intensidades en tales aplicaciones. ConlO un a función de 11 . ¿cu.intos subcubos distintos se tienen de un cubo n1 Encuentre una manera de dibujar un cubo 3 sobre una hoja de papel (u otros objetos bidi· mensionales) de modo que ninguna de las Irneas se crucen, o demuestre que eso sea imposible. Repita el ejercicio 2.31 pan! an cubo 4.
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capitulo 2
Sistemas y códigos numéricos 2.39 2.40 2.41
2.42
2043
2.44
2.4S
2.46
2.47
Escriba una fórmula que nos ~ el número de subcubos m de un cubo n para un valo.- espc· cHico de m. (Su respuesta. debería ser una funci ón de 11 Y m.) Defina grupos de paridad par.!. un código Hll.mming de dislancia 3 eon 11 bits de infor· mación. Escriba las palabr.lS de código de un código de Hamming con un bit de infonuacióll. EJlponga el patrón para un erTOf de 3 bits que no es deleclado si los bilS de paridad de "esquina·' no se ¡ocluyen en los códigos bidimensionales de la figura 2· 14. El ¡ndiu (le IIn código es la rv.ón del número de bits de infOl'll'lat:ión con respeclo al número Il)(al de bitsell una palabra de código. Lo!; fndices altos. cercanO!O a l . son deseables para una eficllt tnmsmi.~i6n de la infOllll:lCión. Construya una gráfica que compare los flKlices de códigos de paridad de dislancia 2 y códigos ~l3mmi ng de dislanciu 3 y 4 hasta de 100 bils de infOfTllaCión. ¿Q~ tipo de código de distancia 4 tiene un frKlice mayor: un código bidimensional o un código de Hamming? Apoye su respuesta COl1 una labia del estilo de la labia 2-IS. ioclu· yendo el fndice ad como también el número de bits de paridad y de info.-mación de cada código hasta llegar a 100 bits de infOfTllación. Mueslre cómo construir un código de distaocia 6 con cuatro bil~ de inromlación. Escriba una liSIa de sus palabras de código. Describa las operaciones que: deben realiwse en un sistema RAID paro escribir nuevos datos en el bloque de infonnaci6n b en la unidad d de manern que los datos puedan ser recupcrodos en el caso de un erroren el bloque b en cualquier unidad. Minimice el número de accesos a disco requeridos. Del mismo modo que en la figuro 2-17, dibuje las formas de onda para el patrón de bits 101011 JO ~ uando se env(. en IlC:ril: utilil./l.ooJo 105 códigos NRZ, NRZI. RZ. DPRZ y Manchester. suponiendo que los bits sean transmitidos en orden de izquierda a derecha.
e a p
o
I
Circuitos digitales • • • • ••
1m 9 ., rotegida)O derecho,
•· •• • •• • • • • • • • • • • •• • • • ••
•• • •
•• • • • • • •• •• • • • • • • • • • • •• • •• • • • • •• • •• •
pesar de la rimbombancia publicitaria de la mercadotecnia. vivimos en un mundo analógico. no en uno digital. Los voltajes. conientes y ceras cantidades físicas en los circuitos reales toman >rolores que son infinitamente variables, dependiendo de las propiedades de los dispositivos reales que integran los circuitos. Debido a que los valores reales son continuamente variables. podriíllllOSutili7.3f una cantidad fTsica tal como un \'Oltaje de señal en un circuito para representar un número real (por ejemplo. 3. 14 159265358979 volts representan la constante matemálicapi con 14 drgitos decimales de precisión). Desgrnciadarnente. In estabilidad y exactitud en las cantidades ITsicas son difíciles de obteneren los circuitos reales. ~tos se ven afectados por las toterancia.~ de fabricación de sus componentes, cambios en la temperntura. cambios en el voltaje de alimentación. los rayos cósmicos y ruido creado por otros circuitos. entre otras cosas. Si empleamos un voltaje analógico para representar pi, podemos hal lar que en \'ez de tener una CO'1.~tante matemática absolula.,pi vnria en un intCfV',llo del 10% o más. También, muchas operaciones matemáticas y lógicas pueden ser diffciles O imposibles de realizar con cantidades analógicas. Mientras que es posible con nlgo de astucia construir un circuito analógico cuyo \'Oltaje desalida sea la rarz cuadrada de su voltaje de entr,lda, nunca se ha construido un circuito analógico con 100 entrndas y 100 salidas. cuyas salidas sean un conjunto 'de \'oltajes idéntico al conjunto de voltajes de entrnda. pero ordenados aritméticamente. El propósito de este capítulo es proporcionar un sólido conocimiento pn'iclico de los aspectos eléctricos de los circuitos digit.aJes. suficiente para que usted entienda y construya sistemas y circuitos reales. Como veremos en los capítulos posteriores. mediante el uso de modernas herr.llTlientas de software es posible "construir" circuitos
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Capitulo 3 Circuitos digitales
de manera abstracta, utili7..ando lenguajes de diseño de hardware para especificar los discnos y simuladores para probar su funcionamiento. Pero, para crear circuitos reales y de calidad, ya sea a nivel de tarjeta de circuito impreso o de microcircuitos o chips, usted necesita comprender la mayor parte del material que se presenta en este capftulo. Sin embargo, si desea practicar el diseño y la simulación de circuitos abstractos en fonna inmediata, puede leer únicamente la primera sección de este capítulo y postergar la lectura del resto del capftulo.
3.1 Compuertas y señales lógicas lógico digital m/Of'" Mgjcos
tllgiro binario bi/
BAJO (LOW) ALTO ( HIGH)
La lógica digita l oculta las dificultades del mundo analógico al mapear el conjunto infinito de valores reales dc una cantidad ffsica en dos subconjuntos que corresponden solamente a dos números posibles o \'{Jlo rt!s lógicos: O y l . Como re.~ultado, los circuitos
lógicos digitales pueden ser analizados y diseñados funcionalmente, haciendo uso del álgebra de conmutación, tablas y otros medios abstractos para describir la operación de los ceros y unos en un circuito. Un valor lógico, O o 1, se denomina frecucntementc d(gito bi"ario, o bit. Si una aplicación requiere más de dos valores discretos, pueden utilizar5C bits adicionales, con un conjunto de n bits que representan 2" valores diferentes. En la tabla 3· 1 se pueden apreciar ejemplos de algunos fenómenos físicos que se utiliUln para representar bits en ciertas tecnologfas digitales modernas (y no tan modernas). En la mayor pane de estos fenómenos, existe una región indefinida entre los -estados O y I (por ejemplo, voltnje "" 1.8 V, tuz disminuida, cnpacitor débilme nte cargado, etc.). Esta región indefinida es necesaria para quc los estados O y l puedan definirse sin ambigüedad y se detecten en fonna confiable, Las señales de ruido pue· den alterar con mayor facilidad los resultados si las fronteras que separan los estados O y I están muy cerca una de la otra. Cuando se analizan los circuitos lógicos electrónicos tales como e MOS y TIL, los diseñadores digitales con frecuencia utilizan las palabras " BAJO" C·LOW') y "ALTO" ("HIGH'") en lugar de ''O'' Y"1 " para reco.-dar que están tr.ltando con circuitos reales, no con cantidades abstractas:
BAJO ALTO
lógica pol i/im Mgleo " tgutil'u
amplificadortl buffu
Señal que está comprendida en el intervalo de voltajes algebraicamente más bajos; se interpreta como un O lógico. Senal que está comprendida en el intervalo de voltajes algebraicamente más altos; se interpreta como un Ilógico.
Nótese que las asignaciones de O y I a BAJO y ALTO son algo arbitrarias. La asignación de O a BAJO y de I a ALTO parece más natural y se denomina Mgica /JOlili l·a. La asignación opuesta, de I a BAJO y O a ALTO. no se utiliza con frec uencia y se conoce como lógica " egalil·a. Ya que una amplia gama de valores frsicos representan el mismo valor binario, la lógica digital es altamente inmune a las variaciones en el valor de los componentes, del voltaje de alimentación y al ruido. Además, se pueden utilizar circuitos que utilizan ampl ificadores buffer, para regenerar los valores "débiles" en "fuertes", de modo que las senales digitales puedan transmitirse en dislaOCias arbitmriru¡ sin que ex.istan pódidas de información. Por ejemplo, un buffer para lógica CMOS convierte curuquier voltaje •
Sección 3.1
Compuertas y señales lógicas
81
Tabla 3- 1 Estados ffsicos representando bits en diferentes lógicas de computadora. y tecnologfas de memoria. Bit de repreMmtac/dn de estado
o
Tecnolog{a
1
Lógica neumática
Fluido a baja presión
Fluido a al ta presión
Lógica de relevador
Circuito abie no
Circuito cerrado
Lógica metal-óxido semicond uclOr wmplementaria (CMQS)
0-1.5 V
3.5-5.0 V
Lógica de transistor-Ullnsistor (lTL)
0-0.8 V
2.0-5.0 V
Fibra óIMÍI;a
Luz apagada
Luz e~ndida
Memoria dinámica
Capacitor descargado
Capacitor cargado
Memoria borrable, no \'olátil
Electrones atrapados
Eletlrones liberados
Memoria sólo de leclUrn bipolar
Fusible rundido
Fusible intaclo
Memoria de burbuja
Ausencia de burbuja Il1llgnttica
Presencia de burbuja maglll!tita
Dirección de l fl ujo "norte"
Dirección del flujo "sur"
Memoria polirm:rica
Mol&ula en el estado A
Mol& ula en el estado B
Disco compacto sólo de leclunl
Ausencia de pozo (orificio en la superficie)
Poro
Disco compacto reescribible
Eslllblecido en estado cristalino
Establecido en estado
Disco o cinta
mag~ticos
no cristalino de entrada ALTO en una salida muy cercana a S.O V, y cualquier vollllje de entrada BAJO
en una salida muy cercana a 0.0 V. Se puede representar a un circuito lógico con una mfnima cantidad de detalle, sencillamente en fonna de una "caja negra" con un cierto número de entradas y salidas. Por ejemplo, la figura 3-1 muestra un circuito lógico con lR:S entradas y una salida. Sin embargo, esta representación no describe cómo responde el circuito a las señales de entrada. Desde el punto de vista del diseño de circuito electrónico. se necesita una gran cantidad de informnc:ioo para describir el comportamiento el&:trico de un circuito en fcona precisa. No obstante. puesto que las entradas de un circuito lógico digital pueden verse como si tomaran únicamente los valores discretos O y 1, Ia operación "lógica" del cir4 cuilO puede describirse mediante una tabla en la que se ignora el comportamiento eléctrico y solamente se indican los valores discretos O y 1. Entradas
X-_I
y _ _1 circutlo lógico
Z-L_
Figura 3 - 1 _
_ F
Representación de "caja negra" ele un circuito lógico con Ires entradas y una salida.
•
82
Capitulo 3 Circuitos digitales Un circuito lógico cuyas salidas dependen solamente de sus entradas actuales se denomina circuito combinaciollal. Su fu ncionamiento se describe completamente en una rabIa de verdad que enumera todas las combinaciones de \'alores de entradn asr como los valores de salida que producen los valores de entrada. La tabla 3-2 corresponde a la tabla de verdad de un circuito lógico con tres entradas X. y y Z, y una sola sal ida F.
circuito CQmbifl(lcional /(lb/a de ,'m iad
T ab l a 3-2
para un circuito lógico combinacional.
Tabla de verdad
X
Y
Z
F
O
O
O
O
O
O
1
O
O
O
O
1
1
O
1
O
O
O
1
O
1
O
O
1
1 1
1
1
Un circuito con memoria cuyas salidas dependan de la entrada actual yde la secuencia de las entradas anteriores, se conoce como circuito secuencial. El comportamiento de un circuito de e SLa clase puede describirse mediante una !Ob/a de es!Odo que especifica su salida y el estado siguiente como funciones de su entrada y estado aClUaL Los circuitos secuenciales se presentarán en el capitulo 7. Como veremos más adelame en la sección 4, 1. solamente se necesitan las tres funciones lógicas ~sicas. ANO, D A Y NOT para construir cualquier circuito lógico digital combinacional. La fi gura 3-2 ilustra las labias de verdad y los sfmbolos para las "compuertas" lógicas que realizan estas funciones , Los símbolos y las tablas de yerdad de las compuertas ANO y DA pueden extenderse a compuertas que tcngan cualquier cantidad de entradas, Las funciones de las compuertas se defi nen fácil mente con palabras:
cirru;/o Juue"cial wh/cl d e eSf(U/Q
• • •
compuerta ANO eomfJU~rIll OR
ClJnIpUUIfI NOT
Una compuerta ANO produce una sal ida I si y sólo si todas sus entradas son 1, Una eompl/erta OR produce una salida I si y sólo si una o más de sus (:ntr.Y13s son l. Una compuerta NOT. por lo regular conocida como un inversor, produce un valor de salida que es el opuesto al de su valor de entrada.
¡m'u sar •
Fig ur a 3-2 Elementos 100icos básicos: a) AND: b) OA: e) NOT (inversor).
l' )
x y
I
)
X AN OY
x·y
' b)
~
)
)
XOR Y
x +y
'o)
[:>o
X
NOTX X·
x
y
XANDY
X
y
XORY
X
O O
O
O O
O
O
O
1
1
O
O
O
1
1
1 1
1 1 1
1
1 1
O O O
1
1
NOTX
84
Capftulo 3 Circuitos digitales
x y
\
z Figur a 3-5 Diagrama de temporización para un circuito lógico.
~
F
•
,
TIEMPO _ _ _~.~
y el correspondiente cambio en la salida. Más adelante en este caphulo aprenderemos algunas de las razones para este comportamiento en el tiempo y eómo se especifica y maneja en los circuitos reales. Y una vez más, aprenderemos en un capftulo posterior por qué en la mayoría de los casos se puede ignorar este comportamiento analógico en el tiempo en los circuitos secuenciales, y en cambio el circuito puede visualizarse como si se moviera entre estados discretos a intervalos precisos•.definidos por una seí\a1 de reloj. De este modo, incluso si usted no sabe nada acerca de elcctr6nica analógica. debc..'Óa ser capaz de comprendcr el comportamiento lógico de los circuitos digitales. Sin embargo, llega un momento en el diseño y depuración cuando todo diseñador de lógica digillll debe descartar en fonna tempornl "la abstracciÓn digital", y considerar el fenómeno analÓgico que limilO o tr.lstomu el desempefto digital. El resto de este capitulo lo preparnrá para ese día mediante el estudio de las características eléctricas de los circuitos lógicos digitales.
3.2 Familias lógicas
diodo umicondUClor IrrlnsulOr bipolar de u"i6ft
Existen muchas, muchas maneras para diseñar un circuito lógico electrónico. Los primeros circuitos lógicos controlados eléctricamente, desarrollados en los Laboratorios SeU en la década de 1930, estaban basados en relcvadores. A mediados de la década de 1940. la primera computadora digital electrónica, la ENIAC. utilizaba circuitos lógicos basados en tubos de vacío. La ENIAC tenía aproximadamente 18.000 tubos y una can· tidad semejante de compuertas lógicas, no muchas para los estándares acmales de CIs para microprocesadores (que tienen decenas de millones de transistores). Sin embargo, la ENIAC podría lastimarlo mucho más que un chip si cayera sobre usted: itenfa 100 pies de longitud. 10 pies de altura. 3 pies de profundidad y consumfa 140,000 waUs de potencia! La invención del diodo si!miconductor y dc l lransistor bipolar di! unión pennitió el desarrollo de computadoras más pequeñas, más rápidas Yde mayor capacidad a fina·
Sección 3.2
les de la década de 1950. En la do!cada 1960, la invención del circuito inugrado (el ) permitió la fabricación de muchos diodos, transistores y otros componentes en un solo chip, y las computadoras se hicieron todavía mejores. La década de 1960 fue tcstigo de la introd ucción de las primeras familias lógicas de circuitos imegrados. Unafomilio /68lco es una colección de diferentes chips de circuitos integrados que tienen carncteristicas similares cn sus entrndas, salidas y circuiteria imema, pero que realizan diferentes funciones lógicas. Los chips de la misma familia pueden imerconectarse para que realicen cualquicr función lógica deseada. Por otra parte. los chips de familias diferentes pueden 00 ser compatibles: pueden utilizar diferentes voltajes de alimentación o pueden emplear diferentes condiciones de entrada y salida para representar a los vaJores lógicos. Lafamilia I6gica bipolar con mayor éxito (una basada en transistores bipolares de unión) es la de /6giea transistor-transistor (Trl.., transistor-tfUllSutor fogie). Presentada por vez primera en la década de 1960, la TIl. es en realidad una familia de familias lógica... que son compatibles con cada una de las otras pero que difieren en velocidad, eonsumo de energía y costo. Los sistemas digitales pueden mezclar componentes de varias familias 1TL diferentes. de acuerdo con los objetivos de diseño y las restricciones en diferentes partes del sistema. Aunque la familia ITL fue reemplazada en gran parte por los circuitos CMOS en la década de 1990, es probable que encontremos componentes rrL en los labol1ltorios; por esto, presentamos las familias 1TL en la sección 3.10_ Diez años alltes que fuera inventado el transistor bipolar de unión. ya se habían patentado los principios de operación para otro tipo de transistor, llamado lfUIlSutor de efecto de campo metlJl-dxido-semiconductor (MOSFET Metaf-Oxide Semiconductor FieldEffect Transistor), o sencillamente transistor MOS. Sin embargo, los transistores MOS enm difíciles de fabricar en sus primeros días, y no fue sino hasta la década de 1960 que una ola de desarrollos hizo prácticos los circuitos de memoria y lógicü basados en diS¡:M)siti. vos MOS. Aun entonces. los circuitos MOS no superaban a los circuitos bipolares en lo que respecta a la velocidad. y solamenle eran atractivos en ciertas aplicaciones debido il su bajo consumo de energía y mtlyor nivel de integración . A mediados de la década de 1980 los avances en el diseño de los circuitos MOS, en panicular los circuitos MOS complementorio (eMOS. complementary MOS). promcaron un aumento súbito en su desempeño y popularidad. Con mucho. lil mayor parte de los modernos circuitos integrados a gran escala, tales como microprocesadores y memorias. utilizan dispositivos CMOS. Del mismo modo, para las aplicaciones que van de pequeña a mediana c:scaltl (donde hasta htlce algún tiempo. los dispositivos TfL fueron la únictl ftlmilia lógica a escoger), se plantea el uso de dispositivos CMOS que tienen una funcionalidad equivalente. pero que ofrecen mayor velocidad y menor consumo de energía_En la actualidad, los circuitos CMOS integran la inmensa mayoria del mercado mundial de CI. La lógica CMOS es la tecnología de lógica digital comercial con mayor capacidod y lo más fácil de comprender. Al inicio de la siguiente sección. describiremos la estructura básica de los circuitos lógicos CMOS y presentaremos las famili as lógicas CMOS que se utilizan con mayor frecuencia . A consecuencia de la transición TIL-CMOS, muchas familias CMOS se diseñilron para que fueran un tanto compatibles con los dispositivos TIL En la sección 3.12
Familias lógicas circuito int~rodo (CI)
familia /6giCll
familia lógica bifHIlar lógica troruisro rtronJistor (7TLJ
tronsiSl/Jr dt tif'clO dt
campo ~1lI1-dxido Stmiconductor
(MOSFET) lronsislor MOS
fofOS compltmtntario (CMOSJ
85
86
Capitulo 3 Circuitos digitales
mostraremos cómo se pueden integrar las famili as lTL y CMOS en un sistema sencillo.
3.3 Lógica CMOS El comportamiento funci onal de un circuito lógico CMOS es muy fác il de comprender, incluso si sus conocimientos de electrónica analógica no son paniculllnTICnte profundos. Los únicos bloques básicos de construcción en los circuitos lógicos CMOS son transistores MOS, los cuales descri biremos en fonna breve. Antes de presentar los transistores MOS y los circuitos lógicos CMOS, debemos analizar los niveles lógicos.
3,3 ,1 Niveles lógicos eMOS Los elementos lógicos abstractos procesan dígitos binarios, Oy l. Sin embargo, los circui-
•
tos lógicos reales procesan señales eléctricas tales como niveles de ,'oltaje, En cualquier circuito lógico existe un intervalo de voltajes (u otras condiciones del circuito) que se interpreta como un O lógico, y otro intervalo (que no se traslapa con el anterior) que se interpreta como un Ilógico. Un circuito lógico CMOS típico funciona a partir de una ruente de alimentación de 5 volts. Un circuito de esta clase interpretará cualquier voltaje que esté en el intervalo de Oa 1.5 V como un Ológico, de igual fonnn, interpretará a cualquier voltaje que esté en el intervalo de 3.5 a 5.0 V como un I lógico. De este modo. las definiciones de BAJO y ALTO para In lógica CMOS de 5 V son como se ilustra en In figura 3-6. Los voltajes que están en el intervalo intelllK!dio ( 1.5 - 3.5 V) solamente aparecerán durante las transiciones de señal, por trulto producirán valores lógicos indefinidos (es decir, un circuilo puede interpretarlos yn sea como Oo como 1). Los circuitos CMOS que utilizan otros voltajes de alimentación, tales como 3.3 o 2.7 "olls, dividen el intervalo de voltaje en fonna similar.
3.3.2 Transistores MOS El modelo de un tronsistor MOS corresponde n un dispositivo de 3 tenninales que actúa como una resistencia controlada por voltaje. Como lo sugiere la figura 3-7. el voltaje de cntrnda que se aplica en una tenninal controla la resistencia entre las dos tcnninales restantes. En aplicaciones de lógica digital, un transistor MOS opera de modo que su resistencia siempre sea muy elevada ----el transistor se encuentra "apagado" ("orr'}-- o muy baja ----el transistor se encuentra "encendido" ("on")-.
5.0V
Figura 3-6 Niveles lógicos para circuitos
BV
lógIcos eMOS IIplcos.
0.0 v
_.- :::
Sección 3,3
l ógica eMOS
87
Figura 3-7 El transistor MOS como una resistencia controlada por voltaje.
Existen dos tipos de transistores MOS, de canal-n y de eanal-p : los nombres se refi eren al tipo de material semiconductor que se utiliza en las tenninales cuya resistencia está controlada. La fig ura 3-8 mu e.~ lra el sfmbol o esquemático de un tran.si.slOr M OS de ama/-II (NMOS. 1I-dllUl1wl M OS). Las terminales se denominan complU!na (gate). f uente (.sourre) y d renaj e (dmill). (Nótese que lo "compuerta'· de un transistor MOS no tiene nada que ver con una "compuerta lógica",) Como podrá observar, a partir de la orientación del símbolo del circuito. el drcnaje se encuentra nonnalmente o un voltaje más alto que la fueme,
eompuena
'\
drenale
I
v._
fuente
Raslslancia controlada por voh8jo: W1cremenlo en Vgs => disminución eo Ada
Nota: normalmente, V!JI; C!O
v. -1 compuerta
I
fuente
Aesistencia cootrolada por volta}8: dismlnud6n en vga __ dismif'lUCÍÓfl en A ,*"
drenaje Nota: normalmente. Vos SO
(NMOS) romPII..,W
tirt nlt.
Figura 3-8 51mbolo de circuito para un transistor MOS de canaJ-n (NMOS).
El voltaje de la compuerta a la fu ente ( Vp) en un trnnSiSlOr NMOS es nonnrllmentc cero o positivo. Si Vp = O. entonces la resistencia del drenaje a la fueme (Rds ) es muy alta. al menos un rnegaohm ( 106 ohms) o más, A medida que incrementamos V" (es decir. aumentamos el voltaje en la compuerta). Rd¡ dismi nuye hasta llegar a un valor muy bajo, de lOohms o menos en Iligunos di spositivos. La figura 3-9 muestra el símbolo de circuito para un t mll.sistor MOS de ctmal-p ( PMOS). Su funcionnmiento es análogo al de un transistor NMOS, excepto porque la fuente se encuentra oonn.almente a un \'Oltaje mayor que el drenaje. y por lo general Vp es cero O negativo. Si Vp es cero. entonces la resistencia de fuente a drenaje (Rd $>es muy elevada. Confonne disminuimos nlgebraic:unente Vil (es decir, disminllillw.f el voltaje en la compuerta), Rd. disminuye hasta llegar a un valor muy bajo. La compuerta de un transistor MOS tiene una impedancia muy elevada. Es deci r. la compuerta está separada de la fuen te y el drenaje por un material aislante que tiene una resistenciil muy elevada. Sin embargo. el voltaje de compuerta crea un Cllmpo eléc· trico que refuerm o retarda el fluj o de corriente entre las tenninales de fuente y drenaje. Éste es el "efecto de campo" en el ténnino "MOSFE I '. Sin importar el vohaje de compuerta. casi no flu ye corriente de la compucna a la fuente. o de la compuena al drenaje para este asunto, La re.~ i s t en cia entre la compuerta
t
lmruistor MOS d~ canal-n
Figura 3 -9 Símbolo de circuito para un transistor MOS de canal-p (PMOS).
IfflIIsiSlor MOS lk curml-p
(PI.tOS)
88
Capflulo 3 Circuitos digitales
corritnlt dt fugll
y las otras tcnninales del dispositivo es extremadamente alta. superior a un megohm. La diminuta cantidad de corriente que fluye a través de esta resistencia es muy pequeña. por lo regular es menor a un microampere (pA, 10-6 A), Y se conoce como corritnte dtfl/ga. E l mismo sfmbolo del transistor MQS nos recuerda que no existe conexión entre la compuerta y las otras dos tenninales del dispositivo. Sin embargo. la compuerta de un transistor MOS está acoplada capacitivamente a la fuente y al drenaje. como podría sugerirlo el propio símbolo. En circuitos de alta velocidad, la energía que se necesita para cargar y descargar esta capacitancia en cado. transición de la señal de entrada representa una pane no uivial del consumo de energía de un circuito.
3.3.3 Circuito del Inversor básico eMOS lógica CMOS
Los transistores NMQS y PMQS se utilizan en forma complementaria para formar la I6gi. ca CMOS. El circuito CMOS más sencillo, un inversor lógico. requiere solamente uno de
cada tipo de transistor. conectados como se muestra en la figura )- IO(a). Nonnalmente, el voltaje de alimentación. VOD se encuentra en el intervalo de 2 a 6 V Y con mucha frecuencia se establece en 5.0 V para tener compatibilidad con los circuitos m.. En ténninos ideales. el componamiento func ional del circuito inversor CMQS puede caracterizarse mediante dos casos que se tabulan en la figura 3-IO(b): l . VENT es 0.0 V. En este caso. el transistorinferiordecanal-n. Ql. está apagado. puesto que su Vpes O. pelO el transistoc superioc de canal-". Q2. está encendido. puesto que su V'5 es un valor negativo grande (-5.0 V ). Por lo tanto. Q2. presenta solnmente una pequeña resistencia entre la teoninal de alimentación (VOD ' +5.0 V) Y In tenninal de salida (VSAJ. y el voltaje de salida es 5.0 V.
Figura 3- 10 Inversor CMOS: al diagrama de circuito; b) comportamiento
l')
(b)
0.0 (l) 5.0 (H)
funcional :
el slmbolo lógico.
'",
".... (c)
ENTRADA
Q/
........•
Ql ~.
.... dIXI
....,.t. • 11-=·' •
".... 5.0 {H) 0.0 (l)
)--SAUOA
Sección 3.3
lógica eMOS
89
2. VENT es 5.0 V. Aquf. Q/ se encuentra encendido. puesto que su V, l es un valor positivo grande (+5.0 V). pero Q2 se encuentro apagado. puesto que su Vp es O. De este modo, Q/ pre.~ nta una pequeña resistencia entre la terminal de salida y tierrn. y el voltaje de salida es OV. Con el comportamiento funcional anterior. el circuito se comporta cJnrnmente como un inversor l6gico, puesto que una entrnda de OV produce una salida de 5 volts. y viceversa. Otra manero de visualizar el funcionamiento del CMOS es el uso de interruptores. Como se ilustra en lB fi gura 3-II{a). el modelo del transistor de canaJ-n (abajo) com!sponde a un interruptor normalmente tlbierto. y el transistor de canal·p (arriba) corresponde a un interruptor normalmente cerrndo. La aplicación de un voltaje ALTO cambia cada interruptor al caso opuesto de su estado normal. como se muestra en (b). (. )
Voo " · ' ·OV
Voo - · o5.OV
(b)
Figura 3-11 Modelo de Interruptor para el inversor CMOS: a) entrada BAJO;
b) entrada ALTO. Ve.'T = H
V""''T = L
El modelo del interruptor nos lleva a una manera de dibujar circuitos e MOS que hace.que su comportamiento lÓgico sea más evidente. Como se muestra en la figura 3- 12. se emplean sfmbolos diferentes para los transistores de canal-n y de canal.p. a fin de reflejar su comportamiento lógico. El tronsistor de canal-" (Q 1) se encuentrn --activado". y la corriente fluye entre la fuente y el drenaje. cuando se aplica un "ohaje ALTO a su compuerta; esto parece bastante natural. El transistor de canal-!, (02) tiene el comportamiento VD!) " .05.0 V
Figura 3-12 Operación lógica del inversor CMOS.
90
CapItulo 3
Circuitos digitales
'1
prol
Id l pe, CI ,"'o o CI
lU
opuesto. Se encuentra "activado" cuando se aplica un voltaje BAJO: la burbuja de inversión en su compuerta indica este componamiento de inversión. 3.3.4 Compuertas eMQS NANO y NOR Tanto la compuertn NANO como la NOR pueden construirse utili7.3ndo dispositivos CMOS. Una compuerta de le entmdas Ulilii'.3 le tr.msislores de canal-p y k tmnsistores de canal-". La figura 3-13 muestra una compuerta NANO CMOS de 2 entradas. Si cual· quiem de las entradas es BAJO. la salida Z tiene una conex ión de baja impedancia a Voo a través del correspondiente trnnsistor de cnnal-p "encendido", y la trayectoria a tierra se bloquea n .....-dirulled correspond ien te lrnnsistoc de canal _ti "apagado", S i ambas entradas son ALTO. la trayectoria a Voo es bloqueada. y Z tiene una conexión de bnja impedancia a tierra. La figura 3- 14 muestra el modelo de interruptor pam el runcionamienlo de la compuena NANO, La figura 3-15 muestra una compuerta e MOS NOR, Si ambas entradas son BAJO. entonces la salida Z tiene una conexión de baja impedancia a VOl) a travfs de los transistores de canal-p "que están encendidos" y la trayectoria a tierra se encuentra bloqueada por los transistores de canal-" "que están apagados". Si cualquier enlrnda es ALTO. la trayectoria a VOl) estará bloqueada, y Z tendrá una conex.ión de baja impedancia a tierra.
Figura 3- 13 Compuerta NANO de 2 entradas CMOS: a) diagrama de circuito; b) tabla de función; c) 51mOOlo lógico.
(o)
(b)
•
L L L H H L
Z
H H
A
B
A
(o)
Q/
Ql
QJ
z
~
m m
~
m
m
~
~
~
m
H H H
~
m
~
L
~
m m
Sección 3.3
Imagen protegida pcr d rcr:ho d
91
)r
«)
(b)
(.)
Lógica eMOS
Z:H
Z: H
Z" l
A: l
A= H
Ac H
S .. l
e. l
e cH
FI gura 3· 1 4 Modelo de Interruptores para una compuerta NANO de 2 entradas eMOS: a) ambas entradas en BAJO; b) una entrada en ALTO: e) ambas entradas en ALTO.
(.) (b)
A
B
A B
Q/
Q2
QJ
L L L H L H H
~
~
~
~
~
~
~
~
~
~
di
~
~
di
~
~
"
Z
A «)
B
) )o >o-z
z
Fig u ra 3· 1 5 Compuerta NOA de
"L
2 enlmdas CMOS: a) diagrama de eireulto; b) tabla de fu nciones: e) slmbolo lógico.
L L
92
Capitulo 3
,.)
Circuitos digitales
v""
'b) A B
L L L L H H H
, A
e
L L L H HL H H L L L H H L
Q/
Q¡
QJ
~
00
~
~
00
~
00
•
• • • • •
Q' 00
~
00
00
'" 00
•• • • • •• •• •• •• •• •• •• • •• • • •• • • •
HHH
~
, H H H H H H H L
B
,,)
A
B
e
e
I )0---,
Figura 3·16 Compuerta NANO de 3 enlradasCMOS: a) diagrama de circui to; b) tabla de funciones ; e) sfmbolo lógico.
3.3.5 fan In Fa" in
La cantidad de entrndas que p"ede tener una compuerta en una familia lógica en p::u1icular se denomina Fan in de la familia . Se pueden obtener eompuenas CMOS con más de dos entradas mediante la extensión de los diseños serie-paralelo de las figuras 3- 13 y 3-
15. Por ejemplo. la fi gura 3-16 muestra una compuena CMOS NANO de 3 entradas. En principio. se podrfa diseñar una compuerta CMOS NANO o NOR con una gran eantidad de entmd3s. Sin embargo. en la práctica. la resistencia adicional de "encendido" de los transistores en serie limita el Fan in de las compuertas CMOS. cuyo valor típico es 4 para las compuertas NOR y 6 para las compucnas NANO. Confonne aumenta la cantidad de entradas. los diseñadores de circuitos de compuertas CMOS deben compensar este hecho incrementando cltamaño de los trnnsistores en serie para reducir su resistencia y el correspondiente tiempo de retardo en la conmutación. No obstante. en algún punto esto llega a ser poco eficaz o poco práctico. Se pueden fabricar compuertas cada vez más rápidas Y pequeñas con una gran cantidad de
Figura 3·17 Diagrama lógico equivalenta a la estructura Interna de una compuerta NANO CMOS de 8 entradas.
11
11
12 13
12 13
"15
14
16 17 16
15 16 17 18
SALIDA
Sección 3.3
Lógica eMOS
93
Vnn _ · S.OV
(.)
lb) A
Z
(,)
A
O'
O'
OJ
Z
L H
~
~
~
~
'"
L H
A
[>
'" ' " '" ~
Figura 3-18
Buffer no inversor eMOS: a) diagrama de ci rcuito; b) tabla de funciones; e) slmbolo lógico.
z
entradas si se conectan en cascada compuertas con pocas entradas. Porejemplo. la figura 3-17 ilustra la estructura lógica de una compuerta CMOS NANO de 8 entradas. El retardo total (tipico) a trav~ de una compuena NANO de 4 entradas. una NOR de 2 entradas y un inversor es menor que el retardo de un circuito NANO de un nivel con 8 entradas.
3.3.6 Compuertas no Inversoras En las famili as lógicas e MOS, y en la mayoría de las otras familias lógicas. las compuertas más sencillas son los inversores. y las que le siguen en simplicidad son las compuertas NANO y NOR. La inversión lógica "ya está incluida" y por lo regular es imposible diseñar una compuerta no inversora con una cantidad inferior de transistores que una compuerta inversora. Los buffers no inversores CMOS y las compuertas ANO y OR se obtienen al concctar un inversor a la salida de la correspondiente compuerta de inversión. De esta manera, la figura 3-1 8 muestra un buffer no inversor y la figura 3- 19 ilustra una compuerta ANO. Al combinar la figura 3-15(a) con un inversor se obtiene una compuerta OA. Flg ura 3-19 Compuerta AND e MOS de 2 entradas: a) diagrama de circuito; b) tabla de funciones; e) slmbolo lógico.
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94
Capitulo 3 Circuitos digitales V~,
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QJ
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FI gura 3·20 Compuerta ANo.OR-INVERSORA eMOS: a) diagrama de circuito; b) tabla de funciones.
3.3.7 Compuertas CMOS compu
INVERSORA (AOI)
AND-OR-INVERSORA
y
OR·ANO·INVERSORA
Los circuitos CMOS pueden realizar dos niveles de lógica con simplemente un solo "nivel" de tmnsistores.1Por ejemplo. el circuito de la figura 3-20(a) es una compuerta AND-OR-fNVERSORA (AO) de dos niveles y dos entradas, eMOS. La labia de funciones para este circuito se muestra en (b) y la figura 3-21 muestra el diagram111ógico para estas funci ones (el cual utiliza compuertas ANO y NOR). Pueden agregarse o eliminarse transistores en este circuito paro obtener una función AOI con una cantidad diferente de compuertas ANO o un número diferente de entradas por compuerta ANO, El contenido de cada una de las columnas Q/-Q8 en la fi gura 3-20(b) depende • solamente de la señal de entrada que se conecta en la compuerta correspondiente del transistor. La última columna se construye al examinar cada combinaciÓn de entrada y determinar si Z está conectada a VDD o a tierra mediante transistores "que se encienden" con esta combinaciÓn de entrada. Nótese que Z nunca se encuentra conectada tafllo a VDD como a tierra para ninguna combinaciÓn de entrada: en un caso asf la salida seria un valor no lógico que estaría en algún lugar entre los niveles BAJO y ALTO. En este caso Figura 3-21 Diagrama lógico para la compuerta ANO-ORINVERSORA.
z
Sección 3.3
Lógica e MOS
95
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(b)
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A B
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Figura 3-22 Compuerta OR-ANO-INVERSORA CMOS: a) diagrama de circuito: b) tatxa de fu nciones.
la eSlrUctura de salida consumirla un exceso de energía debido a la conexiÓn de baja impedancia entre Voo y tierra. También se puede diseñar un circuito que reaJice la función CR-AND-INVERSORA. Por ejemplo. la fi gura 3-22(a) muestra una compllerta OR-AND-JNVERSORA (OAJ) de dos niveles y dos entr.v!.as, CMOS. La tabla de funciones pant este circuito se mucstnt en (b); los valores en cada columna se detenninan como en el caso de la compuerta CMOS tipo AO!. La figura 3-23 mueslnl el diagrama lógico para la función OAI que utiliza compuertas OR y NANO. La velocidad y OInlS carncterlsticas eléctricas de una compuerta CMOS tipo AOI u CAl son bastante comparables a las de una sola compuerta CMOS tipo NANO o NOR. Como resultado. estas compuertas son muy alnlctivas porque pueden realizar dos niveles de lógica (ANO-CR u CR-ANO) con únicamente un nivel de retardo. La mayoría de los diseñadores digilll1es no se preocupan por usar compuertas AOI en sus diseños discretos. Sin embargo. los dispositivos CMOS VLS I util izan con frecuencia estas compuertas de manera intemn. ya que muchas hemullicnlllS de srnlcsis HDL pueden convertir aUlomáticamente la lógica ANO/OR en compuertas AO! cuando es IIpropiado. A B
z e o
Figura 3-23 Diagrama lógico para la compuerta DR-ANDINVERSORA CMOS.
computrto OR-ANDINVERSORA (AOI)
Z H H H H H L L
L H
L L
L H
L L L
96
Caprtulo 3 Circuitos digitales
3.4 Comportamiento eléctrico de los circuitos CMOS
márgent:S de djJdlo ,It: ;ngen;u(o
En las secciones 3.5 a 3.7 analizan:mos los aspectos eléctricos. no lógicos. del fu ncionamiento de los circuitos CMOS. Es imponante que usted comprenda este material antes de iniciar el diseño de circuitos reales con circuitos CMOS u otr.as familias lógicas. La mayor parte de este material tiene el propósito de proporcionar una infraestructum que le pennita comprobar la validez de la "abstracción digital" para un circuito detcnninado. En particular. un diseñador de circuitos o sistemas debe proporcionar los márgenes adecuados de diseño de ingenierfa a todas las etapas del proyecto. para asegurar que el circuito runcione correctamente. aun bajo las peores condiciones.
3.4.1 Resumen Los lemas que discutirenlos en las secciones 3.5 a 3.7 incluirán lo siguiente: •
Ni\'dt!S lóg icos de \'oltaje. El fabricante garantiza que los di spositivos CMOS
que operan bajo condiciones normales producirán ni\'eles de voltaje de salida que estarán comprendidos en intervalos bien definidos (BAJO y ALTO). A su vez los dispositivos reconocerán los niveles de voltaje de entrada BAJO y ALTO de algunos intervalos más amplios. Los fabricantes de dispositi\'os CMOS especifi can estos intervalos y condic i one.~ de operación con mucho cuidado p.ara aseguíM la compatibilidad entre diferentes dispositivos de la misma familia y p.ara suministrar cieno grado de interconectividad (si fuera necesario) entre dispositivos de familias diferentes. • Má'8C11t!s de ruido de CD. Los márgenes no negativos de ruido de CD aseguran que el voltaje BAJO de mayor nivel que produce una salida siempre será menor que el ~'O ltaje nlás alto que una entrada puede interpretar confiablemente como BAJO: y quc el \'Oltaje ALTO de menor nivel que produce una salida siempre será mayO!"" que el voltaje más bajo que.una entrada puede inlerprclBr confiablcmente como ALTO. Una buena comprensión de los márgenes de ruido es esped almente importante en los circuitos que emplean dispositivos de diferentes ramilias.
• Fan
•
•
Se refiere al número y tipo de entrodas que se conectan a una salida detenninada. Si se conectan demasiadas entradas a una salida. los márgenes de ruido de CD del circuito pueden ser inadecuados. La cargabilidad de salida también puede afectar la velocidad con la que cambia la salida de un estado a otro. Velocidad. El tiempo que le toma a una salid3. e MOS cambiu del estado BAJO al estado ALTO, o viceversa, depende tanto de la estructura interna del dispositi\ '0 como de las caracterfsticas de los otros dispositivos que maneja. inclusive. las pi sta~ de la tarjeta de circuito impreso que se conectan a la salida pueden afectar la velocidad. Posteriormentc examinnre.mos dos componentes independientes de la "\'clucidad": el tiempo de transición y el retardo de propagación. Consumo de energ(a . La energía que consume un dispositivo CMOS depende de varios factores. que incluyen no sólo su estructura interna, sino también las seftales de entrada que recibe, los dispositivos que controla y con qué frecuencia su salida cambia entre los estados BAJO y ALTO. O UI .
Sección 3.4 •
Comportamiento eléctrico de los circuitos CMOS
Ruido. La razón principal por la que se deben proporcionar los márgenes de diseno de ingenieria es aseguror el funcionamiento adecuado del circuito en la presencia de
ruido. El ruido puede ser generado por diversas fucntes; a continuación se indican varias de ellas. se indica primero la menos probable hasta llegar (en forma sorprendente) a la más probable: Rayos cósmicos. Campos magnéticos que provienen de maquinaria cercana. Penurbaciones de la fuente de alimentación. La acción de conmutación de los propios circuitos lógicos.
•
•
•
D~scargas d~ctrostáticas.
¿Sabe usted que puede destruir un dispositivo CMOS
sólo con tocarlo? Salidas de drenaje abierto. Algunas salidas de CMOS omiten los transistores habituales cannl-p (pull-up). En el estado ALTO. una salida de este tipo se comporta esencialmente como una "no conexión", lo cual es útil en algunas aplicaciones. • Salidas de tres estados. Algunos dispositivos CMOS tienen una entrada adicional de control para "habilitar la salida" que se puede utilizar para deshabilitar tanto los transistores de canal-p como los transistores de canal-n (pull-down). Se pueden conectar entre sf varias salidas de dispositivos de esta clase para crear un bus de fue nte múltiple, siempre y cuando la lógica de control se arregle para que solamente se encuentre habilitada una salida a la vez.
3.4.2 Hojas de datos y especificaciones Los fabricantes de los dispositivos del mundo real proporcionan hojas de datos que especifican las caracterfsticas eléctricas y de lógica del dispositivo. La tabla 3-3 muestra la sección de especificaciones eléctricas de una hoja de datos de un dispositivo sencillo CMOS, la compuena NANO cuádruple 54174HCOO. En generaJ, los fabricantes pueden especificar parámetros adicionales, e incluso puede variar la fonna en la que especifican los parámetros "cstándar" de la tabla. Por consiguiente, también se indican los circuitos de prueba y las formas de onda que se utilizan para definir los diversos parámetros. por ejemplo como se muestran en la figura 3-24. Nótese que esta fi gura contiene información de algunos parámetros, además de los que se aplican al 54n4HCOO. Es probable que en este momento la mayor parte de los ténninos de la hoja de datos y las fonnas de onda de la figura no tengan sentido alguno para usted. Sin embargo. después de leer las secciones 4. 5 Y6 usted conocerá lo suficiente acerca de las caracteristicas eI&:tricas de los circuitos CMQS y podrá comprender los aspectos más imponantes de ésta O cualquier otra hoja de datos. Como diseñador lógico. usted necesitará este conocimiento para crear sistemas y circuitos confiables y robustos en el mundo real.
1m ~e' prOI ~Id pe' d '''''
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hojas de da/os
97
98
Capítulo 3
Circuitos digitales
T a b la 3-3 Hoja de especificaciones del'abticanle para un dispositivo Ifpico C-MOS, un 54f74HCOO, compuerta cuádruple NANO.
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prOle lO) ~ a
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cfl/ulicionts mosmul" s coma M tf.rimo o "'(fllmo, /l/ilice e/l'olor aprop iado ej~cificado bajo C"ruc/u(s/icIJs E/tc· ,rie(/s. 2. Los \"/Jlo,..s /(picos .tOfI/N/m Vcc • 5.0 V. +25"C /CIflpt'f1I11HTI /lmbitlllt. l.
" ",'(1
1. Na /IIds dI' /l/Ill mliml dtbtrfll poneru en corto 1I 1111~Z. LlI du rocióll de la pnltOO de COrto circuito no dtm-n'a t:tctdu IIn stgullllo. 4. Esle /1(lf(imt lm tsuf gllfflfl ll¡j/(Io I~ro no prolKldo
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Sección 3.5
Comportamiento eléctrico de estado estable de los dispositivos eMOS
CIRCUITO DE PRUEBA PARA TODAS LAS SALIDAS
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F I 9 u r a 3 - 2 4 Circuitos de prueba y formas de onda para lB lógica de la serie HC.
3.5 Comportamiento eléctrico de estado
estable de los dispositivos eMOS En esta sección analizaremos el comportamiemo en cstndo estable de los circuitos CMOS,
es decir. el compor1amiento de los circuitos cuando no cambian sus entradas y salidas. La siguiente sección analiza el comportamiento dinámico, que incluye la velocidad y disipación de energfa.
3.5.1 Niveles lógicos y márgenes de ruido La labIa de la figura 3-IO(b) de la página 88 define el componamiento del inversor de CMOS cuando se aplican solamente dos vohajes discretos de entrada; otros vohajes
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Capitulo 3 Circuitos digitales
5.0
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Figura 3-25 Característica de transferencia típica de entrada-salida para un inversor CMOS.
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1.5
BAJO
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3.5 indefinido
v~"
50 ALTO
de entrnda pueden producir diferentes voltajes de salida_La característica de transfere ncia entrada-salida completa puede describirse con la ayuda de una gráfica como la de la fi gura 3·25. En esta gráfica, el voltaje de entrada varia de O a 5 V. como se observa en el eje X; el eje Y representa cl voltaje de salida. Si confiamos en la curva de la figura 3·25. p,xirfamos definir un nivel de entrada BAJO de e MOS como cualquier voltaje inferior a 2.4 V. y un nivel de entrada ALTO como cualquier voltllje superior n 2.6 V. Solamente cuando In entrada se encuentra entre 2.4 y 2.6 V el inversor produce un voltaje de salida no lógico. bajo esta definiei6n. Por desgracia. la característica típica de transferencia que se indica en la figura 3-25 es sólo eso: típica. no se puede garnntizo1r. ~sta varía grandemente bajo di ferentes condiciones de voltaje de alimentación. temperatum y carga de salida. La carncterística de transferen cia puede inclusive variar dependiendo de la fecha de fabricaci6n del di spositivo. Por ejemplo. después de meses de tratar de comprender por qué las compuertas que se f:!bricaron en una fecha panicular no operaban adttuadamente. cuenta la lcyenda que un fabricante descubri6 que las compuertasdcfcctuosas er.m víctimas de contaminación aérea dcbido a un pcñumc particularmente pernicioso ¡que utililÓ una de las opcr:ui:lS de la Ifnen de producción! La experiencin práctica de la ingeniería de sonido indica que utilicemos especificaciones más conservadoras para BAJO y ALTO. La figura 3·26 muestra In.o¡ especificociones conservadoras para una familia tIpica de lógica eMQS (serie HC). El rabricante! de los dispositivos eMOS especi fi ca estos parámetros en hojas de datos similares a las de la tabla 3·3 , y se definen como sigue: VtHmin El mínimo vollllje de salida en el estado ALTO. VlIlmin El mínimo vollllje de entrad:! que se garantizu será reconocido como ALTO. Vn.m.u El máximo voltaje de entrada que se garantizu será reconocido como BAJO. VOLm.u El máximo vohaje de salida en el estado BAJO. Las voltajes de entrada están detenninados primordialmente por los umbrales de con-
mutación de ambos transistores. mientras que los vollajes de salida están determinados por la resistencia "de encendido" de los transistores.
Sección 3.5
Comportamiento eléctrico de estado estable de los dispositivos e MOS
V
oc
vOl' .....
0.7 Va:
VIII ....
0.3 Vcc
V,~ v~
o
Margen de rvicIo de CD 8fl Miado A.LTO
Margen de Nido de CD 8fl MIado BAJO
F i gu ra 3· 26 Niveles Ióg¡cos y márgenes de ruido para la familia lógica CMOS serie HC.
Todos los parámetros de la figura 3-26 están garantizados por los fabricantes de CMOS en un intervalo especffico de tempcralUra y carga de sal ida. Los parámetros también están garantiz.ndos en un intervalo de voltajes de alimentación Vec . tfpicamente de 5.0 V:t 10%. La hoja de datos de la tabla 3·3 de la página 98 especifica valores de cada uno de estos parámetros para los CMOS de la serie He. Nótese que existen dos valores especificados para VOHm¡n y Vot..nw:. dependiendo de si la corrieme de salida (I0H o 100 es pequerla o gronde. Cuando las salidas del dispositivo se conectan a otras entradas CMOS. la corriente de salida es baja (por ejemplo. tOL " 20 l /A), de modo que hay muy poca caCda de voltaje a tr.lvés de los transistores de sal ida. En las siguientes subseccionc:s nos enfocaremos a estas apl icaciones "puras" de los CMOS. El voltaje de alimentación Vcc y el voltaje de tierra se denominan f(1I~{U de alim~n · taci6n. Nonnalmeme los niveles CMOS son una función de la... lfneas de alimentación: VOHmin V lllmin
V,Lmu V",,",
101
/{IINJS d~ a/jm~ntaciÓlI
Vcc - O. I V 70% de VCC JO% de Vcc tierra + 0. 1 V
Nótese en la tabla 3-3 que VOHmln está especificado a 4.4 V. Esto es solamentc una carda de 0.1 de Vce. ya que el peor de los casos se especifica con Vce a su valor mfnimo de 5.0 - 10% :::: 4.5 V. El margel! de r/lit/o de CD indica cuánto ruido se necesita para cOlTOmper un voltaje de salida (en el peor dc los casos) en un valor que no pueda ser reconocido adecuadamente por una emroda. Para [os CMOS de la serie HC en el estado BAJO. Vn•m n (1.35 V) excede VOLmu (0.1 V) por 1.25 V de modo que el margen de ruido de cn del estado BAJO es de 1.25 V. De igual fonna. eI margen de ruido de CD en el estado ALTO es de 1.25 V. En generol. la.~ salidas CMOS tienen excelentes márgenes de ruido de cn cuando excitan a otras emradas CMOS. . Sin importar el voltaje que se aplica en la entrada de un inversor CMOS. la entrada consume muy poca corriente. solamente se considera la corrientc de fuga de las dos compuertas de [os transistores. El valor m1ximo de corriente que puede fluir también se encuentro especificado por el fabricante del dispositivo: ' 111 La corrieme máxima que fluye en la entrada en el estado ALTO. IrL la corriente máxima que fluye en la entrada en el estado BAJO.
l7I/1rgt'lIllt' r/litlo dt' e D
102
Capitulo 3 Circuitos digitales V(Y' • • 5.0
v
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EQuivalente l"héV1:lnln
Fi gura 3 -2 7 Modelo resistivo de un inversor eMQS con una carga resistiva: a) mostrando el circuito de carga real: b) haciendo uso det equlvatente de Thévenln de la carga. I...a comente de entrada que se indica en la tabla ) -) para el 'HCOO es tan sólo ± I ~ . De este modo, se requiere poca energía para mantener una entrada CMOS en un estado o en el ouo. Éste es un constraste considerable con los circuitos bipolares de lógica como TTL y ECL. cuyas entradas pueden consumir una cantidad considerable de corriente (y energía) en uno o ambos estados.
('(I '!(I
rui.rlim
('(1'1/ (1
dt CD
3.5.2 Comportamiento del circuito con cargas resistivas Como se mencionó con anterioridad. las entradas de las compuertas CMOS tienen una imped:mcia nluy elevada y toman poca corriente de los circuitos que manejan. Sin embargo, existen otros dispositivos que requieren cantidades poco triviales de corriente para fun cionar. Cuando un disposilh'o de esta naturaleza se conecta a una salida CMQS. lo llamamos una carga I?sistil'a o una carga de CD. Aquí tenemos algunos ejemplos de cargas resistivas:
• Se pueden incluir resistores discretos parn proporcionar una ternlinación en la línea de U"aIlsmisión. como se analiza en la sección 11.4. • En realidad los rcsistores discretos pueden no estar presentes en el circuito. pero la carga que presentan uno o más dispositivos TTL u otras entradas que no sean eMOS pueden modelarse como una red sencilla de resistores. • Los resisuxcs pueden ser parte de o pueden modelar un dispositivo que consume energía. como en el caso de un diodo emisor de luz (LED, por sus siglas en inglés) o la bobina de un relevador. Cuando se conecta la salida de un circuito CMOS a una carga resistiva, el comportamiento de la salida no se acerca tanto a la situación ideal que hemos descrito con anterioridad. En cualquier estado lógico. el tmnsistor de salida CMQS que se encuentro. "encendido"liene una resistencia distinta de cero. y cualquier carga que se conecle en la lenninal de salida ocasionará una caída de voltaje a tro.vés de esta resistencia. De eSle modo. en el estado BAJO. el voltaje de salidu puede ser algo mayor de O. J V, Yen el estado ALTO puede ser menor de 4.4 V. La manera más fácil de observar lo anterior consiste en examinar un modelo resistivo del circuito y la carga CMOS.
Secclór1 3.5
Comportamiento eléctrico de estado estable de los dispositivos CMOS V('(";;
VENT .. . 5.0 V (ALTO)
+$.0
v
103
Equivalente Thévenin
l13.g n p O"Xl
px d fC;ho,: d allor
Figur a 3-28 Modelo resistivo de salida BAJO de e MOS con carga resistiva.
La figura 3-27(a) muestra el modelo resistivo. Los transistores de canal-p y canal-n
tienen las resistencias Rp y RD• respectivamente. En operación normal. una resistencia es alta (> I MO) Y 111 otra es baja (quizás 100 0). dependiendo de si el voltaje de entrada es ALTO o BAJO. La carga en este circuito se compone de dos resislO!"eS que se conectan a las Uneas de alimentación: un circuito real puede tener cualquier cantidad de resistoces, o inclU50 una red resistiva más compleja. En cualquier caso. una carga resistiva que esl~ formada en su lotalidad por resislores y fuentes de voltaje. siempre podrá modelarse por una red equivalente de Thévenin. como la que se ilustra en la fi gura 3-27(b). Cuando el inversor CMOS tiene una entrada ALTO. la salida deberla ser BAJO; el voltaje real de salida puede predecirse utilizando el modelo resistivo que se indica en la fi gura 3-28. El transistor de canal-p se encuenlra "apagado" y tiene una resistencia muy elevada, suficientemente alta para que sea despreciable en los siguientes c4.lculos. El tmn-
11 gen p 01
)da P)f
rech s
autor
104
Capftulo 3 Circuitos digitales
sistor de canal-" se encuentra "encendido" y tiene una resistencia baja. que suponemos es 100 Q (La resistencia real "de encendido" depende de In familia CMQS y otras características tales como temperatura deoperaci6n. etc.). El lnlnsistor"cocendido" y el rcsistor equivalente de Thevenin RThev de la fi gura 3-28 forman un divisor de voltnje sencillo. El \'oltajc de salida se puede calcular como se indica:
VSAL = 3.33 Y · []OO / ( ]OO+667 )]
= 0.43 V En fonna semejante. cuando el im'ersor tiene una entrada BAJO. la salida debcrfn ser ALTO. y el voltaje real de salida puede predecirse con el modelo de In figu ra ) -29. Supondremos que la resistencia "de encendido" del transistor de canal.p es 200 Q. Una vez más. el transistor "encendido" y el resistor equivalente de Thévenin RThev en In fi gura. fonnan un divisor de voltaje. y el \'oltaje de salida rcsu\lante puede calcularse como se explica a continuación:
VSAL - 3.33 Y+(5Y -3.33 Y ) · [667/ (200+667» ) 4.6 ] y En In prácticn, mm vez se necesita calcular \'oltajes de saJida como en los ejemplos anteriores. De hecho. es normal que los fabricantes de Cls no especifiquen las resistencias
equivalentes de los transistores "encendidos", de modo que no se tendrín la información necesaria para realizar los cálculos todas fonnas. En \ 'CZ de cso. los fabri cantes de el especifi can la carga máxima. para la salida en cada estado (ALTO o BAJ O), y garantizan un voltaje de salida -en el peor de los casos- para esa ctuga. La carga se especifica en términos de corriente:
'ot.rnu
La corriente máxima que puede consumir la salida en el estado BAJ O mien-
' Olt nw
tras mantiene un voltaje de salida inferior a VQI...mn ' La corriente máxima que puede suministrar la salida en el estado ALTO mientras mnntiene un voltaje de salida superior a VOltmin '
Vcc
Fi g ur a 3-29 Modelo resistivo para
salida ALTO eMOS con carga resistiva,
V""'"T . -Ml.OV ]BAJO]
" +.5.0 V
Equivalente Thévenin
Sección 3.5
Comportamiento e léctrico de estado estable de los dispositivos CMOS
(o)
105
(b) 'o;:orr;ent
l umin;'t'
, F i 9 u r a 3-30 Definiciones de circuito de (a) IOLIWI~; (b) IOHrrw:'
Estas defi niciones se ilustran en la figura 3-30. Se dice que la salida de un dispositivo conswne corriente cuando la comente fluye desde la fuente de alimentación, a trnvb de corrirrllr consumido la carga y a través de la salida del dispositivo hacia tiem como en (a). Se dice que la salida suministra corriellle cuando la com ente fluye desde la fuente de alimentación. corrirrllr s,.,n;";S(mm, fuera de la salida del dispositivo y a través de la carga hacia tiem como en (b). La mayor pane de los dispositivos CMOS tiene dos conjuntos de especificaciones de carga. Un conjunto es para "cargas e MOS", donde la salida del dispositivo se conecta a otras entradas CMOS, que consumen poca com ente. El otro conjunto es para "cargas TfL", donde la salida se eonecta a cargas resistivas taJes como entradas TfL u otros dispositivos que consumen una cantidad considerable de comente. Por ejemplo, las especificaciones para las salidas CMOS de la serie HC se mostraron en la tabla 3-3 y se repiten en la tabla 3-4. Conviene indicar que en la tabla la com ente de salida en el estado ALTO se indica como una cantidad negativa. Por convención, el flujo de corriente que se mide en la ter- /lujo dr corrirntr minal de un dispositivo es positivo si la corriente positiva fl uye hacia d interior del dispositivo: en el estado ALTO, la comente fluye hncia f uera de la tenninal de salida . •
T a bl a 3-4 Especificaciones de carga de salida para CMOS serie HC con una alimentación de 5 V. Csrga CAlOS
CsrgaITL
Parámetro
Nombre
VIIlor
Nombre
Valor
Comente múima de salida e n estado BAJO(mA)
' OLmuC
0.02
100.maxT
4.0
Voltaje máximo de salida en estado BAJO tV)
VOLmuC
0. 1
VOl.ma.\T
0.33
Corriente mÁltima de salida en estado ALTO (mA)
' OHmuC
-0.02
IOHmaxT
Voltaje mrnimo de salida e n estado ALTO ( V)
VOHmine
4.4
VOHminT
-4.0
3.84
106
Capitulo 3 Circuitos digitales
Como se muestra en la tabla, con cargas CMOS. el voltaje de salida de la com· puerta CMOS se mantiene dentro de 0.1 Y de la linea de alimentación. Con cargas 11l.., el ~"Oltaje de salida puede degradarse bastante. Cabe indicar que para la misma corriente de salida (:4 mAl, la caída máxima de ~"Oltaje con respecto a la Ifnea de alimentación es el doble en el estado ALTO (0.66 V) que en el estado BAJO (0.33 V). Esto sugien: que los transistores CMOS de canal-p de la serie He tienen una resistencia de "encendido" más alta que los trunsistores de canal-n. Esto es natural, porque en cualquier circuito CMOS. un u-ansistor de canaJ-p tiene más de dos veces la resistencia de "encendido" que un tran· sistor de canal·n con la misma área. PodlÍan obtenerse caldas de voltaje de la misma magnitud en ambos estados si las dimensiones de los transistores fueran mucho mayores en los transistores de canal-p que en los transistores de eanal-n, pero por varias razones fste no es el caso. Se puede utilizar la ley de Ohm para determinar cuAnta corriente suministra o consume una salida en una situación determinada. En la fi gura 3-28 de la página 103. el transistor de canal·" "encendido". que está modelado por el resistor de 100 n, tiene una c:1ída de 0.43 V :1 truvfs de fl: por consiguiente. consume (0.43 V)/( I00 n) "" 4.3 mA de corriente. En forma similar, el trunsistor de canal·p "encendido" de la figuru 3-29 suministra (0.39 V)/(200 n ) '" 1.95 mA. En general. no se publican las resistencias reales de "encendido" de los transistores de salida CMOS, de modo que no siempre es posible emplear los modelos exactos de los párrafos ameriores. Sin embargo. usted puede estimar las resistencias de "encendido" utilizando las ecuaciones siguientes. las cuales se basan en especificaciones que siempre se publican: V DD - VOHminT
IJOHrna~~ VOLtruuT JOLnw.T
Estas ecuaciones emplean la ley de Ohm para calcular la resistencia "de encendido"
como la caída de voltaje a travEs del transistor "encendido" dividida entre la comente que circula por el mismo, con una carga resistiva en el peor de los casos. Haciendo uso de los datos del CMOS serie HC de la tabla 3-4. podemos calcular Rp(cllccooidol '" 175 n y Rr(cr...cildido) = 82.5 n . Pueden hacerse buenas estimaciones de la comente de salida etl el peor de los caSOl. suponiendo que tlO exilIe caída de voltaje a travfs del trnnsistor "encendido". Esta suposición simplifica el análisis, y produce un resullado conservador que casi siempre es b.1stnnte bueno para fi nes prácticos. Porejemplo. la fi gura 3-3 1 muestra un inversorCMOS que excita a la misma carga equivalente de TMvenin que utilizamos en los ejemplos anteriores. No se muestm el modelo resistivo de la estructura de salida porque ya no se necesil.ll. Suponemos que no existe caída de voltaje 11 tr:wfs del transistor CMOS que está "encendido". En (a). con la salida BAJO, todoel voltaje del equivalente de ThEvenin (3.33 V) aparece a travEs de RThn' y el valor estimado para la comente consumida es (3.33 vy (667 n) =<5.0 mA. En (b). con la salido ALTO y suponiendo una alimentación de 5.0 Y, la colda de voll.llje a trovEs de RThcv es 1.67 V Yel valor estimado para la comente de suministro es ( 1.67 V)/(667 n ) '" 2.5 mA.
Sección 3.5
(.)
Comportamiento eléctrico de estado estable de los dispositivos eMOS
Inversor
eMaS
/
Equivalente lhévenin de carga resistiva
(b)
vce -
/
+5.0 V
:
•
1SAl. - S.O mA
eMOS
~
• •••
v",, _
VENT - AL
Inversor
/ VSAl. -
Equiyalente Thévenin de carga resistiva
/
.s.0 v
•
•
• •
• • F I 9 u ro 3 -31 EsUmaclón de corriente consumida y suministrada: a) salida en BAJO; b) salida en ALTO.
Una caracterfstica imponanle del inversor CMOS (o de cualquier circuito CMOS) es que la estructura de salida por sf misma consume poca corriente en cualquier estado. ALTO o BAJO . En cualquier estado. uno de los transistores se encuentra en el estado "apagado" de alta impedancia. Todo el flujo de corriente del que hemos estado hablando se presenta cuando una carga resistiva se conecta a la salida CMOS. Si no hay carga, entonces no existe flujo de corriente. y el consumo de energía es cero. Sin embargo, cuando se conecta una carga, la corriente fluye tanto por la carga como por el transistor "encendido" y ambos consumen energía.
3.5.3 Comportamiento del circuito con entradas no Ideales Hasta ahora, hemos asumido que las entradas AlTO y BAJO de un circuito CMOS son voltajes ideales, muy cercanos a las líneas de a1imentació.n. Sin embargo. el comportamiento de un circuito inversor real CMOS depende tanto del voltaje de entrada como de las caracterfst:icas de la carp.. Si el voltaje de entmda no se encuentra ce.ca de la línea de alimentación. entonces el transistor "encendido" puede no encontrarse completamente "encendido" y su resistencia puede aumentar. Del mismo modo. el transistor "apagado" puede no estar completamente "apagado" y su resistencia puede ser inferior a un megohm . Estos dos efectos se combinan para desplazar el voltaje de salida lejos de la Unea de alimentación.
107
108
Capítulo 3 Circuitos digitales
,.)
"n- " +5.0 V 'b)
" SAl... .. 4.31 V
"t!...,- = 3.5 V
" SAL = 0 .24 V
F i gura 3 - 32 tnversor CUOS con voltajes de entrada no ideales: al circuito equivalente con entrada de 1.5 V; b) circuito equivalente con entrada de 3.5 v.
Por ejemplo. la fi gura 3-32(a) muestra un comportamiento posible del inversor CMOS que Iiene una entrada de 1.5 V. La resistencia del transistor de canal-p se ha du plicado en este punto. y la resistencia del transistor de canal -Ir comienza a activarse. (Estos valores son meras suposiciones para propósitos de ejemplo; los valores reales dependen de las características especfficas de los transistores.) En la fig ura. la salida de 4.31 V todavfa se encuentra en el intervalo de validez para una señal ALTO. pero no se acerca al valor ideal de 5.0 V. En forma semejante. con una entrada de 3.5 V en (b), la salida BAJO es de 0.24 V. no de OV. En general, esta pequeña degradación en el vahaje de salida es tolerable; lo preocupante es que la estructura de salida comsume una cantidad nada despreciable de energfo . El flujo de corriente con la entrada de 1.5 V es de l coolillmida
= 5.0 V / (400 Q + 2.5 kQ ) = 1.72 mA
y el consumo de energfa es
Poomumida = 5.0
V • Iconsumida
=
8.62 mW
El voltaje de salida de un inversar CMOS se deteriora aún más con una carga resistiva. Una carga de este tipo puede existir por cualquiera de las razones que se analizaron con anterioridad. La figura 3-33 muestra un comportamiento posible del inversar CMOS que tiene una carga resistiva. Con una entrada de 1.5 V. la salida de 3.98 V todavía se encuentra dentro del intervalo de validez para una señal ALTO. pero está muy lejos del valor ideal de 5.0 V. De manera similar. con una entrada de 3.5 V como se muestra en la fi gura 3-34. la salida BAJO es de 0.93 V. y no de OV. En sistemas CMOS ·'puros" . todos los dispositivos lógicos del circuito son CMOS. Puesto que las entradas CMOS tiene una impedancia muy elevada. presentan poca carga resistiva a las salidas CMOS que las activan. Por lo tanto, los niveles de salida CMOS pennanecen muy cerca de las ¡meas de alimentación (OV Y5 V). Y ninguno de los disposith-os desperdicia enetgía en sus es1ructuras de salida Por otrJ parte. si las salidas 111.. u otras sciWes lógicas no ideales se conectan a las entradas CMOS. entonces las salidas
Sección 3.5
Comportamiento eléctrico de estado estable de los dispositivos CMOS Voc .. +S_OV
109
Equlvalenle Thévenin
VEIfT - +I.SV (BAJO(
Figura 3-33 Inversor CMOS con carga y entrada no Ideal de ' .5 V.
eMOS utilizan energCa como se indica en esta subsecdón; esto se fonnaliza en el cuadro que está en la pane superior de la página 139. Además, si las entradas TTI. u otras cargas resistivas se conectan a las salidas CMOS, entonces las salidas CMOS utilizan la energ(a
como se indica en la subsección anterior.
3.5.4 Fan out El Fun out de una compucna lógica es la cantidad de entradas que puede controlar la compuerta sin exceder sus especificaciones de carga en el peor de los casos. Elfan oul • depende no solllmente de las características de la salida, sino también de las entradas que se estén conlrOlando. El Fa" out debe analizarse considerando los estados posibles de salida, ALTO y BAJO. Por ejemplo. como se indica en la tabla 3-4 de la página 105, la corriente máxima de salida de estado BAJO 100000c para una compuena CMOS serie HC que excita a entradas CMOS es de 0.02 mA (20 p.A). También establecimos con anterioridad que la máxima comenle de entrada Itmn para una entrada CMOS serie HC en eualquier estado es ± I p.A. Por 10 tanto, elfun oar d~ eslado BA.JOde una salida de CMOS serie He que controla entradas CMOS de la serie HC es 20. La tabla 3-4 muestra también que la corriente máxima de salida del estado ALTO I OHmnC es - 0.02 mA ( - 20 JJ.A).
Equivalente Thévenin
f an out
fan out d~ wado BAJO
Figura 3-34 Invel"SOf CMOS con carga y entrada no ideal de 3.5 V.
VI(lI,T"' +3.5V
(ALTO)
110
Capitulo 3 Circuitos digitales
l aR
OUI
de waJo ALTO
f an
QUI lO/al
fUR oul
el)
fim
de CA
001
Porconsiguieme, elf(Jn out de estado ALTO para una salida CMOS de la serie HC que excita enlrodas de la serie HC también es 20. N6tese que el fan out estado ALTO 'i de estado BAJO de una compuenn no son necesariamente iguales. En generol, el ¡un out tO/(j1 de una compuerta es el mfnimo de el fan OUI de estado ALTO 'i de el fan oul de estado BAJO. es decir. 20 para el ejem+ plo anterior. En el ejemplo de fan out que acabamos de tenninar. asumimos que OI.."'Cesitábamas mantener la salida de la compuerta en los niveles CMOS, es decir, dentro de 0.1 V del voltaje de las líneas de alimentaci6n. Si estuviéramos dispuestos a tolerar algo de degradación. en niveJes de salida TIL. enlonces podríamos utilizar ' Ol.ma(f e J0I1muT paro el cálculo del fan out. La tabla 3-4 muestro que esus especificaciones son 4.0 mA 'i -4.0 mA, respectivameme. Por 10 tan to. el fan out de una salida CMOS de la serie HC que excita entradas de la serie HC a niveles TfL es 4000, al parecer, vinualmente ilimitada. Bueno, en realidad no es 3Si. Los cálculos que acabamos de realizar proporcionan d /tm Old de CD, definida como el número de entradas que puede controlar una salida, cuando el estado de la solida pennanece cans/(Jn/e (ALTO o BAJO). Incluso si se satisface la especificación de fan out de CD. una salida CMOS que controla un gran número de entradas puede no comportarse satisfactoriamente en las transióones, BAJO a ALTO, o viceversa. Durante las transiciones, la salida CMOS debe cargar o descargar la capacitancia parásita que está asoci3da con las entrndas que maneja. Si esta capacilancia es demasiado grande. la transición de BAJO a ALTO (o viceversa) puede ser de masiado lenla. provocando un funcionamiento inapropiodo del sistema. La habilidad de una salida paro cargor 'i descargar la c3pacitancia pams¡ta se conoce también como Jan out de CA, aunq ue rara vez se cakula en forma lan precisa como el fan out de CD. Como se vcm en la sección 3.6.1, es más un asunto de decidir cuánta degTildación en la velocidad se va a tolerM.
3.5.5 Efectos de la carga Al sobrecargar una salida más allá de su fan out se producen los siguientes cfeclOS:
• En el estado BAJO. el voltaje de salida (VoJ puede incrementarse másalláde VO!.m&x' •
• •
•
En el e.<¡tado ALTO, el vohaje de salida (VOH ) puede caer por debajo de VOHmin' El relartlo de propagaci6n de la salida puede aumentar más allá de las especificaciones. Los liempos de ascenso y desce nso de salida pueden incrementarse más nllá de sus especificaciones. La temperatura de OJlCTilci6n del dispositivo puede incrcmemnrse, reduciendo por ello la confinbilidad del disposith'o 'i con el paso del tiemlXl puede oca~ionor fallas en el mismo,
Los primeros cuatro efectos reducen los márgenes de ruidoclc CD y los márgenes de temporiz.ación del circuito. De este modo, un ci/CuilO ligemmente sobn.."'C3Igado puede funcionar
en forma adecuada bajo condiciones ideales, pero la experiencia nos dice que llegará a rallar una vez que se eocuen~ fuera del ambiente agTildllble del laboratorio de ingeniería •
•
Sección 3.5
lo)
Comportamiento eléctrico de estado estable de los dispositivos e MOS
.5.
(b)
x-q »
z
,-
lo)
X
Z
IkO
0",,100
'-
IkO Z
X
F 1gura 3 - 35 Entradas sin utilizar: a) unidas a olra enlrada: b) NANO levantada: el NQR disminuida.
3.5.6 Entradas que no se utilizan En ocasiones. no se utilizan todas las entradas de una compuerta lógica. En un problema
real de diseño se puede nttesitat una compuerta con n entrados pero solamente hay disponible una compuerta con (n + 1) entradas. Al unir dos entradas de la compuerta con (n + 1) entradas se oINiene [a funcionalidad de una compuerta de n cntr.v!¡ls. Con\'énzase usted mismo de este hecho de manera intuitiva ahora. o haga uso del álgebra de conmu tación para probarlo después de estudiar la sección 4. 1. La figurn 3· 35(a) muestru
una compuerta NANO con sus entradas unidas. También se pueden unir las entradas que no se utilizan a un valor lógico cons-
tante. Una entmda ANO o NANO sin utilizar deberla conectarse al Ilógico. como en (b), y una enlrada OR o NOR sin Ulilizar deberla conectarse al O lógico, como en (e). En el diseño de circuitos de alta velocidad es preferible emplear el método (b) o (e) en lugar del método (a). el cual incrementa la carga capacitiva sobre la seilal de control y puede alentar las cosas. En (b) y (e). se utiliza un resistoreon valor de l a 10 kfl. Y un solo resistor (pull-up o pull-down) puede manejar a las enlradas que no se utilizan. También se pueden unir directamente las entradas que no se utilizan a la !fnea de alimentación adecuada. Las entradas CMOS que no se utilizan nunca deben estar ftocando o sin conectarse a ningún punto. Cualquier entrada que esté flotando se comportará como si tuviera una señal BAJO y nonnalmente mostmrá un valor de OV cuando se examine con un osciloscopio o voltfmetro. De modo que se puede pensar que una entrada DA o NDA que no se utiliza puede dejarse fl otando. porque actuará como si se le aplicara un O lógico y no afectará la salida de la compuerta. Sin embargo. puesto que las entradas CMOS tienen una alta impedancia. ~ I a menle se necesita una pequeila cantidad de ruido en el circuito
In agen prO!
~ida
IX derecho de J)r
111
t'nlrodaJlownlt'
•
112
Capítulo 3 Circuitos digitales para que una entrada flotante parezca tener el nivel ALTO (en fonna temporal ), esto puede generar clenas fallas intc nnitc ntcs y desagradables en el circuito.
3.5.7 Picos de corrie nte y capacitares de desacoplamiento
picos de rorritltlt
Cuando una salida C MOS conmuta ent re los estados BAJO y ALTO. la corriente flu ye desde Vcc a tierra a través de los transistores de canal-p y canal ·" que están encendidos en (ornta parcial. Estas corrientes ---que también se conocen como picos (le corrietlle a
consecuencia de su breve duración--, pueden aparecer como ruido en las conexiones de la fuente de ali mentac ión o en las concltioncs de tierra de un circ uito CMOS. en espec ial
capuciW"J dI' dt!slIcoplllmienw
(tlpacilO"s de filtrado
cuando conmutan simultáneamente varias salidas. Por esta razón los sistemas que UtiliZIDl circuitos CMOS requieren el uso de capaciur Tl!!i dc dcsacoplamiemo entre Vcc y tielTol. B¡tos capacitores deben distribuirse a lo largo del circuito. por lo menos uno cada pulgada o por chip. paro suministrar comente durante las transiciones de nh-el. Los Ctlptlcitofl!.f de fi/mulo de alto valor que se encuentran (por lo general) en la misma fuente de alimentación no satisfacen este requerimiento. porque la ¡ndoc· taocia parásita del alambrado evita que suministren la corriente con la rnp¡dc~ necesaria. de ahí la necesidad de un sistemaft.!·ü:amellll' dutribllitlo de capacitOf'CS de desacoplamiento.
3.5.8 Cómo destruir un dispositivo CMOS
deJcur¡;u tdeClrosui¡iet/ (ESD )
Golpéclo roo un martillo o simplemente camine a través de una alfombr.l y a rootinuaciÓll toque una tenninal de entrada con su dedo. Debido a que las entradas del dispositivo CMOS tienen una impedancia muy alta. eslán expuestas a daños debido a las de!iCtlrga!i eleclro~·tJtica!i
(ESO , efeclro!illltic discl/arge).
Las descargas electrostáticas se generan cuando la carga que se ha acumulado sobre una superficie pasa a tra\,és de un material dieléctrico hacia otra superficie que tiene carga opuesta. En el caso de la teoninal de entrada de un dispositivo CMOS, el dieléctrico es el aislante que existe entre la tenninal de entrada (compuena) del tr.Ul~ istor y las tenninales
¡/l/eh-UI'
de fuente o drenaje. Las descargas electrostáLieas pueden dañar este aislamiento y ocasionar con ello un cortocircuito entre la entr,:¡da y la salida del dispositivo. Las estructuras de entrnda de los dispositivos CMOS modernos utilizan varias técnicas pan! reducir su susce ptibi lidad al daño que genemn las descargas electrostáticas, pero ningún dispositivo es completamente inmune a ellas. PI.x' lo tanto, para prolcgcr los dispositivos CMOS contra. I a.~ descargas electrostática.~ dunll1te las operJcioncs de ensamble y empaque, los fabricantes empacan los dispositivos cn bolsas. carrilleras. tubos o espuma plástica conductora. Paro. evitar daños dumnte el manejo de los dispositivos CMOS. el personal técnico y de ensamble utiliza cintas o muñequeras conducloiJS que se coneclan a tierra física por medio de un cable nCJ.ible; esto previene la acumulación de cargas estáticas en sus cuerpos a medida que se dl'.splazan en las !fneas de ensamble o labor'Jtorio. UlIa vez que se instala el dispositivo CMOS en un sistema o circuito, aira fue nte probable de daños es el/tllch-up. La estructura ffsica de entrada de casi cualquier dispositivo CMOS incluye transistores bipolares parásitos entre Vcc y tierra que están configurados corno un "rectificador controlado de silicio (SCR. siliconcontrolled rectifier)". En operoci6n nonnal. este ··SCR panísito" no tiene ningún efecto sobre el funcionamiento del disposith'o. Sin embargo. cuando el voltaje de entrada es menor a tierra o mayor que Vcc se puede "disparar" el SCR. creando un cortocircuito virt ual entre \éc y tierra. Una vez que se ha di ~parado el SCR. la única manero de apagarlo es apagar la
114
Capítulo 3
Circuitos digitales
I
(. )
F ig u ra 3-36 (b) Tiempos de transición: al caso ideal de conmu· tación en tiempo cero;
------;/Í
- 1,, -
bl una aproximación más realista;
el temporización real. mostrando los tiempos de ascenso y calda.
I
«)
I
I
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I
+'1--
- tt
3.6.1 Tiempo de transición tiempo dI!! transici6n
til!!mpo dI!! tlrCl!!nro (t,) til!!mpo dI!! calda (tI)
cu¡x,citancia par6yj/(J
La cantidad de tiempo que requiere la salida de un circuito lógico paro cambiar de un estado a OttO se conoce como li~mpo d~ tronsiciÓl1. La figura 3·36(a) muestra la situación
ideal paro el cambio de estado en las salidas: en tiempo cero. Sin embargo. las salidas reales no pueden cambiar instantáneamente, porque necesitan tiempo para c":fgar la capacitancia par:1sita del alambrado y otfOS componentes que controlan. Una visión más realista de una salida del circuito se muestra en (b). Una salida necesita cierta cantidad de tiempo. denominado liempo de ascenso (Ir) para cambiarde BAJO a ALTO y un liempo posiblemente diferente, denominado el tiempo tle curda (Ir) paro cambiar de ALTO a BAJO. Incluso la fi gura 3-36(b) no es bastante precisa, porque la razón de cambio del voltaje de $.11ida no cambia instantáneamente. En su lugar. el comienzo y el final de una transición son suaves, como se muestra en (e). Para evitar difi cultades al definir los puntos extremos, los tiempos de ascenso y de calda se miden nonnalmente cn las fronteras de los niveles lógicos válidos como se indica en la figura . Con la convención de (e), los tiempos de ascenso y cafda indican cuánto tiempo tarda un voltaje de salida en pasar a travts de la regi6n indefinida entre BAJO y ALTO. La pane inicial de una transición no se incluye en el valor del tiempo de ascenso o de eaf· da. En vez de ello. la pane inicial de una transición contribuye al valor del "retardo de propagación" que se analiza en la subsección siguiente. Los tiempos de llSCenso y carda de una salida de eMOS dependen principalmente de dos factores. la resistencia del transistor "encendido" y la capacitancia de carga. Una capacitancia grande incrementa los tiempos de transición ; como esto es indeseable. es muy raro que un disenador lógico conecte a propósito un capacilOr en la salida del circuito 16gico. Sin embargo. la capacitancia parásita está presente en cualquier circuito y proviene de al menos tres fuentes ; l . Circuitos de salida, incluyendo trunsistore.s de salida de la compuena. el alambrado interno y encapsulado. tienen cienn capacitancia asociada a ellos. Eslll capacitancia tiene un valor de 2 a 10 picofarads (pF) para las familias l6gicas típicas. incluyendo la CMOS. •
SecciÓrl 3.6
Comportamiento eléctrico dinámico de los dispositivos CMOS
2. El alambrado que conecta una salida a otros entradas tiene capacitancia. aproximadamente I pF por pulgada o más. dependiendo de la tecnologfa de alambrndo. 3. Los circuitos de entrada. incluyendo los transistores. el alambrado interno y encapsulado. tienen una capacitancia de 2 a 1.5 pF por enlr.lda en familias lógicas tfpicas. La capacitancia parásita se conoce en ocasiones como una carga capaciti¡'o o carga d~
CA. Se pueden analizar los tiempos de ascenso y cafda de una salida CMOS utilizando
el circuito equivalente que se indica en la figura 3-37. Como en la sección anterior. los transistores de canal-p y canal-n están modelados por las resistencias Rp y Rn' respeetivamente. En operación nomlal. una resistencia es alta y la otra es baja. dependiendo del eslado de la salida. La carga de la salida se modela mediante un ci~uilO de carga equil'O't'nle con tres componentes: R L• VL
el
Ambos componentes representan la carga de CD: determinan los voltajes y las corrientes que están presentes cuando la salida se estabiliza en un nivel ALTO o BAJO. La carga de CD no tiene demasiado decto sobre los tiempos de transición cuando la salida cambia de estado. Estll capacitancia representllla carga de CA: determina los voltajes y comentes que están presentes cuando cambia la salida. y cuánto tiempo le loma cambiar de un estado a Olm.
Cuando una salida eMOS controla solamente entrndas CMOS. la carga de eD es despreciable. Para simplificar las cosas. analizaremos solamente este CII.'IO. con RL '" - y VL = O. en el reslOde esta subsección. La presencia de una carga de CD no despreciable afectarla los resultados. aunque no dramáticamente (v~ase el ejercicio 3.68). Ahon! podemos analizar los tiempos de transición de una salida CMOS. Pnru el propósito de este análisis. suponemos que eL '" 100 pF. que equivale a una carga capacitiva moderada. Tambi~n. asumiremos que las resistencias "de encendido" de los transislares de canal·p y canal-/I son 200 n y de 100 n. respectivamente. como en la subsección anterior. Los tiempos de lI.'lCenso y de caída dependen del tiempo que se necesita para cargar y descargar la carga capacitiva Cl .
Figura 3-37 Circuito equivalente para
analizar los tiempos de transición de una salida
CMOS.
Carga equivalente para analisls
c0'80 capacitil'o carga dt CA
circuito dt corxo equi'"Q/~",~
115
116
Capítulo 3
Circuitos digitales
\Ice" +5.0 V ("
(b'
carga ele CA
Carga de CA
F ig u ra 3·38 Modelo de una transición CMOS ALTO a BAJO: a) en el estado ALTO; b) después de que el transistor de canal·p se apaga y el transistor de canaJ -n se enciende.
Primero. observamos el tiempo de caída. La figura 3·38(a) muestra las condiciones eléctricas en el circuito euando la salida se encuentra en un estado estable ALTO. (No se incluyen R I. y VI. porque no afectan el circuito. ya que RI. = (1).) Para los propósitos de nuestro análisis. podemos suponer lo siguiente: cuando los IransisIOre.'i CMOS cambian entre "encendido" y "apagado", lo hacen en fonna inSlanlánea. Supondremos también que al tiempo I = O. la salida CMOS cambia al estado BAJO. generando así la situación que se describe en (b). Cuando I =0, VSAl todavía es 5.0 V. (Una máxima útil en la ingeniafu eléctrica es que el voltaje que circula a través de un capacitor no puede cambiar en fonna instantánea.) En el tiempo I = (1). el capacitar debe cst8r completamente descargado y VSAL debe ser OV. Entre los dos momentos. el valor de VSAI. está gobernado por una ley exponencial : V SAI.
= VDD·e- '/( R.C~) _ 5.0' e-I (IOO ' I OO ' I O- I~ ) _ 5.0'
conslltn(e de tiempo Re
9 e -'/ ( 10 ' 10 . )
V
El factor RnCL liene unidades de tiempo (segundos) y se conoce como COlIstml/e de tiempo Re. El cálculo que sigue muestra que la constante de liempo Re para las transiciones ALTO a BAJO es de 10 nanosegundos (ns). La figura 3-39 muestra una gráfica de VSAI. en func ión de tiempo. Para calcular el tiempo de caída. recuerde que 1.5 V Y 3.5 V son las (roOleras que definimos para los niveles BAJO y ALTO de las entradas CMOS. que están controladas por la salida CMOS. Pata obtener elliempo de caída, debemos resolver la ecuación anterior para VSAL = 3.5 Y VSAL = 1.5. para obtener:
t = - Rn el. ' In
VSAI. V DD
07''''
1 3 .5
- _ 10'1O-9' ln
= 3.57 ns
IU = 12.04ns
V
SAL
5.0
Sección 3.6 Rp
R.
2000
> I MO
> IMO
1000
Comportamiento eléc1.rico dinámico de los dispositivos CMOS
t17
-'1 •
3.5 \'
~ 1.5 "
Figura 3-39 TIempo de carda para una transición de ALTO
ov
a BAJO de una salida
o 1-1
eMOS.
El tiempo de carda Ir es la direrencia entre ambos números, o aproximadamente 8.5 ns. E! tiempo de ascenso puede calcularse con un método semejante. La figura 340(a) muestra las condiciones en el circuito cuando la salida se encuentra en un estado estable BAJO. Si a1liempo 1 = O la salida CMOS cambia al estado ALTO, re.~uha la situación descrita en (b). Una vez más, VSAL no puede cambiar de ronna instantánea. pero al tiem· po I '" oc, el capacitor estará completamente cargado y VSAL será 5.0 V. De nueva cuenta, el valor de VSAL entre los dos está dctenninado por una ley exponencial :
VSAL
==
V00' ( 1 _ e - tl (R,Ct )
= 5.0 ' ( 1 _
r ' ( 200 '
100 ' IO+IZ,) 5.0' ( 1 - e +I I (lO ' 10-'1) V
Figura 3-40 Modelo de una transición eMOS de BAJO a ALTO: a) en el estado BAJO; b) después de que el transistor de canal·n se apaga y el transistor de canal·p se enciende. Va;. +3.0 V
Vcc · +5.0V
(.)
(b)
Carga ele CA
Carga de CA
VENT
•
Ir
.o v 1 pro
eq
po.
TI agen p oleglda por
rtd
lIlol
118
Capftulo 3 Circuitos digitales
'. " 200 0
> I Mn
> I MO
1000
I
En ~sle caso la constante de tiempo Re es 20 ns. La figuru. 3-4 1 muestru. una gráfi ca de VSAL en función del tiempo. P-J.ra obtener el tiempo de ascenso. debemos resolver la ecuación anterior para VSAL = 1.5 Y VSAL = 3.5. paru. obtener I
VD -Re. In 1> =
SAL
V DD
= - 20 · 10 ' 1.5
V
_9
5.0 - VSAL
· ln -<ñ=
5.0
= 7.13 ns
' 3.5 = 24.08 ns El tiempo de ascenso 1, es la diferencio entre estos dos números. o opro~imadame n te 17 ns. El ejemplo anterior supone que el transistor de canal-p tiene dos veces la resistencia dellransislor de canal-ti. y como resultado el tiempo de ascenso es el doble de extenso que el tiempo de carda. El "débil" transistor de canal·p necesita más tiempo para elevar la saJida en comparación con el ;'fuerte" transistor de canal·tI que requiere menos tiempo para disminuirla: la cap:acidad de excitación de la salida es "asimétrica". En ocasiones los dispositivos CMOS de alta velocidad se fabri can con trunsistores de canol-p de mayor tamaño para igu:liar los tiempos de transiciÓn y obtener una excitación de soli· da más simétrico. Sin imponar las caracterfsticas de los trunsistorcs. un incremento en la capacitancia de carga ocasionará un aumento en la constante de tiempo Re y el correspondiente incremento en los tiempos de lr.msiciÓn de la salida. Por lo tanto. la meta de los disci\adores de circuitos de alt.a velocidad es minimizar la capacitancia de carga, especial mente en la mayor parte de las sei\ales criticas de temporización. Esto puede hacerse minimizando la cantidad de entradas que excita la señal. creando múltiples copias de la señal y mediante uno cuidadosa ubicación de 105 componentes del circuito (layout).
Sección 3.6
Comportamiento eléctrico dinámico de los dispositivos eMOS
119
Cuando se trabaja con circuitos digitales reales, resulta útil estimar los tiempos de transición sin tener que realizar un análisis detallado. Una regla sencilla y práctica es que el tiempo de transición es aproximadamente igual a la constante de tiempo Re del circuito, cuando se está cargando o descargando. Por ejemplo, el valor estimado de 10 o 20 ns para los tiempos de ascenso y caída del ejemplo anterior es más adecuado, si consideramos que la mayoría de las suposiciones acerca de la capacitancia de carga y las resistencias de "encendido'· de los transistores son aproximaciones iniciales de nuestro análisis. En general, los fabricontes de circuitos comercioles CMOS no especifican las resistencias de ··encendido" del transistor en sus hojas de datos. Puede encontrar esta información en IIIS hojllS de aplicación de los fabri cantes, En cualquier caso, puede estimar el valor de la resistencio de ··encendido" como la carda de voltaje en el transistor ·'encendido·' dividido entre la corriente que circula a truvés de ~I. considerando la carga resistiva en el peor de los casos. como se indica en la sección 3.5.2:
V DD -
I/0H_TI
R p(enccndido) -
R n(cnttndidol
V Ol'lminT
-
V 01muT
1/0U0u~
In age1 prot )Ida
pe d recho d
u)r
3.6.2 Retardo de propagación Los tiempos de ascenso y carda solamente describen en forma parcial el componamiento dinámico de un elemento lógico: se necesitan parámetros adicionales para relacionar la temporización de salida con la temporización de entrada. Una troyectoria de se,ial es la ruta e l ~lrica de una señal particular de entrada hueia una seibl panicular de salida. en un elemento lógico. El rewroQ de propagaci6n tp de una trayectoria de seBal es la cantidad de tiempo que requiere la señ.al de entrada para producir un cambio en la señal de
salida. Un elemento lógico complejo con varias entradas y salidas puede especificar un valor diferente de 'p para cada trayectoria diferente de señal. Además. se pueden especificar valores diferentes p.1ra una trayectoria de seBal en panicular. dependiendo de la dirección de cambio en la salida. Si n tomar en cuenta los tiempos de ascenso y cafda, la figura 3-42(a) muestra dos diferentes retardos de propagación para la trayectoria de
trayecloria de seilal "'arrlo di! propagación Ip
120
Capítulo 3
Circuitos digitales
I
") •
I
I
-,
pllL
Figura 3-42 Retardos de propagación para un inversor eMOS: al ignorando tiempos de
(b)
1-
-
-
--
ascenso y calda: b) medidos en los puntos medIos de las transiciones.
1- ,pU ' - 1
- 'plll.
. --
-,,,1.11 -
scñal de entrada a salida de un inversor e MOS, dependiendo de la dirección del cambio en la snlida: El tiempo entre un cambio de entrada y el correspondiente cambio de salida. cuando la salida está cambiando de ALTO a BAJO. El tiempo entre un cambio de entrada y el correspondiente cambio de salida, cuando la salida está cambiando de BAJO a ALTO.
I p/1L
',u,
Varios factores generan relllrdos de propagación diferentes de cero. En un dispositivo eMOS, la velocidad a la cuallos lransislores cambian de estado está infl uenciada tanto por la física de los semiconductores del dispositivo como por el entorno del circuito - que incluye la velocidad de transición de la señal de entrada, la capacitancia de entrada y carga de salida-. En los dispositivos que tienen etapas múltiples (p. ej. compuertas no inversoras o funciones lógicas más complejas) puede ser necesario que vorios transistores internos cambien de estado para que la snl ida puedll a su vez cambi¡lr de estado. Incluso cuando la salida comienza a cambiar de estado. con tiempos de ascenso y caída diferentes de cero, se necesita ciena cantidad de tiempo para cruzar la región entre ambos estados. como se indica en la la subsccci6n anterior. Todos estos factores están incluidos en el retardo de propagación. Para enfatizar el efecto de los ticmpos de ascenso y caída, es nort1Ull que los fabricantes especifiquen los liempos de retardo de propagación como los puntOli medios de las lr.Ulsiciones de entrada y snlida, como se ilustra en la figura 3-42(b). Sin embruEo, en ocasiones los ret.ardos se especifican en los puntos de frontera del nh-ellógico, en especial si los tiempos de ascenso y caída son "lentos" pueden afectar 13 operación del dispositivo. Por ejemplo. lo figura 3-43 muestra cómo podría especificarse el ancho mínimo del pulso de entrada de un lalch SR. el eual se analiza en la sección 7.2. ). Figura 3-43 Temporización en el peor de los casos especificada usando puntos de Irontera de nivel lógico.
t
So R
,,>0 ---,
'1=
1- - '.... 11..... , - _·-
Sección 3.6
Comportamiento eléctrico dinámico de los dispositivos CMOS
121
Además. un fabricante puede especi fi car los tiempos de ascenso y caída de entrada máxima absoluta que deben satisfacerse para garantizar un funcionamiento apropiado. Los circuitos CMOS de alta velocidad pueden consumir corriente ellcesiva u oscilar si sus transiciones de entrada son demasiado lentas.
3.6.3 Consumo de energía El consumo de energía de un circuito CMOS cuya sulida no cambia se llama disipaci6n ~suftict/ de eners(a o disipación d~ enrrg((l el! reposo. (Las JXllabrus consumo Y disipa. ción se ulilir..an en forma indistinta cuando se analiza la camidad de energía que utili7..a un dispositivo.) La mayor parte de los circuitos CMOS ticnen poca disipación estática de energía. Esto es lo quc los hace tan atractivos para Ia.<¡ computadoras portátiles y otras apl icaciones de baja potencia (cuando no ~ ~alizan cálculos se consume poca energía). Un circuito CMOS consume energía en forma significaliva durante las transiciones; esto se conoce como tfisi¡Xlcitln d indmic:lI ele energ(a. Una fuente de disipación dinámica de energía es un cortocircuito parcial en la estructura de salida del dispositivo CMOS. Cuando el voltaje de entrad3 no es cercano al voltaje de alguna de las líneas de alimentación (OV o Ved, tanto los transistores de snlida de canal'/1 r..-omo los de ean31·" pueden estar "encendidos·' en fonna parcial; esto puede generar una resistencia en serie igual o inferior a 600 O. En este caso. la COl . ieme flu ye 3 través de los transistores desde Vcc hasta tiena. La cantid3d de energía que se consume de esta fonna depende tamo del valor de Vcc corno de la velocidad 3 1a que ocurren las transiciones de salida, de acuerdo con la fónnula
disipacit1n d~ f!nf!rgf(/ u /adQ di! "poso
~n
disipaci6n f!!/tf/;r:a di! i!~'lIfo
dbipocie$n dinámica d~ t!nt!rgú,
En la fórmu la. se utilizan las siguientes variables: Pr La disipación de energfa interna del circuito debido a las transiciones de s3lida. Vcc El vol taje de la fuente de al imentación. Como todos los ingenieros el6:tricos 10
saben. la disipación de energía a través de una carga resistiva (los transistorcs parcialmente encendidos) es proporeional al cllodrcu/o del voltaje. f Lafrecllellcia de transició" de la señal de salida. é.sta especifica el número de transiciones de salida - que consumen energ{a- por segundo. (Pero note que la frecuencia se define como el número de transiciones dividida entre 2.) Cm La C(lpildlal/del de disipm:itJu de energ(el. Esta constante. la especifica normal· mente el fabricante del disposilivo. completll la fórmu la. CpD resulta tener unidades de capacitancia. pero no representa la capacitancia ~31 de salida. En vez de ello. incorpora la dinámica del flujo de corriente a través de las resisten· das cambiantes del transistor de salida durante un par sencillo de transiciones de salida. ALTO a BAJO y BAJO 3 ALTO. Por ejemplo, el valor de CpD para compuertas CMOS de la serie HC es 20·24 pP. aun cuando la capacitancia de salida ~al sea mucho menor. La fónnula PT es válida solamente si las transiciones de entrada tienen 13 rapidez suficiente para producir transiciones veloces en la salida. Si las transiciones de entrada son demasiado lentas. entonces los trans i sto~s de salida permanecen parcialmente
{rrcuencia dI! trcl/lsici6"
capoci/ancia dt! di$iptlci6n ,le t!nU1f((l
122
capitulo 3 Circuitos digitales
CL
PL
encendidos durante más tiempo. y se incrementa el consumo de energra. En general. los fabricantes de dispositivos recomicndan que el tiempo máximo de ascenso y eaída de entr:lCia tenga un valor inferior al que se especifica para CPI)' La segunda, y con frecuenc ia la fuente de consumo de energía más importante de un dispositivo CMOS, es la carga capacitiva (CJ de la salida. Durante una transición BAJO a ALTO, la comente fluye a través de un transistor de cuoal-p puro cargar a Cl' Del mismo modo, durante una transición ALTO n BAJO. la corriente nuye a través de un transistor de canal-n para descargar a Cl' En cada caso, se disipa energra en la resistencia "de encendido" del transistor. Utilizaremos Pl para indicar la cantidad total de energfa que se disipa cuando se carga y descarga Cl' Las unidades de P l son de energía. o uso de energfn por unidad de tiempo. Se puede determinar la energía de una transición al calcular la corriente que circula a través del transistor de carga como una función del tiempo (utilizando la const:l.nte de tiempo RC como en la sección 3.6.1). elevando al cuadrado esta función, multiplicándola por la resistencia "de encc:ndido" del transistor de carga, e integrando sobre el tiempo. A continuación se describe una forma más fácil. Durante una transición. el voltaje a través de la capacitancia de carga Cl cambia por tVcc' De acuerdo con In defi nición de capacitancia. la cantidad total de carga que debe fl uir para producir un cambio de voltaje en Vcc a trovés de Cl es CL · V ce. La cantidad tOlal de energía que se utiliza en una transición es la carga por el cambio en el vollaje promedio. El primer segmento de carga genera un cnmbio de \'oltaje en Vec , micntms que el último segmento de carga produce un cambio pequeño e imperceptible en el \'Ohajc. de Ilquf que el cambio promedio es V0f2. Por consiguiente. la cOI.-rg(a 10(01 por tmnsición es CL - V 12. Si tenemos 2flr'dnsiciones por segundo. la energfa total disipada debido a la carga capacitiva es
te
PL = C L , (Vfc /2 )·2¡ =CL , Vfc-¡ La di sipación dinámica tOlal de energfa de un circuito CMOS es la suma de PT y P L:
Po - PT + P L
- C pD ' Vfc
,¡ + CL • Vfc - ¡
(CPD +CL) , Vfc -/
, U1trg(a CV"-f
Basndos en eSla fórmu lu. la disipación dinámica de energiu St: conoce también como 1 t lll!rgfll CV ¡ En la mayorfa de las aplicaciones de los circuitos CMOS, la energía Clfl¡ es la que contribuye en mayor p3J1e a la disipación tolal de energ{a, Cabe indicar que la energia CV1¡también se consume en los circuitos lógicos bipolares como ITL y ECL, pero a frecue ncias bajas o moderodas es insignificante en comparación con la disipación estálica de energía (de en o en reposo) de los circuitO!l bipolares,
t 24
Capítulo 3
Circuitos digitales
Al menos un fabricante comercial (Integrnted Dcvice Technology) ofrcct' una amplia variedad de funciones lógicas que se basan en compuertas de trnnsmisiÓn. En sus dispositivos multiplexores, un cambio en las entOldas "seleccionadas" requiere varios nanosegundos (Ial como en la figura 3-45) para afectar liltrayectoria de entradll-salida (X o Y hacia Z ). Sin embargo. una vez que se ha establecido la trayectoria. el retardo de propagación de la entrada a 111 salida eSlá espccificudo como máximo en 0.25 ns: éste es . el multiplexor discreto CMOS más ropido que usted pedro adq uirir.
3.7.2 Entradas de un disparador Schmitt
t lrlfllda de disJI.urod()r
Schmi"
Figura 3-46 inversor de disparador Schmin: a) caracterrstica de transferencia entrada-salida: b) srmbolo lógico.
La curva camcteristica de transferencia de entrada-salida para una compuerta típica CMOS se mostró en lu figura 3-25 de la página 100. La fi gura 3-46(a) muestra In curva caracteristica de trnnsfercncia de una compuerta con entradas de disparador Scllmiu. Un disparador Schmitt es un circuito especial que utiliza retroalimentación interna para desplazar el umbml de conmutación dependie ndo de si la entrada est:! cambiando de BAJO a ALTO o de ALTO u BAJO. Por ejemplo, supongamos que la entrada de un inversor con disparador Schmiu se encuentro!. inicialmente en O V, un nivel BAJO estable. Entonces la salida es ALTO. cero canu a 5.0 V. Si el voltaje de entrada se incrementa. la salida no irá a BAJO hasta que el voltaje de entrada alcance aproximadameme 2.9 V. Sin embargo, una vez que la salida cambia a BAJO. no irá a ALTO hasta que la entrada disminuya en aproximadamente 2.1 V. De este modo. el umbr.tl de conmutación par.. los cambios de entrada que tienen ex.cursión positiva, indicado como VT+. es aprox.imadamente de 2.9 V. Para los cambios de entruda que tienen excursión negatiw. el umbral de conmutación (VTJ" es aproximadamente 2.1 V. La diferencia entre ambos umbrules se. denomina histi rn is. S inversor con disparador Schmiu proporciona casi 0.8 V de histéresis. Para dcmostmr lu utilidad de la histéresis. la figura 347(a) mueslnl una senal de entrada con Iiempos de ascenso y caída largos, y aproxi madamente 0.5 V de ruido. Un inversor sencillo. sin histéresis. presenta el mismo umbral de conmutación tanto para las lnInsiciones que tienen tendencia (excursión) positiva como negath·a. VT .. 2.5 V. Asf. el inversor simple responde RI ruido como se muestra en (h). y produce varios cambios en la salida cada ,·ez que el voltaje de entrada -con ruido.- cruza el umbral de conmuta· ciÓn. No obstante, como se muestra en (e). un inversor con di sparador Sehmitt no responde al ruido, porque su histéresis es mayor que la amplitud del ruido.
'"
Ibl
- [90-
' .0
v""...
0.0 2.. ]
2..9
5.0
Sección 3 .7
(a)
Otras estructuras eMQS de entrada y salida
S.O
/ VT+· 2.9
-
1fT • 2.5
V
VT_- 2. 1
o
JA,.
- -V
/
'",
./
(b)
ALTO
BAJO
lo,
,
ALTO
BAJO
,
FI g u ra 3-47 Operación del dispositivo con entradas que cambian lentamente: a) una entrada que cambia lentamente con ruido; b) salida produdda por un Inversor ordinario; e) salida producida por un inversor con 0.8 V de hlstéresls.
llagon p oleqida p)r
rechJ$
125
126
Capitulo 3 Circuitos digitales
v",
(.)
(b) EN A B
EN
L L H H
SAliDA
L H L H
H H L L
e
D
Q/
Ql
H H H L
L L H L
~
m
di di di
~
m
di
SALIDA H!-Z Hi-Z
L H
A
(o)
EN A
Figura 3·48
t>
SAliDA
Buffer de tres estados eMOS: al diagrama de circuito; bl tabla de funcio""; el sfmbolo lógico.
3.7_3 Salidas de tres estados
t's/Odo dt' 0//0 imptdond o t'slodo Hi -l estado dt' ftowción
solido de
/fU
n/ados
solido Irit'Slodo
bufftr dt' '"S nlaJos
Las salidas lógicas tienen dos estados nonnales. ALTO y BAJO. que corresponden a los valores lógicos O y l . Sin embargo. algunas salidas tienen un tercer estado el&trico que no es un estado lógico en absoluto, el cual se denomina ~stado de alta im~dancia. Hi-Z. o d~ flotación. En este estado, la salida se compona como si aún no estuviera conectada al circuito. excepto por una pequeoa corriente de fuga que puede fluir hacia dentro o hacia fuero de la tenninal de salida. De esta fonoa, una salida puede tener uno de tres estados: O lógico. I lógico y de alta impedancia. Una salida con tres estados posibles se conoce como (iSOrpresa!) sct/ida de tres es/culos o. en ocasiones. saJitkl triestado. Los dispositivos de tres estados tienen una entrada extra, que por lo regular se llama "habilitación de salida" o "deshabilitación de salida", para colocar la(s) salida(s) del dispositivo en el estado de alta impedancia. Un bus de tres estados se produce al conectar enlre sf varias salidas de triple esta· do. Los circuitos de control para las "habilitaciones de salida" deben asegurar que. como máximo. se habilite una salida (pero no en su estado Hi-Z) en cualquier momento. El dispositivo con una sola habilitación puede lnlnsmitir niveles lógicos (ALTO y BAJO) en el bus. La sección 5.6 muestra ejemplos de diseño del bus de tre§ estados. La figura 3-48(a) muestra el diagrama del circuito de un bu.ffer CMOS d~ tres estados. Para simplificar el diagrama. las funciones internas NANO, NOR e inversora se muestran en forma funcional en vez de su forma transistorizada; en realidad se utiliza un total de 10 transistores (véase el ejercicio 3.80). Como se ilustra en la tabla de fu ncioDCS (b). cuando la entroda de habilitación (EN, "enable") está en nivel BAJO. ambos trnnsistores de salida están apagados. y la salida está en el estado de alta impedancia. De otro modo, la salida es ALTO o BAJO como se controla mediante la entrada de "datos" A.
Sección 3.7
Otras estructuras eMOS de entrada y salida
127
Los símbolos lógicos para 105 buffers y las compuertas de tres estados se representan
normalmente con la entrada de habilitación en la pane superior, como se ilustra en (c). En la práctica, el circuito de conlrol de tres estados puede ser diferente ru que hemos mostrado. a fin de proporcionar el comportamiento dinámico adecuado del transistor de salida durante las transiciones hacia y desde el estado de ruta impedancia. En especial, los dispositivos con salidas de lJtS estados se diseñan normalmente de modo que el retardo de habilitación de s-,ljcIa (de Hi-Z a BAJO o ALTO) sea algo nm largo que el relardo de deshabilitación de salida (BAJO o ALTO hacia Hi-Z). De este modo, si un circuito de conlrOl activa laentrada de habilitación de salida del primer dispositivo al mismo tiempaque desav tiva 13 enlr:ld3 de un segundo dispositivo. se garal\liza que el segundo dispositivo entraro al estado de alta impedancia. antes de que el primero coloque un nivel ALTO o BAJO en eJ bus. Si ambas salidas de tres estados (en el mismo bus) se habilitan al mismo tiempo e intentan mantener estados opuestos. la situación es similar a la que se obtiene cuando se conectan entre sí Ia.'! salidas eslándar de pull-up activo, eomo se indica en la figurn 3-56 de la página 133: se produce un voltaje no lógico en el bus. Si el conflicto es momenLáneo los dispositivos probablemente no se dañarán, pero cantidad considerable de comel\le de drenado que circula a través de las salidas (que están unidas) puede producir pulsas de ruido que afectarán el comportamiento del circuito en algún otro sitio del sistema. Ex.iste una corriente de fuga hasta de 1O~, que está asociada con una salida CMOS de triple estado en su estado de ruta impedancia. Esta UH i iente, así como las CQilÍentes de enlJ"ada de las compuertas n:ceptorns, debe tomarse en cuenta cuando se crueula el máximo número de dispositivos que se pueden colocar en un bus de tres estados. Es decir, en el eslado BAJO O ALTO, una salida habilitada de tres estados debe sereapaz de extraer o suministrar hasta JO ~ de corriente de fuga para cada una de las otras salidas de tres estados en el bus, tambi~ n debe manejar la corriente que requiere cada entrada del bus. Como sucede en la lógica estándar CMOS, deben hacei"$C cálculos separados de estado BAJO y estado ALTO para asegurar que se salisfacen los requerimientos de fan out de la configuración panicular de un circuito.
-3.7_4 Salidas de drenaje abierto Se dice que los trnnsistores de canal-p en las estructuras de salida CMOS proporcionan arranque activo, puesto que aumentan activamente el voltaje de salida en una transición de BAJO a ALTO. Estos transistores se omiten en las compuertas que tienen solidas de drenaje abierto. como la compuena NANO de la figura 3-49(a). El drenaje del transistor
arranque actiwJ (activepull-up) mUda de drerrajr abieno
de canal-n del extremo superior se deja desconectado internamente, por consiguiente si In salida no es BAJO eSlá "abienn". como se indica C ll (b). El diamanle subroyado en la
figura (e) se utiliza en ocasiones para indicar una salida de drenaje abieno. Una estructura similar, lambién conocida como "salida de colector abieno·', se proporciona en las familias lógicas rn. como se describe en la sección 3. 10.5. Una salida de drenaje abieno necesita un resistor externo de arranque (external plllJ-Up rrsistor) para proporcionar un arrallque pasivo (passive pull-up) al nivel ALTO. Por ejemplo, la figura 3-50 muestra una compuena NANO CMOS con drenaje abieno. en este caso su resistor de arnlnque controla una carga.
-En esle libro. las secciones opcionales están marcadas con un asterisco.
rtlistar de artlJnque (pufl-up rrlist/Jr)
",rrlllque posinl (pa.u iloe pu/f·up)
128
Capítulo 3
Circuitos digitales V
ce
l' )
lb)
Z
A
Figura 3·49 Compuerta NAND CMO$ de drenaje abierto: a) diagrama del circuito: b) tabla de funciones ; e) símbolo lógico.
Oo.e
Figura 3-50 Compuerta NANO CMOS de drenaje abierto controlando una carga.
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A
•
L L H H
L H L H
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• •• •• • • ~
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~~ 'j>-z
Para obtener [a \'Clocidad más alta posible. el valor del resistor de nrranque (con salida de drenaje abierto) debería.ser tan pequei\o como sea posible: esto minimiza la constante de tiempo Re para las transiciones BAJO a ALTO (tiempo de ascenso). Sin embargo. el valor del resistor de arranque no pL'tde .ser arbitrariamente pequeño: la resistencia minima está determinada por [a corriente máxima que consumen las salidas de drenaje abierto. 'QUnn' Por ejemplo. en los circuitos CMOS serie He y Her. 'OLmu es 4 mA y el resistor de arranque no puede ser menor a 5.0 V/4 mA. o bien, 1.25 ka. Puesto que esto es un orden de magnitud mayor que la resistencia de "encendido" de los transistores de canal-p en una compuerta eMOS estándar, las transiciones de salida de BAJO a ALTO son mucho más lentas para una compuerta con drenaje abierto que para una compuerta estándar con arranque activo. Como un ejemplo. supongamos que la compuerta de drenaje abierto de la figura 3-50 es CMOS serie He . la resistencia de arranque es 1.5 kfl y la capxitancia de carga es 100 pE Anteriormente demostramos en la sección 3.5.2 que la resistencia de "encendido" de una salida CMOS serie He en el estado BAJO es de aproximadamente 80 n. Por consiguiente, la constante de tiempo de una transición ALTO a BAJO es de aproximadamente (800) (100 pF) = 8 os. y el tiempo de caída de la salida es aproximadamente 8 os. Sin embargo, la constante de tiempo Re para una transición BAJO a ALTO es de aproximadamente (15 kIl)(IOO pF) '" 150 os. y el tiempo de ascenso es 150 ns. Este valor del tiempo de ascenso relativamente lento contrasta con el tiempo de caída mucho más rápido de In figura 3-51. (Un amigo del autor llama ()Q~ a este tipo de transiciones de ascenso lentas) .
•, v foSislOf de arranquo'--_ ___
A
• saJKiade drenaje a'-jerto
z
~
R .. I.5 lO
e
o
Sección 3.7
B V l.5V
ov
Otras estructuras eMOS de entrada y salida
,
,
--
!~
~ J-
50
"lO
'50 1,
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200
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30Qtiempo
FI gura 3-51 Transiciones de ascenso y calda de una salida CMOS de drenaje abierto.
¿Porqué utilizar salidas de drenaje abierto? A pesar de Jos tiempos de ascenso lentos, pueden ser útiles en por [o menos tres aplicaciones: control de diodos emisores de luz (los LEO, del ingl6s light-emiuing diodes) y otros dispositivos: el desrurollo de [6gica alambrada y el control de buses de fuente múltiple.
'3,1.5 Control de LEO
-
Una salida dc:ltipo drenaje abierto puede excitar a un LEO como se ilustra en la figura 3-52. Si cualquiera de las entradas A o B es BAJO, el correspondiente transistor de canal'lI estará apagado y el LEO no se encenderá. Cuando ambas entradas A y B sean ALTO. los dos transistores estarán encendidos. la salida Z estará en ni ....eI BAJO y el LEO se encenderá. El valor del rcsislOr de arranque R se selecciona para que fluya una cantidad apropiado de comentc a través del LEO en el estado ··cncendido··. Los LEO típicos necesitan 10 lilA para que "bri llen" en forma normal. Las salidas eMOS de las series HC y HCT están especificadas solamente parn consumir 4 OlA Y normalmente no se utilizan para controlar LEOs. Sin embargo. las salidas dc familias e MOS avanzadas tales como la 74AC y 74ACT pueden consumir 24 mA o más. por lo tanto se pueden utilizar paro controlar los LEO con bastante eficacia. Figura 3 -52 H
LEO
"Ut....., .. OJ 7 \ '
A
•
Conlrol de un LEO con una salida de drenaje abierto.
129
130
Capítulo 3 Circuitos digitales
Se necesitan tres segmentos de información para calcular el valor apropiado del resistor de arranque R: l. La corriente que se necesita paro obtener el brillo deseado en el LEO ¡LEO' 10 OlA para los LEO típicos. 2. La calda de voltaje Vu;o en el LEO en la condición "encendido", aproxim3damenlc 1.6 V para los LEO tfpicos. 3. El voltaje de sal ida VOl. de 13 s31ida de drenaje 3bierto que consume 13 corriente del LEO. En las familias CMOS 74AC y 74ACf, VOLmo es 0.37 V. Si un3 s3lid3 pUl!de consumir un3 corriente 'LEO y mantener un volt3je más bajo. digamos. 0.2 V. entonces el cálculo que se muestra a continuación indicará el uso de un resistor cuyo valor es bastante pequeHo, aunque esto no producirá ningún daño. Cin:ulará una cantidad ligeramente mayor que ¡LEO y el brillo del LEO será ligeramente superior a lo esperado. Utilizando la infonnaci6n anterior, podemos escribir la ecuación siguiente;
V OL +V LED + (ILED· R ) = V cc Suponiendo que Vcc : 5.0 V Y los valores Ifpicos en las variables anteriores, podemos calcular el valor de R; .
R -
V CC - VOL -
VLED
I LED
- (5.0- 0.37 - 1.6) Vil O mA = 303
n
Cabe mencionar que usted no liene que utiliz.ar una salida de dren3je abierto para controlar un LEO. La fi gura 3-53(a) muestra un LEO que está control:u:lo por una salida de compuerta NANO CMOS con arr.lOque acth·o. Si ambas entradas son ALTO, los transistores inferiores (de canal.n) llevarán la salida al nivel BAJ O como en la \'ersión de drenaje abierto. Si cualquier entrada es BAJO. la salida será ALTO, aunque uno o ambos transistores superiores (de canal-p) est!!:n encendidos. no circulará corriente a través del LEO. En algunas familias CMOS, se puede "encender" un LEO cuando la salida se encuentra en el estado ALTO. como se muestra en la figura 3-53(b). Esto es posible si la salida puede suministrar una cantidad considerable de corriente paro satisfacer los requerimientos del LEO. Sin embargo. el método (b) no se emplea tan frecue ntemente como el (a). porque la mayoría de las salidas CMOS y TfL no pueden suministrar tnnta corriente en el estado ALTO como la que pueden consumir en el estado BAJO.
Sección 3.7
(.)
Otras estructuras eMOS de entrada
y salida
(b)
R
lEO
A
A
R
B
B
lEO
Flg u re 3 -53 Control de un LEO con una salida eMOS ordinaria: a) corriente consumida, "encendido" en el estado BAJO: b) corriente suministrada, "encendido" en el estado ALTO.
·3.7.6 Buses de fuente múltiple Las salidas de drenaje abierto pueden unirse entre sf paro pennitir que vnrios dispositivos. uno a la vez. envíe inronnación a un bus común. En cualquier momento tooas las salidas en el bus (excepto una) se encuenlrnn en estado ALTO (abierto). La salida restante ya sea que pennanezca en el estado ALTO o que lleve al bus a BAJO. dependiendo de si quiere transmitir un I lógico o un Ológico en el bus. Los circuitos de control seleccionan el dispositivo panicular que puede controlar el bus en cualquier momento. Por ejemplo. en la figura 3-54. ocho salidas de una compuerta NANO con drenaje abierto de 2 entradas controlan un bus común. LII entrada superior de cada compuerta NANO es un bit de datos. y la entrada inferior de cada compuena es un bit de control.
rn.s d~ d" Mjt (Ibiu ta
Fi 9 U r a 3- 54 Ocho salidas de drenaje abierto que controlan un bus.
,--50'" de datos Dalosl Habilitar'
0._
Habilitar2
- 1-' _-1
DatOSS
- 1-'
Dal087
Oalo53 Habilitar3
HabilitarS
Habililar7
0._
Dat0s6
DalosS
- ' Habilitar4
Habililal6
Habilitar8
131
132
Capítulo 3 Circuitos digitales
v v A R
e
B
~----
'-
o
•• ,
---.
z
E
F NANO de drenaJe~_ abierto de 2 entradaS
_•
Figura 3 - 55 Función ANO alambnida sobre tres salidas de compuerta NAN O de drenaje abierto.
Como máximo un bit de control es ALTO en cualquier momento. lo que habilita al correspondiente bit de datos pllfll que pase a tmv~s del bus. (En realidad, el compleme nto del bit de datos es el que se coloca en el bus). Las demás salidas de la compuerta están en nivel ALTO, es decir, "abiertas", de manera que la entrada de datos de la compuerta habilitada determina el valor del bus.
-3.7.7 Lógica alambrada I6gica alumbroda
ANO olombrodb
eOlljlieto
Si las salidas de varias compuertas con drenaje abierto se conectan entre sr con un resistar de arranque, entonces se realiza la 16gico de alambrado. Se obtiene una función ANO puesto que la salida alambrada está en ALTO si y sólo si lodas Ia.~ salidas de la compuerta individual están en ALTO (en realidad. eslM abiertas); cualquier salida en nivel BAJO es suficiente paro. llevar a la salida alambrada al nivel BAJO. La figura 3-55 muestr.l una función alambrada AND con tres entradas , Si cualquiera de las compuertas individuales NANO de 2 entradas tiene ambas entradas en ALTO, esto lleva a la salida alambrada al nivel BAJO; de otro modo. el ~istor de arranque R lleva a la salida alambrada a ALTO. Cabe indicar que la lógica de alambrado no puede realizarse si se utilizan compuertas que tienen amnque activo (active pull-up). Cuando se conectan dos salidas de este tipo y ambas intentan I1'l3Jltencr valores lógicos apuestos, se genera un fl ujo de cOiliente muy elevado y un voltaje de salida anonnal. La figura 3-56 muestra esta situación, que en ocasiones se denomina conflicto. El voltaje exacto de salida dependerá de las "fuerzas" relativas de los transistores en conflicto, pelO con los dispositivos CMOS de 5 V es por lo regular de aproximadamente 1-2 V, casi siempre un voltaje no lógico. Peor aún. si las salidas pelean continuamente durante varios segundos. ¡los chips pueden calentarse lo suficiente para provocar un daño interno y quemar sus dedos!
Sección 3.7
Otras estructuras e MOS de entrada y salida
133
l'
~
Intentando llevar a AlTO
z AlTO
v
, __--".¡v¡,-___ " lO mA
1- 1 !t,t"l
+
R..:...l
(t iC o 1IC1)
AlTO
Figura 3-56
~ Inlentando llevar a BAJO
AlTO
Dos salidas e MOS que intenlan manlener valores lógicos opuestos en la misma linea.
·3.7.8 Resistores de arranque Debe hacerse una adecuada elección del valor para el resistor de arranque R en apli -
caciones con drenaje abierto. Se efectúan dos cálculos para clasificar los valores permisibles de R : M(nimo La suma de la comente a través de R en el eslado BAJO y las corrienles de entrada del estado BAJO de las compuertas que controlan las salidas alam· bradas no debe exceder la cap.ridad de control de estado BAJO de la salida activa, 4 mA para la serie CMOS HC y HCT, 24 mA para CA YACT. Mdximo La carda de voltaje a trav~s de R en el estado ALTO no debe reducir el voltaje de salida por debajo de 2.4 V. que es . para las compuertas mV. Esta carda es procontroladas tfpicas, más un margen de ruido de
ducida por la corriente de fuga de salida en estado ALTO de las salidas alambradas y las corrientes de entrada de estado ALTO de las compuertas controladas.
có1cufo d~f rrs;stor de
arranque
134
Capitulo 3 Circuitos digitales compuertas NANO de drena;e abier10 HCT
I
VCC · +5V
BAJO BAJO
~"~""~"~"~"~"""""""'i3.2 mA
0.4 lilA
: • •••
S O.H '
••
BAJO
: compuertas LS·TTl
BAJO
••
FIgura 3-57 Cuatro salidas de drenaje abierto que controlan dos entradas en el estado BAJO.
AlTO AlTO
':""¡- ,
/
-r
•
Por ejemplo. supongamos que cuatro salidas de drenaje abierto HIT se coneclan enlre sr y manejan dos entradas LS-ITL (sección 3.11) como se muestra en la figura )·57. Una salida en BAJO debe conSUOlirOA OlA de cada entrada LS-1TL. también debe consumir la corriente a través del resislorde arranque R. Para que la COi . iente total pennanezca dentro de 13 especificación de 4 OlA HIT 10Lmu. la corriente que circula 3 1ravés de R no puede ser m3)'or que IR(ITW.)
compuer1as NANO de drena¡a abierto HCT
FIgura 3-58 Cuatro salidas de drenaje abierto que con trolan dos entradas en el estado ALTO.
= 4 - (2 · 0.4) = 3.2 OlA
_'--- SI; /
ALTO
Vcc · +5V
ALTO
ALTO ALTO
ALTO ALTO
AlTO ALTO
R
Sección 3.8
Familias lógicas e MOS
Suponiendo que VOL de la salida de drenaje abieno es 0.0 V. el valor mfnimo de R es Rmin =
( 5.0 - 0.0)/I R(mu) = 1562.5
a
En el eslado ALTO. las salidas típicas de drenaje abieno tienen una corrienle de fuga máxima de 511A. Ylas entradas trpicas LS·ITL requieren 20 !lA de comente de fuente. Por lo tanlo. el requerimiento de cOl liente de estado ALTO, como se mueslm en la figuro 3·58 es: IR(fup) = (4·5)+(2·20) = 60 p A Esta corrienle produce una calda de \'ohaje a través de R, Yno debe ser inferior al \'Oltaje de salida (VOllmin = 2.4 V): de este modo el valor máximo de R es
Rmu = (S.Ú- 2.4)/IR(fuga, = 43.3
ka
Por lo tanto. puede utilizarse cualquier valor de R que eSlé comprendido enlre 1562.5 (} Y43.3 kIl. Valores mayores pro\'OCM una reducción en el consumo de energía y mejoran el margen de ruido de eslado BAJO, mienlras que valores inferiores incrementan el consu· mo de energía pero mejornn tanto el margen de ruido del eslado ALTO como la \'elocidad de las transiciones de salida BAJO a ALTO.
3.8 Familias lógicas eMOS La primer fami lia CMOS que tuvo éxito comercial fue la Sl'ri~ 4OfX) dI' CMOS. Aun cuan· do los circuitos de la serie 4000 ofrecían los beneficios de bajo consumo de energía, eran baslanle lenlos y no eran fáciles de interconectar con la familia lógica más popular de esa época. la fam ilia bipolar TrL. Así, la serie 4000 fue susliluida en la mayoría de las
aplicaciones por las fami lias más capaces de CMOS que se analiz.nn en esta sección. Los numeros de pane de todos los dispositivos CMOS que analiznrelllOS tienen la forma "74FAMm¡"', donde "FAM" es un mnemónico alfabético de la famil ia y 1111 es un designador numérico de función. Los disposith.'OS de las diferentes familias que tienen el mismo valor de 1111 realizan la misma función. Por ejemplo. la 74HC30. 74Hcr30. 74AC30. 74ACf30 Y74AHC30 son lodos compuenas NANO de 8 entradas. El prefijo "74" es simplemente un numero que fue empleado por un antiguo y popular proveedor de dispositivos ITL. Texas Instruments. El prefijo "54"' se usa para panes idénticas cuya operación esta especificada en un imervalo más amplio de temperatura y \"Oltajcs de alimentación, para su uso en aplicaciones mil ilare.~. En general estas pane.~ se fabrican en la misma forma que sus contrnpanes de la serie 74, la unica excepción es que
-
CMOS St'rit! 4(](){)
135
136
Capftulo 3 Circuitos digitales Niveles lógicos HC
Niveles lógicos HCT
Voc .5.0 V
Voc·S.OV V0I1mi • T _ l .II4V
V0I1rni •T · 3.84V VU1mia - 3.5 V
VUImiA • 2.0 V VILInu " I .S V VOLmuT • O.JJ
0.0 V
VII =
v
0.0
.. .
0.8 V
VOLmuT - O.JJ V
v
(.)
(b)
F I gura 3-59 Niveles de emrada y salida para dispositivos CMOS utilizando una alimeotaci6n de 5 V: a)HC; b) HCT.
se prueban. examinan e idenlifican en fonna diferente, se genera mucho más trabajo de escrilOrio y se cobra un precio más allo, naturalmente.
HC (CMOS d~ olta \'t'loddml)
Ha (CMOS d~ alta \·t/ocidad. compatible con ITLJ
3.8.1 HC y HCT Las primeras dos familias CMOS de la serie 74 son la He (High-sfH!ed CMOS. CMOS d~ alta l'~/ocidad) y HCf (High -sfH!~d CMOS. 1TL compatib/~; CMOS d~ (lIta \·e/ocidad. compatible con ITL). En comparación con la familia 4000 original. ambas. HC y HCf. tienen mayor velocidad y mejor capacidad de consumo y suministro de corriente. La familia HCf uliliza un voltaje de alimentación Vcc de 5 V Y puede conectarse a disposi¡jvos TTL. que también utilizan un voltaje de alimentación de 5 V. La familia
He está optimizada paro ulilizarse en los sislemas que manejan exclusivamente lógica CMOS. y pueden emplear cualquier ' "ahaje de alimentación entre 2 y 6 V. Se utiliza un voltaje mayor paro obtener mayor velocidad y un voltaje menor paro menor disipación de energfa. la disminución del voltaje de alimentación es especialmente efectiva. puesto que la mayor parte del consumo de energía (en un dispositivo CMOS) es propordonal al cuadrado del volUlje (si consideromos que la potencia es igual al producto CVlf). Incluso cuando se utiliza una fue nte de alimentación de 5 Y, los dispositivos HC no son completamente compatibles con los dispositivos TTL. En especial. los circuilos HC están diseitados para reconocer niveles de entrada CMOS. Suponiendo que tengamos un voltaje de a1imentaci6n de 5.0 Y, la figura 3-59(a) muestra los niveles de entrada y de salida de los dispositivos HC. Los ni,-eles de salida que producen los dispositÍ\'OS TTL nocoinciden exactamente con este intervalo. de modo que los dispositivos HCf utilizan los diferentes niveles de entrada que se muestran en (b). Estos niveles se establecen durante el proceso de fabricación cuando se fabrican transistores con diferentes umbrales de conmuUlci6n. lo que produce las diferentes caracterfsticas de transferencia que se indican en la figura 3-60.
Figura 3-60 Características de transferencia de circuitos HC y HCT bajO condlc\ooes IIpicas.
"'......0 .---- HCT
o O
-~ = = ; - 1.4
2.5
5.0
v"'
138
Capitulo 3
Circuitos digitales
Tab l a 3-5 Caracterlstlcas de velOcIdad y energla de las familias CMOS funcionando a 5 V.
Familia
Deacrlpcl6n
Po""
Sfmb%
Retardo de propagaeión típieo (ns)
·00 '138
lro
·00 , 138
Ice
Corriente de alimentación en reposo (~A )
Disipación de energía en reposo (mW)
·00 '138
Capacitancia de disipación de energía (pF)
·00 . 138
Disipación dinilmica de energía (mW/MH:¡:)
·00 ' 138
Disipación de energfa tOlal (mW)
·00 ·00 ·00 ' 138 '138 • 138 ·00 ·00 ·00 ' 138 '138 ' 138
Producto \'elocidad-energfa (pJ)
Condición
He
,
HeT
VHe
VHCT
5.2
18
10 20
"in'" O o Vcc
2.5
2.5
5.0
"i,, = OoVCC
40
40
40
5.0 402
V;n= OoVCC
0.0 125
0.0125
0.025
0.025
V¡,, = OoVCC
0.2
0.2
0.2
0.2
22
15
17
"
"
l'
C'D Cro
7.2
5.5 8. 1
34
49
0"'5 138
0.38 1.28
0.48 0.85
0.43
100 kHz I MHz 10 MHz 100kHz 1 MHz / - 10 MHz
0.068
0.073
0.068
0.56
0.050 0.39
0.45
5.5
J.8
0.50 4.8
0.338 1.58 14.0
0.328 1.48 13.0
0.285 1.05 '.7
0.323 1.43 12.5
f a 100 kHz 1- 1MHz
0.61
0.50 J.'
0.38
f= f= f= f= f e:
f r. 10MHz f = 100 kHz
1= 1 MHz f= IOMHz
5.1 50 6.08 28.4 25J
1.23
4.J
J8 6.55 29.5
2.05 7.56
0.37 2.5 24 2.61 11.5
25'
6J
101
2.6 25
la fami lia más nlpicln Fcr en la sección 3.8.4: las compuenas '00 no esll1n fabric3das en la fami lia FCT.) El pri mer re nglón de la labia 3-5 especifica el retardo de propagación. Como se discutió en la sección 3.6.2. dos números, lpHL y 'pUl' pueden utiliz.arse paro especificar el retardo: el número en la tIIbla es el peor de los dos casos. Sallando a la tabla 3- 11 en la página 167. se puede ver que He y Hcr tienen aprOltimadameme la misma velocidad que LS TIl., Y que VHC 'i VHcr son casi tan rápidos como ALS TIl.. El retardo de
Sección 3.8
1m 9 ,..,
rot~
da
)O
Familias lógicas eMOS
derecho de 3U
propagación para el ' 138 es un tanto más largo que para el '00. puesto que las señales deben viajar a través de !tes o cuatro niveles de compuenas internamente. El segundo y tercer renglones de la tabla mueslraJl que la disipación de energía en reposo de estos dispositivos CMOS es prácticamente nula. por debajo de un miliwatt (mW) si las entrndos tienen niveles CMOS (OV para BAJO YVcc para ALTO). (Nótese que en la tabla. los números de la disipación de energía en reposo dados para el '00 son por compuerta. mienlTns que para el . 138 se aplican al dispositivo MSI por completo). Como discutimos en la sección 3.6.3 la disipación dinámica de energía en una compuerta CMOS depende de la excursión del voltaje de la salida (por lo regular. Vec>, la frecue ncia de transición de salida (j) y la capacitancia que está siendo cargada y descargada en las transiciones. de acuerdo con la fórmula
PD = (CL + Cro )' vto
'f
Aquf. CPD es la capacitancia de consumo de energía del dispositivo y el es la capacitancia de la carga unida a la salida CMOS en una aplicación dada. La tabla enumera tanto CpD como un factor de disipación dinámica de energía equivalente en unidades de miliwatts por megahenz. suponiendo que Cl = O. Haciendo uso de este factor, la disipación de energía total se calcula a varias frecuencias como la suma. de la disipación dinámica de energla a esa frecuencia y la disipación de energía en reposo. Acto seguido en la tabla, se muestra el produclo de vefocidad-energfa que es simplemente el producto del retardo de propagación y el consumo de energía de una compuena tipica: el resultado se mide en picojoules (pJ). Recuerde que. como estudió en sus clases de física. el joule es una unidad de energfa. de modo que el producto velocidad-energía mide una clase de eficiencia: cuánta energfa utiliza una compuena lógica para conmutar su salida. En estos tiempos. es obvio que entre menor sea el gasto de energía. será mejor.
113.g npe.
•
:1 p r
produCI O
raugla
,·,docidad·
139
140
Capitulo 3 Circuitos digitales T a b I a 3·6 Especificaciones de entrada para familias CMOS coo Voc entre 4.5 y 5.5 V. F.mfl~
DeKrlpcl6n Corriente de fuga de entrada ().lA)
S(mbo#o f,~
Condlcl6n V.... = cualquier
He
HeT
VHe
VHCT
., ., ., .,
Capacitancia de entrada máxima (pF) C INmu
,O
,O
10
'O
Voltaje de enuada de nh'C l BAJO (V) V, ......
1.35
0.8
1.35
0.8
vlH min
3.85
2.0
3.85
2.0
Voltaje de entrada de ni"el ALTO (V)
La labia 3-6 proporciona las especificaciones de entrada de dispositivos CMOS ú'picos en cada una de las familias . Algunas de las especificaciones suponen que la a1i· mentación de 5 V tiene un margen de ± 10%; es decir, Vcc puede estar en cualquier lugar entre 45 y 5.5 V. Eslos parámetros fueron discutidos en secciones anteriores, pero
como referencia se resumen aquí sus significados: llmu La corriente de entrada máxima para cualquier valor de voltaje de entrada. Esta especificación establece que la corriente que fluye hacia dentro o hacia fuera de una entrada CMOS es 1 J1A. o menor para cualquier valor del \'Oltaje de entrada. En otras palabras, las entradAs CMOS casi no crean carga de CD en los circui· lOS que controlan. CINmu. La capacitancia máxima de una entrada. Esle número puede ser utilizado cuando se supone la carga de CA en una salida que controla 6>la y otras entradas. La mayona de los fabricantes tarnbi~ n especifican una capacitancia de entrada Ifpica. más baja de alrededor de 5 pF. la cual proporciona una buena estimación de la carga de CA si usted no tiene mala suerte. V1Lnw, El vohaje máximo que se garantiza para que una entrada lo reconozca como BAJO. Advierta que los valores son diferentes para HClVHC en comparnción con HcrNHCT. El valor de "CMOS", 1.35 V. es 30% del mfnimo voltaje de alimentación, mientras que el valor " ("] L" es 0.8 V por compatibilidad con las fami lias TIL.
Seoclón 3.8
Familias lógicas eMOS
Tabla 3-7 Especificaciones de salida para familias CMOS funcionando con Vcc entre 4.5 y 5.5 V. F.mlllll Descripción
Corriente de salida de nivel BAJO
Sfmbolo
CondIcJ6n
He
HeT
VHe
VHCT
(mA)
10000C 10lmuT
CargaCMOS Carga TT1.
0.02 4.0
0.02 4.0
0.05 ' .0
0.05 ' .0
Voltaje de salida de nivel BAJO (V)
VOLmuC
1JaI ::o '<:M mue
0.1 0.33
0.1 0.3]
0.1 0.44
0.1 0.44
-
-
4.' 3.84
4.4
VOLmu.T
1la! s: -'ot..muT CargaCMOS
(roA )
IOHmuC IOHmuT
""', lTL
Voltaje de salida de ni\'cl ALTO (V)
VOHmillC
IJ.,n,1 s: IIoHmucl
VOHrnllIT
I laI~
Corriente de salida de nivel ALTO
S IIoHnw.TI
3.84
-
VlHmin El voltaje mínimo que se gamntiz.n que una entrada reconocerá como ALTO. El
"valor" CMOS. 3.85 V, es un 70% del voltaje de alimentación m:\ximo. mien{J'a.<¡
que e l valor '"1'1 L" es de 2.0 V para compatibilidad con las fam ilias TIL.
(A diferencia de los niveles CMOS. los niveles de entrada TfL no son simétricos con respecto a los rieles de alimentación.) Las especificaciones para las ~idas CMQS compalibles con 1TL por 10 regular tienen dos conjuntos de parámetros de salida; un conjunto o el otro se utilizan dependiendo de cómo está cargada un3 salida. Una carga CMOS es una que requiere que la
salida consuma y suministre muy poca corriente de CD, 20 p.A para HCJHcr y 50 p.A para VHC/VHcr. éste es, por supuesto. el caso cuando las salidas CMOS controlan solamente entradas CMOS. Con cargas CMOS, las salidas CMOS mantienen un voltaje de salida dentro de 0.1 V de las líneas de alimentación, O y Vcc . (Un caso Umite. Vcc '" 4.5 V se utiliza para las entradas de la tabla; de aquí, VOHminC " 4.4 V.) Una carga 17L consume mucha más corriente de consumo y de fuente (consumo y suministro), hasta 4 mA desde una salida HOOcr y 8 mA desde una salida VHC/VHcr. En este caso. se presenta una mayor calda de voltaje a través de los transistores "encen· didos" en el circuito de salida. pero el voltaje de salida todavía se garantiza que esté dentro del intervalo normal de los niveles de salida TIL. la tabla 3-7 enumera la... especificaciones de salida CMOS tanto para carga... CMOS como TIL. Estos parámetros lienen los significados siguientes: IOLnwC
La corriente máxima que puede suministrar una salida en el estado BAJO
mientra.s controla una carga CMOS. Puesto que éste es un valor positivo, la corriente fluye hacia d~nlro de la terminal de salida. 100000000T La corriente máxima que puede suministrar una salida en el estado BAJO mientrols controla una carga TIL. VOLnwC El máximo voltaje que se garantiza que producirá una salida al nivel BAJO mientras controla una carga CMOS. es decir. mientras que no se exceda 100000C'
carga CMOS
carga 1TL
-0.05 -8.0 4.4 3.80
141
142
Capítulo 3 Circuitos digitales VO~T
El máximo voltaje que se garantiza que producirá una sal ida al nivel BAJO mientras controla una carga 1TI.. es decir. mientras que no se exceda Im..nwT' 'Oltmu.C La corriente máxima que puede suministrar una salida en el estado ALTO mientras controla una carga CMQS. Puesto que éste es un valor negativo. la corrienh: positiva Huye hacia afuera de Ill temlinal de salida. IOIlmu.T La com ente máxima que puede suministrar una salida en el estado ALTO mientras controla una carga TIL. VOHminC El \'Oltaje minimo que se garantiza producirá una salida en ALTO mientras controla una carga CMOS. es decir. mientras no se exceda 1001muC' VOHminT El voltaje mínimo que se garantiza producirá una salida en ALTO mientras conuola una carga TIL. es dec-ir. mientras no se exceda I Ollmuc,
Los parámetros de voltaje anteriores detenninan los márgenes de ruido de CD. El margen de ruido de CD del estado BAJO es la diferencia entre VOI..mu y VtLmu . Esto depende de las carncteristicas tanto de la salida que controla como de las entrados controlados. Por ejemplo. el margen de ruido de CD del estado BAJO del Hcr controlondo unas cuantas entradas Hcr (una carga CMOS) es 0.8 - 0.1 = 0.7 V. Con una carga TTL. el margen de ruido para las entradas Hcr decae a 0.8 - 0.33 = 0.47 V. De manera senlejanle. el margen de ruido de CD del estado ALTO es la diferencia entre VOllmin YVII/min' En general. cuando se interconectan fami li..... diferentes. se tiene que COlllparnt los VOL.nw YVOHm;n apropiados de la compuena que controla con Vn.n1&X Y VlHmin de todas las compuertas controladas para delenninar los márgenes de ruido del peor de los casos. Los parámetros Iot...mu. e JOI Imu. en la labia dctenninan la capacidad de fan OUt de salida y son especialmente importantes cuando una salida controla entradas en una o más diferentes familias. Deben realizarse dos cálculos para detenninar si una sal ida se encuentra funcionando dentro de su capacidad de fan out nominal: fatI 01/1 t'1/
1!$lado
ALTO
ftm
en
Q jIf
estado BAlO
Se suman los \~Jlores IlI lm:ox parJ todas las entr:ulas contmladns. La suma debe ser menor que J01lmu de la salida que controla.
Se suman los valores J[lmu. para todas las entradas controladas. La suma debe ser menor que IOLrrw de la salida que cotrola.
Nótese que las características de entrada y salida de componentes específicos pueden variar a partir de los valores representath'os dados en la tabla 3·7. de modo que usted siempre consulte la hoja.~ de datos del fabricante cuando se anal ice un diseño renl.
'3.8.4 FCT y FCT-T FCT (eMOS rápido. compmiblt! con rfL)
A principios de la década de 1990 fue presentada otra fami lia CMOS. El beneficio clave de la fumi lin FCT (Fu$t CMOS. ITL compmjble: CMOS ropillo. COIIIIKltible co" ITL) era su cnpxidnd para satisfacer o exceder la velocidad y la capacidad de control de salida de las mejores familias TIL. mientras que reducía el consumo de energia y manten!a una 10lal compatibi lidad con TIL.
Sec:ci6n 3.8
Familias lógicas CMOS
143
La familia original FeT tenía la des\·ent.aja de producir un VOH CMOS de 5 V. creando unn enorme disipación CV2¡ de energía y ruido de circuito a medida que sus snlidas
oscilaban desde O V hasta ca.~i 5 V en aplicllciones de alta \'elocidad (25 MHz+). Una variación de la familia . FeT-T (Fasl CMOS. ITL compMible wilh 7TL VOH) fue rápidamente introducida con innovaciones de circuito para reducir el voltaje de salida de nivel ALTO. reduciendo por ello tanto el consumo de energfa y el ruido de conmutnción mientras que mantenía la misma alta velocidad de opcrución que el FCf original. Un sufijo de '1'"' se emplea en los números de pane paro. denotar la estructura de salida FeT-T. por ejemplo. 74FCT138T contra 74FCf138. La fami lia FeT-T sigue siendo muy popular en la aClual ido.d. Una aplicación clave de FCT-T se encuentra controlando buses y ()(ras cargas pesadas. En comparación con otras fami lias CMOS, puede suministrar o consumir picos de comente, de hasta 64 mA en estado BAJO. *3 .8.5 Características eléctricas del FCT-T Las carxterísticas eléctricas de la fami lia FeT-T de 5 V se resumen en la tabla 3-8. La familia se encuentra especfficamente diseñada para entremezclarse con dispositivos TTL. de modo que su operación está solamente especificado. con una al imentación nominal de 5 V Yniveles lógicos TTl.. Algunos fabricames están comenzando a vender panes con capacidades semejantes empleando unn alimentación de 3.3 Y, Y utilizando la designación FeT. Sin embargo. son diferentes dispositivos con números de partes diferentes. Las compuertas lógicas individuales no son fabricadas en la fa milia FeT. Quizás el elemento lógico FCT más simple es un decodificador 74FeT I38T. el cual tiene seis entradas. ocho salidas y cont iene el equivalente de aproximadamente una docena de
compuertas de 4 entradas internamenle. (Esta runción se describe poslerionnente. en la sección 5.4.4.) Comparando este retardo de propagación y consumo de energla en la tabla 3·8 con los números correspondientes HeT y VHeT de la tabla 3-5 en la página 138, se aprecia que la familia FCf-T es superior tamo en velocidad como en disipación de energía. Cuando se comparan. adviena que los fabricantes de Fe l-T especi fi can únicamente relardos de propagación mbimos. no tlpicos. A direrencia de otros familias CMOS. la FCT-T no tiene una especificación Cro. En su lugar. tiene una especificación l ceo : lceo es la comente de alimentación dinámica. en unidades de mNMHz. ésta es la cantidad de corriente de alimentación adicional que fluye cuando una emroda eslli cambiando ala velocidad de 1 MHz.
1m
:fa po :le
je
f 'cr-T (CMOS rápido. comfNl,jbl~ ~on
ron 1TL VCJH.'
1TL
144
Capítulo 3 Circuitos digitales Tabla 3-8 EspecifIcaciones pal1'l un decodificador 74FCT138T en la lamma lógica FCT-T. De~rlpcl6n
S{mbolo
Retardo de propugaci60 múimo (ns)
'ro
Corricntc de alimentacIón cn ~poso (~)
' ee
Disipación de cncrgla cn
~poso
(mW)
Condición
V.lor
'.8 Vml = OoVCC
200
Vcc
1.0
VCnI=O o
Corricnte de alimcnll1dón dinámica (mNMHz)
'ceo
Salidas abicr!uS. una cntrada que cambia
Corricntc de alimentación cn reposo por cntrada 1Tl(mA)
Mee
Ytnl '" 3.4 V
2.0
Disipación de energía total (mW)
f- ]00 kH z fa ] MHz f'" ]OMHz
0.60 1.06
Producto vclocidad-energfa (pl)
f=- 100 kHz f = IMHz f= IOMHz
6. ] 5
0. 12
l..
9.3 41
Corricntc de (uga de cntrnda (j.1A)
I,~
Capacitaocia de cnlnlda tlpica (pF)
C 1N1yp
Vollllje de entrada de nivel BAJO (V)
VIl.ma~
0.8
Voltaje de cntrada de n"\'tl ALTO (V)
VIH min
2.0
Corricnlc de I8lid:l de n¡''el BAJO (mA)
'o......
64
Volllljc de salid:l de nivcl BAJO (V)
VOLmn
Corricnte de salida de n¡" cl ALTO (mA )
IOHmax
Vollllje de salida de nivd ALTO (V)
vOHmin
VOl!",
Ven! = cualquiera
1".] S IOtmn
•
±S
,
0.55 - IS
I/..JI S I/0Hmul I/AlI S I/0Hmul
2.4 3.3
1.3 especificación l oco proporciona la misma infonnación que CI'Oo pero de una
manera diferente. La disipación de energía interna del circuilo debida a transiciones :1. una frecuencia! dada puede calcularse mediante la fórmula
De este modo,lccrJYcc es algebraicamcnte equivalente a la especificación ero de otras
familias CMOS (vtase el ejercicio 3.83). Fcr-T tambit n tiene una especificación ilIcc paro la corriente en reposo CAtru que se consume con entmdns ALTO no ideales (v~ase el cuadro en la pane superior de la página 139).
Secdón 3.9
Lógica bIpolar
3.9 Lógica bipolar Las familias lógicas bipolares utilizan dioms semiconductores y transislores de unión biJX)lar como los bloques de construcción básicos de los circuilos lógicos. Los elementos lógicos
bipolares más simples hacen uso de diodos y resiSlores para realizar operaciones lógicas; eslo es llamado lógica de diodos. La mayoría de las compuertas lógicas T11. utilizan internamente lógica de diodos y aceleran su capacidad de control de salida empleando circuitos de transistores. Algunas compuertas TTL utilizan configuraciones en paralelo de transistores para efectuar funciones lógicas. Las compuertas ECL. que se describen en la sección 3.14. emplean transistores como intenuptores de comente para conseguir muy alta velocidad. En esta sección se cubre el funcionamiento básico de los circuitos lógicos bipolares hechos con diodos y transistores. mientras que en la siguiente sección se cubren los circuitos TTL en detalle. Aunque TTL es la familia lógica bipolar más comúnmente utilizada, ha sido sustituida en gran parte por las familias CMOS que hemos estudiado en las secciones anteriores. Con todo. es útil estudiare! funcionamiento básico ITL para la ocasional aplicación que requiere de interfaces ITUCMOS, como sediscutió en la sección 3.12. También, un rnejorentendimiento de TI1. puede damos idea de la similitud fQ11uita de niveles lógicos que pelillitieron a la industria emigrar suavemente desde la lógica TIL a la lógica CMOS de 5 V, Y ahora a la lógica CMOS de menor voltaje y mayor rendimiento de 3.3 V, como se describe en la sección 3.13. Si usted no está interesado en todos los sangrientos detalles de TTL, puede sallarse a la sección 3.11. donde hay un resumen de las familias TIL.
Mglca dt diodo
3.9.1 Diodos Un diodo stmiconductor se fabrica de dos tipos de material semiconductor, llamados tipo p y tipo n, que se ponen en contacto entre sí como se ilustra en la figura 3-61(a). éste es básicamente el mismo material que se utiliza en los transistores MOS de cnnal-p y canaJ-n. El punto de contacto entre los materia1es p y n se denomina una unión pn. (En realidad, un diodo se fabrica nonnalmente a panir de un cristal monolítico de material semiconductor en el cual las dos mitades son "dopadas" o se les agregan diferentes imputez.as para darles propiedades de tipo p Y de tipo n.) Las propiedades fisicas de una unión pn son tales que la coniente positiva puede Huir fácilmente desde el material tipo p hacia el material tipo n. De este modo, si construimos el circuito mostrado en la figurn 3-6l(b). la l,lnión pn actúa casi como un cortacircuito. Sin embargo. las propiedades fisicas también hacen muy dificil que la corriente F I 9 u r a 3-61 Diodos semiconductores: a) la unión pn; b) unión directamente polarizada que permite ei flujo de corriente; e) unión Inversamente polarizada que bloquean ef flujo de comente.
(.)
(,)
(b)
P"
-.:Jf--
v
./ J no V I R
P
"
v
/ /
N
O
diodo st'miconductor mattria! dt /ipo·p mattrial dt /;po·n unidn pn
145
146
Capitulo 3 Circuitos digitales
,
,.,
po
,
lb)
IJ
),)
,
ánodo
•
c.6todo
[>1 +
V
V
V
-
F I 9 U r 8 3-62 Diodos: a) slmbolo; b) caracterlstica de transferencia de un diodo ideal; e) caraclerlstica de transferencia de un diodo real.
auion dfl diodo
diodo
('diodo
diodo im'Ulamtntt
polarizado diodo dir«lUmtnlt
poloriyulo
positiva nuya en la dirección opuesta. de n a p. Así, en el circuito de la figura 3·61 (e), la unión pn se comporta casi como un circuito abierto. Esto se denomina acci6tr dtl diodo. Aunquees posible construir tubos de vado y otros dispositivos que exhiban acción de diodo. los sistemas modernos hacen uso de uniones pn (diodos semiconductores). a los cuales. de ahora en adelame, llamaremos simplememediodos, La figura 3-62(a) muestra el símbolo esquemático de un diodo. Como lo hemos mostrado. en operación nonnal cantidades significativas de com ente pueden fl uir solamente en la dirección indicada por las dos flechas. del ánodo al cátodo, En efecto. el diodo actúa como un cortocircuito mientras que el voltaje que CfU7.a la unión ánodo-cáuxlo no es negativo. Si el voltaje del ánodo a cátodo es negativo. el diodo actúa como un circuito abierto y no fl uye com ente. La carncterlsticade transferencia de un diodo ideal que se muestra en la figura 3-62(b) ilustra adicionalmente este principio. Si el voltaje de ánodo a cálodo, V. es negativo. se dice que el diodo se encuenlra im'lmamt!ntt! polarizado y la comente I a través del diodo es cero. Si V no es negativo. se dice que el diodo está polarizado dirrctamt!nlt! y la I puede ser un valor positivo arbitrariamente gmnde. De hecho. V nuncn puede llegar a ser má.~ grande que cero, porque un diodo ideal actúa como un conocircuito de resistencia cero cuando se polariza direetamente. Un diodo real. no ideal, tiene una resistencia que es menos de infinito cuando se polariza inversamente, y mayor que cero cuando se polariza direetamente. de modo que las características de transferencia se ven como en la figura 3-62(c). Cuando se polruriza directamente. el diodo actúa como una pequei\a resistencia no lineal: su calda de voltaje
Sección 3.9
¡. )
¡o)
(b)
Lógica bipolar
I
0410d0
+
V< O.6V
-
-l[)l,¡-+
Pendiente
V 2 o.6\'
'" IIR,
___-+-'-__
- -eo'/ e> - -
v'" '" 0.6"
v
1,1--
FI gura 3-63 Modelo de un diodo real: a) Inversamente polarizado; b) directamente polarizado; e) caracterfstica de transferencia del diodo directamente polarizado. se incrementa a medida que la comente aumenta. pero no de fonna estrictamente proporcional. Cuando el diodo se polariza inversamente. fluye una pequena cantidad de corri~nt~ d~fu8a negutiva. Si el vahaje se hace demasiado negativo. el diodo alcanza su ruptura . y pueden fl uir grandes cantidades de corriente negativa: en la mayoría de las aplicaciones. se impide este tipo de operación. Un diodo real puede modelarse de maner.l muy simple como se muestro en la figur.l 3-63(a) y (b). Cuando el diodo se encuentra inversameme polarizado. actúa como un circuito abierto; ignoramos la comente de fuga. Cuando el diodo se encuentra directamente polarizado. actúa como una pequena resistencia, Rf en serie con Vdo una pequena fue nte de voltaje. Rl se denomina la rt'si.rt~lI cia directa del diodo. y Vd se conoce como la calda dd diodo. Una selección cuidadosa de los valores para RI y Vd producen una razonable: aproximación lineal por segmemos a la característica de tr.lnsferencia real del diodo. como en la figura 3-63{c). En un diodo tfpico de senal pequena como el lN914,la resistencia directa R/es de aproximadamente 25 n y la carda de voltaje en el diodo Vd es de alrededor de 0.6 V. A fin de obcener una idea de aproximación a los diodos, se debería recordarque un diodo real en realidad no comiene la fueme de 0.6 V que aparece en el modelo. Es sólo que. debido a la no linealidud de la carncterística de transferencia del diodo real , cantidades significativas de comente no comienzan a fluir hasta que el voltaje V directo del diodo ha alcanzado aproximadamenle 0.6 V. También nócese que en aplicaciones t[p ica.~, la resistencia directa de 25 n del diodoes pequeña en comparación con otras resistencias en el circuito, de modo que se presenta muy poca calda de voltaje adicional a trnvts del diodo direclamenle polarizudo una vez que Vha alcanzado los 0.6 V. De este modo. par.! propósitos prácticos. se considera que un diodo directamente polarizado tiene una carda fija de más o menos 0.6 v.
corrit'nI~ d~ fuga
ruplUro dt'lllilNlQ
TtSisft'flcia diTtcta caÍlla dt' ¡/iodo
147
148
Capítulo 3 Circuitos digitales Tabla 3·9 Niveles lógicos en un slstema lógico de diodo simple.
Nivel de Hital
DenomIMC/órr
VeIOr lógico blflllrlo
0--2 '·0115 2-3 \'()I15
BAJO
O
margen de ruido
indefinido
3-5 \·0115
ALTO
I
3.9.2 Lógica de diodos La acción del diodo es explOlada paro realizar operaciones lógicas. Considere un sistema
BAJO ALTO computrta ANO CM diodos
lógico con una aliment.ación de.5 V Ylas características mOStradas en la labia 3-9. Dentro del intervalo de .5 volts. los voltajes de señal están divididos en dos intervalos, BAJO y ALTO, con un margen de ruido de I volt enne ellos. Un voltaje en el intervalo BAJO se considera como un Ológico y un voltaje en el intervalo ALTO es un Ilógico. Con estas definiciones, una compuerta AND de diodo puede construirse como se muestra en la figura 3-64(a). En este circuito, supongamos que ambas entradas X y Y se encuentrnn conecw1as a ruentes de voltaje AlTO, digamos4 V, de manera que VX y VY sean ambos de 4 V como en (b). Entonces ambos diodos se encuentran directamente polarizados y el voltaje de salida VZ es Ull3 calda de diodo arriba de 4 V. o arriba de 4.6 V. Una pequeña cantidad de corriente, determinada por el valQl" de R, nuye desde la alimentación de .5 V a través de los dos diodos y en las ruentes de 4 V. Las fl echas tenues en la figura muestran la trayectoria de este flujo de corriente.
(.1
Figura 3·64 Una compuerta ANO con diodos: al circuito eléctrico; b) ambas entradas en ALTO; el una entrada en ALTO, una en BAJO; d) tabla de funciones; e) tabla de verdad.
X
.'V
.'v
(b)
Vz . 4.6 V
Z
.V
.v
Y
(o,
.SV
Vz · I .6V
1V
(.,
(d, V,
v,
v,
X y Z
boj<> boj<>
boj<>
""~
O O O
.no
boj<>
.no ""~
"")o
"10
.V
." ."
o
1 o 1 O O 1 1 1
SecciÓfl 3.9
, _--cx_ _
Lógica bipolar
149
z
==!~~___ ---i_-" _-,C, - O
t,) ,
.SV
.SV
tb)
Ve '
z • " .6\'
V
4V
1.6 \ -
C
Figura 3-65 4V
,V
Dos compuertas ANO: a) diagrama lógico: b) circuito eléctrico.
Ahora supongllmOS que VX decae a I V como en la tigur.!. 3-64(c). En la compucrt.a ANO dediodo. el voltaje de salida es igual al más bajo de losdos voltajes deentrnda más una carda del diodo. De esle modo. VZ decae a 1.6 V Yel diodo D2 se polariza inverumcnte (el ánodo se encuentra a 1.6 V Yel cátodo todavía está a 4 V). la entrada BAJO sola "disminuye" la salida de la compuerta ANO de diodo a un valor BAJO. Obviamente. dos entrndas BAJO crean una salida BAJO l:lmbién. Esta operación fWlCional se resume en (d) y se repite en términos de valores de lógica binaria en (e); c1ar.uncnte. ésta es una compuerta ANO. l..tI figurn 3-65{a) ilustra un circuito lógico con dos compuertas ANO conectadas juntas: la figurn 3-65(b) muestra el circuito eléctrico ~ui valente con un conjunto particular de valores de entrada. Este ejemplo muestra la necesidad de diodos en el circuilo ANO: DJ pennite , que la salida Z de la primera compuerta ANO pennanezca en nivel ALTO mientras que la salida e de la segunda compuerta ANO se empuja al nivel BAJO por la entmda B a través 04. Cuando las compuenas lógicas de diodos se estabkcen en cascada como en la figw-a 3-65. los niveles de voltaje de las señales lógicas se alejan de las líneas de alimentación y tienden hacia la región indefmida. De esta manera. en la práctica. una compuerta ANO de diodo normalmente debe estar seguida por un amplificador de transistor para restablecer los niveles lógicos: éste es el esquema emple:wSo en las compuertas NANO TI1.. descritas en la sección 3.10.1. Sin embargo. los diseiladores lógicos se eneuenttan tentados • ocasionalmente a utilizar diodos discretos para realizar la lógica bajo circunstancias especiales; véase por ejemplo. el ejercicio 3.95.
3.9.3 Transistores bipolares de unión Un t1TJll.Sistor bipoklrd~ uni&! es un dispositivo de tres tcnninales que. en la mayoría de los circuitos lógicos. actúa como un interruptor controlado por comente. Si colocamos una pequei'ia COI liente en una de las tenninales. denominada la base. entooces el interruptor se encuentra "encendido" (la COII iente puede fluir entre las otras dos tcnninaIcs. Uamadas el emjsor y el cofector). Si no hay com ente en la base. entonces el interruptor se encontrará "apagado". es decir. no fluirá cm . iente a1guna entre el emisor y el colector.
' runsistor bipolor d~ uni611
~miscr
colector
150
Capitulo 3
(. )
Circuitos digitales
e
(b)
e
(o)
e
e
(d)
I"
"p
•
•
• p
•
"
•
•
"p
"
•
,,~
'.
"''''"' ..-.
1Ir - lb · le
•
F i gura 3-66 Desarrollo de un transistor nprr. al diodos espalda con espalda; b) uniones pn equivalentes; el estructura de un tmnsistor nprr, dl sfmbolo de! transistor npn.
Par.!. estudiar el funcionamiento de un tr.msistor, primeroconsidcremos la opernción de un par de diodos conectados como se ilustro en la figura 3-66(a). En este circuito, la
e
trr:UlS;Slur nlm
corriente puede fl uir desde el nodo B hasta el nodo o el nodo E. cuando el diodo apropiado se polariza en fonna directa. Sin embargo. no puede fluir corriente desde e a E. o vice\·e~. puesto que para cualquier elección de voltajes en los nodos B. e y E. uno Oambos diodos estarán inversamente polarizados. Las uniones pI! de los dos diodos en este circuito se muc.~tmn en (b). Ahom supongamos que fabricamos los diodos espalda con espalda de modo que ellos compartan una región lipo p común, como se iluslm en la ligurn 3-66(e). La estructura resultante se denomina un lrtlllSislor IIpn y liene una propiednd sorprendente. (¡ Por 10 menos los físicos que tmbajaban con transistores allá por 1950 pensaban que era sorprendente!) Si hacemos p1Sa!" una comenle a trovés de la unión plI base a emisor, entonces la corriente también es habilitada parn fluir 11 través de In unión "/' de colector a base (lo cual nomlalmente es imposible) y desde!lllf hacia el emisor. El símbolo del circuito para el trnnsistor se muestro en la figura 3-66(d). Nótese que el símbolo conliene una diminuta flecha en dirección del flujo de corriente positivo. Esto también nos recuerda que la unión base a emisor es una unión pn. lo mismo que un diodo cuyo sfmbolo tiene una flecha que apunta en la misma dirección. También es posible fabri car un transistor pllp, como se ilustr.l en la fi gura 3-67. Sin embargo. los transistores p"p rara vez son utilizados en circuitos digitales. de modo que no los diSCUliremos en ndelante. La corriente I~ que flu ye fuera del emisor de un transütor "1m es la suma de las corrientes lb e 1" que nuyen hacia la base y el colector. Un transistor se utiliza frecuentemente como un amplificador de seilales. porque sobre cieno intervalo de operación (la "gidn activa) la corriente de colector es igual a una constante fija por la corriente de b3sc (1" ~ p. lb)' Sin embargo. en circuitos digitales, nonnalmente utilizamos un tmnsistor como un interruptor simple que siempre se encuentro completamente "encendido" o completamente "apagado", como se explica a continuación. La figuro. 3-68 muestra la co"jigllmci6/1 de em;sorcomlÍn de un transistor IIpll, que es 111 más f~nt emente utilizada en aplicaciones de conmutación digital. Estaconfiguración
ti,,"
ImnsiS/Qr pnp
UlllplificotJur rrgi6rr oc/i,'"
cOlifigumd 6n ,Jt: t:miw r comr¡n
Sección 3.9
,. )
E
Lógica bipolar
E
'b)
¡'. B
P
"P
B
bo~
"
""""" octacto(
Fig ur a 3-67
j /r - 1b + 1t
e
Un IranslslOl" pnp: a) estructura; b) s(mbolo.
e
utiliza dos resistores discretos, NI YN2, además de un transistor npn simple. En este circuito, si VEh'T es O o negativo. entonces la unión de diodo base a emisor se encuentr.l inversamente polarizada, y no podrá fl uir com ente de base (lb). Si no flu ye la com ente de base. entonces no podrá fluir corriente de colector (Ir) y se dice que el transistor está en cortl! (OFF). Puesto que la unión base a emisor es un diodo n!al , en oposición a uno ideal, VENT debe alcan7.ar por lo menos +0.6 V (una cafdn de diodo) antes de quecualquierconiente de base pueda nuir. Una vez que esto ocurtt. la ley de Ohm nos dice que
corte (opog(l(lo. OFF)
1, = (V.",. - O.6)I RI (Ignornmos la resistencia direcla R/ de la unión base a emisor directamente pol!lriZllda, la cual por lo regulllf es pequeña en comparnción con el resistor de base NI .) Cuando fl uye la comente de base. entonces la corriente de colector puede fluir en una cantidad proporcional a l b' es decir.
La constante de proporcionlllidad.
p, se conoce como 1:;1 ganancia del trnnsistor, y se P(M Io)
encuentra en el interv:;llo de 10 a lOO para los transistores trpicos.
Fi g ura 3-6 8 Configuración de emIsor com ún de un tran sistor npn.
g llflllncill
151
152
Capftulo 3
Circuitos digitales
Aunque la comente de base lb cOnlrola el flujo de comenle del colector Ir también controla indirectamente el 'ioltaje VCE a través de la unión colector a emisor. puesto que VCE es precisameme el voltaje de alimentación Vcc menos la carda de "oltaje a través del resislOr RZ:
Va - V cc - l c · R2 ::: VCC -/J ' /b' R2
V ce- (V ENT -O.6)· R21 RI
rtgi6n dt Joturo66n Joturado (tnctrnlido. 00)
Sin embargo. en un trnnsislor ideal Va nunca puede ser menQl"que cero (el tnlnSistor no puede crear un potencial negativo). y en un transistor n:aI VCE nunca puede ser menor que VCE(At). un parámetro del tmnsistor que se encuentra por lo regular alrededor de 0.2 V. Si los valores de VENl' p. RI Y R2 son de l.aI modoque la ecuación anterior prediga un valor de Va que sea menor a VCf.(UlI' enlonces el lransistor no puede estar funcionando en la región activa y la ecuación no se aplica. En vez de ello. el transistor se encuentra funciontmdo en la región de saturación. y se dice que está saturado ( ON). No impona cuánla corriente lb suministremos a la base. Va; no puede caer por debajo de VCf.(Ulr y la comente de colector Ir estará determinada principalmente por el resistor de carga R2: I r- ::: (V cc - VCE(w»)/( R2 + RCE(ul))
rtsiJttn6a dt so!urod6n simulacloo de tmnJiSlOr
Aquf. RCf.(W) es la resistencia de JaruraciÓn del transistor. Por lo regular. RCf.(NII) es de 50 n o menor yes insignificante en comparación con R2. Los especialistas en computución pueden querer imaginarse un tronsistor npn como un dispositivo que continu1lJTlenle examina su enlomo y ejecuta el programa en la labia 3· 10.
3.9.4 Inversor en lógica de transistor La figura 3-69 muestro que podemos hacer un inversor lógico a partir de un transistor npn en la configuración de emisor común. Cuando el voltaje de entrada es BAJO. el voltaje de salida es ALTO. y viceversa. En las aplicaciones de conmutaciÓn digital. los tmnsistOf"CS bipolares con frecuencia se hacen funcionar de modo que siempre estén en C(X1.e o saturndos. Es decir. los circuitos
Figura 3-69 Inversor de transistor: a) sfmbo!o lógico. b) diagrama de circuito; cl caracterlstica de
" SAL
cc - - ,
V
transferencia.
ENT
VC&~~ ___, -__~:;:::::.-
SAl
BAJO' Indefinido ALlO
l')
lb)
lo)
V~T
Sección 3.9
l ógica bipolar
T a b I a 3 -1 O Un programa en e que simula la función de un transistor npn en la configuración de emisor común.
' 0 transistor 'define 'define ldefine 'del ine
Parameters
0'
0'
DIODEDROP 0.6 / . volts
BETA 10; VCSwSAT 0.2 RCSwSAT 50
0'
/-
volts / . ohms 0/
main() 1 float Vec, Vin , Rl , R2 : float lb, le, Vee;
/0
if (Vin < DlOOEDNP) {
/ . cut off
,
/"
eircuit parameters "' circuit conditions . ,
l b = 0.. 0: l e = 0. 0: Vce = Vec :
else {
lb
0'
' " active or E
saturated°'
(Vin - DIOOEOROP) , al :
if ((Vcc - (BE."I'A · lb) • R211 >= VCE.-$AT) {
, , , ,
=
, . Active 0/
lc BETA • lb; Vee :: Vee - (le • R2) ;
else { , . saturated "' Vce = VCSwSAT; le = (Vec - Vce) , tR2 + ~T):
F i gura 3-70 Estados normales de un transistor npn en un circuito de conmutación digital: al corrientes y slmbolo del trenslstor; b) circuito equivalente para un transistor en corte (apagado, OFF); el circuito equivalente pare un transistor saturado (encendido, ON).
,.,
e
•
I"
'.
e
lb)
E
.'' +'('
e
I',"
.\"" V ll6 < 0.6 V
~
1Ir :> o
•
•
•
1/
,<,
He.::,..,)
•
+\ //1 :' 0
I'," E
vII6 •
0.6 V
"-......:
VCEi .... ¡
.. 0.2 V
1,,·1/1+1(' E
153
154
Capilulo 3
Circuitos digitales
~ El conmutadof se cierra ~ ndo
""M 'T esté en ALTO.
F i gura 3·71 Modelo de conmuta· ción para un Inversor de translstor.
digitales tales como el inversor de la fi gura 3-69 están diseñudos de modo que sus transistores se encuentren siempre (bueno. casi siempre) en uno de los estodos descritos en la figura 3-70. Cuando el vollllje de entrnda VEI\T está en ni vel BAJO. es tan bajo como paro que lb sea cero y el tnmsislor est/! en corte; la unión de colcctor-emisor parece como un circuito obierto. Cuando VEN('está en ALTO. es 10 suficientemente alto (y RI es lo suficientemente bajo y Pestá bastante alto) paro. que eltmnsistor llegue a saturursc par.. cuatquier valor razonable de R2: la unión de eoleclor-emisor parecerá casi como un cortocircuito. Los voltajes de entrada en [a ~g¡ón indefi nida entre BAJO y ALTO no se pc:nniten. exceplo durante transiciones. Esta región indefi nida corresponde al margen de ruido que discutimos en conjunto con la tabla 3- 1. Otra manera de visuali7.ar la operación de un inversor de transistor se ilustra en la figura 3·71. Cuando VEN'!' se encuentra en ALTO. el interruptor de transistor está cerrado. y la tenninal de salida está conectada a tiem. sin duda un \'oltaje BAJO. Cuondo VEI\T sc encuentra en BAJO. el interruptor de transistor está abierto y la tcmlinal de salida se lleva a +5 V a lr'•.I\'ts de un resislOr: el voltaje de salida es ALTO a menos que la lenninal de salida se encuentre de masiado cargada (es dec ir. conectada de manera impropio a trav/!s de una baja impedancia hacia lierra).
3.9.5 Transistores Schottky lirmpo di! almactnam;,nW
diodQ Schotlk}' ¡mnsiSlor fijado Schotlk}' ¡rnnsistor Schotlky
Cuando la entrada de un transistor saturado cambia., la salida no se modifica de inmediato; le toma un tiempo extra. de nominado liempo de ulmucetlam;etlIQ. salir de satu raci6n. De hecho. el tiempo de almacenamiento explica una parte significativa del retardo de propagación en la familia lógica lTL original. El tiempo de almacenamiento puede screliminado y el retardo de propagación puede reducirse asegurando que los transistores no se saturarán en operación nonnal. Las familias 16gicas 1TL contemporáneas hacen esto colocando un diodo Scllollky entre la base y el colcctor de Cad1 transistor que pocIrla saturarse. como se muestra en la fi gura 3-72. Los transistores resultantes. que no se saturan. se conocen como Iraruislort's fijad os Schotlky o. para abreviar IronsislOrt'S Scholtky.
Sección 3.9
-
DIodo
....
oolector
Figura 3-72 TranSistor enclavado Schottky: a) circuito; b) sfmbolo.
emiSor
(.)
(b)
Cuando está polarizado directamente. la carda de voltaje en el diodo Schottky es mucho menor que la de un diodo estándar. 0.25 V en comparación con 0.6 V. En un transistor saturado estándar. el voltaje de base a colector es de 0.4 V, como se ilustra en lo figum 3-73(a). En un transistor Schottky, el diodo Schottky deriva la ceniente de la base al colector antes que el transistor vayoolo salUmci6n, como se Illuestra en (b). La figum 3-74 muestra el dillgmma del circuito de un in\'e oor sencillo que ulili7.a un transistor Schottky. (.)
(b)
•
0.25 \'
I'Be . 0.4 .." ( ,
)
~f."J!.
0.2 \'
F I 9 u r a 3- 73 Funclooamiento de un transistor con corriente de base grande: a) transistor estándar saturado; b) transistor con diodo Schottky para evitar la saturación.
Lógica bipolar
155
' 56
Capitulo 3
CIrcuItos digilales
3.10 Lógica transistor-transistor La familia lógica bipolar más comúnmente utili7..ada es la lógic3 transistor-transislOr. En re:tlidad, existen muchas familias ífL diferentes, con un intervalo de velocidad, consumo de energra y OlfaS características. Los ejemplos de circuitos en esta sección están
basados en una famil i3 TIL representativa. la denominada Schouky de baja potencia (LS o LS-ífL, "Low-power Schottky"). Las fami lias 1TL utilizan básicamente los mismos niveles lógicos que las fami lias CMOS comp3tibles con TIL de las secciones anteriores. Utilizaremos las definiciones siguientes de niveles BAJO y ALTO en nuestras discusiones acerca del comportamiento de circuitos TIL: BAJO 0-0.8 volts. ALTO 2.0-5.0 volts.
3.10.1 Compuerta NANO 11 L básica El diagrama de circuito de una compuerta NANO LS-TI'L de dos entradas, número de pane 74LSOO. se muestra en la ligura 3-75, La función NANO se obtiene ni combinar una compuerta ANO de diodo con un buffer inversor. El funcionamiento del circuito se comprende mejor al dividirlo en tres partes que se ilustran en la figura y se discuten en los tres párrafos siguientes: ANO de diodo y protección de entradn, -• Compuerta DiviSOf" de fase .
• Etapa de sal ida. CtlftIJJUf!no AND d, diodo diodo fijeulo
Los diodos DI X y DI Y y el resislor RI en la fi gura 3-75 fonnan una compuena AND dt! diodo. como en la sección 3.9.2. Los diodl1J dt!fljad/m D2X y D2Y no hacen nada en operación normal. pero limitan las excursiones negativas no deseables en las entradas para una carda de diodo simple. Tales excursiones negativas pueden ocurrir en las transiciones de entrada de ALTO a BAJO como resultado de efectos de !fnea de transmisión. discutidos en la sección 11 .4. En transiSlor Q2 y 105 resistores que le rodean fonnan un d¡¡';sor dt! /tut' que controla 13 etap3 de salida. Dependiendo si la compuerta ANO de diodo produce un "oltaje "bajo" o "alto" en V.... Q2 está en corte o encendido.
por
re h
,
Sección 3.10
lógica transistor-transistor
157
z
Figura 3-75 Diagrama de circuito de
compuerta
NAND LS-TTl
-_ ..... -_._._.- -- ---y ptOleod6n óe enlmaa
de dos entradas. Divisor de Jase
Etapa de salida
La eUJpa tk salida tiene dos transistores. Q4 y Q5, uno de los cuales se encuentra encendido en cuaJquier momento. La elapa de salida TfL se denomina en ocasiones
,.,apa d,. M lida
salido totem·pole o push·pull. De manera semejante a los transistores de canal·p y eanal·n en CMOS . Q4 y Q5 proporcionan arranque y disminución activos a los estados ALTO y BAJO, respectivamente. La OJXlaei6n funcional de la compuerta NANO TIL se resume en la figura )·76(a). La compuerta efectúa realmente la función NANO. con la tabla de verdad y el súnbolo lógico que se muestra en (b) y (e). Las compuertas NANO TrL pueden diseñane con cua1quier número deseado de entnldas simplemente cambiando el número de diodos en
solido lot,.m-poIe o salido push-pull
(.)
(b)
X
V
v,
L L H H
L H L H
s1.05 s1.05 s1.05
X
V
1.2
Z
, , , ,, , ,
o o o o
o
.
O'
OJ
di
m m m
'"
OJ
. . . . . m m
~
~
~
~
"" di di
df ~
(o) X V
I
)
Z
v, 2.7 2.7 2.7
"'.35
z H H H L
Figura 3-76 Operación funcional de una compuerta NANO de dos entradas TTl: a) tabla de funciones ; b) tabla de verdad; e) slmbolo lógico.
158
CapItulo 3 Circuitos digitales
cvrri"ntt' CfHISumidu
corrienle suminismma (defuen/e)
la compuenn ANO de diodo de la figura. Las compuertas NANO ITL comercialmente disponibles tienen hasta 13 entradas. Un inversor 1TL está diseñado como una compuerta NANO de I entrada, omitiendo los diodos DI Y YD2Yen la fi gura 3-75. Puesto que los trnnsistores de salida Q4 y Q5 son nonnalmente complementarios (uno en ON y el otro en OFF), usted tal vez se pregunte el propósito del resislor R5 de 120 Q en la etapa de salida. Un valor de OQ daría incluso una mejor capacidad de control en el estado ALTO. Esto es ciertamente verdadero desde un punto de vista de cn. Sin embargo. cuando la salida TI1. se encuentra cambiando de ALTO a BAJO o viceversa, existe un breve momento cuando ambos transistores pueden estar encendidos. El propósito de R5 es limitar la cantidad de COil iente que fluye desde VCC a tierra durante este momemo. Incluso con un resistor de 120 Q en la etapa de salida TIL, corrienles mayores que la nonnal. denominadas corriemes pico, flu yen cuando las salidas ITL se conmutan. Éstas son semejantes a los picos de comente que se presentan cuando conmutan las salidas CMOS de alta velocidad. Hasta ahora hemos mostrado las señales de salida para una compuerta ITL como fuemes de voltaje ideales. La figura 3-77 ilustra la situaci6n cuando una entrada TTL está controlada a un nivel BAJO por la salida de otra compuerta TfL, El transistor QSA en la compuenn de control está encendido (ON) y por ello proporciona una trayectoria a tierra para la corriente que fluye fuera del diodo D/XB en la compuena de control. Cuando la cOi liente fluye de11tro de una salida TI1... en el estado BAJO. como en este caso, se dice que la salida consume corriente, La figura 3-78 muestrn el mismo circuito con una salida ALTO. En este caso, Q4A en la compuenu de control se enciende lo suficiente para suministrar la pcquefta cantidad de corriente de fuga fluyendo a lnlvts de los diodos inversamente polarizados D/XB y D2XB en la compuenn de control. Cuando la comente fluye fuera de una salida TIL en el estado ALTO, se dice que la salida es unafuente de corriente.
3.10,2 Niveles lógicos y márgenes de ruido Al principio de esta secci6n, indicamos que considerarlamos las señales ITL entre O y 0.8 V como de nivel BAJO y las señales entre 2.0 y 5.0 V como de nivel ALTO. En realidad. podemos ser más precisos al definir los niveles de entrada y salida 1TL del mismo modo que lo hicimos para CMOS: VOHmin El voltaje de salida mfnimo en el estado ALTO, 2.7 V para la mayoria de las familias TIL. VlHmin El voltaje de entrada mfnimo garantizado para ser reconocido como un nh'eI ALTO, 2.0 V para todas las familias TI1....
Sección 3.10
lógica transistor-transistor
1 P ot ~lda por
Figura 3-77 Una salida TILque controla una entrada TILen BAJO.
1m
~e
roleglCl
d :'ICho de aut
Figura 3-78 Una salida TIL que cootrola una entrada TIL en ALTO.
159
160
Capitulo 3
Circuitos digitales Vcc • S V - , -- --
Figura 3·79 Márgenes de ruido para las familias lógicas TTL populares (74L$, 74$, 74AL$, 74A$, 74F).
- -
--,
ALTO
oll -:::==~= V ..... - 2.7 V -Cc::-::::-::- vntm • 2.0 V
Margan 00 ruido de -
CO 00 O1ltado ALTO
ANORMAL
o
11Aw =:==::i~ V V _ ~~n81l~=~ _cBAJO::.:.:..._ _ vQ _ ,•• 0.8 O.S v
V1Lnw El vahaje de entrada máximo garanLlzado para ser reconocido como un nivel BAJO. 0.8 V para la mayorla de las familias lTL: VOLnw El voltaje de salida máximo en el estado BAJO. y es de 0.5 V para la m3yoria de las familias.
mafgf'f! dt ruidt! dt CD
Estos márgenes de ruido se ilustron en la fi gura 3·79. En el estado ALTO. la especificación VOHmin de la m3yori3 de las familias TTL excede 3 Vlllmin por 0.7 V. de modo queTI1... tiene un margen de mido de CD de 0.7 V en el estado ALTO. Es decir. le toma por 10 menos 0.7 V de ruido corromper un3 salida ALTO en el peor de los casos en un voluaje que no est6 garantizado que sea reconocible como un3 entrad3 ALTO. Sin embargo. en el estwo BAJO. VIUnu; excede VOlmn por solamente 0.3 V. de modo que el margen de ruido de CD en el estado BAJO es de sola· mente 0.3 V. En general. los circuitos TIL y compatibles con Tl1.. tienen la tendencia a ser más sensibles al ruido en el estado BAJO que en el estado ALTO.
3.10.3 Fa" out f l ln OUI
flujo dt ("orritnlt
carga unitaria d~ tSladt! BAlO
Como lo defini mos antcrionnentc en la sección 3.5.4./00 QUI es una medido. del núme· ro de entradas de compuerta que se encuentran conectadas a (y controladas por) una sola salida de compuerta. Como demostromos en esa sección. el fan out CD de CMOS que conlrolan entradas CMOS es virtualmente ilimitado. porque las entradas CMOS casi no requieren corrientc en cualquier estado. ALTO o BAJO. B te no es el caso de las entradas lTL. Como resultado. existen límitcs muy definidos sobre fan out lTL o CMOS controlando entradas lTL. como aprenderemos en los párrafos que vienen a continuación. Como en CMOS elflujo de corriellle en una tcrminal de entrada o salida TI1.. está definida como positiva si la corriente en realidad fluye d~nlro de ésta. y negativa si la corriente nuyefu~ra de la terminal. Como resultado. cuando una salida se conecta a una o más entradas. la suma algebraica de todas las corrientes de entrada y salida es O. La cantidad de corriente requerida por una entrada TI1.. depende de si la entrada es ALTO o BAJO. y se especifica por medio de dos partmelrOS: La corriente m.áximaque requiere una entrada para lIeVllTla a BAJO. Recuerde de la discusión de la figura 3·n que la corriente positiva se encuentra nuyendo en realidad desde Vec . pasando por RJ B, a trav& del diodo DIXB. hacia fuera de la terminal de entrada.. pasando parel tran.~istor de snlida de eontrol Q5A y a Llena. Puesto que la comente flu ye hacia fuera de una entrada TIL en el estado BAJO. III..m .... tiene UD \-aJor-negativo. La mayoría de las entradas LS·TI1.. tienen J1Lmu. ::::: ..(l.4 mA. lo que se da en llamar. en ocasiones. una carga unitaria de es/odo BAJOpam LS·TI1....
Sección 3.10
Lógica transistor·transistor
IIHmu La corriente máxima que ~um una entrada para llevaria a AlTO. Como se muestra en la figura 3-78 de la página [59, la coniente positiva fluye desde Vro pasando a tra\'és de R5A YQ4A. de la compuerta de control. y dmtro de la entrada controlada. donde sale a tierru. a trnv6i de los diodos inversamente polarizados DI XB YD2XlJ. Puesto que la comeflle fluye tkntro de una entrnda TIL en el es'ado AlTO. /1Hmu. tiene un valor positivo. La rnayttfa de las entradas LS-TIL tienen 11Hmu. = 20 pA. lo cuaJ en ocasiones se cooocc como la carga w¡ilaria th t!j'udo AL70para LS·TIL. Como con las salidas CMOS, las salidas TIL potden suministrar (como fuente)o con-
161
torga "ni/aria dt tstwo
ALro
sumir (como sumidero) cierta cantidad de corriente dependiendo del estado, ALTO o
BAJO, 10lmaJ. La UJCliente máxima que una salida puede consumir en el estado BAJO mientras se mantiene un voltaje de salida no mayor que VOlmu ' Puesto que [a comenle fluye en la salida, 10I..nw. tiene un valor positivo, 8 rnA para la mayorfa de las salidas LS·TfL. lot..mu La ca liente máxima que una salida puede suministrar en el estado ALTO mienlr.lS se mantiene un voltaje de salida no menor que V Ollmin ' Puesto que la caliente nuye fueru. de la salida, 100 Imu tiene un valor negativo, -400 JlA para la mayorfa de las salidas LS·TfL.
Nótese que el valor de 10l..mu para las salidas tipicas LS·TfL es exactamente 20 veces el valor absoluto de 11I..mu' Como resultado, se dice que LS· TI1. tiene unjan out en ~stado fan 01.11 t n triado BAJO BAJO de 20. debido a que una salida puede controlar hasta 20 enteadas en el esta· do BAJO. Similarmente. el valor absoluto de IOll mu es exaetarnenle 20 veces 1,lImu' de mnnern que se dice que LS·TI1.liene unjan out ~n ~s'ado ALTO de 20 también. El jan OUI tn tSladoA LTO fan out total es el menor de los fan aut de estado BAJO y ALTO. f{ln OUI I':n 10111/ Cargar una salida TIL con más de lo que pennite el fan out nominal tiene los mis mos efectos peljudiciales que se describieron paru los dispositi vos CMOS en la seco ción 3.5.5 de la página 110. Es decir, los márgenes de ruido de CD pueden ser reducidos o eliminados, los retardos y tiempos de transición pueden incrementarse y e[ dispositi. vo puede llegar a sob!"ecalentarse.
1m 9 n rol
ida)() derecho de u or
162
Capítulo 3
Circuitos digitales
En general, deben realizarse dos cálculos paro confirmar que una salida no está siendo sobrecargada: Estado ALTO Los valores 1m...... para todas las entradas controladas se suman. Esta suma debe ser menor O igual que el valor absoluto de IOllmn para la salida de control. Estado BAJO Los valores IILmu par:l. todas las entr:l.das controladas se suman. El valor obsoluto de esta sumo debe ser menor o igual a 10l.m;u para la salida de control. Por ejemplo. supongamos que usted diseña un sistema en e l que ciena salida LS -TfL controla diez entradas de compuerta LS-TfL y tres S-TfL. En el estado ALTO, se req uiere un total de 10 · 20 + 3 . 50 ~A '" 350 ~A. Esto está dentro de una capacidad de suminislr'O de COl I iente de estado ALTO de salida de LS-TfL de 400 pA. Pero en el estado BAJO. se requiere de un total de 10 · 0.4 ... 3 . 2.0 mA = 10.0 mA. Esto va más allá de una capacidad de consumo de cOI,iente de estado BAJO de salida LS-TfLdc 8 mA. de modo que la S
3.10.4 Entradas sin utilizar Las entradas sin utili:t.ar de las compuertas TIL pueden ser manipuladas de la misma manero que describimos para las compuertas CMOS en la secciÓn 3.5.6 de la página 111 . Es decir. las entradas sin utilizar pUf..-den ser vinculadas a las utilizadas, o las entradas sin usar pueden ser llevadas a nivel ALTO o BAJO, según como sea apropiado paro la fun dón lógica. El .....llor de resistencia de un resistor de arranque o de disminución es más critico con las compuertas TIL que con I a.~ compuertas CMOS. porque las entradas rn.. extraen significativamente más corriente, especialmente en el estado BAJO. Si la resistencia es demasiado grande. la cafda de voltaje a tr.lvés del resistor puede provocar un voltaje de entr.lda de compuerta más allá del intervalo normal BAJO o ALTO. Por ejemplo, considere el resislor de disminución (pull-down) mostr.ldo en la figu ra 3-80. El resistorde disminución debe consumir 0.4 mA de corriente de cada una de las entradas LS-1TL sin utilizar que controla. La caída de \'Oltaje a través del resistor no debe ser más de 0.5 V a fin de tener un voltaje de entrada BAJO no peor del producido por una S
11·0.4 mA · Rpd<0.5 V
SecciÓfl 3.10
t
comente de
•
consumo desde las entradas
Lógica transistor-transistor
163
S O.5\'
j
Figura 3·80 Aesistor de dismInución para entradas TIL.
"" BAJO
De este modo. si el resistor debe llevar 10 entradns LS-ITL a nivel BAJO, entonces debemos tener RpJ <0.5/ (10 . 4 . IO~) o ~ < 125 O. De manel1l semejanle, considCTl: el resistor de arranque mostl1ldo en l:l figul1l 3-8 1. Debe suministrar 20 pA de corriente a cada entrada sin utilil.ar mientrdSque produce un voltaje ALTO no peor que el producido por un:l s:llida de compuerta nomla!. 2.7 V. Por lo tanto, la carda de voltaje a tl1lvés del resistor no debe ser mayor de 2.3 V; si n entradas
LS-TTl son controladas, debemos tener
" . 20 JiA . Rpu < 2.3 V De esta fomla. si 10 entradas LS-TTL se activan, enlonces Rp
Corriente de luenle para entradas on
Figura 3·81
j
•
H 1'"
ALTO
I
\'.nl •'7\' •
•
Aesistor de arranque para entradas TIL.
1II...n
•
164
Capitulo 3 Circuitos digitales
3.10.5 Tipos adicionales de compuertasTTL Aunque la compuerta NANO es el "caballo de balalla" de la fami lia TIL. pucdcn construirse otros tipos de compuertas con la misma estructura general de circuitos. El diagrnma de circuito para una compuerta NOR LS-TIL se muestra en la figura 3-82. Si cualquier entrada X o Y se encuentra en nivel ALTO. el transistor divisor de fase correspondiente Q2X o Q2Y se encicnde. lo cual apaga Q3)' Q4 mientras activa Q5 y 06. y la salida es BAJO. Si ambas entradas están en BAJO. entonces ambos transistores divisores de fase se encuentran apagados. y la salida está fornada al nh'el ALTO. Esta operación funci onal se resume en la figura 3-83. Los circuitos de entrad:t. divi r de rasé y elupa de salida de la compuerta NOR LS-TIL son casi idénticos a los correspondientes de una compuerta NANO LS-TIL. La diferencia es que una compuerta NANO LS-TIL utiliza diodos para realizar la función ANO. mientras que una compuerta NOR LS-TIL emplea transistores en paralelo en el divisor de fase para efectuar la función OA . La velocidad. entrada y caracteristicas de salida de una compuerta NOR TIL son comparables a las de una NANO 11L Sin embargo. una compuerta NOR de n enrmc1as emplea más transisuns y resistores y es ase más costosa en área de silicio que una compuerta NANO de 11 comas. También, la COitiente de fuga intema limita el número de transistores Q2 que pueden ser situados en paralelo, de modo que las compuertas NOR tienen una fan in deficiente. (la compuerta NOR TI1. discreta más grande tiene solamente S colradas, en comparaci6n con una NANO de 13 enrradas.) Como resullado. las compuertas NOR se utilizan con menos frecuencia que las compuertas NANO en diseños TIL. Las compuennsTIL más "naturales" son lascompuenas inversoras como las NANO y las NOA. las compuertas no inversoras TrL incluyen una etapa de inversión extra. tfpicamente entre la elapa de entrada y el divisor de fase. Como resultado, las compuertas TTI. no inversoras son por lo regular más grandes y más lentas que las compuertas inversoras en las que están basadas. Como con CMOS, las compuertas 111. pueden ser diseñadas con salidas de tres estados. Tn1es compucnas tienen una entrada de "habilitación o deshabilit3Ción de salida" que pennite que la salida se coloque en un estado de alta impedancia donde ninguno de los lmnsistores de salida se encuentra encendido.
Sección 3.10
LógIca transistor-transistor
165
Ve( • • S v
z
- ---- -- - . _..
FunciOf1 OR Y divisor de lase
Etapa de salida
Figura 3-82 Diagrama de circuito de una compuerta NOR LS-m (.)
x
y
l l
l H
H H
(b)
OIX
v"
s 1.05
~ ~
H
S 1.05 1.2 1.2
S 1.05 1.2 S 1.05 12
x
y
z
o o
o
1
l
1 1
v""
1
o 1
M M
o o o
O" OJ
.
Q4
M
M
M
~
~
~
di
M
~
. ~
O'
. M M M
de dos entradas.
Q6
v,
z
di
:2: 2.7
H
Compuerta NOA LS-
M M M
S 0.35 S 0.35 :lO 0.35
l l l
TIl de dos entradas: al tabla de funciones; b) tabla de verdad; el sfmbolo lógico.
Figura 3- 83
(o)
X
y
) )o
Z
Algunas compuertas rn. se encuentran lambitn disponibles con salidas de co/utor abjuto. Tales compuertas omiten la mitad superior completa de la etapa de salida en la figura 3-75. de modo que solamenle se proporciona arranque pasivo al eslado ALTO mediante un resistO( externo. Las aplicaciones y cálculos requeridos para las compuertas de compuena abiena rn. son similares a las de las compuertas eMOS con salidas de drenaje abierto.
stJlUúJ de coltelor tJb;trto
166
Capítulo 3
Circuitos digitales
3.11 Familias TTL
.
Las familias TTL han evolucionado a través de los años en respuesta a las demandas de los diseñadores digitales por un mejor desempeño. Como resultado. tres familia s TTL han llegado y se han marchado. y los diseñadores de la aclualidad tienen cinco familias sobrevivicmes de las cuales escoger. Todas las familias 1TL son compalibles en el sentido de que utilizan el mismo voltaje de alimentación '1 niveles lógicos, pero cada fami lia tiene sus propias vemajas en témlinos de velocidad, consumo de energía y costos.
3.11 .1 Familias TTL Iniciales La familia original TfL de compuertas lógicas fue introducida por Sylvania en
rrl. SU;I!! 74
74f1 (TfL dI!! alm \'docidad ) 74 1. (rrL de bfljtl polt!ndaJ
1963. Fue IXpllarizada por Texas Instrumcnts, cuyos números de pane "serie 7400" para compuenas y otros componemes TTL se convirtieron nipidameme en un eMándnr de la industria. Como en la serie 7400 CMOS, los dispositivos en una familia TTL dada licnen números de parte de la fonruJ 74FAMn/I. donde "FAM" es un mnemónico de familia alfabético y 1111 es una denominación de función numérica. Los dispositivos en familias diferentes con el mismo valor de /111 realizan la misma función. En la famil ia TTL original, "FAM" es nula y la familia se conoce como TfL serie 74. Los valores de resistores en el circuito TIL original se cambiaron para obtener dos familias ro.. más con diferentes características de rendimiento. La familia 74H (H ighsfH'ed ITL. 7TL dI!! alla I'e/ocidad) usaba valores de resistor más bajos para reducir el retardo de propagación a costa de un incrememo en el consumo de energía. La familia 74L (Low.power 7TL ITL de l}Clja pofl!!nciu) usaba valores de resistor más altos para disminuir el consumo de energfa a costa del retardo de propagación. La disponibilidud de las tres familióLS ITl. permitieron a los disc:ñadoI'C5 digilale5 en la década de 1970. elcgir entre alta velocidad y bajo consumo de energía para sus circuitos. Sin embargo. como mucha gcnte en esa década, ellos qucrían "¡tenerlo todo, y ya!" El desarrollo de los trnnsistores Schollky proporcionó esta oponunidad e hizo obsoletos a los ITL 74, 74H Y74L. Las características de las familias 1Tl.. contemporáneas de mejor rendimiento se discuten en el resto dc esla sección.
3,11.2 Familias TTL Schottky 74S ( rrt. Sr/WII")'}
74LS (ITL ScIIOIII:)' de /J(¡ja poll!!ncia)
74AS (TT!- SchQ/lk)' fll'f/1/uulo )
74ALS (ITL SrhotlKy de baja potencia uWln:JIdo )
Históricamente, la primera familia en hacer uso de los transistores Schotlky fue la 745 (Scllo"ky 1TL). Con los trnnsistores Schottky y valores de resistencia bajos. esta famili a tenía mucho má'l alla \'elocidad. pero un consumo de energía más alto. que las series 74 rn. originales. Quizás la familia rn. más ampliamente utilizada y cienamente la menos costosa es la 74LS (L.ow-POII'U Sclwttky 1TL Scllouley 1TL dI! baja potencia) . introducida poco después de la 74S. Al combinar los trnnsistores Schottky con valores de resistencia más altos, 111 74LS TTL igualaba la velocidad de la serie 74 ro.. pero tenía aproximadamente una quinta parte de su consumo de cnergía. As!' la 74LS se convinió en una familia lógica preferida para nuevos diseños TTL. Las innovaciones subsecuentes de: circuito y procesamiento de CI dieron surgimiento a otras dos familias lógicas Schottky. La familia 74AS (Adl'f/nct'd Sclwllky 1TL) orrece velocidades aproximadamente dos veces más rápidas que la 745 casi con el mismo consumo de energía. La familia 74ALS (Adl'tmced Low-powu SelIOUIe)' 1TL) ofrece lanto
Sección 3.11
Familias TTL
Ta b I a 3- 11 Caraclerlslicas de compuertas en familias TTL Fsmlll.
o.scrlpcl6n
51mbolo
745
74L5
• ,.
Rcuuoo de propagoción máximo (ns)
ProdllC1o \'clocid3d.cnergfa (pJ)
74ALS
74F
1.7
4
J
2
8
1.2
4
18
13.6
4.8
12
0.8
0.8
0.8
0.8
J
Consumo dc cnergfa por compuen:l (mW)
74AS
Voltaje de entrada de nivel BAJO (VI
V,,,,",
"0.8
Vohaje de salida de nh-el BAJO (V)
VO",",
0.5
0.5
0.5
0.5
0.5
Vohaje de entrnda de ni\'el ALTO (V)
VrHman
2.0
2.0
2.0
2.0
2.0
Vohaje de salida de nh'Cl ALTO (V)
V",,~
2.7
2.7
2.7
Corriente de enlnlda de nivcl BAJO
1,,,,",
- 2.0
-
" -
2.7 -
-
IOLmU
20
8
20
8
20
20
20
20
(mAl
Corriente de ~ l ida de nivel BAJO (mA)
ComeRle de entrada de oh'cl ALTO ÜtA) IrH mu Corriente de salida de nh'e! ALTO (IIA)
' OHnIU
- 1000
-2000
baja potencia como mayores vclocid.1dcs que la 74LS y riV".diza con la 74LS en popularidad para requerimientos de propósito general en los nuevos diseños lTI... La familia 74F (Fast TTL ) se encuentra posicionada entre la 74AS y la 74A l S en el intercambio velocidlllUpotencia. y es probablemente la elección más popular para requerimientos de alta velocidad en los nuevos diseños TrI... 3.11.3 Características de las familias TTL Las características importnnles de las ramilias ITL contemporáneas se resumen en la tabla )- 11 . Los primeros dos renglones de la tabla enumeran el relardo de propagación (en nanosegundos) y el consumo de energfa (en miliwalts) de una eQmpuerta NANO de 2 entradas tlpica en cada familia. La cifr.1 de mérito de una fami lia lógica es su prodllClO vdocidod-encrgfa expresado en ellercer renglón de la tabla. Como se disculió con anlerioridad. éste es simplemenle el prOOUClO del retardo de propagación por el consumo de energía de una compuerta típica. El producto velocidad-cnergfa mide una clase de efi ciencia (cuánta encrgfa utiliza una compuena lógica para conmutar su salida). los renglones restantes en la tabla )·1 1 describen los parámetros de entrada y salida de las compuertas TTL típicas en cada una de las familias. Haciendo uso de esta información.
- 1000
74 F (1TLrtIpidoJ
167
168
Capftulo 3 Circuitos digitales
se puede analizar el comportamiento extemodc: las compuertas TI1. sin conocer los detalles del diseño de circuito rn. ¡memo. Estos parámetros fueron definidos y se discutieron en las secciones 3. 10.2 y 3. 10.3. Como de costumbre. las Clli"llCterfsticas de cntrodn y salida de componentes específicos pueden variar de los \'alores representativos dados en la labio 3- 11. de modo que USted siempre debe consultar el libro de datos del fabricante cuando analice un diset10 real.
3.11.4 Una hola de datos TTL La tabla 3- 12 muestra la pane de una típica hoja de datos del fabricante paro el 74LSOO.
El 54LSOO mencionado en la hoja de datOS es idéntico al 74LSOO. excepto que tiene especificaciones para func ionamiento sobre el intervalo completo de temperoturo y voltaje paro aplicaciones militares. y su costo es mayor. La mayoría de las panes TTL tienen sus correspondientes versiones en serie 54 (militares). Se muestmn tres secciones de la hojo de datos en la tabla: ftcorntn · dador d~ optrucidn
~d;rion~r
corocf~rirficas t/icrricas
•
operación ,'('Com~nd{/(Ias especifican el voltaje de alimentación. inter\'alos de \'oltaje de entrada. carga de salida de CD y valores de temperotura bajo los cuales el dispositivo funciona normalmente. • Caracl~rlsticas ~ltctricas. especifican \'Oltajes y corrientes de CD adicionales que se observan en las entradAS y salidas del dispositi\'O cuando funciona bajo las condiciones recomendadas: COlulicioll~s (/~
Máxima corriente de entruda paru un voltaje de entrada ALTO muy intenso. los Corriente de salida con la salida ALTO en cono a tierra. lceH Corriente de alimentación cuando todas las salidas (en CUatro compuenas NANO) están en ALTO. (El número dado es para el encapsulado completo. que contiene cuatro compuertas NANO. de modo que la corriente por compuerta es uno cuarta parte de lo cantidad especificada). lea.. Corriente de alimentación cuando todas las salidas (en cuotro compuenas NANO)están en BAJO. 1,
coraCftrÚf;cas de conl11llf~ldn
• Cart1cterfsticus de conmutación proporcionan retardos de propagación tfpicos y máximos bajo condiciones de operación "tfpicas" de Vcc:a 5 V YT,4 .. !S' e. Un diseñador conservador debe incrementar estos retardos en un 5% a 10% paro dar cuenta de diferentes temperaturas y vohajes de alimentación. e incluso más bajo condiciones pesadas de carga. También se incluye una cuarta sección en el libro de datos del fabricante:
índict~
rnli,;mosobrolllfOJ
•
fndius absolutos lIufximos indican las condiciones en el peor de los casos para la opernci6n o almacenamiento del dispositivo. sin sufrir daños.
Un libro de datos completo tambi~n exhibe circuitos de prueba que son empleados para medir los parámetros cuando el disposith'o se fabrica. y gráficas que ilustron cómo los parámetros típicos varfan de acuerdo con las condiciones de operación tales como el \'oltaje de alimentación (Vec;). temperatura ambiente (fA) y carga (RL, CJ.
Sección 3.11
Familias TTL
169
~_ Tabl a 3 -12 Hoja de datos tfpica del fabricante para el 74LSOO. CONDICIONES RECOMENDADAS DE OPERACiÓN
SN54LSOO ~r.metro
•
SN14LSOO
" ín/mo Nom/M¡ IrIblmo " in/mo NomIM' lrIb/mo Unldlde.
De#rlpcJ6n
,.,
VollDje de alimentaciÓII
4.'
V'H
VOllDjc de entr3da de n¡"el ALTO
2.0
V"
VollDje de entrada de nivel BAJO
0.7
0.8
V
' OH
Corriente de snlidu de n¡\'el ALTO
-0.4
-O.•
mA
'01.
Corriente de salida de ni\"el BAJO
4
8
mA
TA
Tempernturn ambiente de operación
70
·C
' .0
4.75
,."
Vce
' .0
V
2.0
- SS
V
O
125
CARACTERfs TICAS ELÉCTRICAS SOBRE EL INTERVALO DE TEMPERATURA AMBIENTE RECOMENDADO SNS4LSOO CondicIOnes de ~"
~r8"",tro
- 1.5
V
VOH
Vcc '" Min .. VIL" Max" /OH '" -0.4 mA
"
Vcc ::: Min .. VIH :: 2.0 V. lO(. :: 4 roA
- 1.5 2.7
3.4
0.25
0.4
Vcc ;; Min., VIH :: 2.0 V./ex. :: 8 mA
V V
3.4
0.25
0.4
0.35
O,,
V
1,
Vcc ~ MIIll.. VI '" 7.0 V
O.,
O. ,
mA
"H
Vcc - Mu . VI '" 2.7 V
20
20
.A
"L
Vcc · Mux. VI _ OAV
-0.4
-0.4
mA
- 100
mA
0.8
LO
mA
2.4
4.4
mA
losUl
ceH
,=
'
If/n/mo TfpktPI IIblmo Iffnlmo TipkcPJ AUxlmo Un_
cc - Min.. /N--18 roA
V'K
VOL
SN74LSOO
Vcc ::: Mil)(.
- 20
VCC= MIl)(., VI ::O V
Vcc '" Mil)( .. VI '" 4.S V
I
-20
- ' 00
0.8
LO
2.4
4.4
I
CARACTERíSTICAS DE CONMUTACiÓN. VCC "" S.OV, TA"" 2S"C Par8ftHtfro 'PUl
o.~
(Enrrtldll)
AoS
H••U {Sldh»}
Condk:lo".. cJ. ~ Alin/ntO Típico
Y
RL = 2 1d1. eL '" l S pF
t pltL ,
9
10
1IU./mo Unld. d ..
" "
"'
NaTAS; l . J\Jro cOt!dicionel mOl troda. como M lÚÍmo o Mlllimo. utilice ti m lor tJpropiado u ¡HcijiCfJdo btJjo lal Condicumu Rn omendodtJl de Optrod6n. 2. Todol101 l'Dlo", /(picOJ t JIdn a Va' - 5.0 V. TA - 2S-C J. No md1 de una .mUdo deberla ponen e en con o a la I~Z; la durod6n del r:onadrcuilO na d..berltJ u ceder un l egundo.
170
Capitulo 3 Circuitos digitales
*3. 12 Interfaz CMOSnTL Un diseñador digital selecciona una familia lógica "predetenninada" paro. utilizar en un sistema. basándose en requerimientos generales de velocidad. potencia. costo. y asf sucesh'amenle. Si n embargo. el diseñador puede seleccionar dispositivos de otras familias en algunos casos debido a la disponibilidad u otros requerimientos especiales. (Por ejemplo. no todos los números de pane 74LS se encuentran disponibles en 74HCf. y viceversa.) De este modo. es imponante parn un diseñador entender las implicaciones de conectar salidas TfL a entradas CMOS. y al contrario. Existen varios factores por considerar en las inteñaces TI1JCMOS. yel primero es el margen de ruido. El margen de ruido de cn de estado BAJO depende del VOl.mH de la salida de control y del Vll.mu de la entmda controlada. y es igual a Vn•mu - VO\..ma.L' De manem semejante. el margen de ruido de cn de estado ALTO es igual a VOH min - VIH mln' La figura 3-84 muestra los números relevantes parn las famil ias TfL y CMOS. Por ejemplo. el margen de ruido de CD del estado BAJO de HC o HCf conlrolando ITL es 0.8 - 0.33 '" 0.47 V. y del estado ALTO es 3.84 - 2.0 '" 1.84 V. Por otro lado, el margen de eSlado ALTO de ITLconlrolando HCo VHC es 2.7 -3.85 =-1.15 V. En otras palabras. TI'L controlando HC o CA no funciona. a menos que la salida ALTO de ITL sea mayor y que el umbral de entrada ALTO de CMOS sea menor por un total de l. l 5 V. en comparación con sus especificaciones. en el peor de los casos. Para controlar las entmdas CMOS apropiadamente a partir de salidas TfL, los dispositivos CMOS deberlan ser HCf, VHCf o FCf en lugar de HC o VHC, El siguiente factoc a considerar es el fun OUI. Como con TfL puro (sección 3.10.3). un diseñador debe sumar los requerimientos de comente de entrada de los disposilivos controlados por una salida y comparar con las capacidades de la salida en ambos estados. El fan OU I no es un problema cuando 111. controla a CMOS. puesto que las entradas CMOS casi no requieren corriente en ninguno de los estados. Por otra panco las entradas TTL. especialmente en el eSlado BAJO. requieren una cantidad considerable de
Figura 3-84 Niveles de salida y entrada para la interfaz de las familias TIL y CMOS. (Nótese que las entradas HC y VHC f'IO son compatibles conTIL)
SALIDAS
ENTRADAS
5.0
1' 111.... , I' n ......
l'Uihala ' I'm....
HC. HCT VHC. VHCT
3." 3.80
3.85
(HC. VHC)
margen de ruido de CO de estado ALTO LS, S. ALS, AS, F
2.7
2.0 (""djb~7 m.
77 -,,,)
'CT 0.55 ·LS. S, ALS, AS, F 0.5 VHC, VHCT 0.« HC, HCT 0.33
1.35
o.,
LS, S, ALS, AS. F, HCT, VHCT. FCT (HC, VHC) lS, S. AlS, AS, F, HCT. VHCT, FCT margen de rulóo de
o
CO de estado BAJO
Sección '3.13
Lógica CMOS de bajo voltaje e interfaz
171
corriente. especialmente en comparación con lascapacidades de salida HC y Ha . Porejemplo. una salida HC o HCf puede controlar 10 L..S o solamente dos enlJ"adas S-m... El último factor es la carga capacitiva. Hemos visto que la capacitancia de carga incrementa tanto el retardo como la disipación de el'll..'I"gfa de los circuitos lógicos. Los increnlcntos en el retardo son especialmente notables con salidas HC y Hcr. cuyos tiempos de tr.msiciÓn se incrementan en I ns por cada 5 pF de capacitancio de carga. Los transistores en salidas Fa tienen resistencias de "encendido" muy bajos, de modo que sus tiempos de transición aumentan solamente en alrededor de 0.1 ns por cada 5 pF de capacitancia de carga. Paro. una capacitancia de carga dada, el voltaje de a1iment.ación y aplicación de todas las familias CMOS tienen una disip::ación dinámica de energfa semejante, puesto que cada var1::able en la ecuación c;Vlfes la misma. Por otra pane, las salidas m.. tienen una disipación dinámica de energía ligeramente inferior, puesto que la excursión del voltaje entre los niveles ITL ALTO y BAJO es mcnor.
*3.13 Lógica eMOS de bajo voltaje e interfaz Dos factores imponantes han forzado a la industria para que utilice voltajes de alimentación más bajos en los dispositivos CMOS:
•
• En la mayorfa de las aplicaciones, los voltajes de .sa1ida CMOS oscilan de línea a •
línea de manera que la vnriable Ven In ecuación 01'7 es el voltaje de alimentación. la disminución del voltaje de alimentación reduce la disipación dinámica de energía. A medida que la industri::a tiende hacia geometrfas de transistor aún más pequei\::as, el aislamiento del óxido entre una compuerta de transistor CMQS y su fuente y drenaje se está haciendo cada vez más delgado, 't por lo tanto se está haciendo incapaz de ::aislar potenciales de voltaje tan "altos" como 5 V.
Como resultado, JEDEC, un grupo de estándares de la industria de los circuitos integrados, seleccionó 3.3 V :': 0.3 V, 2.5 V ~ 0.2 V Y 1.8 V ± 0.15 V como los futuros voltajes de alimentación lógicos "estándar". Los estándares JEDEC especifican los ni\'eles de voltaje lógico de entrada y salida para dispositivos que funcionan con estos voltajes de alimentaciÓn. • La emigración : a "oltajes menores se ha presentado en etapas y continuad haciéndl)lo asf. Para familias lógicas discretas, la tendencia ha sido producir panes que funcionen y produzcan salidas a menores "oltajes pero que toleren también entradas con mayor voltaje. Este enfoque ha pellhitido que las familias CMOS de 3.3 V funcionen con familias CMOS y lTL de S V, como veremos e n la siguienle .sea:ió n. Muchos ASte y microplOeesadores han seguido un enloque parecido, pero con lrecuencia se utili7.11 también otro enfoque. Estos dispositivos son 10 suficientemente grandes como para que pueda tener sentido suministrarlos con dos voltajes de alimenta· ción. Un voltaje bajo, tal como 2.5 V, se suministra para hacer funcionar las compuertas internas del chip, o I6gico dt:l núcleo. Se propon:iona un voltaje mayor, como 3.3 V, para Idgic/l d~ m¡d~o hacer funcionar los circuitos de entrada y salida externos, o anillo de tJlim~ntaci6n auxiliar, anillo urminf¡f o anillo de afimemacitln ¡¡¡IXiIi/¡r para m::afllcner la compatibilidad con los dispositivos de generaciones antiguas que hay en el sistema. Se emplean circuitos especiales que incluyen buffen para transformar con seguridad y rapidez los voltajes lógicos dcl anillo de alimentación auxiliar y la lógica del núcleo.
172
CapItulo 3 Circuitos digitales
' 3.13.1 Lóg ica LVCMOS y LVTIL de 3.3 V Las relaciones entre niveJes de señal para dispositivos TTL estándar y CMOS de bajo voltuje que funcionan a sus voltajes nominales de alimentación se iluSlnln adecuadamente en la fi gura 3-85. adaptada de una nota de aplicaci6n de Texas Instruments. Los niveles de señal simétricos. originales para familias CMOS de 5 V puros tales como He y VHC se muestran en (a). Las familias CMOS compatibles con rn.. tales como HCT. VHCT y FCT desplazan los nh'eles de voltaje hacia abajo para tener compatibilidlld con TfL como se muestrn en (b). El primer paso en la progresi6n de voltajes de alimentaci6n e MOS más bajos fue a 3.3 V. El estándar JEDEC paro lógica de 3.3 V define en realidad dos conjuntos de nive· les. Los niveles LVeMOS (10M' I'O/taje CMOS. CMOS de bajo I'olwje) se utilizan en aplicaciones CMOS puras donde las salidas tienen cargas de CD ligeras (menores de 100 /lA), de modo que VOL y VOH se mantienen dentro de 0.2 V de los rieles de alimentación. Los niveles LVTrL (/ow "o/taje 17L. 1TL de /)(4]0 I·o/taje). mostrados en (e), ~ emplean en aplicaciones donde las salidas tienen cargas de e D significativas. de manem que VOL puede ser Ian alto como deOA V y VOl! puede ser tan bajo como de 2.4 V. El iX'SicionamienlO de los niveles lógicos TTL en el extremo inferior del intervalo de los 5 V fue realmente fortuito. Como se muestra en la figura 3-85(b) y (c), cm iX'Sible definir los niveles LVITL paro que coincidieron eXllClamente con los niveles TIl.. Ik cste modo. una salida LVfTI.. puede controlar una entrada TrL sin ningún problema, mientras sus especifictlciones de coniente de salida (lO!..mu. IOHnw ) sean respetadas. Ik manera similar. untl salida TTL puede controlar untl entradn LV I I L, excepto por el problema de con trolarlo m ds all d de l Va: de 3.3 V de l LV1TL. como se di scute a continuaci6n.
LIICMOS (CMOS)
LVITL(1TL}
F I 9 Ur a 3-85 Comparación entre niveles lógicos: (a) eMOS de 5 V; (b) TTl de 5 V, Incluyendo 5-V TTl-compatible CMOS; (e) 3.3-V l VTTl; (d) 2.5-V CMOS; (e) 1.S·V eMOS.
(.)
(b)
5.0'1 4 .44 V
3.5'1
5.0'1 -
~
1'(."(;
1'011
(o)
VIII
3.3 V
" tt (d)
2.5'1
VT
2.4 V 2.0'1
1.5'1
"n.
1.5'1
f-
YOII
2 .4 '1
VO<.
VIII
2.0'1
l'm
VT
1.5'1
2 .5'1
I'(."C
2 .0'1 1.7 V
vml (.) "111
"T
I'n.
0 .8'1
0.5'1
"UI.
0.4 V
VOL
0 .4 V
0.0'1
GNU
0.0'1
GND
O.OV
Farftiu CMOS cIa 5 V
FamIiu TTl de 5 V
v"
"oc I GNU
Vtt
1.45'1
VT
O2V
V. . 1'111
0.7'1
"11.
0.4 V
"OL
0.9 '1 0.65'1 0.45 V
VT I'n. VOL
GND
0 .0'1
GNU
• 2V
0.8'1
1.8'1
O.OV
I
FamiliaslVTTl de 3.3 V Famiias CMOS de 2.5 V Familas CMOS de 1.8 V
Sección °3. 13
lógica eMOS de bajo voltaje e interfaz
173
·3.13.2 Entradas tolerantes a 5 V Las entradas de una compuerta no necesariamente tolerarán voltajes mayores de Vec.
~te es un problema cuando se utilizan ramilias Unto de 3.3 V como de 5 V en un sistema... Por ejemplo. los dispositivos CMOS de 5 V con racilidad producen salidas de 4.9 V cuando se encuentran ligeramente cargados. y trulto los dispositivos CMOS como ITL producen en ronna rutinaria salidas de 4.0 V. aun cuando estén moderadamente carga-
das. Las entradas de dispositivos de 3.3 V pueden no gustar de estos altos voltajes. El voltaje máximo VIma;o; que puede ser tolerado por una entrada se describe en la sección de ~fndices má:cimos absolutos" de la hoja de datos del rabricante. Para dispositivos He , V1mu es igual a Vec . De este modo, si un dispositivo He es energizado por una alimentación de 3.3 V. no puede ser controlado por ninguna de las salidas CMOS o 1TL de 5 V. Para dispositivos VHC. por otra parte, V1mu es de 7 V; así. los dispositivos VHC con una alimentación de 3.3 V pueden ser utilizados para convertir salidas 5 V a niveles de 3.3 V para su uso con microprocesadores de 3.3 V, memorias y otros dispositivos en un subsistema de 3.3 V puro. La figura 3· 86 CAplica por qué algunas entradas son tolerantes a 5 V Yotras no lo son. Como se muestra en (a). la estructura de entrada He y HCf en realidad contiene dos diodos de fijación inversamente polarizados, los cuales no habramos mostrado antes. entre cada señal ck entrada y Vec y ticm. El propósito dc estos diodos es ckrivar especfficamente cualquier valor de señal de entrada transitoria menor que O a lrnvts de DI. o mayor que Vce a travts de D2 para la correspondiente !foca de alimentación. Tales transitorios pueden presentarse como un resultado de reflejos de línea de transmisión, como se describe en la sección 11 .4. La derivación de "transitorio de bajo voltaje" o "sobreimpulso" a tierra o Vec reduce la magnitud y duración de los renejos. Naturalmente, el diodo D2 no puede distinguir entre un sobrtimpulso transitorio y un voltaje de entrada persisrente mayor que VOC' De aquf que. si una salida de 5 V es lOIlCCtada a una-de estas entradas, no verá la muy alla impedancia normalmente asociada con una entrada CMOS. En su lugar, verá una trayectoria con relativamente baja impedancia hacia Vec a travts del diodo D2 ahorn directamente polarizado. y fluirá comente CAcesiva. La figura 3-86(b) muestra una entrada CMOS tolerante a 5 V. Esta estructura de entrada simplemente omite D2; el diodo DJ todavfa está proporcionado para fijar el sobreimpulso. Las fami lias VHC y AHC utilizan esta estructura de entrada.
v",
(.)
v",
(b)
02
Ol
v,
o/ D/
Ol
o/
v, D/
diodos de fijación
Figura 3-86 Estructuras de entrada CMOS: a) He no toleran· te a 5 V; b) VHC tolerante a5V.
174
Capitulo 3 Circuitos digitales
La clase de estructura de entrada mostrada en [a figura 3-86(b) es neasana, pero no suficiente para crear entradas tolerantes de 5 V. Los tmnsistores en el proceso de fabricación panicular de: un dis(Xlsiti\'O también deben ser capaces de resistir potenciales de vohaje mayores que Vec. Con esta base. V1 nw; en la fam ilia VHC se encuentra limitado a 7.0 V. En muchos procesos ASIC de 3.3 V. no es posible obtener entradas tolerantes a 5 V. incluso si usted está dispueslO a renunciar a los beneficios de Hoca de transmisión del diodo D2.
·3.13_3 Salidas tolerantes a 5 V La tolerancia a.5 volt5 también debe ser considerada para las sal idas. en panicular cuando Ia,<¡ salidas de 3.3 V Y las de 5 V de tres estados se conectan a un bus. Cuando la salida de 3.3 V se encuentra en el estado deshabilitado Hi-Z. un dispositivo de.5 V puede estar controlando el bus, y una señal de 5 V puede aparecer en la salida del dis(Xlsitivo
de 3.3 V. En esta situación. la figura 3-87 explica (Xlr qué algunas salidas son tolcr:lntes a.5 V Y otras no lo son. Como se ilustra en (a). la salida de tres estados CMOS estándar tiene un transislor Ql de canal-n hacia tierra y un lrnnsistor de canal-fJ Q2 hacia Vcc . Cuando la salida es deshabililada, la circuitería (que no se mueslrn) mantiene la compuena de QI cerca de los OV Yla compuena de Q2 cerca de Vcc- de modo que ambos transistores se encuentran apagados y Y es Hi-Z. Ahora considere lo que ocurre si Vcc es 3.3 V Y un dispositÍ\'o diferente aplica una señal de 5 V a la terminal de salida Y en (a). Entonces el drenaje de Q2(Y) se encuentra a 5 V mientras que la compuerta (V2) está todavía a solamente 3.3 V. Con la compuerta a un potencial más bajo que el drenaje, Q2 comenzar:¡ a conducir y proporcionarn una tr.lyecloria de relativamente baja impedancia desde Y hacia Vec . y habrá un Hujo excesivo de conienle. Tanto las salidas de triple c.stnclo HC como VHC lienen esto c.slruclUra y por lo tanto no son tolenmtes 11 5 v. La figura 3-87(b) muestra una estructura de salida tolerante a 5 V. Un transistor Q3 de canal-p extra se uliliza para evilllr que Q2 se encienda cuando no deba hacerlo. Cuando VSAl... es mayor que Veo Q3 se enciende. Esto forma una Ir.lyectoria de relativamente baja impedancia desde Y hasta la compuerta de Q2, el cual permanece ahora apagado (Xlrque su voltaje de: compuerta V2 ya no puede estar por abajo del \'Oltaje de drenaje. Esta estructura de salida se emplea en la fam ilill LVC (Low. Vollage CMOS, eMOS de bajo vahaje) de Texas 'nslruments.
Fig ura 3-87 Estructuras de salida de triple estado CMOS; al HCyVHC no tolerantes a 5 V; b) lVC tolerante a 5 V.
(.)
(b)
1 v,-voc ~ I
02
V"',
I1
_ov
I
QI
y
_ov
I hQI
11'f---'-''-'--l
Sección ·3.14
lógica de emisor acoplado
175
"3.13.4 Resumen de Interfaces TTULVTTL Basándonos en la información de las subsecciooes anteriores, los dispositivos TIl.. (5 V) Y LV'I 1L (3.3 V) se pueden mezclaren el mismo sistema sujetándose únicamente a tres regla.~: •
1. Las salidas LV 1 1L pueden controlar directamente entradas TIL, observando a las restricciones habituales de corriente de salida (/0Lma,.;, fOHrrw ) de los dispositivos de control. 2. Las salidas TIl.. pueden controlar entradas LVTTL si las entradas son tolernntes a 5 V: 3. Las salidas de tres estados TIl.. y LvrrL pueden controlar el mismo bus si las salidas LV n L son tolerantes a 5 V.
"3.13,5 Lógicade2.5Vyde1 .8V La transición de la lógica de 3.3 V a la de 2.5 V no será tan fácil.
verdad que las salidas de 3.3 V controlan entradas de 2.5 V mientras que las entradas sean tolerantes a 3.3 V. Sin embargo, un rápido examen a la figura 3-S5(c) y (d) de la página 172 muestra quc VOH de una salida. de 2.5 V es igual a V1H de una entrada de 3.3 V. En otras palabras, existe un margen de ruido de CD de estado ALTO cero cuando una salida de 2.5 V controla una entrada de 3.3 V: una situación nada buena. La solución a este problema es utilizar un lrotfllctorde 1Ii1'el o desplawdorde njl'td, un dispositivo que está energizado por ambos voltajes de alimentllción y que internamente acelera los niveles lógicos más bajos (2.5 V) hasta los más altos (3.3 V). Muchos de los ASICs y microprocesadores de la lICIualidad contienen traductores de ni\'C1 internamente, permitiéndoles funcionar con un núcleo de 2.5 V o 2.7 V Yun anillo tenninal de 3.3 V, como discutimos al principio de e..<¡ta sección. Si esperamos a que los dispositivos discre~ tos de 2.5 V lleguen a ser populares. podremos esperar que los principales fabricantes de semiconductores produzcan traductores de nivel así como componentes por separado. El siguiente paso será una trnnsiciÓII de la lógica de 2.5 V a la de I.S V. Haciendo refe· rencia a la figura 3-S5(d) y (e), se puede ver que el margen de ruido de CD para el estado ALTO es en realidad negativo cuando una salida de 1.8 V maneja una entrada de 2.5 V, por lo tanto en este caso también se necesitan traductores de nivel. E.~
fradllctor de n;\·,,' despla~odor de n;,·,.1
*3.14 Lógica de emisor acoplado la clave para reducir el tiempo de retardo de propagación en una familia lógica bipolar
es evitar que los transistores de una compuerta se saturen. En la .sección 3.9.5. aprendimos la forma en la que los diodos Schouky evitan la s:lluración en compuertas TT1....Sin embargo. también se puede evitar la saturación mediante el uso de una estructura de circuito radicalmente diferente, denominada Mgica de modo de corriente (CML, curren/o Mgim de modo de ~orri"nf" (CML) mod~ logie) O lógica d~ ~misor ocopfado (ECL tmill~r-coupfed log;c). A diferencia de las otras famil ias lógicas que se presentan en este capítulo. la lógi- Mgi(:/J de emisor (leol/lodo (ECL ) ca CML no produce una gran oscilación de voltaje entre los niveles BAJO y ALTO. En vez de ello, tiene una pequeña oscilación de voltaje menor a un volt, y conmuta intem:lmente la comente enlJ'C dos trayectorias posibles. dependiendo del estado de la salida. La primera famil ia lógica CML fue introducida por General Electric en 1961. El concepto pronto fue refinado por Motorola y otros para producir las todavía populares lógica de tmisor aroplodo (ECL) familias de lógico de emisorocoplado (ECL emiller-coupled logic) de IOK y IOOK. Estas
176
CapItulo 3 Circuitos digitales fami lias son extremadamenle rápidas. ofrecen retardos de propagación tan breves como 1 ns. La más reciente familia ECL. ECLinPS (literalmente. ECL en picoseguodos). ofrece retardos máximos inferiores a 0.5 ns (500 ps). e incluye las funciones de activación y desactivación del retardo de señal en el mismo encapsulado del CI. A lo Inrgo de la evolución de latecnolog(a de los circuitos digitales. algún tipo de ECL siempre ha sido la tecnolog(a más rápida para componentes lógicos que tienen encapsulados discretos. A pesar de ello. las familias comerciales ECL no son ni con mucho tan populares como CMOS y 1Tl.., principalmente a consecuencia deque consumen una mayor cantidad de energfa. De hecho. el gran consumo de energfa hace del diseño de supercomputadoras ECL. tal como la Cray- I y la Cray-2. constiluye lodo un reto tanto en tecnologfa de enfriamiento como en diseño digital. Asimismo. ECL tiene un producto velocidadenergfa deficiente, no proporciona un alto nivel de integración, tiene velocidades de borde rápidas que requieren diseño para efectos de ]fnca de transmisión en la mayoría de las aplicaciones y no es directamente compatible con las lógicas TTL y CMOS. No obstante. la lógica ECL aún mantiene su sitio como una tecnología lógica y de inlerfaz en muchos equipos de comunicaciones de alta velocidad, incluyendo las interfaces transceptoras de mxa óptica para redes Ethernet de gigabits y de modo de transferencia asincr6nica (ATM, Asynchronous Transfer Mode)
*3.14.1 Circuito básico CML La idea básica de la lógica de modo de COi I iente se ilustra al el circuito del inversorlbuffer amplificador difuencin/
de la figura 3-88. Este circuito tiene tanto una salida inver.;ora (SAL 1) como una salida no inversora (SAL2). Dos transistores se encuentran conectados como un amplificador difu~ncial con un rcsistor de emisor común. Los voltajes de alimentación para este ejemplo son Vcc :: 5.0, Vee '" 4.0 Y VEE '" OV, Y los niveles de entrada BAJO y ALTO se defi nen
como 3.6 y 4.4 V. Este circuito en reaM ad produce niveles de salida BAJ9 y ALTO que son mayores por 0.6 V (4.2 Y5.0 V), pero esto se corrige en los circuitos ECL reales. Figura 3-88 Circuito básico CML
inverso/buffe r con entrada en ALTO.
"'LL2 VBB _ 4.0 V
VEE_O.OV
Sección '3.14
Lógica de emisor acoplado
Cuando VENT se encuentra en ALTO, como se muestra en la figura. el transistor Ql está encendido, pero no saturado, y el transistor Q2 está apagado. Esto es verdad gracias a una cuidadosa elección de los valores del resistor y niveles de voltaje. De este modo. VSAU se lleva hasta 5.0 V (ALTO) a trav~s de R2 Y puede demostrarse que la ca{da de vohaje a trav'!s de RI es de aproximadamenle 0.8 V, de manera que VSALI es cercana a 4.2 V ( BAJO ).
Cuando VENT está en B AJO. como se muestra en la figu ra 3-89. cl transistor Q2 está encendido. pero no saturado, y el transistor QI está apagado. De este modo. VSAL1 se lleva a 5.0 Va través de RI y puede demostrarse que Vs. . u es aproximadamente 4.2 V. Las salidas de este inver.ior se ~n como SDlida.f dife"ncioles porque son siemprt: complementarias, y es posible detennmar el estado de salida al examinar la direrencia enlre los voltajes de salida (VSALI - Vs .... L2) en vez de sus valores absolutos. Es decir, la salida es I si (VSAL1 - Vs ....ul > O, Y es O si (VS .... LI - VSALV < O. Es posible construir circuitos de entrada con dos alambres por entrada lógica que definen el valor de senal lógica de esta manera: se conocen como entrruias dife""cjoles. Se utilizan senoles diferenciales en la mayoría de las aplicaciones de "interfaz" y "distribución de reloj" ECL debido a su bajo sesgo y alta inmunidad al ruido. Son de ''bajo sesgo" porque la temporización de una transición de Oa I o de I a O no depende de manera crítica de los umbrales de voltaje, los cuales pueden cambiar con la temperatura o entre dispositivos. En vez de ello, la temporización depende solamente de cuando los voltajes se cruzan de manera relativa entre sí. De modo semejante. la definición "relativa" de Oy 1 proporciona una inmunidad excepcional al ruido, puesto que el ruido que generan las variaciones de \'Ohaje en la ruenle de alimenlación o las senales de ruido que se nCQplan desde fuentes elttemas tienden a ser una uñal en modQ común que afecta ambas sena les direrenciales de modo semejante, dejando el valor de la direrencia sin cambio alguno. Vcc· ~·OV
salÜúu dife~ncialn
entrodo.s dife~nci(lfes
s~;¡al ~/I
modo ClJmun
Figur a 3 -89 Circuito básico CML
inversor/buffer con entrada en ALTO.
., "" ENT
Ves . 4,0 V
VEE _O.Ov
1T7
178
Capflulo 3 Circuitos digitales Tambi~n es
posible. naturalmente. detenninar el valor lógico al detectar el nivel de voltaje absoluto de una señal de entrnda. denominada ~ntroda 6JünilriCQ. Las .señales asimétricas se utilizan en la mayor pane de las aplicaciones "lógicas" ECL para evitar el gasto que implica duplicar la cantidad de ]fneas de señal. El iO\'ersor CML básico en la fi guro 3-89 tiene una entrada asimétrica. Siempre tiene ambas ··salidas" disponibles en fonna interna; el circuito es en realidad un buffer inversor o no inversor. dependiendo de si uti lizamos SAL 1 o bien SAl2. Pata realizar funciones lógicas con el circuito básico de la figura 3-89. simplemente colocamos transistores adicionales en paralelo con Ql. de modo semejante al enfoque en una compuena NOR TIL ?oc ejemplo, la figura 3-90 muestra una compuerta ORINOR CML de 2 entradas. Si cualquiera de las entradas está en ALTO, cltransistor de entrnda correspondieme se encuentra activo, y VSALI está en BAJO (salida NOR). Al mismo tiempo. Q3 se encuemrn apagado y VSAL2 está en ALTO (salida OA). Recuerde que los niveles de entrada para el inversorlbuffer están definidos como de 3.6 y 4.4 V. mientras que los niveles de salida que producen son 4.2 y 5.0 V. Esto
{,11/nllfa aJimllricfl
Figura 3-90 Compuerta ORINOR CML de 2 entradas: al diagrama de circuito; b) labia de funciones: el slmbolo lógico: d) labia de verdad.
Vcc: .
(.)
~.o
v
("
x
Y
l,
x
l2
Y
}.~?,
VBB _ 4.0V
lb)
(~
x y L L H H
L H L H
v, v,
O/
3.6 3.6 3.6 4.4 4.4 3.6
~
4.4 4.4
~
O'
OJ
• •m • • •• ~
~
~
v, v"" 3.' 3.' 3.' 3.'
V"'U
., ., .,' .2 5.' 5.0
SAL' SAl2
5.0
H L
5.0
l l
L H H H
X Y
SALt SAl2
, o , o , ,, O, , , O
o o o
/
SAl' SAl2
Sección °3.14
Lógica de emisor acoplado
es obviamente un problema. Podríamos poner un diodo en serie con cada salida para. disminuirla en 0.6 V para satisfacer los niveles de entrada. pero todavía nos deja OIro problema: las salidas tienen un fan out deficiente. Una salida ALTO debe suministrar corriente de base a las entradas que controla. y esta comente produce una caída de voltaje adiciona] a lrav6s de R 1 o R2. reduciendo el voltaje de salida (y no tenemos mucho margen para. trabajar con él). Estos problemas se resuelven en las famili as comerciales ECL. tal como la familia IOK que se describe a continuación.
"3.14.2 Familias ECL 10K/10H Los componentes encapsulados en la familia ECL más popular de la actualidad tienen
números de pane que están integrados por 5 drgitos. con la forma "IOxxx" (por ejemplo. 10102. 10181. 10209). de modo que la familia se denomina en fonna genérica ECL 1OK. Esta familia tiene diversas mejorns sobre el circuito CML básico que describimos con anterioridad: Una etapa de salida de seguidor de emisor que desplaza los niveles de sal ida para satisfacer los niveles de entrada y proporcionar una capacidad de control de corriente muy elevada. hasta de SO mA por salida. Esto es también responsable del nombre dado a la familia lógica de Memisor acoplado". • Una red de polarización interna que proporciona el voltaje Vaa sin necesidad de una fuente de alimentación externa independiente. • La familia está diseñnda para funcionar con Vcc =- O(tierra) y VEE =- -5.2 V. En la mayoría de las aplicaciones, las señales de tierra están más libres de ruido que las señales de alimentación. En ECL, las señales lógicas están referenciadas al riel de mayor voltaje de alimentación algebrnicamente, de modo que los diseñadores de la familia optaron por utilizar O V (una tierra "limpia") y emplear un voltaje negativo para VEE. El ruido de alimentación que aparece en VEE es una sel\al de "modo común" que es rechazada por el amplificador diferencial de la estructura de entrada. • Las panes con el prefijo !OH (la/ami/ia ECL IOH) están completamente compensadas en voltaje. de modo que trabajarán adecuadamente con otros voltajes de alimentación aparte de VEE = - 5.2 V. como discutiremos en la sección 3.14.4.
familia ECL IOK
•
Los niveles lógicos BAJO y ALTO están definidos en la familia ECL 10K como se
muestra en la figura 3·91. Nótese que aun cuando la alimentación es negativa. ECL asigna los nombres BAJO )' ALTO n los vohaje.
feunilia ECL 1011
179
180
capftulo 3 Circuitos digitales
o
o
ANORMAL ~.810 vOIIIu>.
AlTO
~.980
VOI Iaoio
' " Margen de ruido da
CO de eslado ALTO
ANORMAl
/
MaI'Q8fl de ruido de CO de estado BAJO - 1.630 Vou..
Figura 3-91 Niveles lógicos ECL 10 K.
BAJO V,Laoia -1 .850
-1 .850 VCJL,.ioo
ANORMAl
La figura 3-92(a) muestra el circuilo de una compuerta ORINOR ECL. una sección de W\3 compuerta cuádruple ORINOR que tiene el núrro.... o de parte: 10102. Existe un resis-. ler de disminución (pull-down) en cada entrada. el que pumite tro.tar a cada entrada que no está conectada como un nivel BAJO. Los valores de los componentes de la red de polarización se selecionnron para generar VDD = -1.29 V. lo que pennile el funcionamiento adecuado del amplificador diferencial. Cada transistor de salida. que utiliza la configuración seguidor de emisor. mantiene su voltaje de emisor igual a una caída de voltaje del diodo por debajo de su vollaje de base. logrando por ello el desplazamiento de nivel que requiere la salida. La fi gura 3-92(b) resume la operación el&lrica de la compuerta. Las salidas en confi guración seguidor de emisor que se utilizan en ECL IOK requieren de resislores externos de disminución (extemaJ pull-down resistors). como se muestra en la figura. La familia IOK eSlá diseftada para emplear mislores exlernos de disminución en lugar de resistores internos por buenas razones. Los tiempos de asccflSO y cafda de las transiciones de salida ECL son tan rápidos (por lo regular de 2 ns) que eualquier conexión de más de unas cuanlas pulgadas (de longitud) debe Inllarse como si fuera una !fnea de transmisión y debe terminar como se analiza en la sección 11.4. En lugar de gastar energía con un resislOr intemo de disminución, los disposilivos ECL IOK permilen la selección de un resislor eXlerno que cumpla tanto los requerimientos de disminución como de línea de transmisión. La tenninación más simple. adecuada para conexiones breves. consiste en eonectar un resistoc cuyo valor está en el intervalo de 270 n a 2 kn desde cada salida hacia VEE. Una compuerta tipica EeL IOK tiene un relardo de propagación de 2 ns, comparable al 74AS TIL. Cuando sus salidas no se conectan, una compuerta 10K consume alrededor de 26 mW de potencia. también comparable a una compuerta 74AS TfL. la cual consume aproximadamente 20 mW. Sin embargo, la lenninación requerida por ECL IOK también consume energfa. de 10 a 1.50 mW por salida dependiendo dellipo de circuito de tenninación. Una salida 74AS TIL puede o no requerir un circuito de tenninaciÓll que consume energía. dependiendo de las carnclerlsticas físicas de la aplicación.
lógica de emisor acoplado
Sección '3.14 amplificador difefenclal
"."
,r--.J"~--~, entradas mÜlIipIes
181
salIdaS seguido! de emisor
pala """""
oompIemenlanas
(.)
x
y
• .• R'-'
•
(b)
X Y l l H H
l H l H
«)
v,
v,
- 1.8 - 1.8 -
- 1.8 -
X Y
o o
• • • •
O
O
QI
Q2
QJ
v,
v",
~
~
o.
-
~
o.
~
o. o.
~
~
o.
~
- 1.9 - 1.5 - 1.5 - 1.5
SAl' SAL2
•
O O O
o
• •
-.2 - 1.2 - 1.2
Vs,u l V..-u
VD
- 1.2 -
-
SAL' SAL2
- 1.8 -
(d) X
y
)
Y
•
• Figura 3-92 Compuerta ORINOA ECl1 0K de dos entradas: a) diagrama de circuito; b) labia de funciones: e) tabla ele verdad: d) sfmbolo lóg ico.
S Al. SAL2
H l l l
l H H H
182
Capitulo 3
Circuitos digitales
-3.14.3 Familia ECL 100K (omi/io ECL IOOK
Los números de parte de los miembros de la familill ECL IOOK están imegrados por 6 dígitos y tienen la forma "IOOxxx" (por ejemplo, 100 101 , 100117, 100170), pero en generol sus funciones son diferentes si se CQmparon con las funciones de las p:lJte.~ correspondienles IOK que tienen números similares. La fam ilia IOOK tiene las siguienles diferencias principales (con respecto a la familia IOK): • • •
Voltaje de alimentación reducido, Va;: :: -45 V. Niveles lógicos diferenles. como consecuencia del voltaje de alimenUlCi6n diferente. Retardos de propagación más conos, por lo regular de 0.75 ns. Tiempos de Imnsición más conos, generalmente de 0.70 ns. Consumo de energía más elevado, Ifpicamente de 40 mW por compuerta.
-3.1 4.4 ECL positivo (PECL)
t."CL¡HJsilil'O(PECL)
Describimos la ...enlaja de la inmunidad al ruido que proporciona la alimcntación negativa de la lógica ECL (VEE :: - 5.2 o -4.5 V), pero lambién tenemos una gran dcs\'emaja: las fami lias lógicas mis populare.~ de la actualidad, los CMOS y 1TL, los ASlC y microprocesadores, ulilizan lodos un voltaje de alimcmación positi\'o, por lo regular de +5.0 V pero con tendencia a ser de +3.3 V. En consecuencia. los sistemas que incorporon tanlo dispositi\'OS ECL como CMOsrrn. requieren dos fuentes de alimentación (una positiva y otra negativa). Además, la interfaz entre los niveles lógicos ECL IOK o lOOK ncgati\·os estándar y los niveles positivos CMOSffTL requiere el uso de componentes especiales de Imducdón de nivel que se conecten a ambas fuentes de alimentación. El ECLpositi\'O (PECL. Positiw! ECL. pronunciado como "pecl") utiliza una fuente de alimentación estándar de +5.0 V. Nótese que no hay nada en el diseño de circuito ECL IOK de In figura 3·92 que requiera que Vcc se encuentre aterrizado, y que VE!> se conecte a una alimenlnción de - 5.2 V. El circuito funcionará eX:lClnrncnte de l:l misma manera con VEE coneclado a tierra y Vcc :l una alimentación de +5.2 V. De este modo, los componentes PECL son simplemente componentes ECL estándar con VEE conectado a tierra y Vcc a una fuente de alimentación de +5.0 V. Et vohaje cntre VF.E y Vcc es un poco menor que con el ECL IOK estándar y más que con el ECL lOOK estándar. pero las partes de la ~rie IOH y lOOK se encuentran compensadas en voltaje, y eSlán diseñadas para lflloojar bien aun cuando el vohaje de la fuente de alimentación es un poco alto o bajo. Como los niveles lógicos de ECL los niveles PEO estan referidos con respecto a Vo:' de modo que el nivel ALTO de PECLes de aproximadamente Vo:- O.9 V y el BAJO es de a!Jroedorde Vo:- 1.7 V, o aproximadnmenle4. l V y 3.3 V con un Vo: oominal de 5 v. Puesto que estos niveles están referenciados con respecto a VO:' se mllC\'(.'tl hacia arriba y hacia abajo con cualquier variación en Vec . De esta forma. los diseños PECL requieren que se preste panicular at.c:nción a cuestiones de distribución ele energía, par.¡ evitar que el ruido sobre Vcc altere los niveles lógicos que se transmiten y reciben mcdilll1te dispositivos PECL Recuerde que los dispositivos CMUECL producen salida.~ diferenciales y pueden tener enlrndns diferenciales. Una cntrnda diferencial es relativamente insensible a los niveles de volUlje absoluto de un par de señales de entrnda, y sólo es sensible a su diferencia. Por consiguiente, las señales diferenciales pueden utilizarse con bastante eficacia en aplicaciones PECL paro mejorar los niveles de ruido que se mcncionaron en el p:írrnfo anterior.
Referencias También es bastante común proporcionar entradas y salidas direrenciales compatibles con la lógica PECL en los dispositivos CMOS. lo que pennite una interfaz directa entre el dispositivo CMOS y algún ou'o disposilÍ\'o como un transceplor de fibra óptica que utiliza niveles ECl o PECL De hecho. a medida que los circuitos eMOS han emigrado a las ruentes de alimentación de 3.3 V. incluso ha sido posible construir entradas y salidas diferenciales tipo PECL que están rererenciadas simplemente a la alimentación de 3.3 V. en lugar de h3cerlo con una alimentación de 5 V.
Referencias Los estudiantes que necesilen esludiar los rundamenlos tal \'ez desean querer consullar
•
"EI« trical C ircU¡L~ Review" de Bruce M. Aeischer. Este tutorial de 20 páginas abarca todos los conceptos rundamentales de un circuito que se utilizaron en este capftulo que también aparece como a~ndice en la primera edición de la obra '1 como un archivo tipo •.. pdr' en la página Web de este libro. "'·....Ñ.ddpp. can . Después de ver los resullados de la sorprendente marcha de las últimas décadas en el desarrollo de la electrónica digital, es fácil olvidar que los circuitos lógicos ten"m un imponante sitio en tecnologías que llegaron antes del transistor. En el capftulo 5 de IlIInxlllC/ioll 10 the Me/luxlology 01 Switching Circuits (Van Nostrnnd, 1972), George J. Klir nos muestra cómo la lógica puede ser (y h3 sido) realizada por una variedad de dispositivos ffsioos. incluyendo relevadore.s. tubos de vacío y sistemas neumáticos. Si usted está interesado en más historia, un3 bella introducción a todo lo refereme a las primeras ramilias lógicas bipolares puede encontrarse en Logic Design with Jntegroted Circuils por Willirun E. Wickes (Wiley-Interscience. 1968). La inltoducción d,bica mAppJicorions Handhook. ~itOOo a IIIS camcteñstiCllS eléctricas 'in.. Ilparederon en por Peter Alfke e fu lIlrsen (F3irchild Semiconductor. 1973). Los primeros diseñadores lógicos también disfru tarán de T,,~ 7TL Cookbook por Don Lanca.<¡ter. Para otra perspectiva acerca del material electrónico en este caprtulo. se puede consultar casi cualquie:r texto de: electrónica moderna. Muchos contienen una discusión mucho más analftica del fu ncionamiento de los circuitos digitales: por ejemplo. véase MicroelectrrJ/lics de J. Millman '1 A. Grabel (McGraw-HiII, 1987. segunda edición). Otra buena introducción a los circuitos integrados '1 a importantes famili llS lógicas se halla en VL.Sl S)'stem Dt'sigll de Saburo Muroga (Wiley. 1982). Para circuitos NMOS '1 CMOS en particular, dos buenos libros son Jnrrodllclion lo VLSJ Syst,,"LJ de Curver Mead '1 Lynn Conway (Addison-Wesley, 1980) y Pn'ndpfes oleMOS VLSl Desigll de Neil H. E.
"le
We.~le
y Kamrnn
E~hl"1lshi an
(Addison-We.~ley. 1993).
Una introducción desenr3dada '1 muy disfrutable a los chips digitales se encuentra en la obra de Clive Maxfi eld Bebop 10 th~ Bolean Boggi~ (LlH Technology Publishing. www. l l h-publi s hing _com . ) ¡Algunas personas piensan que la receta de mariscos en el Apfndice H vale por sI sola el precio del libro! Aun sin la recela. el libro es un d ásico bien ilustrado que lo gula a través de los fundamentos de la electrónica digital. sus componentes '1 procesos. Un entendimiento 11 rondo de los aspectos eléctricos del funcionamiento de los circuitos digitales es obligatorio pam tener éldto en el diseño de circuitos de alta velocidad. Sin duda alguna el mejor libro sobre este tema es Higli-Spt't'd Digiral1Ñsign: A HtJ/ldbook 01 Block Magic. de Howrud Johnson '1 Martin Graham (Prentice Hall, 1993). Combina
183
184
Capitulo 3
Circuitos d igitales
"
sólidos principios en electrónica con una impresionante perspicacia y experiencia en el diseño de sistemas digitales prácticos. Las caractcrlsliclU de las familias lógicas de la actualidnd pueden encontrarse en los libros de dalas publicados por los rabricantes de dispositivos. Tanto Texas InstromcnlS como MOlorola publican extensos libros de datos para dispositivos 11L y CMOS. como los que se numeran en 10 tabla 3-13. Ambos fnbricantes mantienen versiones aClualizndas de sus libros de datos en la Web, www. tLcom ywww.mot.com. MOlOrola también proporcionn una agradable introducción ni diseño ECL en c:l MECL System Design H{/ndbool: (publicación HB205, rev. 1, 1988). Los estándares JEDEC (Join! Eloctron Dcvice Engioccring Couocil) para los niveles de lógica digital se hallnn en el sitio Web de JED EC, www. jedec.org. Los estándares JEOC para las lógicas de 3.3 V, 2.5 V Y 1.8 V rueron publicados en 1994, 1995 Y1997, respecti~nte.
Problemas propuestos 3.1
3.2 3.3
Una familia lógica particular define una sei\al de nivet BAJO cn el intcrvalo 0.~.8 V y una seftll.l de ni vel ALTO en el intervalo 2.0-3.3 V. Bajo una convención de l6gica positiva. indique el VllIOf lógico asociado con cada uno de 101 sil ui entC$ ni vele$ de sdhd: (a)
0.0 V
(b)
3.0 V
(e)
0.8 V
(d )
1.9 V
(e)
2.0 V
(1)
S.OV
(1)
-0.1 V
(h)
- 3.0 V
Repita el problema 3. 1 utililalldo una com'enciÓfl de: lógica ocgativa. Discuta cómo un buffer lógico es diferente de un ampliriClMIor de audio.
Problemas propuestos J.4
¿Es un buffer equivalente a una compuerta ANO de una entrada o a una compuena DR de una entrada?
J..5
Verdadero o falso: para un conjunto dado de valores de entrada. una compuerta NANO produce la salida opuesla de una compuerta NDR.
3.6
Escriba dos definiciones completamente diferentes de "compuena" que se hayan utilizando
3.7
en este capítulo. ¿~ clase de lra.n$istores se utilizan en las compuertas CMOS?
3.8 3.9 3.10 3.11 3.12 J.13 3.14 3.15 3.16
3.17
3.18
(Sólo pata aficionados). Dibuje Wl circuito equivalente par.! un inversor CMOS empican· do un relevador de polo simple)' doble disparo. Pan. un área de silicio dDdl. ¿cuál es probablemente mM nipida, una compuerta NANO e Mas o una NOR eMaS? Defina ''fan in" y ''fan out".I.Cuál. es probable que tenga que calcular? Dibuje el diagrama de circuito, la tabla de funciones y el símbolo lógico para una compuerta NOR CMas de lJ"e5 enuadas en el estilo de la figIlr1l3-16. Dibuje modelos de intCflUplOf en el estilo de la figura 3-14 para una compuerta NOA CMOS de 2 enuadas para ¡odas la¡ cuatro combinaciones de enU"ada. Dibuje el diagnma de circuito.1a labia de funciones)' el sfmbolo lógico para una compucna OA CMOS en el estilo de la figura 3· 19. I.C~l tienc menos transistores, una compuerta no inversora o una compoerta inversora CMOS? Nombre y dibuje los dmbolos lógicos de cuatro diferentes compuertas CMOS de 4 entra· das usando cada una 8 transistores. El circuito en la figul11 XJ.I6(a) es un tipo de compuerta ANO-OA·INVERSOR eMOS. Escriba una tabla de funciooes para CSIC circuito en el estilo de la figul11 3.I5(b) y su OOI,CSpondiente diagrama lógico utilizando inversores y compuertas ANO y OR. El circuito en la figura X3.I6(b) es un tipo de compuerta ANO-OA-INVERSOR eMOS. Escriba la labia de funciones para este circuito en el estilo de la figura 3.15(b) y su COfl"e5pondienle diagrama lógico utilizando in\'Cf50fC5 y compucnas ANO y OA. ¿Cómo es que el pcñume puede ser algo malo para los disciladores digitales? (b)
(. )
Vcc
Figura X3.16
A
A
B
z B
z e
e
o
o
185
186
Capitulo 3 Circuitos digitales 3. 19
3.20
3.21
3.22
3.23
¿Cuánto margen de ruido de CD de estado alto está dis.ponible en un in\'el'5OJ CMOS cuya caracteriMica de transrercocia bajo l:u condiciollC!l del peor de IO!I casos Je parece B la de la figura 3-25? ¿Cuánto mllI"gen de ruido de CO de estado bajo se enc uentra disponible'! (Suponga umbrales estándar de I.S V y 3.S V para BAJO YALTO). Hociendo lISO de la hoja de datos en la tabla 3-3. determ ine los márgenes de ruido de CD del estado BAJO y del estado ALTO en el peor de los casos de l 741·ICOO. Establezca cualquie-r suposición requerida por su respuesta. La sección J.S define siete diferentes panmetros el& tri cos para circui\os CMOS. UD.ciendo uso de la hoja de datos en la tubla 3-3, determine el val or del peor de los casos de cada uno de éslOS para el 74HCOO. Establelca cualquier suposición requcrida por su rcspuesta. Basfndose en las con\'enc iooes y suposiciollC!l de In sección 3.4, si la corriente para una salida de dispositivo se especifica como un nllmero negativo. ¿la salidu es una fuente de comente o un sumidero de corriente'! P-.u11 cada una de l:u siguientes CIITg:U resistivas, determine si las especifi caciones de control de la salida del 74HCOO sobre el inten-alo de operación comercial son e."Itcedida!. (Consutte la tabla 3-3. y haga uso de Vot1mla • 2.4 V Y Vcc • 5.0 V.) (a)
1200paraVcc
(b)
270 O para Vcc y 330 O para GND
(e)
I kO para GNO
(d)
1500paraVcc y1 50 0paraGNO
(e)
1000 para Va;
(f)
75 O para VC(: y 1.50 O para GND
(g)
7S O para Va;
(h)
270 O para Vcc y 150 O para GNO
3.24
A través del intervalo de niveles de enu.da ALTO v"id05, 2.0 - S.O V, ¿para qué nivel de entrada se esperarla que el 74R:1'2 Srr (tabla 3-3) consuma la mayor parte de la energía'!
3.2S
Determine el fan OUt de CO de estado BAJO y estado ALTO del 74FCl257T cuando controla entradas tipo 74LSOO. (Consulte 145 tablas 3-3 y 3- 12). Haga la estimaci6n de las resistencias de "ena:nr!ido~ de Jos transisIores de salirla de canaI.p Y canal-" de l del 74FCf2S7T empleando la informac.ión de la tabla 3-3. ¿En qut circunstancias es seguro pennitir que una entrada CMOS sin utilizar quede notando'! Explique el '1ak:h-up" y las circunsWlCia5 en que OCUrTe. Explique por qut no es una buena idea situ:u todos los capac:it0re5 de desacoplamiento en una esquina de un tablero de circuito impreso. ¿Cuándo es importante tomarse de las manos con un amigo? Nombre los dos componentes del rctardo de compuerta lógica eMOS. ¿Cu:tl es el mit afectado por la capacitancia de carga? Dete:rmine: la constante: de tiempo Re pan! cada una de: 145 siguie ntes combiuuciollC!l re.sis-lor-<:apacitor:
3.26 3.27 3.28 3.29
3.30 3.3 1
3.32
3.33 3.34
(a)
R :z: . lOOO.Co:: 50pF
(b)
R :::3300,C= lSOpF
(c)
R ,. l kfl.C:: 30pF
(d)
R .. 4.7k0.C: IOOpF
Aparte del retardo, ¿quf otra{s) caracteristica(s) de un circuito CMQS se afecUl{n) por la capacitancia de cara:.? Explique: la fórmula le en el pie: de lKJ(a S de la tabla 3-3, en tt rminos de los conceptos presentados en las sc:cciollC!l 3.5 y 3.6.
Problemas propuestos 3.35
Es posible hacer funcionardisposith'05 74AC CMOS coo una fuente de alimet1U1Ción de 3.3 V. ¿Cuántaenergfa ahorrar.i esto por lo regu lar. en compar3Ción con el funcionamiento a 5 V'!
3.36
Un inversor de disparador $chmiu particular tiene YILmu .. 0.8 V. Ylltmin - 2.0V VT. .. 1.6 V Y YT• "" 1.3 V. ¿Cuánta histo!:resis tiene? ¿Por qué las salidas de tres estados se diseftan por 10 regular para apagarse más mpido de lo que se erocienden? Discuta las ~'entajas y las desventajas de los resistores de disminución más grandes contr.1 los más pequef\o$ para las salidas CMOS de drenaje abierto O salidas Tn. de colector abierto. Un LEO en particular tiene una carda de voltaje de apro,;,imadamc:nte 2.0 V en el estado "eocendido" y requiere de alrededorde 5 mA de comente para un brillo normal. Determine un \'lIlor apropiado pwI el resistorde ananque cuando el l En se eocuenlr.l conectado como se muestr.1 en la figur.1 3·52. ¿Cómo se modificará la respuesta parael problema 3.39 si el LEO se conecta como se ilus· tr.1 en la figura 3-53(a)1 Una función ANO alambrada se obtiene simplemente al unirdos saJidas de drenaje abierto o de colector abierto en conjunto. sin pasar 11 1r.I\·és de otro nh'e! de: los circuitos de trun sislor. ¿Cómo. entonces. una función ANO alambrada puede en realidad ser mis lenta que una compuerta ANO diSCl1!ta? (SUKtl'Enda: recuerde el tltulode una pelleula de las TOt1ugas Ninja Adolescentes Mutantes.) ¿Cuál familia l6giea CM05 oTIL en este capftulo tiene la más fuerte capacidad de: control de salida? Res uma de manera conciu. la diferencia entre las famili as l6gicas HC y HCT. La misma proposici6n concisa deberlo aplicarse a CA contra ACT. ¿Por qué las especifieuciones para 105 dispositivos FCT no incluyen parámetros como YOLau(' que: se aplican a las cargas CM05. como se incluyen en las especificaciones de: HCTyAcn ¿Cómo los dispositivos FCT-T reducen el consumo de energla en comparoción con los dispositivos FCTI ¿Cuántos diodos se requieren para una compuerta ANO de: diodo de n enlr.ldas? Verdadero o falso : Una compuerta NOR m. utiliz.u lógica de diodo. ¿Las salidas TI1.. son mli.s capaces par.! (:()nsumir COI'1icntc o pan! $uministrar corrient~? Calcule el fan out múimo pana cada uno de los siguien~ casos de una salida Tn. con· trolando milltiple.s entradas TIL. También indique CUÁnla capacidad de conll'Ol en "uec· so" se. eDCUCnfra disponibJe en el estado BAJO o ALTO para cada caso.
3.37 3.38
3.39
3.40 3.41
3.42 3.43 3.44
3.45 3.46 3.47 3.48 3.49
3.50
3.5 I 3..52 3.53
74LS controlando I 74LS
(b)
74LS controllllldo a 74S
(e)
74S controlando a 74AS
(d)
74F controlando a 745
(e)
74AS controlando a NAS
(1)
74AS controlando a 74F
(8)
74ALS control:llldo a 74F
(h)
74AS controlando a 74Al..S
i.,Cuál resi.stor disipa más energfa. el de disminución para una entrada de compuerta NOR LS-TTL no utilizada. o el de arrnnque para una entrada de compuerta NANO LS·m.. no utilizada? Haga uso del m[nimo valor de resistor disponible en cada caso. ¿Cuál esperarla usted que fuera mli.s rápido, una compuerta ANO m. o una compuerta ANO-D R-INVERSOR TIL7 ¿Por quo!:? Describa el beneficio clave y la desventaja clave de los transistores Scllottky en TIL. Hll(:iendo uso de la hoja de datos en la tabla 3-12. determine 105 m4rgCIK'5 de ruido de CD de estado BAJO y CSlado ALTO en el peor de 105 casos de l 74LSOO.
187
188
Capitulo 3 Circuitos digitales 354
3.55
3.56
3.57
3.5S
para circuitos TTL. Utilizando la hoja de datos en la tabla 3-12. delennine el valoren el peor de los casos de uda uno de tslOS par.i el 14LSOO. Para cada una de la siguienlcscargas resistiYal. detennine si las especificaciones de control de salido. del 14LSOO sobre el intervalo de operación comercial son «cedidas. (ColUulll:' la labia 3· 12. y IuIga uso de VOl.n>u .. 0.5 V Y Vcc '" 5.0 V.) Las scccioocs 3.10.2 y 3.10.3 definen ocho diferentes parámetrOS el«tricos
(a)
470nparnVcc
(b)
3300p:uaVcc y470ilpmGND
(c)
10 kll para GND
(d)
390 n para Vcc y390 n para GNO
(e)
600 n para Vcc
(f)
510nparaVcc y510npaaGND
(g)
4.1 ka para GND
(h)
220 n para Vcc y330 n para GNO
Calcule los márgenes de roido de CO de estado BAJO y e.~tado ALTO para cada uno de los casos siguientes de una salida TfL controlando una entrnda CMOS compatible con TTL. o vice\·ersa. (a)
14HCT contrOlando a 74LS
(b)
14VHCT controlando a 14AS
(e)
14LS controlando a 74HCT
(d)
745 controlando a 74VHCT
Calcule el fan OUI paI1I e·da uno de los casos siguiente5 de una salida CMOS compatible con TfL que contrOla múltiples enlndas en una familia lógica TJL. Tambifn indique cuánta capacidad de control "en «ceso" se encuentn disponible en los ts'ados BAJO o ALTO
paI1I
74HCT controlando a 14l.S
(b)
14HCT contrOlando a 145
(e)
74VHCT contrOlando a 14AS
(d)
14VHCf controlando a 14l.S
cada caso.
Para una eap3eilancia de carga y \'Clocidad de lruJ\5ición delenni nadas. ¿cuál familia lógica en este capflUlo tiene la disipación dinámica de energía de menor valor'?
Ejercicios 3.59 3.60 3.6 1
Diseñe un circuito CMOS que tenga el comportamiento funcional mostrado en la figura X3.59. ($ust'rtncia: Sólo se requieren seislransistore.s.) Diseñe un eircuilO CMOS que tenga el comportamiento funcional mostrado en la figura X),6O. (SuStrt'ncia: Solamente se requieren seis tr:I.nsistores.) Dibuje un diagrama de cireuito, labladc funciones y s(mbolo lógico en el estilo de la fiSun 3-19 para una compuerta CMOS con dos entr.ldas A y B Yuna salida Z, donde Z = 1 si A .. OYB .. 1, YZ :::: Odeotro modo. (Swg~rv>ci(J; uniCilmcnte se ncceslUln seis transist
Figura X3.59
A
, Figura X3 .60
e
Ejercicios 3.62
3.63
3.64
3.65 3.66 3.67
3.68 3.69 3.70
3.71 3.72 3.73
Diooje un diagrama decin:uito. tablllde funciOOC$ y sfmbolo lógk:oen el estilo de la figura 3- 19 para una compuerta CMOS con dos entr11das A y B Y una salida Z. donde Z :IO O si A .. I YB '" O. y Z = 1en otro caso. (Sugeff!ncill: Solamente se necesitan seis transistores.) Dibuje una figura mostrando la estructura lógica de una compuerta NOR CMOS de 8 entradas. suponiendo que como máximo son pnkticos cilUlitos de compuerta de 4 entradas. Haciendo uso de su conocimiento general de earncteristieas CMOS. seleccione una estructura de ein:uito que minimice el retardo de propagación de la compuerta NOR para un mil de silicio dada. y e:JIplique porqu~ esto es uf. Los disei\:ldorcs de circuitos de las familias CMOS compatibles con TIl.. prewmiblemente podrían haber hecho la calda de voltaje a trav~ deltra.nsistor "encendido" bajo carga en el est3Óo ALTO tan pequeña como lo es en el estado BAJO, simplemente haciendo los transistO!'Cs de canal.p más grandes. ¡,Porqu~ supone usted que no se molestaron en hacer esto? ¡,Cuánta corriente y energía se "consumen" en la figura 3-32(b)1 Realice un cálculo detallado de VSAL en las liguras 3-34 y 3-33. (Sugtff!/lCia: cree un equi \'alente de 1l1évenin para el in\'enor CMOS en cada figura.) Considere el componamiento dinámico de una salida CMOS controlando una carga capacitiva dada. Si la resistencia de la trayectoña de car¡a es el doble de la resistencia de la IrayeclofÍa de de!lClUllD., ¿elliempo de I15CCnso es ex1lClamenle dos veces eltiempodecafda1 Si 00 es as!. j,qu~ otros faclores afectan los tiempos de transición? Analice el tiempo de calda de la salida del inVCfSOf CMOS de la figura 3-37. con RL ., I kO Y VL ,. 2.S V. Compare su resultado con el de la sección 3.6.1 y CJlplíquelo. Repita el ejercicio 3.68 parn tiempo de II$CCOSO. Suponiendo que los transistores en un buffcrde tres estados CMOS FCT sean dis¡:u.itivos perfeclos con retardo cero de encendido-apagado. que conmuten. un umbral de entnlda de 1.5 V, detennine el v.lor de TPLZ ~ el circuito de prueba Y formas de onda de l. figura 3-24. (Sug~ff!1ICi(l: 115100 tiene que dclenninar el tiempo utilizando una constante de tiempo Re.) E:!tplique la difbe, ...iI eutle su resultado y las espocificacioiles de la tabla 3-3. Repita el ejercicio 3.70 para '!'HZ' Haciendo uso de laJ espccificaciOOC5 de la Ulbla 3-6. haga la eMimación de las resiscencias "de encendido" de los transistores de canaI-p y canaI-n en la lógica CMOSde la serie 74AC. Cree una matrl.t de 4 x 4 x 2 x 2 de los má.rge/1C5 de lUido de CD en el peor de los casos para las siguientes situaciones de inteñaz CMOS: una salida (HC. HCT. VHC o VHC1) controlando una entrnda (HC. HCT. VHC o VHen eon una carga (CMOS, TIl..) en el estado (BAJO. ALTO); la figura Xl73 ilustra el caso. (Sugu'tnc/as: uisten 64 diferentes combinaciones. pero much.wi proporcionan resultados idl!nlicos. Algunas combinaciones producen márgenes ncgatÍ\'OS.)
Figura X3 .73
HC HC HCT Clave: el . CIIrgII CMOS, 8AJO CH ",caroa CMOS, ALTO TL • CIIrga TTL. BAJO VHCT TI-I • carga TTL. AlTO
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VHeT
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Th ~
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Th
189
190
Capflulo 3
Circuitos digitales 3.74 3.75 3.76
3.77
3.78 3.79
180
18 1 3.82
3.83 3.84
3.805 3.86
3.87 3.88 3.89 3.90
Haciendo liSO de la figuro 3-85. determine los m:1rgenes de ruido de CD paro la lógica CMOS de 5 v controlando CMOS de 3.3 V tolcronte a 5 v. y vim-.:::I'$a. Con base en la figura 3.85, detcrmine los m:1rgenes de ruioo de CD para CMOS de 3.3 V controlando CMOS de 2.5 V tolerante a 3.3 V. y viceversa. En el ejemplo de LED de la sección 3.7.5. un disellador elige un \'alor de resistor de 300 a y enc uentra que la compuena de drenaje abieno era capaz de mantener 5U salida a 0. 1 V mientr.lS controla el LED. ¿Cuánta comente Huye a tru"~s del LED Y cu:inta energla disipa el resistO!" de ammque en este CIlSO? Considere un contador binario CMOS de 8 bits (sección 8.4) temporizado a 16 MUz. Con el propósito de calcular la disipación din:lrnica de energfa en el comador. ¿cuál es [a fre-cuencia de tmnsición del bit menos significath'O? ¿Y del bit más significativo? Par:! el propósito de determinar la disipación dinámica de energfa de los ocho bits de salida, ¿qué frec uencia deberla ut ilizarse? Empleando linicamente compuertaJ AND y NO R. dibuje lin diagr.una lógico paro la fun ción lógica real ilUda por el circuito en la figura 3-55. Calcule el voltaje de salida aproximado en Z en la figura 3-56. suponiendo que las compuertas sean CMOS serie HCT.
Vuelva. dibujar el circuito de un buffer de na C$'wJos 010S en la figun 3-48 empleando uansislOrC! reales en lugar de símbolos NAND. NOR e illVCl'"SOl"eS. ¿Puede usted enconlrar un circuito para la misma función que requ iera un nlimero total mis pc"quello de transistores? Si es asf, dibújelo. Modifique el circuito de buffer de tres C$tados CMOS en la figuru 3-48 de modo que la salida se encuentre en el estado Hi-Z cuando la entrada de habilitación est ~ en nivel ALTO. El circui to mod ificado no debf,:rfa requerir de m4~ tnln~iJ:t~s que el original. Haciendo uso de la información de la tabla 3·3, haga la estimación de cuánta comente puede nuir a través de cada tennina.! de salida. s i 1115 ulidas de do!; difcrcntm; 74HCOO iC encuentran en pugna. Demllestre que para un voltaje de alimentación dado, una especificación Icen tipo FCT puede derivarse de una espedlic~ión CPI) tipo HCT/ACT. y viceversa. Si tanto VZ romo VJJ en la tiguru 3-6S(b) sea 4.6 V, ¿podernos obtener Ve = 5.2 V? explique porqu~. Modifique el programa de la tabla 3-10 pgr.i dar cuenta de la comente de fuga en el estado apagado OFF. Suponiendo condiciones "ideales". ¿cuál es el \'oltaje mlnimo que será reconocido como un ALTO en la compoeru NANOTfL de la figura 3-75 con una entruda BAJO y la otra ALTO? Suponiendo condiciones "idealcs"', ¿cuál es el \'Oltaje l"Dhimo que será n:conocido como un BAJO en la compuerta NANO TTL de la ligura 3-15 con IlITlbas entl1l(\as en ALTO? Encuentre una pane TT1.. comercial que pueda suministrar 40 mA en el estado ALTO. ¿Cuál es su apliclICión? ¿Qué ()CUm: si se intenta contro[nr un LEO con su cátodo aterrizado y su ánodo C\liliXtado a una salida de totem-pole 1TL :m"oga a la liguru 3·53 para CMOS? ¿Qué ocurre si se intenta controllU" un rclevutlor de 12 vohs con una salida de toIem-pole TTL?
3.9 1
Suponga que un resistor de ammque simple par;l +5 V se uti1i7..a paru proporcionar una fuente lógica constante I pam 15 diferentes entradas 74LSOO. ¿Cuál es el valor máx imo de l este resislOr'? ¿Cuánto margen de ruido de CD de estado ALTO se está proporcionando en este easo?
Ejercicios
191
+ 5.0V
7.LSOt
" G
W
X
A2 7.LSOt
P
A
z
s T
Figura X3 .92 Figura X3.95
3.93
3.9-*
3.95
3.96
3.97
3.98
..
o
y
3.92
, ..... • •
F
7.LSOt
u v
X
I
» »
El circuito en lu figuT"J X3·92 utiliza compuertas NANO de colector abie rto para rea li· 7.ar "lógica alambrada". Escriba una tab la de \'erdad para la señal de salida F y, si se ha leido la sección 4.2. una expresión lógiea para F como una función de las entradas del circuito. /,Cuál es el valor máximo pClluisible paro RI en la ligur.! X3·92? Suponga que se requiere de un margen de ru ido de cSlado ALTO de 0.7 V. El 741..S01 llene hu especificaciones mos· tradas en la columna 74LS de la tabla 3· 1l. tllcepto que 10Iinw. es lOO p.A, una con'iente de fuga que Hu ye dentro de la salida en el estado ALTO. Suponga que la sei\al de salida F en la figura X3·92 controla las entradas de dos inveoorcs 74S04. Calcule los valore,s mínimo y máximo pcnnisibles de R2 suponiendo que se requi e~ de un margen de l1Jido de ClOuWO ALTO de 0.7 V. . Un disei\ador lógico encuentra un problema en cierta función del circuito despub de que el mismo ha sido liberado para la producción y constl1Jido lOOOcopias del mi,smo. Un seg· mento de l circuito se ilustra en la figura X3 .9S con líneas conlinuas: todas las compuertas son compuertas 74LsOO. El discllador lógico an-egla el problema al agregar los dos diodos mostrados con lfneas discontinuas. ¿Qu~ es lo que h.accn los diodos? Describa tanlO los efectos lógicos de este cambio en la función de l circuito, como los efectos elt!ctrieos en los márgenes de ruido del circuito, Un 74l.S 12S es un buffer con una salida de tres estados. Cuando se habilita, la salida puede consumir 24 mA en el estado BAJO y suminislnlI 2,6 mA en el Citado ALTO. Cuando se deshabilita, la salida tiene una eorriente de fuga de :!:: 20 IJ.A. (el signo depe:n· de de l vultllje de uHda: posil;vo si la salida IIC lleva a ALTO por otros disposillvos, nega· tivo si Ci BAJO). Suponga que se disci\a un sistema con mÚl tiples módulos conectados a un bus, donde cada módulo tiene un solo 74LSI2S para controlar el bus y un 74LS04 para recibir infonnación en el bus. ¿Cuál Ci el númctO máximo de módulos que pueden conectarse al bus sin C.l:cedcr lu especirK:Kioncs del 74LS 1251 Repita el ejercicio 3.97. suponiendo Cita vez que se conecta un resistor de ammque simple desde el bus a +S V para garantizar que el bus se encuentre en AlTO cuando ningún di¡.positi\'o eslt! controlándolo. Calcule el rnú.imo valor posi ble del resistor de ammque, as! como el número de módulos que pueden conectarse al w s. Encuentre el cjJscoo del eifl:uito en un libro de ebtos TTL pan¡ unl! compuerta de triple estado real, y explique CÓmo runciona.
•• -~•
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, ·• ....• • • -~•
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z
192
Capítulo 3 Circuitos digitales
,---n-..tvenln
Figura X3 .99
"'
,.) 3.99
lb)
Una lu mirlOción 1ñ1\>trlin pan. un bus de tres e5tados o de colector abierto (iene la estructura mostrada en la figura X3.99(a). La idea es que, al seleccionar valores apropiados de RI Y R2, un disellador pueda obcener un circuito equivalente a la (enninación en (b) para cualesquiera valores dcscados de Vy R. El valor de V delennina el voltaje en el bus cuando ningún dispositivo lo está controlando. y el ... alor de R se selecciona para satisfacer la impedoncia característica del bus para piOp6sitos de lfnea de tr.'Ulsmisión (secciÓn 11 .4). Para cada uno de los pares siguientes de Vy R, detennine los valores requeridos de RI y
R2. (a)
V:2.75,R: 148.5
(b)
V= 2.7. R = 180
(e)
V=3.0.R=I30
(d)
V= 2.:5, N =75
3. 100 Para cada U/lO de los pares NI Y R2 en el ejercicio 3.99. detennine si la lenninación puede ser apropiadan'tl:me controlada por una salida de ues esUldos en cada uno de las siguientes familias lógicas: 74LS, 745, 74ACT. Para una operación apropiada. las especificaciones 101.. e 10 11 de la famil ia /lO deben ser eJl.eedidas cUlllldo VOl .. VOI..m.u y V0I1 - V0I1mi B' respectivamente. 3.101 Utilizando las grnricas en un libro de datos TrL. desarrolle algunas reglas pnkticas paro corregir o disminuir la especificación de retardo de propagnción m.iUimo de LS·TIL bajo condiciones no óptilTlll$ de \'ahaje de alimentaciÓn. tempeTlIIUra y carga. 3. 102 Detennine la disipación tOOlI de energfa del circuito en la figura X3.l02 como funciÓn de la frecuencia de transición! para dos casos: a) utiliz.ando compuertas 74LS: b) Ilaciendo u~ de compuertas 74HC. Suponga que lacapaciumcia de entrada es de 3 pFparn una com· puerta TIL Y de 7 pF pan. una compuerta CMOS, que UM compuerta 74LS tiene una capacitancia de disipación de energra interna de 20 pF Yque existen 20 pF adicionales de capacitancia alambrnda de pi!;rdida en el circuito. Ta.mbi~n suponga que las entrod:ls X. y y Z esL1n siempre en ALTO. y que la entrada C se encuentra controlada por una onda cuadrada de ni\'el CMOS con frecuel\l.:iaf 0tn1 información que usted necesitará para esle problema puede hallarse en las tablas 3·5 y 3- 11. Establezca cualquier otra suposición que haga. ¿A qué frecuencia el circuito TIL disipa menos energra que el circuito CMOS?
Figura X3 . 102
c x y
z - - - - - l---..J
e a
lo
1
ios de diseño combinacional
In 1
protegl l por de
h "de "iut"f ,
os circuitos lógicos se clasifican en dos tiP-'S. "combinacional" y"secuencial". Un circuito I6gico combinacional es aqué l cuyas salidas dependen solamente de sus entradas actuales. La perilla selectora de cana les de un
receptor de televisión SIN es corno un circuito combinacional: su "salida" selecciona un canal basada solamente en la posición actual de la pe-
ntrada"). as salidas de un circuito lógico seculI!ncial dependen no sólo de sus entradas :. sino también de la secuencia an terior de las entradns. quizás arbitnuiaejos en el pasado. El seleclOr de canales. q ue se controla mediante 105 rolIIcia arri ba" y " hacia abajo" de un televisor o de una videocasclera, es un secuencial. Lo selección de canal depe nde de la secuencia anterior de las
'oes hacia anibalhacia abajo. por lo menos desde que se comenzó a ver 10 ~ Ies. y quizás desde cuando se encendió el dispositivo. Estos circuitos se I
en los capflulos 7 y 8.
n circuito combinacional puede contener una cantidad arbitr.uia de compuena~ : inVttSOreS pel O no lazos de retroalimentación. Un lazo de rrlroali",Lnlaci6n yeetoria de una scfta.l en un circuito que pennile que la salida de una como e propague de rcgn:so hacia la entrada de esa misma compuerta: un lazo de
¡raleza generalmente crea un comportamiento secuencial en el eircuito. n el andJisis de un circuito combinacional comenz.amos con un diagrama , procedemos hasta una descripción formal de la func ión que realiza el cir· J como una tabla de verdad o una. expresión l6gica En la s{nluis hacemos lo o, comenzamos con una descri pción fonnal y procedemos hasta un diagra·
'o. 193
194
Caprtulo 4 Principios de
dise~o
lógico combinacional
Los circuitos combinacionales pueden tener una o más salidas. La mayor parte de las técnicas de análisis y srntesis se extienden de unll manera obvia desde los circui · tos que tienen una salida hasta los circuitos con varias snlidas (por ejemplo, "Repita estos pasos para cada salida"). También señalaremos cómo se pueden aplicar algunas técni· cas de una manera no tan obvia para obtener más eficacia en el caso de las salidas múhiples .
El propósito de este capítulo es darle a usted un fundamento teórico sólido para el análisis y la síntesis de los circuitos lógicos combinacionales, un fundamento que más tarde será doblemente imponante cuando estudiemos los circuitos secuenciales. Aunque en la actualidad la mayoría de los procedimientos de anáJisis y síntesis de este caprtulo es· tán automatizados (mediante herramiemas de diseno asistidas por computadora), usted necesitará un conocimiento básico de los rundamentos para utilizar las herramiemas y para encontrar lo que está mal cuando obtenga resultados inesperados o indeseables. Una vez que tiene los fundamen tos, lo siguiente es comprender cómo se pueden expresar y analizar las runciones combinacionales mediante el uso de lenguajes de descripción de hardware (HOL). Asf, las últimas dos secciones de este capítulo presentan las caracterlsticas básicas de ABEL y VHDL, los cuales emplearemos para diseñar toda clase de circuitos lógicos en todo el texto. Antes de iniciar el estudio de los circuitos lógicos combinacionales, dcbemos pre· semar el álgebra de conmutación, la herramienta matemática fundamental para analizar y simetizar circuitos lógicos de todas clases.
4.1 Álgebra de conmutación
á/gtbra boo/tana
Las técnicas de análisis formal para Jos circuitos digitales tienen sus rafees en el trabajo de un matemático inglés. Geor¡e Boole. En 1854, él inventó un sistema algebraico de dos \'3Jores. que ahora se conoce con el oombre de cUgtbro de conmutación. para ·'dar expresión
... 8 las leyes fundamentales del ruzooamiento en d lenguaje simbólico del Cálculo".
Sección 4.1 Álgebra de conm utación
Al Uli lizar este sistema. un filósofo. un especialista en lógica o un habitante del planeta Vulcano es capaz de formu lnr instrucciones que sean verdadcnls o falsas. combinarlas para hacer nuevas instrucciones y detemlinar la verdad o falsedad de hls nuevas instrucciones. Por ejemplo. si estamos de acuerdo en que " la gente que no ha estudiado este material o es fracasada o no es intelcclUal" y "ningún diseñador de computadoras es un fracasado". entonces podremos responder las siguientes preguntas "si eres un diseñador de computadoras inteleclUaJ. entonces ¿ya has estudiado esto?" Mucho después de Boole. en 1938. el investigador de los Labor.norios Bell. Claude E. Shannon. demostró cómo se podía adaptar el álgebra de conmutación para analizar y describir el comportamiento de los circuitos que se construyeron a partir de relevadores. Los relevadores fueron los elementos lógicos digitales que se utilizaron con mayor frt:·cuencia en ese momento. En 111 obra Áfgebru de COIUlruwciól1 de Shannon. el estado de los contactos (pllltinos) de un relevador. abieno o cerrado, está rcpn::sentado por una varillble X. que puede tener uno de dos valores posibles. Oo l . En las tccnologfas lógicas de la actualidad. estos valores corresponden a una amplia variedad de condiciones ffsicas: voltaje ALTO o BAJO. luz apagada o encendida. capacitor descargado o cargado. fusible fundido o inlacto, y asf sucesÍ\'aJllCnte. como indicamos en la tabla 3-1 de la página 81. En el resto de cst.a sección desarrollaremos dira:tamcnte el álgebra de comnutación. para tal fin utili7.aremos los "principios primarios" y lo que ya sabemos acerca del comportamiento de los elementos lógicos (compucnas C inversores). Para tener una mayor idea histórica y/o matemática de este material. consulte las referencias.
dlgtbru dt ctmnmtoci6n
4.1 .1 Axiomas
oc
En el álgebra conmutación utili7.amos una \'3rinble simbólica. p. ej. la X. para representar la condición de una sei\al l6gica. Una señal lógica se: encucnlnl en una de dos posibles c~)ndiciones : bajo o alto. apagado o encendido. etct:tcrn. dependiendo de la tccnología. Decimos que X tiene el valor "O" para una de cstas condiciones y " 1" para In OIm.
Por ejemplo. en los circuitos lógicos CMOS y TTL del capítulo 3. la cotll'~n ci6tl d~ f6g ica positil'tl indica que debemos asociar el valor ''0'' con un \'Oltajc BAJO y " 1" con un voltaje ALTO. La cQtll'ell ción de lógica negalil'lI hace la asociación opuesta : O '" ALTO Y I '" BAJO. Sin embargo. la selección de la lógica posiliva o negativa no tiene efecto sobre nuestra capacidad de desarrollar una descripción algebraic.. consis· tente del componamiento del circuito: solamente afecta los detalles de la abstrncción fisica' lllgebraica, como lo explicaremos posteriormente en nuestro análisis de la "duo· lidad". Por el momen!'). ignoraremos las re .. lidades rlsicas de 105 ci rcuitos lóg icos y asumiremos que funcionen directamente sobre los símbolos lógicos Oy l . Los axiomas (o posw lado.f) de un sistema matemático son un conjunto mínimo de definiciones básicas que suponemos verdaderas. a partir de CSlns definiciones se obtiene infonnación Ildicional del sistema. Los primeros dos axiomas del álgebra de conmutación expreson la "abstracción digit.al" al establecer fommlmcnte que una varinble X solamente puede tomar uno de dos valores: (Al')
X: I
s i X~ O
Note que establecimos estos axiomas como un par. la únicn diferencia entre A I YAl ' es el intercambio de los símbolos O y l. 8 ta es una característica de todos los axiomas del •
•
195
COIII'i'nciÓlr di' lógica
PQsitim cOlll'i'nd6n di' lógica rlt'glltil'(l
lu ioma posfullldo
196
Capítulo 4 Principios de disei'lo lógico combinacional
compl~m~n/o
primll (}
álgebra de conmutación y es la base del principio de "dualidad" que estudiaremos más tarde. En la sección 3.3.3 mosltalllOS el diseño de un inversor, que es un circuito lógico. En un invem>r el ni ...·el de la señal de salida es opuesto (o complt mt nto) al nivel de la señal de entrada. Utilizamos el signo de prima (') para indicar una función invem>ra. Es decir, si una variable X indica la señal de entrada del inversor, enlonces X' indica el valor de la señal de salida del inversor. Esta notación se especifica fonnalmente en el segundo par de axiomas: (AZ)
Q~roiJQ r /Jlg~broicQ
o~l'(lci6n
NOT
Si X = O. entonces X' = I
punto de mulripliCllción ,.,
si X "" 1, entonces X' = O
Como se muestra en la figura 4-1. la salida de un inversor que tiene una señal de entrada X. puede tener una designación arbitraria. por ejemplo Y. Sin embargo, a1gebraicamente escribimos Y = X' para expresar que "la señal Y siempre tiene el valor opuesto de la señal X". El símbolo prima (') representa un opuador algebraico. y X' es una expfI!$ión, la cual se lee como "X prima" o " NQT X". Este uso es análogo al que hemos aprendido en los lenguajes de progr.tmllC~ón. En estos lenguajes si J es una variable entera, entonces -J es una expresión cuyo valor es O - J . Aunque al parecer esto no tiene mucha importancia. aprenderemos que la distinción entre los nombres de las señales (X. Y), las expresiones (X'} y las ecuaciones (Y "" X'} es muy importame cuando estudiamos los estándares de documentación y las henamientas de software para el diseño lógico. En los diagramas lógicos de este libro mantenemos esta distinción escribiendo nombres de señal en negro y las expresiones en color gris.
Figura 4-1 Identificación de la senal y notación algebraica para un ¡overSOl'".
l1IulripUcaci6n lógica
(A2')
x
- -1[>0---
Yo X'
En la sección 3.3.6 demostramos cómo construir una compuerta ANO CMQS de 2 entradas. un circuito cuya salida es I solamente si sus dos entradas son l. La runción de una compuerta ANO de 2 entradas se denomina cn ocasiones multiplicación lógica. y se representa algebraicamente con un punto d~ multiplicación (-). Es decir. una compuerta ANO con entradas X y Y tiene una señal de salida cuyo valor es X . Y. como se muestra en la figura 4-2(8). Algunos autores, especialmente los matemáticos y los especialistas en
,,
•
Sección 4 .1
x v
I )r--z.
x v
x -v
Álgebra de COflmutación
o álgebra booleana
) )>---z.x.v lb'
l"
lógica, indican la multiplicación lógica con una cuña (X "Y). En la práctica seguiremos el estándar de la ingeniería utilizando el punto (X . Y). Cuando analicemos los lenguajes de descripción de hardware (HDLs, por sus siglas en ingl6i), encontraremos otros símbolos diversos que se utilizan pata indicar la misma operación. Tambi~n describimos en la sección 3.3.6 cómo construir una compuerta CR eMOS de 2 entrnd:ls, un circuito cuya salida es 1 si cualquiera de sus entrndas es l . La función de una compuelta DR con 2 entrndas se conoce tambil!:n como suma Mgica, la cual se simboliza algebraicameme por un signo de suma (+). Una compuerta cR con entradas X yY tiene una salida de señal cuyo valores X + Y, como se muestra en la figura 4-2(b). Algunos amores denotan la suma lógica con una cuña (X 1\ Y), pero seguiremos la práctica estándar de la ingeniería que utiliz.a el signo de suma (X + Y). Una vez más. pueden usarse otros s(mbolos en los HDls. Por convención, en una expresión lógica que involucre lamo la multiplicación como la suma. la multiplicación tiene preadencia. como sucede en las expresiones con enjeros en los lenguajes convencionales de programación. Es decir, la expresión W . X + Y . Z es equivalente a (W . X) + (Y . Z). Los últimos tres pares de axiomas establecen las definiciones fonnales de las operaciones ANO y DA, además, indican la salida que produce cada compuena paracada posible
combinación de entrada: (A3)
0 ·0= 0
(A3')
1+ 1= 1
(A4)
1 , 1= 1
(A4')
0+0=0
(AS)
0· 1 = 1· 0=0
(AS')
1 +0=0+1=1
Los cinco pares de axiomas. Al - AS y Al '-A5', definen completamente el álgebra de conmutación. Todos los otros hechos ncerca del sistema se demuestran utilizando estos axiomas como punto de panida.
197
Figura 4-2 IdentiflC8Ción de sei\al y notación algebraica: a) compuerta ANO; b) compuerta ORo
1Umll
lógica
precedtncia
o~roci6n
ANO o~rocid" OR
198
Capitulo 4
Principios de diseño lógico combinacional Tabla 4-1 Teoremas del álgebra de COflmutaclón con una variable.
(TI,
X+o=X
lTI ')
X· ]= X
(Identidades)
(1'2,
X+ I = 1
11'2' )
X "0= O
(Elementos nulos)
(T3)
X + X=X
(D ' I
X ·X = X
(Potencia idéntica)
(T4l
(X')' = X
lT~l
X+X'=I
(In\"olución) fTS')
X · X' = O
(Complementos)
4 .1 .2 Teoremas de una sola variable Durante el análisis o la síntesis de los circuitos lógicos. con frecuencia escribimos expre-
siones algebmieas que caracterizan el comportamiento deseado o real de un circuito. Los ItOremas del álgebra de conmutación son enunciados. que a nuestro saber siempre son ciertos. los cuales nos penniten manipular las expresiones algebraicas para aplicar un análisis más sencillo o realizar una sfntesis más eficaz de los circuitos correspondientes. Por ejemplo. el teorema X + O,. X nos pennitc sustituir X + Ocada vez que se presente cn una expresión con la X. 1.3 tabla 4- 1 enumera los teoremas del álgebm de conmutación que involucran una sola variable X. ¿Cómo sabemos que estos teoremas son \'erdaderos? Podemos demostrarlos por nosotros mismos o bien aceptar la palabra de alguien que lo haya hecho. Como somos estudiantes de nivel unh'ersitario. aprenderemos a demostmrlos. La demostración de la mayor parte de los teoremas en el álgebra de conmutación c~
c:
axioma A 1 es la clave para esta técnica: ya que una variable de conmutación solamente puede tomar dos valores diferentes, O y l . El teorema se demuestru involucrando una sola variable X. probando que es n~rdadero tanto para X = Ocomo para X:: l . Por ejemplo. par.! demostmr el teorema TI . hagamos dos sustituciones: [X ", OI
0+0 : 0
verdadcro. de acuerdo al ax ioma A4'
IX = II
1+0 = 1
verdadero. de acuerdo al axioma A S'
Todos los teoremas de la tabla 4- 1 se demuestran aplicando la inducción perfecta, lo mismo tiene que hacer en los problemas propuestos 4.2 y 4.3. 4. 1 .3 Te o re m as d e dos y t res variab les Los teoremas del álgebra de conmutación con dos o tres vnriables se enumeran en la
tabla 4.2. Cada uno de estos teoremas se demuestra fác ilmente por inducción perfecta. evaluando la instrucción del teorema para las cuatro posibles combinaciones de X y Y. o las ocho posibles combinaciones de X. Y YZ. Los primeros dos pares de teoremas se relacionan con la conmutatividad y la asocintividad de la suma y multiplicación lógicas. por lo tanto son idénticos a las leyesconmutatiw y asociativnde la suma y multiplicación de números enteros y reales. Tomados en conjunto. indican que la agrupación u orden de los térnlinos en una suma lógica o producto lógico es irrelevante. Porejemplo. desde un punlo de visla estrictamente algebrnico. una expresión como W . X . Y . Z es ambigua: debería escribirse como (W . (X . (Y . Z») o «(W · X) · y ) . Z) o (W · X)· (Y . Z) (consulte el ejercicio 4.34). Pero los leorema~ nos
Sección 4.1
Álgebra de conmutación o álgebra booleana
199
T a b la 4- 2 Teoremas del álgebra de conmutación con dos o tres variables. (T6,
x+y = y+x
1'1'6' )
x ·y = y · x
(Conmulalividad)
(17)
(X + Y)+ Z = X +(Y + Z)
(n' )
(X · Y) · Z = X · (Y · Z)
(Asociati\'idad)
(1'8)
X · Y + X · Z = X · (Y + Z)
tTS')
(X + y) . (X + Z) = X + y . Z
(Distribul ividad)
(1"91
X+X · Y = X
""',
X · (X+Y)= X
(Cubierta)
(T IO,
x · y + x · y' = x
tTI O')
(X+Y) . (X +Y'J = X
(Co mbinoción)
(TII ,
X · Y +X' · Z + Y · Z =X · Y + X' · Z
{TI 1',
(X + Y) ·(X' + Z)· (Y +Z) = (X + y ) . (X'+ Z)
indican que la fonna ambigua de la expresión está bien. puesto que obtenemos los mismos resultados en cualquier caso. Ind uso podemos modificar el orden de las variables (por ejemplo. X . Z . V . W) y obtener los mismos resultados. Aunque este análisis parezca trivial es muy importante porque esUlblece los funda· nk.'tltos teóricos que rigen el uso de las compucnas lógicas que lienen más de dos entrados. Definimos' y + como opemdofJ!s binllrios: o¡x:radores que combinan dos variables. Sin embargo. en la práctica utilizamos compuertas AND y OR con 3 o 4 entrodas (o más). Los teoremas nos indican que las entrlldas de las compuertas se pueden concctar en cualquier orden; de hecho. muchos progrJmas que definen la colocación de los componentes en las tarjetas de circuito impreso y programas de distño ASle toman \'entaja de este hecho. Podemos utilizar una compuerta con n enlnldas o varias compuertas con 2 entntdas (n- I ) en ronna intercambiable, aunque el retardo de propagación y el costo sean probablemente mayores que en el caso de las compuertas múltiples de 2 entrJ.das. El teorema T8 es idéntil.:o a la ley distributiva de los números enteros y reales. es . decir. la multiplicación lógica se distribuye sobre la suma lógica. En consecuencia. po_ dernos "expandir" una ellpresión para obtener una suma de productos. como en el ejemplo que sigue:
(Co nsenso)
optrodor binan"o
V· (W+X) · (V+ Z)= V · W · V + V · W · Z+V · X· Y +V· X · Z Sin embargo. el álgebro de conmutación también tiene una propiedad poco ramiliar. en la cual el inveI'W e.~ verdadero. donde la suma lógica se distribuye sobre la multiplicación lógica. como se demue.~1nl mediante el teorema 1'8' . De este modo. también "expandimos" una expresión para obtener una ronna de producto de suma.~:
(V · W · X)+ (V · Z)", (V + V)· (V+Z) · (W +V) · (W+Z) ' (X+V)· (X +Z) Los teoremas 1'9 y TI Ose utili7.an ampliamente en la minimización de las runcio-
nes lógicas. Por ejemplo. si la suhexpresión X + X . Y aparece en una expresión lógica. el leorema de l'l/biena 1'9 nos indica que solnmente necesitamos incluir X en In expresión; I~orrllltl ,/~ cuhi~n{j se dice que Xcubre (l X· Y. EIleorema lit! combinación no nos indica lo siguiente: si la cubitnll subexpresión X . V + X . V' aparece en una expresión. entonces podemos reemplazar- Imrt;ma d~ combinación In con X. Pue.~to que Y debe ser Oo l. de cunlquier manera la subexpresión original es 1 si y sólo si X es 1. •
200
Capftulo 4 Principios de diseño lógico combinacional
Aunque es posible demostrar fácilmente 1'9 por inducción perfecta, la veracidlld de 1'9 es más obvia si la demostramos utilizando los otros teoremas que ya hemos demostrado hasta abora: X+X · y
= X · I +X · Y = X·(I+Y)
-
X. I
- X
Itor(nl(l
de consenso
conunso
(de acuerdo con T I') (de acuerdo con TS) (de acuerdo con TI)
(de acuerdo con TI ')
Igualmente. se pueden utilizar los teoremas adicionales para demostrar TlO. donde el paso clave es utilizar TS para volver a escribir el lado izquierdo como X · (Y + Y'). El teorema TI I se conoce como el teorema de com ellso. Elténnino Y . Z se conoce como el COIlStll$O de X · y y X' . Z. La idea es que si Y . Z es 1, entonces X . Y o X· . Z también deben ser l . puesto que Y y Z son ambos I y X o X' deben ser l . Asf, eltf rmino y . Z es redundante y se elimina del lado derecho de TI I. El teorema de consenso tiene dos aplicaciones importantes. Se emplea para eliminar ciertos riesgos de temporización en circuitos lógicos combinacionales, como lo veremos en la sección 4.5. Y también forma el fundamento del rnttodo de consenso iterativo para hallar los implicantes primos (v6ase la sección de Referencias). En todos los teoremas es posible reemplazar cada variable con una expresión lógica arbitraria. Un reemplazo simple es asociar una o más variables: (X
+ V') + z'
-
X + (V' + Z ')
(basado en TI)
Pero expresiones más complejas tambit n pueden ser sustituidas: (V' + X) . f!N . (Y' + Z) + (V' + X) . (W . (Y' + Z))' = V' + X (basado en TlO)
4.1.4 Teoremas de n variables Varios teoremas importantes. numerados en la tabla 4-3. son verdaderos para un número arbitrario de variables. n. La mayoria de estos teoremas se demuestran utilizando un inducci&! finita paso !und(JJtlenlal paso de inducción
Asf, el teorema es verdadero para todos los valores finitos de n. Los I~OrttmlJj de lHMorgM (f13 y TI3') son probablemente los más comúnmente utiljzaclo§ entre todos los teoremas del álgebra de conmutación. El teorema Tl3 nos dice que una compuerta ANO de n entradas cuya saJida está complementada es equivaJente a X+X+X+· · ·+X = X+(X+X+ · . . +X)
ttQrtma3
de DtMorgo.n
(i + I X's en cada lado)
X + (X)
(si TI2 es verdadero para n = 1)
X
(de acuerdo con TI)
Así. elleorema es verdadero para todos los valores finitos de n. Los I~Orttmas de DeMOrgM (f13 y Tl3') son probablemente los más comúnmente utilizaclo§ entre todos los teOIemas del álgebra de conmutación. El teorema TI3 DOS dice que una compuerta ANO de n entrad!ls tuya salida está complementada es equivalente a
Secciórl 4.1
Álgebra de conmutación o álgebra booleana
201
Tabla 4-3 Teoremas elel álgebra de conmutación con n variables.
X+X + ... + X=X X · X · ... · X = X
(Potencia i~ntica generaJiz.ada) (Teoremas de DeMorgan)
(TU')
(X•. X:· .... X,,)' = X.' + X2'+ ... + XII' (X. + X:+ ... + X,,)'= X.' · X2" ... . XII'
(T 14)
(F(X., X2, .... X". +.. )]' = F(X. ', Xl ' ..... XII" . • +)
(Teorema de DeMor¡an generalizado)
(TI5) (TI5')
F(X1• X2.... , X,,) = XI . F(I. X2..... XII) + XI' . F(O. X2.... , X,,) F(XI. X2••• ., XII) = (Xl + F(O,X2, .... X,J] · IX.' + F(I, X2.·· .. X,,)J
(Teoremas de expansión de Shannon)
(f12 )
ITl 2') (TU )
una compuerta CA de n entradas cuyas entradas están complementadas. Es decir. los circuitos de la figura 4-3(a) y 4-3(b) son equivalentes. En la sección 3.3.4 mostrarnos cómo consuuir una compuerta NANO CMOS. La sa1ida de una compuerta NANO para cualquier conjunlo de entradas es el complemento de una sa1ida de compuerta ANO para las mismas entradas, de modo que una compuerta NAND tiene el símbolo lógico de la figura 4-3(c). Sin embargo, el circuito NANO CMOS no está disei'lado como una compuerta ANO seguida de un inversor con Iransistor (compuerta NOn: es sólo una colecciÓn de trnnsistores que da la casualidad que realizan la (unción ANO-NOT. De hecho, el teorema TI3 nos dice que el símbolo lógico en (d) denOla la misma funciÓn lógica (las burbujas sobre las entradas de la compuerta OA indican inversiÓn lógica). Es decir, la compuerta NANO se considera como si ¡ulizaro. una funciÓn NOT-OR. Al obStrvat las enuad3s y la salida de una compuerta NANO, C5 imposible determinar si la compuerta se ha construido internamente como una compuerta AND seguida de un inversor, o como inversores seguidos de una compuerta DA. o como una realizaciÓn CMOS directa, porque todOl 101 circuitos NANO "olizo.n lo miJmofUJIci6n f6gico. Aunque la selecciÓn del símbolo no tiene la menor influencia sobre la funcionalidad del circuito, en la secciÓn 5.1 demostraremos que la selecciÓn apropiada hace la funciÓn del circuito mucho más fácil de comprender. Flg u ra 4 -3 Circuitos equivalentes de acuerdo con el teorema ele OeMorgan T13: al ANO-NOT; b) NOT..QR; el slmbolo lógico para una compuerta NANO: d) slmbolo equivalente para una compuerta NANO.
(.)
x y
I
x(b)
)_ .
x· y """~_ ~ Z _(X'Y)'
~ -fl~»--
Z :s:(X'Y)'
(d)
~-~ )>--
Z .. X' ... V'
X'
Y' y-
(o)
202
Capítulo 4
Princípios de disei"lo lógico combinacional
(' 1
(bl
(01
x-[>>-- - I}.._ z. X' . V'
(d)
v FI gura 4-4 Circuitos equivalentes de acuerdo con el teorema de DeMorgan TI3': al OA-NOT; b) NQT-AND: el sfmbolo lógico pam una compuerta NOA; d) slmbolo equivalente pam una compuer1a NOA.
r~ortmo gellt roliwdo lIt
J)tMorgon
compltmtnlO l it uno txprt'siñn lógico
Una equivalencia simbólica semejante se infiere del teorema TI3'. Como se muestra en la figura 4-4, una compuerta NOR puede llevarse u cabo como una compuerta DA seguida de un inversor, o como inversores seguidos de una compuerta ANO. Los teoremas Tl3 y TI 3' son casos especiales de un teortma gtlll'rtllizado de DeMorg(ln. Tl4, que se aplica a una expresi6n 16gica arbitrario F. Por definici6n, el compfememo de u/w e.xpresj()1I lógica, que se representa como (F)', es una expresión . cuyo valor es el opuesto de las F's paro. toda combinaci6n posible de entr.tda. El teorema TI4 es muy imponanle debido a que llOli proporciona una manera de manipular y simplificar el complemento de una expresión. El teorcmo T 14 establece que dada una expresión lógica de 11 variables, se obtiene su complemento al intercambiar + y , y complementar todas [liS variables. Por ejemplo. supongamos que tenemos F(W,X, Y, Z) = (W'·X)+(X · Y)+(W · (X'+ Z')) = « Wl'· X) + (X . Y) + (W . « X)' + (Z)'))
En la segundolfnea hemos encerrado las variables complementadas entre paréntesis para recordarle que la ' es un operador. no parle del nombre de la variable. Al aplicar el teorema T14. obtenemos lo siguiente: [F(W, X, Y, Z))' = « W')' + X'j.{X' + Y') . (W' + « X')' . (Z'l'))
•
Aplicando del teorema T4, eSIO se simplifica a [F(W, X, Y, Z)[' = (W + X'j.{X' + Y'j.{W' + (X · Z))
En general, util izamos el teorema TI4 para complementar una expresión entre paréntesis mediante el intercambio de + y . ,complementando todas las \'llriables que están sin complementar y dejando sin complementar todas aquéllas que se encuentren complcmenlad.1s. E[ teorema generalizado de DeMorglln T 14 se demuestra mostrando que todas las funciones lógicas se escriben ya sea como una suma o como un producto de subfuncio-nes, y se aplican luego de manera recursiva T 13 YT13'. Sin embargo, una demostración
•
Sección 4.1
Álgebra de conmutación o álgebra booleana
203
mucho más satisfactoria e instructiva se basa en el principio de dualidad. que se explica ti continunción.
4.1.5 Dualidad Hemos establecido lodos los axiomas del álgebra de conmutació n en parejas. La \'ers ió n
"prima" de cada axioma (por ejemplo, A5') se obtiene de la \'crsión sin prima (porejemplc. AS) al intercambiar sencillamente O y 1 y. si se encuentron presentes, . y +. Como resultado, podemos establecer el siguiente mewteort!ma. un teorema acerca de teoremas:
mt wttoTt!ma
Principio de dualidad Cualquier teorema o identidad en el álgebra de conmutación continúa siendo verdadero si tanto Oy I como · y + son intercambiados en todas panes. El mclaleorcma es verdadero debido a que los duales de todos los axiomas son verdaderos. de modo que l o~ duales de todos los teoremas del álgebra de conmutac ión se de-
muestran utilizando los duales de los axiomas. Después de todo. ¿qué es un nombre o un símbolo en todo caso? Si el software empleado para la tipogrnfía de este libro hubiera tenido un error. uno que intercambiara OH I Y , H + a lo largo de este caphulo. usted todavía hubier.l aprendido exactrunente la misma álgebra de conmutación; solarnenle la nomenclatura habría sido un poco extrana, utilizando palabras como "producto" para describir una operación que utili7.11 el símbolo "+", La dualidad es importante puesto que duplica la utilidad de todo lo que se aprende acerca del álgebra de conmutación y la manipulación de las fu nciones de conmutación, De unn manera más proctic.ll, desde el punto de vista de un estudiante. ¡reduce a In mitad la cantidad de lo que usted tiene que aprender! Por ejemplo. una "ez que usted ha aprendido cómo sintetizar los circuitos lógicos AND-OR de dos etapas, a partir de expresiones de suma de productos. automáticamente sabrá una técnica dual para sintetizar circuitos OR-AND a panir de expresiones de producto de sumas. Hay únicamente una convención en el álgebra de conmutación donde no se trata idénticamente' y +. de modo que la dualidad no necesariamente se mantiene \'enhdcrn: ¿puede usted averiguar de qué se trata antes de leer la respuesta abajo? Considere la siguiente instrucción del teorema 1'9 y su claramente absurdo "dual";
x + X . Y '" X x ' X + Y '" X X + Y '" X
(teorema 1'9) (después de aplicar el principio de dualidad) (después de aplicar el teorema T3')
Obviamente la última !fnca anterior es falsa: ¿dónde cometimos la equivocación? El problema se encuentra en la precedencia de operadores. Fuimos capaces de escribir d iado izquierdo dc la primera !fnea sin part:ntesis debido a nuestra convención de que' tiene precedencia, Sin embargo. una vez que se aplica el principio de dualidad. se debe dar precedencia a + en su lugar. o escrito la segunda línea como X ' (X + Y) '" X. La mejor manera de evitar problemas como éste es colocar cxplfcimffiCnle todos los paréntesis de una expresión antes de tomar su dual. DefInamos formalmente el dlllll d~ UIIO explTsi6n lógica, Si F(X I , Xl> .... x,..+ .. :) es una expresión lógica con paréntesis explfcitos que involucra las .,..uiables XI' Xl' ,, '. X~
d/UJI dt
Idg;('(J
I//la
t:q¡u$iÓII
•
•
204 (a)
Capitulo 4 Principios de dJse"o lógico comblnaclonal X
z
Y
I
~
--/I-..-:~')\-_ z . x·y
X
Y
Z
X
Y
Z
B.J.,IO
IWO
IWO B.A.lO
O O
O
,
O
, , ,
o
O
O
IWO ALTO •
(O)
"-lO IWO "-TO "-, O
IWO
"-TO
(el
~ _..l)¡-:ripo ~)>- z X
Y
,, , ,
Z
O
O
O
,
O O
.. X + Y
, , ,
F I 9 u r a 4 - 5 Una compuerta lógica "tipo 1": al tabla de funciones eléctt!cas; b) tabla de funclooes lógicas y slmbolo con lógica positiva: el tabla de funciones
lógicas y slmbolo con lógica negativa. •
y los operadores +, " y', entonces el dual de F. escrito como FO, es la misma expresión con + y . intercambiados:
FO(X,. Xl ....• x~, +. .,')::: F(X,. Xl.. ..• X.' +, .:) Naturalmente. usted ya Sllbla esto. pelO escribimos la definición de esta manera precisamente para destacar la similitud e ntre la dualidad y el teorema T14 generalizado de DeMorgan, el cual será ahora nuevamente establecido como sigue:
(F(X,. Xl •...• X.)I' = FO(X,', Xl' . ...• X.')
Examinemos este enunciado desde el punlo de vista de una red ffsica. La figura 4-S(a) muestra la labia de funciones elfemcas de un elemento lógico al
que designaremos compuena "tipo 1", Bajo la convención de lógica positiva (BAJO = O YALTO = 1). esto es una compuerta ~O, pero bajo la convención de lógica negativa (BAJO .: I y ALTO .: O), es una compuerta OA, como se ilustra en (b) y (e), También podemos imaginar una compuerta "tipo 2". la cual se ilustra en la figura 4·6. que es una DA de lógica positiva o una ANO de lógica negativa, Para compuenas con más de dos entradas se pueden desarrollar tablas semejantes, F i gura 4-6 Una compuerta lógica "tipo 2": a) labia de funciones eléctJicas: b) tabla de fundones lógicas y slmbolo con Jógica positiva; el tabla de funciones Jóglcas y slmbolo eon lógica negativa,
(.) ~ ---rl..:--::l,~I_ z X
Y
I z
B,lJJO IWO
B,'JO
IWO "-TO
"-TO
"-lO IWO
"-TO
"-TO "-TO
ALTO
(o)
X
Y
Z
O O
O
,
O
, ,
,
1
O
,
1
~
- -11--:"=:-')>-_ X
Y
Z
O
O O O
, , , ,
O O
O
,
z • X, Y
Sección 4.1
x, x, x,
,
... , ... '
.. '
X.
'>c •
x,
.. ' •
v
••
• • • X.
.. '
... '
Álgebra de conmutación o álgebra booleana
~
•• •
.•"
205
}-
4 ... ,
... '
F I gur a 4 -7 Circuito para una función lógica utilizando inversores y compuertas lipo 1 Ytipo 2 bajo una convención de lógica positiva.
Supongamos que estamos dando una expresión de lógica arbitraria. F(X•. X2•...• XII). Siguiendo la convención de lógica positiva, construimos el circuilo correspondiente a
esta expresión Ulilizando inversores para operaciones NOT, compuertas lipo 1 para ANO y compuertas tipo 2 parn O A. como se ilustra en la figura 4-7. Ahora supongamos que, sin cambiar este circuito. sencillamente modifiquemos la convención de lógica de posi. tiva a negativa. Entonces deberíamos volver a dibujar el circuito como se muestra en la figura 4-8. Claramente, para toda combi nac ión posible de voltajes de entroda (ALTO y
BAJO), el circuito todavía produce el mismo voltaje de salida. Sin embargo. dCMC el punto de vista del álgebra de conmutación. el valor de salida (O o 1) es el opuesto del que se tenfa bajo la convención de lógica positiva, Del mismo modo, cada valor de entrada es el opuesto del que se tenfa, Por lo tanto. para cada combinación posible de entrada para el circuito de la figura 4-7. la salida es el opuesto de la producida por la combinación de entrada opuesla aplicada al circuito en ID figura 4-8: F(Xl.X2 .. .. ' X~) = [FD(X J,.X2', .... X,,1J'
X'
•
,
X'
... )
.. '
--1><>
... '
.. '
• ••
•••
X'
","
•
--1><>
... '
F igura 4-8 tnlerprelación en lógica negativa del Circuito anlerior.
4 .. , • ••
... '
'--1 ...
,>
F'ljX 1', Xz', .... X,,')
206
Capftulo 4
Principios de diseño lógico combinacional
Al complementar ambos lados, obtenemos el teorema generalizado de DeMorgan: (F(X 1. X 2. .... X,,) 1' ::: FD(X 1'. X2'.·· ·. X,,')
¡Sorpre ndente!
4.1.6 Representaciones estándar de funciones lógicas Antes de trasladarnos al análisis y sfntesis de las funciones lógicas combinacionales, pre/(Ib/(I/Ie I'enlad
sentaremos algo de nomenclatura y notación necesarias. La re prese ntación más básica de una función lógica es la rabio tic \·ud,¡d. Similar al método de demostración por inducción perfecta en fi losofía . esta repre.<;Cntnción por fUeila bruta simplemente enumem la salida del circuito p:lrol loda combinación posible de entradn. Tradicionalmente, las combinaciones de entr...da se acomodan en renglones en orden ascendente de conteo binario, y los correspondientes valoT'CS de salida se escriben en una columna enseguida de Jos renglones. La estructura generol de una tabla de \'erdad de 3 variables se muestm a continuación en la tabla 4-4. Los renglones están numerados del O al 7, correspondientes a las combinaciones de entrada binaria, pero esta numeración 00 es una parte esencial de la tabla de verdad. La labia de verdad para una función lógica de 3 variables se ilustro en la tabla 4-5. Cada patrón distinto de ceros y unos en la columna de salida prod uce una función lógica diferente: existen 28 patrones de esla clase. De este modo, la función lógica en la tabla 4S es una de 28 diferentes funciones lógicas de tres variables. La labia de verdad para una función lógica de n variables tiene 2" renglones. Obviamente, las tablas de verdad son prácticas de escribir solame nte para funciones lógicas con un número pequei\o de variables. digamos. 10 para estudiantes y de 4 a 5 pam cualquier otra persona. T a bl a 4 - 4 Estructura general de tabla de verdad para una funclóo lógica de 3 variables, F(X. Y, Z).
Rengl6n X
Y
Z
F
O
O
O
O
F(O,O,O)
1
,
O
O
I
F(O,O, l)
-
O
I
O
F(O.I,O)
3
O
1
1
F(O. 1.1)
O
O
F( 1.0.0)
,
I
O
I
F(1.0, t)
6
I
I
O
F( 1. 1.0)
7
I
I
I
F(I. I.I )
4
Sección 4.1 Renglón X
Y
Z
F
o
o
O
O
I
I
,
O
O
I
O
O
I
O
O
3
O
I
I
I
4
,
I
O
O
I
I
O
I
O
6
I
I
O
I
7
I
I
I
I
Álgebra de conmutación o álgebra booleana
Tabla 4·5 Tabla de verdad para una función lógica particular de 3 variables, F(X, Y, Z).
•
La in(onnación conlenida en una tabla de verdad también es posible expresarla
algebr.l.icamente. Para ello. necesilllnlOS primero algunas definiciones:
• Uno/itl'm/ es una var13ble oel complemento de una variable. Ejemplos: X. Y. X'. Y'.
Ii/('rt./I
•
Un li mrinQ de prrxlllcllJ es un3 literal simple o un producto lógico de dos o más literales. Ejemplos: Z', W · X , Y. X · y ', Z. W'· V' , Z,
tlmrillo dt' I'roJucw
•
Una exprt'siórr de SUIIIlIllt! productos e.'1 una suma lógica de términos de producto, Ejemplo: Z' • W , X , Y. X , V' , Z. W'· V'· Z.
t!J.p~sitl"
•
Un témrino dI' Sil/na es una litcrol simple o una suma lógica de dos o más liter.tles. Ejemplos: Z'. W.X.Y, X+Y ' .Z, W' .Y' .Z.
Ilnnino (It $luna
•
Una exprt'sión de prodllCIO lll' SrltnllS es un producto lógico de témlinos de suma. Ejemplo: Z', (W+X.Y) · (X.Y ' .Z), (W' +Y ' .Z),
up~úón
• Un lérmillo 1I0rmal es un lénnino de producto o suma en el cual una variable apa-
dt SIImo dt productos
dt
di' prodll('W
Sil/litiS
Ilrm;lIo /lormal
rece una sola Yez. Un ténnino no nonnal siempre se simplifica a una const:mte o un ténnino normal utiJi7.ando uno de los teoremas T3. 1'3 ~ T5 o T5 ', Ejemplos de ténninos no normales: W· X . X , V'. W . W'" X'. Y. X, X' , Y. Ejemplos de ténninos nonnales: W . X ' y', W • X'. y ,
• Un tninitt mrillo de n variables es un ténnino de producto normal con 11 literales, Hay 2" lénninos de producto de esla cllISC. Ejemplos de miniténninos de 4
W' . X' , V', Z', W ' X' , Y' , Z. w' . X' , y . Z ',
minitlrmino
varinble.~:
• Un maxilimlino de" variables es un ténnino de suma nonnal con n liter.tles, Hay 2" ténllinos de suma de esta clase, Ejemplos de maxiténninos de 4 variables: W'. X'. V'.Z', X'. V'.Z, W'. X'. V. Z',
w.
Ex.islt! una estJttha correspondencia entre la tabla de \'Cfdad Y los minilénninos y maxiténninos. Un miniténnino puede también ser definido romo un ténnino de producto que es I en exactamente un renglón de la labia de \'Cfdad, De manera semejante, un maxiténJ¡ioo puede también ser definido como Wl témlioo de suma que es Oen exactamente Wl renglón de la tabla de verdad. La tabla 4-6 muestro CSUl conespondencia para una tabla de YCfdad de 3 \miables,
muxitl rmino
207
208
Capitulo 4 Principios de diseoo lógico combinacional Tabla 4-6 Minitérminos y maxitérminos para una función lógica de 3 variables, F(X, V, Z).
numero minili nnino mini/i rmino i
maxittnnitw i
suma can&,ica
Renglón X
Y
Z
F
Mlnltérmlno
Ihxlfirmlno
O
O
O
O
F(O,O,O)
X' · V' · Z'
X +Y +Z
I
O
O
I
F(O,O, I)
X'· V' · Z
X+V + Z'
2
O
I
O
F(O.1.0)
X'· V · Z'
X + Y'+ Z
3
O
I
I
F(O, 1.1 )
X' · V · Z
X + Y'+ Z'
4
I
O
O
F(I,Q,O)
X ·Y' · Z'
X'+ V + Z
S
I
O
I
F( I. Q, I)
X · Y'· Z
X'+ Y + Z'
6
I
I
O
F( I.l ,O)
X · Y · Z'
X'+ Y'+ Z
7
I
I
I
F( I.I.l)
X ·y , Z
X'+ V'+ Z'
Un minitl rmino de n variables se repn::senta por medio de un entero de 11 bits, el número de minitlnnino. Utilil.atemos el nombre mini/i n/lino i para indicar el minitfnnino correspondiente al renglón i de la tabla de verdad. En el miniténnino i , una variable panicular aparece complementada si el bit correspondiente en In representación binario de j es O: de otro modo. no está complementada. Por ejemplo, el renglón 5 tiene una represenl3ción binaria 101 y el miniténnino correspondiente es X . Y' , Z. Como usted espern, lo correspondencia para maxiténninos es precisamente la opuesta: en el maxill mlino i , una variable eSIl!. complementada si el bit correspondiente en la representación binaria de ; es 1, De este modo, el maxilfnnino 5 ( 101) es X' + Y + Z', Note que todo esto tiene sentido solaIllcnte si conocemos el número de variables en la tabla de verdad, tres en los ejemplos. Con base en la correspondencia entre la tabla de \'erdad y los minilénninos. es posible crear fácilmen te una representación algebraica de una función lógica a partir de su tabla de verdad. La suma canónica de una función lógica es una suma de los mini· ténninos correspondiente a los renglones de la tabla de verdad (combinaciones de entrada) par.l los cuales la función produce una salida l . Por ejemplo, la suma canónica parnla función lógica en la labia 4-5 de la página 200 e~ F - I X,v.z(0.3,4, 6.7) := X' · Y' · Z'+X' · y · Z +X · y ' . Z' +X · y · Z'+ X · Y · Z
IiJ/a dt minilt nninOJ conjulllo dt iniciación
producto clJnónico
Aquí. la notación Ix.v.z(O. 3. 4. 6. 7) es una lista de minitlrminoJ y quiere decir "la suma de los minilénninos O, 3, 4, 6 Y7 con variables X, Y YZ". La lista de minilénninos lambién se conoce como el conjunto de ¡"iciaci6n ron-Jet) par.l la función lógica. Podemos visualizar que cada minitérmino "enciende" exactamente la salida para una combinación de entrnda. Cualquier funci ón lógica puede e.o;cribirse como una suma canónica. El producto canónico de una función lógica e.<¡ un produCIO de los maxilénninos correspondientes a combinaciones de entrada par.!. las cuales la funciÓn produce una salida O. Por ejemplo. el producto canónico para la función lógica en In tabla 4· 5 es
F = nx.v.z< ' . 2, S) ::: (X+Y+z:) ·(X+Y' +Z) · (X'+ Y+Z')
Sección 4.2
Análisis de circuitos combinacionales
Aquf, la notación IIx.v.z{ I,2.5) es una lista de maxiti nninos y quiere decir "el producto de maxitl nn;rws 1. 2 Y 5 con variables X. y y 1:'. La lista de maxit~rmi nos también se conoce como el conjunto de neutralización (off-Jtt) para la función lógica. Usted visualiza que cada maxiténnino "apaga" la salida para exactamente una combinación de entrada. Cualquier función lógica puede escribirse como un producto canónico. Es Ucil hacer la conversión entte una lista de minitérminos y una lista de maxiténninos. Para una función de n variables, los posibles números miniténnino y maxiténnino se encuentran en el conjunto {O. 1. .. .. 2" - 1); una lista de miniténninos o max it~rminos contiene un subconjunto de estos números. Para hacer el intercambio entre tipos de lista. tome el complemento del conjunto. por ejemplo. I AB.dO, 1. 2.) = nA.B.c(4.5.6.7) Ex.y(I) =
Iw.x.v.z(O. 1,2.3,5. 7.1 1. 13) =
nx.y(O.2.3) nw.x.v.z(4.6.8.9. 10. 12, 14. 15)
Ahora hemos aprendido cinco posibles re presentaciones para una función lógica combinacional: l. 2. 3. 4. 5.
Una tabla de verdad. Una suma algebraica de miniténninos. la suma canónica. Una lista de miniténninos que utilizan la notación I . Un producto algebraico de maxiténninos. el producto canónico. Una lista de maxiténninos que utilizan la notación n.
Cada una de estas re presentaciones especifica exactamente la misma info rmación; dada cualquiera de ellas. las otras cuatro se obtienen utilizando un proceso mecánico sencillo.
4.2 Análisis de circuitos combinacionales Analicemos un circuito lógico combinacional mediante la obtención de una de.~ripc i ón formal de su función lógica. Una vez que tenemos una descripción de la func ión lógica, se pueden realizar Olras operaciones: • •
Detemlinar el comportamiento del circuilo pllfll. varias combinaciones de entrada. Manipular una descripción algebraica para sugerir diferentes estructuras de circuito para la función lógica. • Transformar una descripción algebraica en una forma estándar que cOi ICSponde a una estructura de circuito disponible. Por ejemplo. una eJl[~ión de suma de produetos corresponde directamente a la estructura de circuito que se utiliza en dispositivos de lógica programable (PLD. por sus siglas en inglts). • Se puede utiliUU' una descripción algebraica del comportamiento funcional del circuito en el análisis de un sistema más grande que incluya al circuito.
209
lista de nuuitirmi/l(}¡ conjrmlO de nf'ulroli~i&!
210
CapItulo 4 Principios de diseño lógico combinacional x y
.... v
Z
'-'
..... Figura 4-9 Un circuito lógico de tres entradas
-i
v
y una salida.
F
v Una vez que se tiene el diagrama lógico de un circuito combinacional . tal como el de la fi gura 4-9. existen varias maneras de obtener una descripción fonnal de la fu nción del circuito. La descripción funcional más primitiva es 10 tabla de verdad. Si solamente utilizamos los axiomas básicos del álgebra de conmutaciÓn. obtenemos la toblo de verdad de un circuito de 11 entradas trabajando a través de todas las 2" combinaciones de entrada. Para cada combinociÓn de entrada. detenninamos todas las salidas de compuerta producidas por esa entrada. pmpagondo la infonuoción desde [as entradas del circuito hasta las salidas del mismo. La figuro 4-10 oplica esta "exhaustivo" t!!cnica a nuestro circuito de ejemplo. En cada Unea de sei\al del circuito hay una serie de ocho valores lógicos. los valores que están presentes en esa línea cuando las entradas XYZ del circuito son 000. 001 . .... 111. Escribimos la tabla de verdad al tronscribir la serie de salida de la compuena OR final , como se muestra en la tabla 4-7. Una vez que tenemos la tabla de
Figura 4- 1 O Salidas de compuenas creadas por todas las combinadooes de entradas. x oooo t 11 1 Y 0011 001 1 Z 0 101010 1
OOOO tl l l 11 0011 00
1100111 1 0 10 10 10 1
01 00010 1 01 100101
1111 0000 0011 0011 10 10 10 10
F 00 ' 00000
Sección 4.2 Rengl6n X
Y
Z
F
O
O
O
O
O
I
O
O
I
I
2
O
I
O
I
3
O
I
I
O
4
I
O
O
O
S
I
O
I
I
6
I
I
O
O
7
I
I
I
I
Análisis de circuitos combinacionales
211
Tabl a 4-7 Tabla de verdad para el circuito lógico de la figura 4·9.
•
verdad parn el circuito, podemos oblC:ner directamente una expresión lógica (la suma o producto canónicos), si asl Jo deseamos. El número de combinaciones de cntrada de un circuito lógico erece de manera exponencial con el número de enlradas, de modo que el enfoque exhaustivo puede r.'ipi· damentc llegar a ser agotador. En su lugar. normalmente utilizrunos un enfoque algebr.lico cuya complejidad es más linealmente proporcional al tamaño del circuito. El rm!todo es sencillo; construimos una expresión lógka con paréntesis correspondiente a los operadores lógicos y a la estructura del circuito. Comenzamos por las entmdas del circuito y propagamos las cxpresiones a Ira\'és de las compuenas hasta la salida. Utilizando Jos teoremas del álgebra de conmutación, simplificamos las cxpresiones a medida que las cncontrnmos. o diferimos todas las manipulaciones algebraicas hasta obtener una expresión de salida. La figura 4-11 aplica la técnica algcbraica a nuestro circuito de ejemplo. La función de salida está dada a la sal ida de la compuerta OR final :
F = «X+Y') · Z) + (X' . Y . Z') Ningún teorema del álgcbra de conmutación se utilizó parn obtener esta expresión. Sin embargo, empleamos los teoremas para transfonnar esta expresión en otra fonna. Por ejemplo. puede obtenerse una suma de productos al "expandir";
F = X , Z +Y'· Z + X' · Y · Z'
x V Z
-ex 1::»
V'
x + Y' (X+Y')· Z
FI gura 4-11 Expreslon es lógicas para líneas de sena!. F ,,({X+Y')' Z) -t(X"Y' Zl
X
z·
L
X" Y'Z"
212
Capitulo 4
Principios de diserto l6gico combinacional
x
x· z
V-1-r+-
y '. z
F ", x·z + Y'·z + x'· y·z:
X' X· ·y·z'
z:
z--J_
Figura 4-12 Clrcullo ANO-DA dedos niveles.
La nueva expresión corresponde 3 un circuito diferente que realiza la mi sma función
lógica. como se ilustra en la fi gul11 4- 12. De manera similar. se "expande la suma" de la expresión original pal11 obtener un producto de sumas:
F = « X+ Y)· Z)+(X' · y . Z') :: (X + V' + X')· (X + V' + V) · (X + Y' +Z') · (Z + X') · (Z + V) · (Z + Z') ... I · I · (X + Y'+ Z' )· (X'+ Z ) · (Y + Z) · I
"" (X + V'+ Z')·(X'+ Z) ·(V + Z> El cin:uito lógico correspondi",nte se muestm en la figuro 4- 13. Nuestro siguiente ejemplo de análisis algebraico utiliza un cin:uito con compuenas NAND y NOA. como se muestm en la figurn. 4-14. ESle análisis es un poco más complicado que en el ejemplo anterior. porque cada compuerta produce una subellpresión como plementada. no sólo una suma o producto simples. Sin embargo. la expresión de salida se simplifica mediante la uplicación repelida del teorema generaliz.ado de DeMorgan:
Figura 4-13 Circuito DA·ANO de dos niveles.
x
" • 1rJ..-
v·
14 z: -1..
x + y ' + z'
x' + z
v
z
"v
X'
'-
r
>
v.z
F .,. (X + y ' + 2'). (X' + z)· (y + Z)
SecclÓfl 4.2
w x
X'
Análisis de circuitos combinacionales
213
rN' x')' ((W . x ')'· v )' F
y
• I((W ' x')'· Yj' • (W' -+-+- (w-+-Z)1'
W (W' -+-
x -+- Y')'
x -+- Y')' Fig ur a 4 -14 AnálisIS algebraico de un circuito lógico con como puertas NANO Y NOR.
y' (W . Z)'
Z
, F: ((W . X)'· Y)' +(W' + X+ Y)' + (W+Z)']' :«W. X) '· Y) ' (W' + X+ y ) . (W+Z) : «W ' + X) , y). (W' +X + y) . (W+Z) Con N.s,ante frecuencia. el teorema de DeMorgan se aplica grd.frcomnrJe para simpli. ficar el anáJisis algebraico. Recuerde de las figuras 4-3 y 4-4 que las compuenas NANO y NOR tienen cada una dos símbolos equivalentes. Al volver a trazar prudentemente la figura 4-14. hacemos posible la cancelación de algunos de los in~ durante el análisis al utilizar el teorema T4 (X')' = XI. como se muestra en la figura 4- 15. Esta manipulación nos conduce de manera directa a una expresión de salida simplificada:
F : «W' +X) · Y)·(W' +X+Y') · (W+Z) Las figuras 4- 14 y 4- 15 fueron solamente dos maneras diferentes de dibujar el
mismo circuito lógico fisico. Sin embargo, cuando simplificamos una expresión lógica empleando los teoremas del álgebra de conmutación. obtenemos una expresión correspondiente a un circuito ffsico diferente. Por ejemplo. la expresión simplificada amenor corresponde al circuito de la figura 4-16. el cual es ffsicamente diferente del que aparece en las dos figura s anteriores. Además, podríamos distribuir el producto y la suma de
W ' .. x
F ig u ra 4- 1 5
Análisis algebraico del circuito anterior después de sustituir algunos s rmbolos NANO Y NOA. y'
,. (W' -+- X) · y ). (W' .. ' (W-+-Z)
X .. Y')
214
Capitulo 4
Principios de diseño lógl00 combinacional
w xv
)
X'
~
---t..
W' -¡.X (w' -¡. Xl' Y
W v
't
W+X-¡.Y'
•
V'
F '" ((W' .. X)'Y)' (W' + x .. Y, ' (W+ Z)
I
•
w.z
z
FI gura 4 -16 Un circuito diferente para la misma función lógica.
la ~xpre s ión para obten~r expres ion~s de suma de prodUCIOS y producto de sumas. que corresponderfan 11 dos circuitos adicionales, que son físicamente diferentes pero realizan la misma función lógica. Aunque anteriormente utilizamos expresiones lógicas par.! obtener infonnaciÓtl acero ca de la estructura fTsica de un circuito. esto es algo que no siempre se realiza, Por ejemplo. empleamos las expresiones GrN. X, y , Z) '" W . X ' Y + Y . Z para describir cualquiera de los circuitos en la figura 4- 17. Norma1mentc. la única forma segura para determinar una estructura de circuito c.~ examinar su diagrama esquemfitico. Sin embargo. para ('ienas ciases restringidas de circuitos. la información estructural se infiere de las expresiones lógicas. Por ejemplo, el circuito en (a) se describe sin hacer rererencia al dibujo como "un circuito AND-OR de dos niveles parn W . X ' Y . + y . 1:', mienlra.~ que el circuito en (b) se describe como "un circuito NANO-NANO de dos ni\'tlcs para W . X . Y + Y . z '. F ig ura 4-17 Los tres circuitos para G(W, X. Y, Z) .. w ' X .y + Y . Z : a) ANO-OR de dos niveles; b) NANO-NANO de dos niveles: el ad hoc.
(.)
w· x· Y
w
(b)
X
w
(W ' X'Y)'
X
G
v· z
V
G
rt-
V
Z
(y . Z)'
Z
(o)
w
(W' X)' G
X
V'
V
Z
y·z
216
Capitulo 4
Principios de diseoo lógico combinacional
--AlARMA
HABILITAR ~R
PUERTA VENTANA GARAGE
~
_________________
==~=
,~
SEGURO
_.J
F I gura 4-1 9 Circuito de alarma derivado de la expreslón lógica.
segura: la casa es segum si todas las entmclas VENTANA, PUERTA YGARAGE son ¡" . Una descripción de esta clase se: traduce directamenle en expresiones algebraicas: ALARMA '" PÁNICO + HABllrTAR . SAliDA' · ASEGURAR' ASEGURAR = VENTANA · PUERTA · GARAGE AlARMA
n:ul/U.f
rm!iwciól1
= PÁN1CO+HABIUTAR . SAUDA' · (VENTANA · PUERTA · GARAGE)"
Note que utili:L:I.ffiOS d mismo ~todo en el álgebra de conmutación que en el álgebr.J ordinaria para formular una expresión complicada: definimos una variable auxiliar SEGURO para simplificar la primera ecuación, desarrollamos una expresión para SEGURO y empleamos lB sustitución para obtener la expresión final. Dibujarnos fáci lmente un circuito utilizando compuertas ANO. OR Y NOT que realizan la expresión fi nal. como se ilustr.J en la figum 4- 19. Un circuilo rralim [''hace realidad"l una expresión si su runción de salida es igual a esa expresión, y el circuito se conoce como una "alizaci6n de la función . Una vez que tenemos una expresión. cualquier expresión. para una función lógica. hacemos otms cosas apane deconslruir un circuito di.rectamcnte de la expresión. Podemos manipular la expresión para obtener dif~ntes circuitos. Por ejemplo. la expresión anterior ALARMA se expande para obtener el circuito de suma de pnxluctos cn la figura 4-20. Por otra parte. si el número de variables no es demasiado grande. construimos la tabla de verdad de la expresión y aplicamos cunlquiem de los métodos de síntesis que se aplican a las tablas de verdad. incluyendo los métodos de suma o producto canónico descritos con anterioridad y los métodos de minimización que se describen más adelanle.
FI 9 u r a 4-20 Versión para suma de productos del circuito de alarma. PÁNICO - - - - - - - - -- --
--
SALlR _ _ _ _ ALARMA .. pANICO
VENTANA _ _ PUERTA _ _
GARAGE _ _
~,
- / + HABILITAR · SALIR' + HABILITAR · SAllR' + HABILITAR · SALIR'
. VENTANA' • PUERTA' . GARAGE'
Sección 4.3
(b)
Sfntesis de circuito combinacional
217
(.)
Figura 4-21
Realizaciones alternativas de suma de productos: al ANO-CA ; b) AND-QA con pares inversores extra; el NANO-NANO. (o)
En general, es más fácil describir un circuito con palabras. Para esto se utilizan 'conjunciones o conecton:s lógicos y se escriben las correspondientes expresiones lógicas, esto es mejor que escribir una tabla de verdad completa, especialmente si la cantidad de variables es grande. Sin embargo, en ocasiones tenemos que trabajar con descripciones ont.Ies nada precisas de las fu nciones l6gicas, por ejemplo, "La salida ERROR debería ser I si las entrodas ENGRANEARRlBA ENGRANEABAJO y VERIFICAENGRANE son inconsistentes". En esta situación. el enfoque de la tabla de verdad es mejor porque nos permite determinar la salida que se requiere para eada combinación de entrada. basándonos en nuestro conocimiento y comprensión del entomo del problema (por ejemplo, los frenos no se aplican a menos que haya reducción "abajo" del engranaje).
4,3.2 Manipulaciones de circuito Los ~todos de diseno que describimos hasta ahora hacen uso de compuenas ANO, OR Y NOT. Podemos desear utilizar compuertas NANO y NOR. tambi~n : son más rápidas que las ANOs y ORs en la mayoria de las tecnologías. Sin embargo, la mayor parte de 1::1.$ peBOnas no desarrollan instrocciones lógicas en t~rmin05 de conectores NANO y NOA. Es decir, usted probablemente no diria "no te dart una cita si eres no decente o no adinerado y tambi~n si eres no inteligente o no amable". Seria más natural decir ''Te daré una cita si eres decente y adinerado, o si eres inteligente y amable". Así, dada una expresión lógica "natura]" , necesitamos maneras de trnducirla en otras fonnas. Es posible trnducir cualquier expresión lógica en una expresión de suma de productos equivalente, al simplemente expandirla. Como se mueSlnl en la figura 4-2 1(a). una expresión de esta clase se realiza directamente con compuertas ANO y DA. Los inversores requeridos para las entradas complementadas no se ilustran. Como se muestra en la figura 4-21(b), podemos insenar un par de inversores entre cada salida de compuerta ANO y la correspondiente entrada de compuerta DR en un
2 1B
Capitulo 4
Principios de diseno lógico combinacional
lo)
lb)
w
x
x
y
y
z-----'
z
Fi gura 4-22 Otro circuito de suma de productos de dos niveles: a) ANO.()R; b) ANO·QR con pares de Inversores extra: e) NANO-NANO.
circuito AND·OR cirru;to NANO-NANO
(e)
W
x Y.
circuito ANO-OA de dos niveles. De acuerdo con clteorema T4. estos inversores no tienen efecto sobre: la función de salida del circuito. De hecho. dibujamos el segundo il\\'ersor de cada par con su burbuja de inversión en su entmda para proporciona! un recordatorio gráfico de que los inversores se cancelan. Sin embargo. si estOS inversores son absorbidos dentro de las compuenas ANO y OR . acabamos con compuenas ANO-NOT en el primer ni vel y con una compuerta NOT-OR en el segundo ni ve l. ÉstOS son precisamente dos sfmbolos diferentes para el mismo tipo de compuena: una compuena NANO. De este modo. un circuito ANO·QA de dos niveles se conviene en un circuito NANONANO de dos niveles sencillamente sustituyendo las compuenas.
lo)
Figura 4 · 23 Realizaciones de una expresión de producto de sumas. al CR-ANO; b) OR·ANO con pares de inversores extra; el NOR-NOR.
lb)
l')
)-
r-l
•
Secc::i6n 4.3
s rntesis de circuito combinacional
Si cualquier término de producto en la expresión de suma de prodUCIO. contiene apenas una sola literal, enlonces ganaremos o pe¡deremos inve~ en la lnlnSfonnación de AND-QR a NANO-NANO. Por ejemplo. la figuro 4-22 es un ejemplo doode un inversor en la entrnda W ya no es necesario. pero se debe agregar un inversor a la entrada Z.
Hemos mostrado que cualquier expresión de suma de productos puede realizarse en cualesquiera de dos formas: como un circuito AN[).()R o como un circuito NAND-NAND. El dual de este e nunciado también es cierto: cualquier e xpresión de producto de sumas puede realizarse como un circuito CR-AND o como un circuito NOR-NQR. La figura 4-23 ilustra un ejemplo. C ua lq uier expresión lógica se traduce en una ex presión equivalente de producto de sumas mediante la expansión de la suma, y de ahf que tenga rea-
lizaciones de ambos circuitos CR-ANO y NOA·NOR. La misma clase de manipulaciones se aplica a circuitos lógicos arbitrarios. Por ejemplo. la figur:l 4-24(a) ilustra un circuitoconslruido a panirde compuertas ANO y DA. Después de agregar pares de im'ersores. obtenemos el circuito en (b), Sin embargo. una de las compuertas, una compuerta ANO de 2 enlradas con una enlrnda simple invertida, no es de un tipo estándar. Podemos utilizar un inversor discreto como se muestro en (c) para obtener un circuito que emplee únicamente tipos estándar de compuertas: NANO. ANO e inversores, En realidad, una mejor maner.a de miliUlr el in\'ersor se muestra en (d); se elimina un nivel de retanlode la compuerta y lacornpuerta inferior se convierte en una NOR en \'Cz de ANO. En la mayorla de las tecnologias lógicas. las compuertas inversoras como NANO y NOR son más ropidas que las compuertas no inversorns tales como ANO y OA. F Ig u ra 4-24 Manipulaciones de s fmbolo lógico: al a revilo original; bl transformación con una compuerta no estándar; el inversor utilizado para eliminar la compuerta no eslándar; dl colocación del inversor preferido.
,. )
'b)
4
'o)
> (d)
circuito OR-AND cirr:uitQ NOR·NOR
219
220
Capitulo 4
Principios de diseño lógico combinacional
4.3.3 Minimización del circuito combinacional
minimi::.ar
Con frecuencia no es económico realizar un circuito lógico directamente de la primera expresión lógica que aparezca en su cabeza. Las expresiones de suma y producto canónicos son especialmente costosas debido a que el número de posibles miniténninos y maxiténninos (y por tanto compuenas) crece exponencialmente con el número de variables. Minimiwmos un circuito combinacional mediante la reducción del número y tamano de las compuenas que son necesarias para construirlo. Los métodos tradicionaJes de minimización de circuitos combinacionales que estudiaremos tienen como punto de panida una tabla de verdad o, de manera equivalente. una lista de miniténninos o una lista de maxiténninos. Si damos una función lógica que no esté expresada en CSUl fonna, entonces debemos convertirla a unn forma apropiada antes de emplear estos mt:lodos. Por ejemplo. si damos una expresión lógica arbilraria, enlonces la evaluaremos para cada combinación de entrnda a fin de construir la tabla de verdad. Los métodos de minimización reducen el costo de un circuito de dos niveJes ANO-OA. OR-ANO, NANO-NANO o NOR-NOR de tres manerns: l . Minimizando el número de compuenas de primer nivel. 2. Minimizando el número de entradas en cada compuerta de primer nivel. 3. Minimi7.ando el número de entradas en la compuena de segundo nivel. Esto es en realidad un efecto colmeral de la primera reducción. Sin embargo. los méuxios de minimización no consideran el costo de los inversores de entrada; suponen que tanto las versiones verdaderas como las complementadas de lodas las variables de entrnda se encuentran disponibles. Mientrns que éste no siempre es el caso en el diseno ASIC o al nivel de compuerta, es muy apropiado para el diseño basado en PLD: los PLD lienen versiones lanto verdaderns como complementadas de todas las variables de entrada disponibles. "grnlis". La mayorfa de los métodos de minimización se basan en una generalización de los teoremas de combinación. T IOYTl O':
término de producto determinado · V + lérmino de producto determinado · V' _ término de prodUCIO delerminado (término de suma dado + V) . (término de suma dado + V') = témlino de suma dado
Es decir. si dos lénninos de producto o suma difieren solamente en el complemento o negación de una variable. los combinamos en un único ténnino con una variable menos. De este modo ahomunos una compuerta y la compuerta restame tienen unn entrada menos.
Secct6n 4.3
•
Srntesls de circuito combinacional
221
N3 N3' N2 N2' N¡ N¡'No NO'
"",,,,
I
>ov
N3' 'No
N 3 " N 2" N, 'No'
>o-
F
N3 ' N{' N¡'No
~
"
N3' N2 'N¡"No
F lg ura 4-25 Re. Jlzaci6n simplificada d. . uma de productos para el detector de nümeros primos de 4 bits,
v>O Es posible aplicar este método algebraico repctidamemc para combinar los miniténninos 1,3,5 Y7 del detector de números primos mostrndo en lu figuro. 4- 18 de la página 215:
F
lt.t},N1,N"No(l ,
3, 5, 7, 2,11,13)
'" N J' ·N2' N 1'No + NJ ' , N z', N ,' ~ + NJ', NZ, N L' ,NO+ NJ', N Z' Nl, No + ... '"
( NJ' · N2" N l" ~
+ N J ' ,NZ' ,N¡,No) + (, N3' ,N2,N,' ' No + NJ ' ,N z' N 1' No) + .. ,
:: NJ'NZ"No+ N3', Nz, No+ ::: N3 ' ,No +
oo ,
oo .
El circuito resultante se ilustra en la figura 4-25; tiene tres compuenas menos y una de las compuenas restantes tiene dos entradas menos, Si hubiéramos tl1lbajado un poco más en la expresión anterior. habrfamos ahormdo un par más de entradas de compuerta de primer nivel. aunque ninguna compuerta. Es dificil hallar ténninos que se combinen en una mezcolanza de sfmbolos algebraicos, En la subsccción siguiente comenzaremos a explorar un método de minimización que es más adecuado para el consumo humano, Nuestro punto de partida será el equivalente gráfico de unu I!Iblu de veniad. 4 .3.4 Mapas de Karnaugh
Un mapa de Kamaugh es una representación gráfica de una labia de verdad de la función lógica. La fi gura 4-26 muestra mapas de Kamaugh para funciones lógicas de 2, 3 Y4 variables. El mapa para una función lógica de n entradas es un arreglo con 2" celdas, una por cada posible combinación de entrada o miniténnino. Los renglones y columnas de un mapa de Kamaugh se etiquetan de tal modo que la combinación de entrada para cualquier celda se detennina fácilmente de los encabezados de renglón y columna para esa celda. El pequeno número dentro de cada celda es el correspondiente número de minitérmino en la tabla de verdad. suponiendo que las entradas de la tabla de verdad se encuentran etiquetadas alfabéticamente de izquierda a derecha (por ejemplo. X. Y. Z) y los renglones estén numerudos en orden de conteo binario, como
trnlpo dt! Kamaush
222
Capítulo 4 Principios de diseflo lógico combinacional •
w
wx
yz"'" ,
00
x
x
o
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00
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z""'- ,00 ,01 11 • •" o
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z
x
FI 9 u r a 4-26 Mapas de Karnaugh: 8) de 2 variables; b) de 3 variables; e) de 4 variables.
todos los ejemplos en este texto. Por ejemplo. la celda 13 en el mapa de 4 variables corresponde al renglón de la tabla de verdad en el que W X y Z = 110 l. Cuando dibujamos el mapa de Kamaugh parn una función dada. cada celda del mnpa contiene la información del renglón numerado de la tabla de verd:ad de la funci ón: un Osi la función es Opara esa combinación de entrada. o un 1 de Olro modo. En eSle lexto ulilizamos dos etiquelados redundantes parn renglones y columnas del mapa. Por ejemplo. considere el mapa de 4 variables en la figura 4-26(c). Las columnas se cliqucl:an con las cuatro posibles combinaciones de W y X. W X = OO. 01 . II Y 10. De mnnera semejunte. 105 renglones se etiqueum con las eOlllbinaciones Y Z. Estas eti-
quetas nos proporcionan toda la información que necesitamos. Sin embargo. también utilizamos corchetes (paréntesis cuadrados) para asociar cuatro rcgiones del mapa con las cuatro variables. Cada región entre corchetes es la parte del mapa en la que la variable indicada es 1. Qbvinmente, los corchetes transmiten la misma información que es dada por las etiquetas de renglón y columna. Cuando dibujamos un mapa a mano. es mucho más fácil dibujar los corchetes que escri bir todas las etiquetas. Sin embargo. conservamos las etiquctas en los mapas de Kamaugh del texto como una ayuda adicional para el aprendizaje. En cualquier caso. debe estar seguro de etiquetar los renglones y columnas en el orden adecuado para mantener la correspondencia entre las celdas del mapa y los números de renglón de 111 tllbla de verdad mostrada en la figuro 4-26. P'.tra representar una función lógica sobre un mapa de Kamaugh, simplemente copia. mos los unos y los ceros de la tabla de verdad o equivalente a las correspondientes celdas del mapa. Las fi guras 4-27(a) y (b) muestron 111 labia de verdad y el mapa de Kamaugh para una función lógica que analizamos (¿deslrozamos?) en 111 sección 4-2. Desde ahora. reduciremos el desorden en los mapas al copiar solamente los unos o los ceros. no ambos.
4.3.5 Minimización de sumas o productos En este momento, usted debe estar sorprendido por la "extraña" ordenación de los números
de renglón y columna en un mapa de Kamaugh. Existe una muy imponante rozón para esta ordenación: cada celda corresponde a una combinación de entrada que difiere de caita una de sus \'ccinas inmediatamente adyacentes en sólo una variable. Por ejemplo. las celdas 5 y 13 en el mapa de 4 variables difieren solamente en el valor de W. En los
Sección 4.3
x
v
Z
F
o , , ,, , , ,, , , ,, ,, , ,
o o o o o O O
O
O O
O
O
l' )
xv
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O O
O O O
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223
X' ·y · z:
,, • , O O , , , , , O , ,, ]z , , 00
Slntesis de circuito combinacional
z:Zv o ,
,
x
00
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v
,
Jz y' . z
F 19 u ra 4 · 27 F ", Lx.y.z(1 .2.S.7): a) labia de verdad; b) mapa de Karnaugh; e) combinación de celdas 1 adyacentes.
mapas dc 3 y 4 variables. las celdas correspondientes en los bordes izquierdo/derecho y superiorlinferior son los vecinos menos obvios; por ejemplo. las celdas 12 y 14 en el mapa de 4 variables son adyacentes porque difieren solamente en el valor de Y. Cada combinación de entrada con un " 1" en la tabla de verdad corresponde a un minit&mino en la suma canónica de la función lógica. Puesto que Jos pares de celdas "'" adyacentes en el mapa de Kamaugh tienen minit~nninos que difieren en sólo una variable. los pares de min il~nninos se combinan en un solo ténnino de producto utilizando la generalización del teQrema Tl O. ténnino . Y + ténnino . Y':::z ténnino. De este modo. podemos emplear un mapa de Kamaugh para simplificar la suma canónica de una función lógica. Por ejemplo. considere las celdas:5 y 7 en la figura 4-27(b) y su contribución a la suma canónica paro esta función: F = ... ... X . y '. Z ... X . Y . Z
= .. . '" (X· Z). Y '... (X· Z). Y = ... ... X·Z
Recordando la adyacencia de los extremos. vemos que las celdas 1 y 5 en la figura 4-27(b) también son adyacentes y pueden combinarse:
F ",X' · Y'· Z +X· Y '· Z ... ...
_ x '· (Y'
. ZI ...
x . (Y ' · Z) +
...
",Y'· Z+ ... En general. una función lógica se simplifica al combinar pares de celdas I adyacentes (miniténninos) siempre que sea posible y escribir una suma de ténninos de producto que cubran todas las celdas l . La figura 4-27(c) muestra el resultado de nueStra función lógica de ejemplo. Enccrrumos en un círculo un par de unos para indicar que los minilénninos correspondienles eslán combinados en un solo ~rmino de producto. El circuito correspondiente AND-DR se ilustra en la figura 4-28. En muchas funciones lógicas el procedimiento de combinación de celdas se extiende a combinar más de dos celdas I en un solo ténnino de producto. Por ejemplo.
•
•
224
CapflUIo 4 Principios de disel"lo lógico combinacional
x ·z
x
-{>o- v·
v
y '. Z
-1 -L
" Figura 4·28 Circuito ANO·OA minimizado.
)F
x'
x'· y·z: z'
Z
v
considere la suma canónica para la función lógica F = 1:)(.y.z{O, 1. 4, 5, 6). Utilizando las manipulaciones algebraicas de los ejemplos amenores de manem item.tiva paid combinar cuatro de los cinco minit~nninos , se tiene:
F _ X'· Y' · Z' +X' · y '· Z+X · Y' · Z'+ X · Y' · Z + X · Y · Z' _ «X' · y ) . Z' + (X' . Y') · ZI + I(X . Y') . Z' + (X · Y') · Z] + X · Y . Z'
_ X'· Y' +X · Y' +X · Y · Z' = (X' ,(Y)+X ' (y)I +X , Y , Z' CE
y '+ X · Y · Z'
En general, 2/ celdas 1 pueden ser combinadas para fonnar un t~ nnino de producto conteniendo n - 1 literales, donde n es el número de variables en la función.
Una regla matemática precisa determina cómo las celdas I se combinan y la fonna del correspondiente t~rmino de producto: • Un conjunto de 2' celdas 1 se combina si existen i variables de la función lógica que tomen todas las 2' posibles combinaciones dentro de ese conjunto, mientras que las restante" - i variables tienen el mismo valor en todo ese conjunto. El t&mino de producto correspondiente tieoe n - i literales, donde una variable está complementada si aparece como Oen !odas las celdas 1, Yno está complementada si aparece como l . conj wllos ntCfangu/antl
de IUIOS
•
Gráficamente, esta regla quiere decir que podemos encemr en un círculo conjuntos r«tI1ngufants de '1!' Is. literalmente asf como tambi~n extendiendo figurativamente la definición de rectangular para explicar la adyacencia en los extremos del mapa. Podemos determi· nar las literales de los correspondientes términos de producto directamente del mapa: para cada variable lo hacemos de la manera siguiente: • Si un cfrculo cubre solamente las áreas del mapa donde la variable es O. entonces la variable está complementada en ell~nnino de produclO. • Si un círculo cubre solamente las áreas del mapa donde la variable es 1, entonces la variable no está complementada en el lénnino de prodUCIO. • Si un circulo cubre tamo áreas del mapa donde la variable es Ocomo donde la variable es l. entonces la variable no aparece en ellérmino de producto.
Sección 4.3
225
x
l.•
ro--''-.,0
xy z"",OO 01
11
' •1 1 1 •,'1' , , , , 1
(.)
Srntesis de circuito combinacional
1
1
o
. z'
]z
(b)
o
y
(o)
Una expresión de suma de productos para una función debe contener ténninos de producto (conjuntos encerrados en círculos de celdas 1) que cubran tooos los unos y ninguno de los ceros en el mapa. El mapa de Karnaugh para nuestro ejemplo más reciente. F = I x.y:zj.O. 1.4.5.6). se muestra en la figura 4-29(a) y (b). Hemos encerrado en un ch'culo un conjunto de cuatro unos. correspondiemts al término de producto Y'. y un conjunto de dos unos correspon· diemes aJ término de producto X . Z'. Note que el segundo término de producto tiene sólo una literal menos que el término de producto correspondiente en nuestra solución algebraica (X . Y . Z'). Al encerrar en un cfl-culo el conjunto más grande posible de unos conteniendo la celda 6. hemos hallado una realización menos costosa de la función lógica. puesto que una compuena ANO de 2 entradas debe cosw menos que una de 3 emradas. El hecho de que dos diferentes términos de producto ahora cubran la misma celda I (4) no afecta la función lógica. ¡PUesto que para la suma lógica 1+ I :::: l. no 2! El correspondieme circuito ANDIOR de dos niveles se muestra en (c). Como otro ejemplo. el circuito detector de números primos que presentamos en la figura 4-18 de la página 215 puede ser minimizado como se ilustra en la figura 4-30. En este puma. necesitamos algunas definiciones más para aclarar lo que estamos haciendo: • Una suma m(nima de una función lógica F(X¡ •... ,X,,) es una expresión de suma de productos para F de tal modo que ningunaexpt'Csión de suma de productos para F tiene menos términos de producto y cualquier expresión de suma de productos con el mismo número de términos de producto tiene ar menos tantas literales.
Figura 4-29 F = :Ex.v.z{O.1.4,S.6): a) mapa de Karnaugh inicial; bl mapa de Karnaugh con términos de producto en clrculos; el circuito ANDIOA.
SWIUI
m(ninw
E<¡ decir. la suma mínima tiene el menor número posible de términos de producto (compuertas de primer nivel y entradas de compuerta de segundo nivel) y. dentro de esta Iimilallle. el menor número de literales posible (entradas de compuerta de primer nh'el). Así. entre nuestros tres circuitos detectores de números primos. solamente el de la figura
4-30 en la siguiente página realiza una suma mfnima. La siguiente definición habla precisrunc:nte de Jo que la palabra "impl¡'ca" significa cuando se habla de runciones lógicas: • Una función lÓgica P(XL •...•X,,) implica una funciÓn lógica F(X¡ .. ... X,,) si para loda combinación de entrada tal que P :::: l . entonces F :: 1 también.
implicQCilÑ!
226
CapItulo 4
Principios de diseno lógico combinacional (b)
(o)
o
o
11
., No
"
o
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• " , • • 1 1 "1 , , "1 1 1 " , • •
o
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No
o
N, F • It.::!.N2.N "Mil ,2,3 ,5,7, 11 ,13)
FI gura 4-3 O Detector de números primos: a) mapa de Karnaugh inicial; b) términos de prodUCIO en clrculOs: e) circuito minimizado.
¡"rfuyt' cubrr implica"',. primo
Es decir, si P implica F, enlonces F es I par.¡ loda combinación de enlr:lda en que P es I y tal vez algo más. Podemos escribir la abrevialuro P => F. También decimos que " F
incluye P" . o que "F cubre a P".
•
El implicame primo de una fu nción lógica F(XI•.. .. X~) es un ténnino de prodUCiD nonnal P(XI •... ,X,,) que implica F, de tal modo que si cualquier variable es removida de p. entonces el ténnino de producto resultante no implica F.
En ténninos de un mapa de Kamaugh. un implicante primo de F es un conjunto ence-
rrado en círculo de celdas I que satisfacen nuestra regla de combinación. de tal suene que si intentamos hacerlo más grande (cubriendo dos veces el número de celdas). cubre uno o más ceros. AhorJ. viene la pane más importnnte, un teorema que limit.a cuánto trobajo debemos hacer para hl).llar una suma mfnima para una función lógica: Teorema (Id ¡mplicon/e primo Una suma mínima es una suma de implicantes primos.
Es decir, para enoontrJ.r una suma mínima, no necesitamos considerar ningun lémlino de producto que no sea implicante primo. Este teorema es fácilmente demostrable por
Secci'Ón 4.3
(. )
w
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yA ,00 00 01 11
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11
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(b)
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Srntesls de circuito combinacional
w·x
x·z
,,-1
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x
F - Iw,x,V.z{5,7.12.13,14,151
F _ X,Z +
w, x
F I gu ra 4 -3 1 F . Iw,x,v.z(5, 7.12,13. 14,15): (a) mapa de Karnavgh: b) implicanles
primos. contradicción. Supongamos que un ténnino de producto P en una suma ;'mínima" ti/} es un implicante primo. Entonces de acuerdo a la definición de implicante primo. si P no es uno. es posible remover alguna literal de P para obtener un nuevo t~rminode producto p. que todavía implique F. Si reemplazamos P con p. en la presumible suma ''mínima'', la suma resultante aún es igual a F pero tiene una literal menos. Por lo lanlo. la presumible suma "mfnima" no era mfnima despu& de todo. Otro ejemplo de minimización. esta vez una función de 4 variables. se muestra en la figura 4-3) . Hay precisamente dos implicantes primos. y es bastante obvio que ambos deben ser incluidos en la suma mínima a fin de cubrir todas las celdas 1 en el mapa. No dibujamos el diagrama lógico par1I este ejemplo porque usted debe saber cómo hacerlo por usled mismo desde ahora. La suma de todos los impLicantes primos de una función lógica se denomina la suma completa. Aunque la suma complela es siempre una fomw legflima de realizar una función lógica, no siempre es mínima. Porejemplo. considere la función lógica mostradnen la figura 4-32. Tiene cinco implicanles primos. pero la suma mfnima incluye solamente F Ig u ra 4-32 F = Iw.x.y.z(I.3.4.5,9. 11 , 12. 13, 14, 1SI: (a) mapa de Kamaugh; b) Implicanles primos y celdas 1 distinguidas. (.)
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X' · Z w· X
sumo comple/a
227
228
capftulo 4
Principios de diseño lógico combinacional
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X Fs
!.w.x. v.z(2.3 .4 .5.6 .7 .11 .13.15)
Fi gura 4 -33 F : Iw.x. v,2(2.3.4, 5.6. 7, 11 ,13,15): (a) mapa de Karnaugh: b) implicantes primos y celdas 1 distinguidas.
tres de ellos. Así, ¿cómo podemos determinnr sistemáticamente cuáles implicantes primos incluir y cuáles dejar fuera? Dos definiciones más son nt:cesnrias: u/da I djJtjnguida
implicatlte primo euncitll
Una ct'ldlJ 1 di.Jlinguida de una función lógica es una combinación de entrada que es cubier1a por solamente un implicante primo. • Un implicanu primo ~s~ncial de una fuoción lógica es un implicante primo que cubre una o más celdas I distinguidas. Pue...to que un implicante primo esencial es el único implicante primo que cubre algunn celda l. delH ser incluido en toda suma mínima para la función lógica. De este modo, el primer paso en el proceso de selección del implicante primo es simple: identificamos celdas I distinguidas y los correspondientes implicantes primos e incluimos los implicantes primos esenciales en lo suma mrnima. Entonces solamente necesitamos determinnr cómo cubrir las celdas 1, si hay, que 00 estén cubiertas por los implican tes primos esenciales. En el ejemplo de la figura 4-32, las tres celdas I distinguidas se encuentran sombreadas, y los correspondientes implican tes primos esenciales se encuentran enccrrndos en un círculo con lfneas más gruesas. Todas las celdas I en este ejemplo están cubierta.. por implicontes primos esenciales. de manera que no necesitamos ir más allá. Del mismo modo, la figura 4-33 muestra un ejemplo donde todos los implicantes primos son esenciales, y asf todos se incluyen en la suma mínima. Una función lógica en la que no todas las celdas I se encuentran cubienas por implicantes primos esenciales se ilustra en la figura 4· 34. Al remover los implicantes primos esenciales y las celdas I que cubren, obtenemos un mapa reducido con solamente una sola celda l y 2 implicantes primos que la cubren. La elección en este caso es simple: hacemos uso del término de producto W' . Z porque tiene menos entradas y por consiguiente menor costo. Pam casos más complejos, necesitamos una definición más: •
•
Dados dos implicantes primos P y Q en un mupa reducido, se dice que P eclipsa a Q (lo cual escribimos como P ... Q) si P cubre por lo menos todas las celdas I cubiertas porQ.
Si P no cuesta más que Q y eclipsa a Q. entonces al eliminar Q de la consideración no nos impide hallnr una suma mfnima: es decir. P es al menos tan bueno como Q.
Sección 4.3
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01
,
v
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Sfntesis ele circuito combinacional
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229
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F . w · v ' ... W ·X' ... W · X · y ... W ' Z
Fi gura 4·34 F :: Iw,x,y,Z
Un ejemplo de eclipsamiento se i1usln en la figura 4-35. Después de eliminar los implicantes primos esenciales nos quedamos con dos celdas l. cada una de las cuales se encuenltll cubiena por dos implicantcs primos. Sin embargo. X . Y . Z edipsa los otros dos implicantes primos, los cuales por consiguiente se eliminan o remueven de nuestra consideración. Las dos celdas 1 son cubienas entonces solamente por X . Y . Z. el cual es un imp/jcant~ primo ~$~nciaf u ClllIJario que debe ineluirse en la suma mínima. La figura 4· 36 muestra un caso más diffcil : una función lógica sin implicames pri -
imp/icunlt primQ t st"cial stcundario
mos esenciales. Por ensayo y error encomrnmos dos difcremes sumas mfnimas para esln función . También podemos enfocar el problema sistemáticamente utilizando el métooo de ramificación . Comenzando con cualquier celda 1, arbitrnriameme seleccionamos uno de los implicantes primos que la cubre. y lo incluimos como si fuero esencial. Esto simplifica
m' todo de ramificación
F I gura 4· 35 F '"' I:w.x. y.z{2.6,7,9,13,15): al mapa de Karnaugh; b) Implicantes primos y celdas 1 distinguidas; el mapa reducido después de la eliminación de Imprlcanles primos esenciales y celdas 1 cubiertas.
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230
Capitulo 4
Principios de diseño lógico combinacional
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z
o
x W
WX
vz",,'
o
00
W
WX
o
"
01
00 01
x
10 X'· V'· Z
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o
00 vz"00
1
o
"
01
10
W·y'· Z
01 Z
V
"
Z
V
10
........ W·Y · Z
"
10
'"""- W ' X' Z
o
W 'X"Z o
o
X
X
F " W ' X ' Z + W ' V ' Z + X" V" Z
X'Y'Z
F '" X ' V ' Z + W'X" Z + W'V" Z
F 19 u ra 4-36 F = L,y,x,y.z{1 ,5,7,9, 11,15): al mapa de Kamaugh; b) implicantes primos; el una suma mlnlma; d) otra suma mlnima.
el problema restante. el cual completamos de la fonna habitual para encontrar una suma mlnima tentativa. Repetimos este proceso comenzando con todos los otros implicantes
primos que cubren la celda I de inido. generando una diferente tentativa de suma minimn desde cada punto de partida. Es posible que nos atoremos con esto en el camino y tengamosquc aplicar el métodode ramificación ~ manern recursiva... Finalmente, examinamos todas las sumas mlnimas tentativas que genernmos de esta forma y seleccionamos una que verdaderamente sea mfnima . •
4.3.6 Simplificación de productos de sumas
producto mf"imo
Aplicando el principio de dualidad. minimizamos las expresiones de productos de sumas al examinar los ceros en un mapa de Kamaugh. Cada O en el mapa corresponde a un maxitérmino en el producto canónico de la funci ón lógica. El proceso entero de la subs«ción anterior se reformula de una manera dual. incluyendo las reglas para escribir ténninos de suma correspondientes a los conjuntos en círculos de ceros. a fin de encontrar un producto m(nimQ. Afortunadamente, una vez que sabemos cómo ha.llar suma.~ minimas. existe una manen más fácil de encontrar el producto rnfnimo para una función lógica dada F. El primer paso es complementar F paro obtener F'. Suponiendo que F esti expresada como
Sección 4.3
Srnlesis de circuito combinacional
una lista de miniténninos o una tabla de verdad. la complementaci6n es muy fácil: los unos de F' son precisamente los ceros de F. A continuación. encontramos unn suma mfnima para F' utili7.l1ndo el método de la subsecci6n anterior. Finalmente. complementamos el resultado empleando el teorema generalizado de DeMorgan. que produce un producto mínimo para (F )' ::: F. (Adviena que si simplementc "expandimos" la expresi6n de suma mínima para la función original. la expresión resultante del producto de sumas no es necesariamente mínima; por ejemplo. vea el ejercicio 4.61 .) En general. para hallar la realización de dos niveles de más bajo costo para una función lógica. tenemos que encontrar tanto una suma mfnima como un producto mfni · mo y compararlo.~. Si una suma mínima paro una función lógica tiene muchos ténninos. entonces un producto mfnimo para la misma función puede tener menos ténninos. Como ejemplo trivial de este trueque, considere una función OR de 4 entradas: F '" (W) + (X) + (Y) + (2) (una suma de cuatro ténninos de producto triviales)
- eN + X + Y + Z) (un producto de un ténnino de suma) Para un ejemplo no trivial . se le invita a encontrar el producto mfnimo paro la función que minimizamos en la figura 4-33 de la página 228; tiene apenas dos ténninos de suma. La situación opuesta en ocasiones también es cierta. como se ilustra de manera trivial mediante una AND de 4 entradas: F _ (W) . (X) . (y) .(Z) (un producto de cuatro términos de suma triviales) '" (W · X . Y . Z) (una suma de un término de producto) Un ejemplo no trivial con un producto de sumas de mayor costo es la función en la IigurJ. 4· 29 de la página 225. Para algunas fu nciones lógicas. ambas formas mfnimas son igualmente costosas. Por ejemplo. considere una función "OR exclusiva" de 3 entr:ldas: ambas expresiones mfnimas tienen cuatro términos y cada ténnino tiene lIeS literales: F ::: Ix.y.z(1 .2.4.7)
- (X' · Y' · Z)+ (X' · y . Z') + (X · Y' · Z') + (X · y · Z) '" (X + Y + Z) . (X + Y' + Z') · (X' + Y +Z') · (X' +Y' + Z)
Todavía. en 13 mayoría de los casos. una forma o la otra dará mejores resultados. Examinar ambas formas es especialmente útil en los disenos basados en PLD.
Mr
23 1
232
Capítulo 4
Principios de diseño lógico combinacional
,.)
lb)
• • ", • , , , • 01 , " , ,!, , 11 , " " , ~ ", , " '--,-, ," F . tm,H2.N,~I.2 ,3,5, 7) + d( IO, 11 ,12, 13,1 4, 15}
N. N,
F ..
Ni' No + Nl ' N,
FI gura 4-37 Detector de dfgitos BCD primos: al mapa de Karnaugh Inicial; b) mapa de Karnaugh con ImpUcan!es prlmos '1 celdas 1 distinguidas.
*4.3.7 Combinaciones de entrada "sin importancia" En ocasiones la especificación de un circuito combinacional es de lal modo que su salida no importa pam cicrtas combinnciones de entrnda. dcnominooas sill importancia. EsIO suele ser verdadero debido a que las salidas en realidad no importnn cuando se presentan eSlas combinaciones de entmda, o porque estas combinaciones de entrada nunca se presentan durante el funcionamienlo normal. Por ejemplo. supongamos que queremos construir un detector de números primos cuya entrada de 4 bits N = N)N2N,NOsea siempre un dígito BCD: enlonces los minitérminos 10-15 no deben presentarse nunca. Una función tic detector de drgitos primos BCD puede por consiguiente escribirse como sigue: F = INJ.Nl.NI.N¡¡( 1.2.3.5.7) + d( 10. 11. 12. 13, 14.15) conjll/110 d
La lista d( ... ) especifica las combinaciones de entrnda sin importancia l para la función , también conocidas como el cOlljlmtod. Aquí. F debe ser I para combinaciones de enlrada en el conjunto de iniciación ( 1, 2. 3. 5, 7). F puede tener cualquier valor para las enlradas en el conjunto d (10. 11. 12. 13. 14. 15). YF debe ser Opara todas las otras combinaciones de entmdll (en el conjunto O). La figura 4-37 mueslra. cómo hallar una rcaJización de suma de productos mínima para el detector de dígitos BCD primos. incluyendo aquel los sin importancia, Las d en el mapa den()(1In las combinaciones de entrada sin imponancia. Modificamos el procedimiento para encerrar en drculos conjuntos de unos (implieantes primos) como sigue:
•
Permita que las d esttn incluidas cuando se encierren en círculos conjuntos de unos. para hacer conjuntos tan grandes como sea posible. Esto reduce el número de variables en los implicantes primos correspondientes. Dos de esos implicantes primos (N2 · No Y N2' . Nt ) aparecen en el ejemplo. • No encierre en drculos ningún conjunto que contenga solamente las d. Incluir el I ~ rmino de producto correspondiente en la función il\CrementaJÍa de ronno innecesaria su costo. Dos de tales términos de producto (NJ . N2 YNJ . N,).se. encuentr•.IO encerrados en círculos en el ejemplo. • Sólo un recordatorio: comoescostumbre. no encierre en cfrculos ningunode losceros. " En este libro. las secciones opcionales están mareadas con un asterisco. IDeI ingl~s don·tcure. N. del T.
Sección 4.3
Sfntesis de circuito combinacional
233
El resto del procedimiento es el mismo. En panicular. buscamos celdas I distinguidas y 110 celdas d distinguidas. e incluimos solamente los com:spondientes implicanles primos esenciales y cualquier otro que sea necesario para cubrir lodos los unos en el mapa. En la figura 4-37. los dos implican tes primos esenciales son suficientes para cubrir todos los unos en el mapa. Dos de los d también son cubieJ1os. de modo que F será 1 para las combinaciones de entrada sin imponancia 10 y 11 . YO para las Olras sin importancia. Algunos HDL. incluyendo ABEL. proporcionan los medios para que el diseñador especifique las entradas sin imponancia, y el programa de minimizaciÓn lÓgica toma ~tos en cuenta cuando calcula una suma mrnima,
*4.3.8 Minimización de salida múltiple La mayoría de los circuitos lógicos combinacionales prácticos req uieren de más de una salida. Siempre podemos manejar un circuito con n salidas como n problemas de disei'!o
independientes de salida simple. Sin embargo. al hacerlo asf. perdemos algunas oportunidades de optimizaciÓn. Por ejemplo. considere las dos siguientes funci ones lógicas:
F
1:x.y.z<3.6.7)
G - 1:x.y.z<0.1.3) La fi gura 4-38 ilustra el disei'! o de F YG como dos funciones independientes de salida simple. Sin embargo. oon1O se muestro en la figura 4-39. también podemos hallar un parde expresiones de suma de productos que comparten un ténnino de producto. de tal modo
que el circuito resultante liene una compuerta menos que nuestro diseilo original,
FI gura 4-38 Tratamiento de un diS8llo ele 2 salidas como dos disel\os independientes de salida simple: al mapas de Karnaugh; b) circuito "mlnimo",
,
(.) 00
01
,
X 11
la
(b)
_
X·y
---J--;:==== ---. z-.+-===
X
]z
y-
y·z
y
F_X ·V+ V'Z
,
Xy
z"-... X'·
v·
X·Y
00
"
01
o 1
,
X
y'
X' , V'
10
G _ X·'V'+ X·· Z
X' ] Z
y
y·z
"
G " X' · V· + X' , Z
X·· Z
X" Z
234
Capitulo 4 Principios de diseflo lógico combinacional
x
XY
(a)
z,""
00
01
10
11
O-+. 1
] Z
X'· y . Z
v
x
F . x·y + x'·Y·z
x
xv
z'""
00
01
(b)
11
x· v
-
F . X · Y . X' , y , z
v-
,
x' · y · z
z-
10
X'
r
X'· Y'
X'· y · z
G .. X" Y'
-t
v·
X' · Y'
'-1
G " X'· Y' +X'· Y · Z
+ X'·y·z
F Igura
4 ~39
Minimización de salida múhiple para un circuito de 2 salidas: a) mapas minimizados incluyendo un término compartido; b) circuito de salida múltiple mlnimo. •
("ncilm dt produ(·to m
implir:ulIl~ primo de s(J/idu
m!illiple
Cunndo diseñamos circuitos combinacionales de salida múltiple utilizando compuenas discretas. como en un ASIC. el comp:mir términos de producto obviamente reduce el tamailo y costo del circuilO. Además. 1m PLD contienen múltiples,copias de la estructum de suma de productos que hemos estado aprendiendo cómo minimizar. uno por salida. algunos PLD permiten que fénni nas de producto se compartan entre salidas múltiples. De este modo, las ideas presentodas en esta subsección se emplean en muchos programas de minimización lógica. Probablemente usted haya "echado un ojo" a los mapas de Kurnaugh para F y G en In figura 4-39 y haya descubieno la solución mfnima. Sin embargo. los circuitos más grandes se mini~izan solamente con un algoritmo formal de minimización de salida múltiple. Daremos una idea geneml de las ideas de un algoritmo de esta clase aquí: los detalles se encuentron en la sección de Referencias. La clave pam el éxito de la minimización de salida múltiple de un conjunto de 11 funciones es considerar no solamente las n func iones de salida simple originales. sino también las "funciones prod UCIO". Una/llnció'l de prodUCID m de un conjunto de n funciones es el producto de m de las funciones. donde 2 S m S n. Existen 2" - n - I de esas fu nciones. AfonUntldamente. /1 = 2 cn nuestro ejemplo y tencmos solamente una función producto. f. G. a considernr. los mapas de Kurnaugh para F. G y F . G se muestran en la figura 4-40; en general. el mapa para una función de producto m se obtiene al unir los mapas de sus In componentes con ANO. Un implican/e primo de salida mlÍ/lipl~ de un conjunto de n funciones es un implicante primo de una de las n funci ones o de una de las funciones producto. El primer paso
Sección 4.3
(o)
X
,
XV
i--. 00 O
(o)
10
"
01
X· V ]z (b)
v F . X · Y+ .. .
i--.
01
00
O
X'· v'
1
X
,
Xv
,
xv z"- 00 O
01
X' · v · Z
X 01
"
V
X" Y ' Z
10
"
10
Z
V F .. X · Y.X· · V · Z
,
L
xv z"- 00 O
X 01
"
10
]z X'·
, ]
F·G
,
235
X
,
,
10
" v
XV z"- 00 O
1
v·z
Slnlesls de circuito combinacional
] Z
z
X" V'Z
G _ X'· Y' • ...
V G _ X'· V' .X'· V · Z
F i gura 4-40 Mapas de Kamaugh para un conJunto de dos fundarles: al mapas para F y G; b) mapa de producto 2 para F . G; el mapas reducidos para F y G después de la eliminación de los implicanles primos esenciales y cel· das 1 cubiertas.
en I¡¡ minimización de salida múltiple es encontrar todos los implicantes primos de salida múltiple. Cada implicante primo de una función de producto m es un posible ténnino a incluir en las correspondientes salidas m del circuito. Si intentáramos minimi7.llr un conjunto de 8 funciones. teodrfamos que hallar los implicantes primos para 2 8 - 8 - I :: 247 funciones de producto además de para las 8 funciones dadas. ¡Obviamente. la minimización de salida múhiple no es para los timoratos! Una vez que hemos hallado los implican les primos de salida múltiple, intentemos simplificar el problema identificando los que son esenciales. Una celdo I distin8uida de una función F particular de salida simple es una celda I que está cubiena exactrunenle por implicante primo de F o de las Cunciones de producto que involucran F. Las celdas I dilitin8uida.~ en la ligura 4-4O(a) se encuentran sombreadas. U n impllcclllte primQ esencial de una función de salida simple particular es aquella que contiene una celda I distinguida. Como en I¡¡ minimización de salida simple. los implicnntes primos esenciales deben incluirse en una solución de mfnimo costo. Solamente las celdas I que no están cubiertas por implicantt.'I primos esenciales se consideran en el resto del algoritmo. El paso final es seleccionar un conjunto mínimo de implicantes primos para cubrir las celdas I restantes. En este paso debemos considerar lodas las n funciones de manera simultánea. incluyendo la posibilidad de compartir; los detalles de este procedimiento se discuten en las ReCerencias. En el ejemplo de la figura 4-4O(c). vemos que existe un ténnino de producto simple compartido que cubre la celda t restante tanto en F como en G.
celda I distinguida
implican/e primo .:st:nd al
236
Capitulo 4
Principios de
dise~o
lógico combinacional
*4.4 Métodos de minimización programados
a/garilmo d~ Qllin~· McCflUUy
Obviamente. la minimización lógica es un proceso muy complicado. En las apl icaciones de diseño lógico real usted probablemente encontrará dos clases de problemas de mini· mización: funciones de unas cuantas variables que se examinan utilizando los métodos de la sección anterior. y funciones de salida múltiple más complejas que son imposibles sin el uso de un progrnnlll de minimización. Sabemos que la minimización se efectúa visualmente para funciones con unas cuantas variables utilizando el método del mapa de Kamaugh. En esta sección demos· trn~mos que es posible realizar las mismas operaciones para funciones con un número arbitrariamente grande de variables (por lo menos. en principio) empleando un método de tabu lación llamado el algoritmo de Quine·McCluskey. Como todos los algori tmos. el algoritmo de Quine-McCluskey se traduce a un programa de computadora. Y como el método del mapa. el algoritmo tiene dos pasos: (a) encontrar todos los implicantes primos de la func ión. y (b) seleccionar un conjunto mfnimo de implicantcs primos que cubra la función. El algoritmo de Quine-McCJuskey se describe a menudo en ténninos de tablas escrilas a mano y procedimientos de verificación manual. Sin embargo. ya que nadie emplea estos procedimientos manualmente. es más apropiado para nosolTOS discutir el algoritmo en términos de estructuras de elatos y funciones en un lenguaje de progmmoción de alto nivel . El objcth'o de esta sección es proporcionarle una evaluación de la comple· jidad computacional in\'Olucrnda en un problema de minimiwción grande. Consideramos sólo funciones de salida simple. complel:lmertte especificadas: las funciones de salidas múltiple y sin importancia se manejan mediante modificaciones bastante directas a los algoritmos de salida simple. como se discute en las Referencias.
·4.4.1 Representación de términos de producto El punto de partida para el algoritmo de minimiz.ación de Quine-McCluskey es la tabla de verdad o. de manem equivalente. la lista de minitérminos de una función. Si 111 función se especifica de manem diferente. primero debe ser convertida a esta fom13 . Por ejemplo. una expresión lógica de n variables arbitraria se ellópande multiplicándolu (qui7As utili7.nndo el teoremn de DeMorgan en el proceso) paro obtener una expresión de sumll de productos. Unll vez que tenemos una expresión de sumll de productos. cada t¿rmino de producto de p vanables produce 2"'Pminiténninos en 111 lista de minitérminos. Mostramos en la sección 4. 1.6 que un minitérmino de una función lógica de 11 variables se representa por un entero de 11 bits (el número minitérmino). donde cada bit indica si la varillble correspondiente se encuentro complementada o no complementada. Sin embargo. un rugoritmo de minimización también debe tratar con ténninos de producto que no son miniténninos. donde Illgunas varillbles no aparecen en absoluto. De este modo. debemos representar tres posibilidades pana cada variable en un término de producto general: I Sin complementar.
O Complementada. x No aparece.
Sección "4.4
Métodos de minimización programados
Estas posibilidndes están representadas por una cadena de n de los dfgitos anteriores en la repr~senlad/JII de cubo de un término de producto. Por ejemplo, si estamos trabajando con términos de producto de hasta ocho variables, X7, X6, ... , Xl , XO, escribimos los siguientes términos de producto y sus representaciones de cubo: X7' · X6 ·X5 · X4'· X3·X2 · X1 ·XO' • 01 10111 0 X3·X2 · X1 · XO' • xx:<:< 111O X7 - X5' · X4 · X3 - )(2' · X1 •
IxO l lO lx
X6 • xl XXXlOIX Note que. por conveniencia. nombromos las variables justo como las posiciones de los bits en enteros binarios de n bits. Desde el punto de vista de 1::. nomenclaturn de cubo 1I y.sutx:ubo m de la 5Ccción 2. 14. la cadena 1:<0 11 0 1x re ~ n ta un sutx:ubo 2 de un cubo 8. y la cadena 0 11 01 11 0 re presenta un subcubo Ode un cubo 8. Sin embargo, en la literatura de minimización, la máxima dimensión " de un cubo o subcubo está por lo regular implfcita, y un subcubo m se denomina simplemente un "cubo m" o un "cubo" para. abreviar; seguiremos esta práctica en esta sección. Para representar un término de producto en un programa de computadora, utilil.amos una estructura de dalos con n elementos, cada elemento tiene tres valores posible.<;. En C. podemos hacer las declaraciones siguientes: typedef enum {cofli)lemented, uncornlemented, doesntappear ) TRIT; typedef TR I T[16] CUBE ; 1° Represents a single product therm wi th up to 16 variables ° 1
Sin embargo, estas dcclarnciones no conducen a una representación interna particularmente eficiente de los cubos. Como "cremos, los cubos son más fáci les de manipular empicando instrucciones convencionales de computadoro si un término de producto de n variables es representado por dos palabras de computlldoro de fI bits, como se sugiere por las declaraciones siguientes:
*'
I define MNCVARS 16 l ° Máx I o f variables in a product term typede f unsigned shor WORD; / 0 Use 16-bit words 1" struct cube ( WORD t ; / . Bits 1 for uncomplemented variables . • / WORD f; , . Bits 1 fo r complemented variable . ° 1 I, typedef struct cube CUBE; CUSE PI. P2 , P3; / . Allocate three cubes for use by program
Aquf, WORD es un entero de 16 bits, y un término de prod ucto de 16 variables se representa mediante un registro (record) con dos WOROs, como se mucstra en la figuro 4-4 1(a). La primcro palabro en un CUBE tiene I paro cada variable en el término de producto que aparece sin complementar (o "'verdadero". t ::: "'true") y la segunda tiene un I para cada variable que aparece complementada (o "falsa", f ), Si una posición particular de bit tiene ceros en ambas WORD, entonces la variable correspondiente no
237
rrprrUnlación dt! cubo
238
Capitulo 4
Principios de diseño lógico combinacional 15 1. 13 12 11 10 9
lal
8
1
6
5
•
3
2
1
O
CUBO:
· ·f
"=
,
x.
o
x.'
O
Figura 4-41 Represeotaci6n interna de térrTMnos de producto de 16 variables en L.-. programa Pescal: al 1oI1 11él1O general; (b) PI '" XI 5·XI 2'·X10'·X9·X4'· XI ·XO
's
Ibl
,
,
xa no aparece
O
O O O O O
O O O O O O O
O O O
, , O
8
•
8
,
1
.5
1. , 3 12 11 ,0 9
O O O O O
,
3
2
, , ., 1
O
O O O O ·f
aparece. mientras que el caso de una posición de bit particular teniendo unos en ambas WORD no se usa De esle modo. la variable del programa PI en b) representa elténnino de producto P1 '" X15 . X12 ' · X1 0'· X9 · X4'· X1 . XO. Si deseamos representar una función lógica F de hasta 16 variables, que contenga hasta 100 términos de producto. declaramos un arreglo de 100 CUBEs: CUSE P ( lO O} ;
, . Sto rage for a logic func t io n
with Up to 100 product terms . - ,
Aplicando la representación de cubo precedente. es posible escribir runciones de C breves y eficientes que manipulen t6:m.inos de producto en fonnas útiles. La tabla 4-8 muestra varias de eslBS funciones. COllcspondiente a dos de las runciones. la figura 4-42 retrata cómo dos cubos se comparan y combinan si es posible empleando elteoteIl'lll. TIO. Figur a 4-42 Manipulaciones de cubo: al determinación de si dos cubos son combi· nables utilizando elleorema T10, término · X + término · X' = término: b) combinación de cubos empleando el teorema T1 0.
1-1 el :
el . t
=>
Cl.f
I
Cl.t XOR e2.t
I ¿Es igual y contiene un solo 11
C2 .•
e2 . t
=>
e2 . !
I
eLf XOR C2.!
I
)(OR • operación OR 8Xc1uatvo bit a bit
'b'
el : ~__CC'C'C'CC~CIDCCeC2C'C'__ el .f
.;NO
e2 . f
ANO • Operación AN O lógiCa bit a bil
si
combinable
NO
i"IO combinable
SecciÓfl '4.4
Tabla 4-8
de cubO
,
int EQualCubes(CUBE CI, CUBE C2) retum ( ¡e1.t .. C2 .t l
&.&:
Métodos de minimizaciÓfl programados
funciones de combinación utilizadas en
239
de minimización.
/ - Returns true if CI and C2 are identical. - /
(C1.f •• C2 . fl 1;
)
,
int Oneone IWORD int enes, ones • O, for lb_O : if
(w &.
w)
b;
/ . Returns troe if w has exactly one 1 bit . , . ~timizing the speed of this rootine is critical /. and le 1eft as an exercise tor the hacker
°1 °1 °1
b0 . ) (
1) ones ... ;
w • w>,.1 ¡ )
returnl(ones •• l)); )
i nt Combinable(CUBE el, CUBE C2) { / * Returns true if CI and C2 differ in only one variable, WORD twordt , twordf ; r whic:h awors troe in one and f/lIse in the other .
./ ./
twordt _ Cl . t • C2 . t ; twordf • el.f A e2 . f; return ( (twordt._twordf¡ && Oneone( twordtl ) ; )
void CombinelCUBE el , CUBE e2 , CUBE ' C3) / - Combines Cl and C2 USlng theorem T10, and stores the ( /. re!\ult in eJ . Assumes Combinable(CLC2) is true. C3-,.t • Cl . t &. e2 . t; e3-,.f • e1 . f &: C2.f ; )
término · X + término · X' ~ término. este tCOl"l:ma nos dice quedos tbminos de prodlldO se
combinan si difieren en solamente una variable que aparece complemcntadll en un I~rmi · no y no complementnda en el 01r0. Ln combinación de dos cubos m produce un cubo (m + 1). Uliliz.ando la represcntnción de cubo, apliquemos cl lcorema de combinación ¡¡ unos cuantos ejemplos: 010+000 = OxO 00 111 001 +00 111 000
00 111 00x
IOI :u OxO+ IOlxxlxO
IOlxxxxO
xiii xxOO11 OxOOOx + xiii xxOOO IOxOOOx ::::: xIII xxOOx IOxOOOx
°1 °1
240
Caprluto 4 Principios de diseflo lógico combinacionai
*4.4.2 Cálculo de implicantes primos mediante la combinación de términos de producto El primer p:1SQ en el algoritmo de Quine. McCluskey es detemlinar todos los implicantes primos de la fu nción lógica. Con un mapa de Kamaugh. hacemos esto visualmente al identificar Mios conjuntos rectangulares mAs grandes posibles de Is". En el algoritmo. eSlo se hace mediante la sistemálica y repetida aplicación del teorema TlO para combi· nar minitémlinos, luego cubos 1, cubos 2 y ase sucesivamente, creando los cubos más grandes posibles (ténninos de producto más pequeños posible.'i) que cubron solamente unos de la función. El programa C en la tabla 4-9 se aplica al algoritmo para fu nciones con hasta 16 variables. Utilizn arreglos bidinlensionales, cubes (ml [j) y covered [rnl [j l . para seguir la pista de MAlLVARS cubos m. Los cubos O(miniténninos) son suministrados por el usuario. Comenz.ando con los cubos O. el programa examina cada par de cubos en cada nivel y los combina cuando es posible en cubos al siguiente nivel. Los cubos que se como binan en un cubo del siguiente nivel se marcan como "covered" ("cubiertos"): los cubos que no están cubiertos son implican tes primos. Aun cuando el programa de la tabla 4-9 es corto. un progmmador experi mentado podóa llegar a pensar de manera pesimista sólo viendo su e.'ilructum. El ciclo for interno se encuentra anidado a cuatro nh'eles de profundidad, y el número de veces que se ejecuta es del orden de !WLVARS· MAlLCUBES1. ¡Está bien. eso es un exponente. no un indicador de noca al pie! Elegimos el valor rr.axCubes = 100 algo arbitrariamente (de hecho, con demasiado optimismo para muchas func iones). pero si usted cree en e.~te número, entonces el ciclo interno se ejecuta miflaus y milll/us d~ millotles de veces. El máximo número de miniténninos de una función de ti variables es 2". por supuesto. y IlSf por todo derecho el programa en la I¡¡bl¡¡ 4-9 debe dcclarnr maxOJbes como 2 16, al menos para manejar el máximo número posible de cubos O, Una declaración ns( no será demasiado ~sim ista. Si una función de 11 variables tiene un término de producto igual a una variable simple. entonces 2.... 1 miniténninos son de hecho necesarios para cubrir ese t~rmino de producto. P".tra cubos mayores, la situación es en realidad peor. El número de posiblcs subcu· bos m de un cubo ti es
(:~) X 2/1 - ," . donde el coeficiente binomial (::/)
es el número
de manel1lS de elegir m variables que sean x's, y 2- es el número de manems de asignar ceros y unos alas vanables restantes. Para funciones de 16 vanables, el peor caso se pre· senla con m = 5; existen 8,945,664 posibles subcubos 5 de un cubo 16. El número total de subcubos riI distintos de un cubo 11, sobre todos los vulores de m es 3". De esta forma, un programa de minimiz.ación geoeml requiere mucllo más mcmoria que la que hemos asignado en la tabla 4-9. Existen vanas acciones que podemos tomar para optimizar el espacio de almacena· miento y el licmpo de ejecución requerido en la tabla 4-9 (vea 10$ ejercicios 4.774.80), pero son insignificantes en comparación a la aplastante complejidad combinaloria del problema. Asr, incluso con Ins rápidas compUladoras de la actual idad y sus inmensos recursos de memoria, la aplicación directa del algoritmo de Quine·McCluskey par.! ge/lCf'tlr implicantcs primos se encuentra generalmente limitada a func iones con solamente unas cuantas vanables (menores de 15.20).
Sección '4.4
Métodos de minimización programados
241
T a b la 4-9 Un programa en lenguaje e que encuentra los Impllcanles primos con la ayuda del algoritmo de Ouine-McCluskey. 'define TRUE 1 'define FALSE O 'define "'.AJLCUBE'S 50 void main() (
CUBE cubes{Jo'.AJLVARS . l) (MA.'LCUBE'S) ; int covered[MA.'LVARS. l1 [twLCUBESI ; int numCubes(Jo'~VARS . ll ; int m; Value of m in an m-cube, i . e . , "level m". " / / " Indices i nto the cubes or oovered array. i nt j , k, p: '1 CUBE terrpCUbe: i nt found;
'*
/ * Initialize number of m-cubes at each level m. "/
lor (m.O ;
~~.l;
m• • ) numCubes(m] • O;
/ * Read a list of minterms (O-cubes) supplied by the user, storing thm
/ * in the cubes[O , j] subarray, setting covered[O, jl to false t or each /* minterm. and setting numCubes[O] to the total number of minterms read . ReadMinterms:
-/ */ -/
fe r (m..O : IIkMAX..VARS; m... ) / " [):) t er a11 levels except the last t / t er IjsO; j
'*
'*
) )
tor (m_O ; !I'I<"'.AJL~; m•• ) / . Do fer al! l€Vels */ fer (j-O ; j
242
Capítulo 4 Princípios de diseño lógico combinacional mlnitérmlnos
,
, ,, , , 2
(.) A
implicantos
po"""
B
e o
,
E
,, , , 7
(o)
B
e o
" 7
15
9
13
, 15
(b)
6
7
13
15
, , , ,, (d)
(o)
F 19 u ra 4-43 Tablas de Implicanles primos: a) tabla original; b) con celdas 1 distinguidas e implicantes primos esenciales; cl después de la eliminación de los Impllcantes primos esenciales; d) con los renglones eclipsados; e) después de la eliminación de los renglones eclipsados, con lOS impllcantes primos esenciales secundarios.
*4.4.3 Encontrando una cubierta mínima empleando una tabla de implicantes primos
tabla d~ implicantts primOI
El segundo paso al minimizar una función lógica combinacional. una vez que tenemos una lista de lodos sus implicanles primos. es seleccionar un subconjunto mínimo de ellos para cubrir todos los unos de la función. El algorilmo de Quine-McCluskey utiliza un arreglo bidimensional conocido como una tobla de implicantes primos para hacer esto. La fi gura 4-43(a) muestra una pequefta pero representaliva tabla de implicantes primos. correspondiente al problema de minimización de mapa de Kamaugh de la figura 4-35. Hay una columna por cada miniténnino de la función. y un renglón por cada implicante primo. Cada entrada es un bit que es 1, si y sólo si. el implicante primo para ese renglón cubre el minit~nni no para esa columna (mosU"ado en la tabla como una "palomita"). Los pasos para seleccionar los implicantes primos con la tabla son análogos a los pasos que se utiJitan en la sección 4.3.5 con los mapas de Kamaugh: l . Identifique las celdas I distinguidas. Éstas son fácilmente identificadas en la tabla como columnas con un solo 1. como se muestra en la figuro 4-43(b). 2. Incluya todos los implicantes primos esenciales en la suma mínima. Un renglón que contiene una palomita en una o mds columnas de celdas I distinguidas corresponde a un implieante primo esencial. 3. Elimine de su consideración los implicantcs primos esenciales y las celdas I (miniténninos) que ellos cubran. En In tabla, esto se hace eliminando los renglones y las columnas correspondienlCS. marcados en color gris en la figura 4-43{b). Si cual· quiera de los renglones no tienen palomitas restantes. entonces también se eliminan;
Secci6n "4.4
Métodos de minimización programados
Jos correspondientes implicantes primos son rtdundon tes. es decir. completamente cubiertos por implieantes primos esenciales. Este paso nos lleva a la tabla redueida que se mueslrd en (e). 4. Elimine de su consideración cualquier implicante primo que es~ "eclipsado" por otros con costo menor o igual. En la tabla. esLO se hace al borrar cualquier renglón cuyas columnas con palomitas sean un subconjunto propio de otros renglones. y al eliminar lodos menos uno de un conjunlo de renglones con idfnlicas columnas con palomitas. Esto se muestm sombreado en (d) y conduce a la tabla aún más reducida en (e). Cuando una función se realiza en un PLO. tooos sus implieantes primos se consideran como si tuvieran igual costo. debido a que todas las compuertas ANO en un PLD tienen todas sus entradas disponibles. De otro modo, los implican tes primos deben ser clasificados y seleccionados de acuerdo al número de entradas de compuerta ANO. 5. Identifique las celdas 1 distinguidas e incluya todos los impl icantes primos esenciales secundarlos en la suma mfnima. Como antes, cuaJquier renglón que contenga una palomita en una o más columnas de celdas 1 distinguidas corresponde a un implieante primo esencial secundario. 6. Si todas las columnas restantes están cubienas por los implicantcs primos esenciales secundarios. como en e), habremos tenninado. De otro modo. si cualquier implicante primo esencial secundario se encontrara en el paso anterior. regresaremos al paso 3 Y repetiremos el ciclo (iterneión). De otra manera. deberá utilizar el m~ todo de ramificación. como se describió en la sección 4.3.5. EsIO involucra la elección de los renglones, uno a la vez, trat4ndolos como si fueran esenciales. y volviendo a pasar (y pasando) PQr los pasos 3 a 6. Aunque una tabla de implican tes. primos pennite un algoritmo de selección bastante directo de implicantes primos, la estructura de datos que requien:: un programa de eomputadorn es inmcnsa. puesto que requiere del orden de p . 2" bits, donde p es el número de implicantes primos y n es el número de bits de entrnda (suponiendo que la función dada produzca una salida l para la mayoría de las combinaciones de entrada). Peor aún, ejecutar los pasos que hemos descrito alegremente con unas cuantas frases hace un momento requiere de una inmensa cantidad de cálculos.
*4.4.4 Otros métodos de minimización Aunque las anteriores subsecciones fonnan una introducción a los algoritmos de minimización lógica. tOll ..mtodos que describen no son de ningún modo los últimos ni 10lI más grandes. Presionados por la siempre creciente densidad de los chips VLSI, muchos investigadores han descubieno moncras más dectivas para minimizar funciones lógicas combinacionales. Sus resultados caen aproximadamente en tres categorfas: 1. M(!jo r(J$ cumpuradollu/(!s. Los algoritmos mejorados utilizan por lo regular estructuras de datos más inteligente... o reacomodan el orden de los pasos para reducir los requerimicntos de mcmoria y el tiempo de ejecución de los algoritmos c1á· sicos. 2. Métodos /¡(!uristicos. A1gunos problenw de minimización son denwiado grandes para resoh-erse utilizando un algoriuno "exacto". Estos problemas se resuelven
implican/t primo rt!dundanl~
243
244
Capitulo 4 Principios de diseño lógico combinacional
utilizando atajos y conjeturas bien plantC
*4.5 Riesgos en el tiempo compo"amit'nIO dt' a lado
u tad O/wrio
compo rtam it'nlO /mfUilOrio
gll/ch o jnlt'rft'rt!ncia
dugo
I...os métodos de nn:'ilisis que henlOli desarrollndo en la ~ i6n 4.2 ignoran el retardo de circuito y predicen solnmcnte el compo"amil!ltIo dI! t!stmlo estacionario de los circuitos
lógicos combinacionales. Es decir. predicen una salida de circuito como una función de sus entradas bajo la suposición de que las entradas han estndo estnblcs por largo tiempo. relativo a los relardos en la elecltÓl1ica del circuito. Sin embargo. mostrJIDOS en la sección 3.6 que el retardo rcaJ desde un cambio en la entrada hasta el correspondiente cambio en la salida en un circuito lógico real es distinto de cero y depende de muchos (actores. Debido a los retardos del circuito, el cOlllportamil!ll1o transito rio de un circuito 16gico puede diferir del que se predice mediante un análisis de estado estacionario. En particular. una salida de circuito puede producir un pulso corto, frecuentemente llamado un "glitch" intesferencia a un tiempo cuando el análisis de estndo estacionario predice que la salida no deberla cambiar. Se dice que existe un riugo cuando un circuito tiene la posibilidad de producir una inteñerencia de esa clase. Que en realidad ocurra o no una interferencia depende de los retardos exactos y otras caracterlsticas eléctricas del circui10. Puesto que tales parámelrOS son diUciles de controlar en circuitos de producci6n. un diseñador 16gico debe estar preparado paro eliminar los riesgos (la ¡KJlibifillad de una inteñerencia) aun cuando pueda ocurrir una interferencia solamente bajo una combinaci6n en el peor de los easos de condiciones lógicn.<¡ y eléctricas.
-4.5.1 Riesgos estáticos rit'sgo dt' 1 t'stático
Un riesgo dI! J estático es la posibilidad de que una salida del circuito produzea una interferencia Oeuando espcrariamos que la snlida pennaneciem en un sutil I estaciona· rio. con base en un análisis estático de la (unci6n del circuito. Una definici6n formal se da a continuaci6n.
Sección "4.5
(.)
Riesgos de temporización
•,
(b)
x l
"v
lP
ZP • _ _ __
XZP
F
yz
yz y
XZP
,----
•,
.----
F , ------'~
•
FI gura 4-44 CIrcuito con un riesgo de 1 estático: a) diagrama lógico; b) diagrama de temporización.
Definición: Un riesgo de 1 estático es un par de combinaciones de entmda que: a) difieren en solamente una variable de enlrnda y b) ambas proporcionan una salida 1; tal que es posible que ocurra una salida O momentánea durante una transición en la variable de entrada que difiere.
Por ejemplo. considere el circuito lógico en 13 figura 4-44(a). Supongamos que X y V son ambos I y que Z está cambiando de I a O. Entonces (b) muestra el diagrnma de temporización, suponiendo que el retardo de propagaci6n a tr.lV~ de cada compuerta o inversor sea de una unidad de tiempo. Aun cuando el ilIlálisis "estático" prediga que la salida es 1 para ambas combinaciones de entrnda X,V,z. = 11 1 YX,V,Z = I 10, el diagrama de temporiz.nci6n muestra que F tiende a O por una unidad de tiempo durante una transición 1-0 en Z. debido al retardo en el inveoor que genenl Z', Un riesgo de O estdtico es la posibilidad de una inteñerencia de 1 cuando esperamos que el circuito tenga una salida OeSlaCionaria: Definición: Un riesgo de Oestático es un par de combinaciones de entrodaque: a) difieren
en solamente una variable de entrada y b) ambas proporcionan una salida O; tal que es posible que ocurra una salida I momentánea durante una transición en la variable de entrada que difiere. Puesto que un riesgo de Oestático es justo el dual de un riesgo de I estático, un circuito CR-ANO que es el dual de la 6gura <1 44(a) tendña un riesgo de Oestático. Un circuito OR-ANO con cuatro riesgos de O estático se muestro en la figura 4-45(a). Uno de los riesgos ocurre cuando W,X,V '" 000 y Z está cambiando. como se ilustra e n (b). Usted sem capaz de cneonlror los otros tres riesgos ':1 e liminarlos lodos despu~s
de estudiar In subsecci6n siguiente.
""4.5.2 Hallando riesgos estáticos medíante el uso de mapas
Un mapa de Kamaugh puede utilizarse para detectar riesgos estáticos en un circuito de dos niveles de producto de sumas. La existencia o la inexistencia de riesgos estáticos depende del diseno del circuito para una función lógica. Un circuito de producto de sumas (ANO-OR) de dos niveles no tiene riesgos de O estático. Solamente existirfa un riesgo de Oestático en un circuito si tanto una variable como su complemento estuvieran conectados a la misma compuerta ANO. lo que serfa
rit's80 dI' O t'$/átiro
245
246 (a)
Capitulo 4 Principios de dlse i'io lógico combinacional W~ o _ __
(b)
_ _..,
,....
...,
XP
ZP
YZ 0_1
o
YP
Z
W'lZP
X ~o~---;:,-------::;;-;: Z 0_1
y o
, o , o , o , o ,
,
, ,
yz
F
W'IZP Xpyp
F
h
t -"L
o
F Igura 4·45 Circuito con riesgos de Oestático: al diagrama lógico: bl diagrama de temporización.
r(Nu~n so
tonto. Sin embargo, el circuito puede tener riesgos de I estático. Su existencia puede predecirse a panir de un mapa de Karnaugh donde se marquen los téoninos de produc10 correspondientes a las compuenas ANO en el circuito. Lo. tigura 4-46(8) muestra el mapa de Karnaugh para el circuito de la figura 4-44. Es claro del mapa que no hay un término de producto simple que cubra ambas combinaciones de enlrada X,YZ "" l11 YX,YZ "" l JO. Así. de manero inluitiva, es posible para la salida "interferir" momenláneamente a Osi la salida de la compuerta ANO que cubre una de las combinaciones tiende a Oames de que la salida de la compuena ANO que cubre la otrJ. combin.ación de entr.wa tienda a l. La forma de eliminar el riesgo es también bastante a~n te: simplemente incluya un término de produCIO extra (compuena ANO) para cubrir el par de entradas riesgosas, como se mueslra en la figura 4-46(b). El término de producto extra. es el COllse llSO de los dos términos originales: en general. debemos agregar términos de consenso para eliminar los riesgos. El circuito libre de riesgos correspondiente se ilustra en la figura 4-47. Otroejemplo se ilustra en la fi gura 4-4g. En este ejemplo. tres témlinos de produc10 deben agregarse para eliminar los riesgos de 1 estático. Un circuito de dos niveles (OA-ANO) de producto de sumas apropiadamente diseHado no tiene riesgos de 1 estático. No obstante. puede tener riesgos de Oestático. Estos riesgos pueden ser detectados y eliminados al estudiar los ceros adyacentes en el mapa de Kamaugh. de una manera dual para el precedente.
,
(. )
Figur a 4- 46 Mapa de Kamaugh para el circuito de la figura 4 44 : a) como estaba originalmente dise~do ; b) con el riesgo de 1 estático elimInado.
;
Z
X
,
X · Z'
00
;
Z
O
,
y.Z
,
y
,
F =X' Z'+Y ' Z
,
(b)
,
]z y.z
X
,
X· r
00
,
y
,
] Z
x· Y
F ., X ' Z' + Y'Z + X ' Y
Sección '4.5
x-
------,ZP"
Riesgos de temporización
XZP
zF y
Figura 4-47 Circuito con el riesgo ele
xv
1 estático eliminado.
-4.5.3 Riesgos dinámicos Un riesgo dinámico es la posibilidad de un cambio en la salida más de una vez como resullado de una transición de entrada simple. Las transiciones de: salida múltiples pueden presentarse si hay múltiples trayectorias con diferentes retardos desde: la entmda cambiante hasta la salida cambiante. Porejemplo, considere d circuito en la figuro 4-49; tiene: tres diferentes trayectorias desde la entrada X hasla la salida F. Una de las trayectorias va a través de una compuena OA lenta, y otra va a uavés de una compuena OA que es aún más lenla. Si la entrada al circuito es W:X.Y:Z '" 0.0,0, 1, entonces la salida será 1, como se muestra. Ahora supongamos que cambiamos la entrada X a 1. Suponiendo que todas las compuc:nas excepto las dos marcadas como "lenta" y "más lenla" sean muy rápidas. las transiciones mostradas en negro OCUrTen a continuaciÓn, y la salida tiende a O. Con el tiempo, la salida de la compl,lerta OA "lenta" cambia. creando las transiciones mosuadas en negritas cursivas, y la salida tiende a l . Finalmente. la salida de la compuena OA "más lenta" cambia. creando las transiciones mostradas en negritas CUrSivas. y la salida tiende a su estado final de O. Los riesgos dinámicos no se presentan en un circuito ANO-OA u OA-ANO de dos niveles apropiadamente diseñado. es decir. uno en el cual ninguna variable ni su complemento están conectados a la misma compuerta de primer nivel. En los circuitos de nivel
riesgo dinámico
Figura 4-48 Mapa de Kamaugh para otrocircoito de suma de productos: al como se disefló originalmente; b) con ténninos de producto extra para cubrir los riesgos de 1 estático. (a) x · y'· z' ~
,
yz"","OO \ 01
W 11
10
.,
00
W' · z
W' · X·Y'
z
z
11 y
w
(b)
,. --:=;'~,;,,'
y
_ _ y·z
~ w·y
" -_ X
X F .. X'Y" Z' +
w·z
w · x·z·
+ W'Y
F,. X·Y'· ]: +
w·z
+ W'Y
+W'X'Y' +y·z + w · x·z·
247
248
Capítulo 4 Principios de diseño lógico combinacional
x
.-
v
•
w
•,
Lr z
4>0
,
,-,
.... .......
' "' 0_ 1_ 0
'"'
'-,
' .... 0 .....
1 ~ 0
F
,-, , ,
Figu r a 4 - 49 Circuito con un riesgo dinámico.
múltiple. los riesgos dinámicos pueden ser descubiertos utili7.ando un método descrito en las Referencias . •
•
*4.5.4 Diseño de circuitos libres de riesgos Solamenteen algunas ocasiones. tales oomoel diseño de circuitos secuenciales de reuoolimenlnci6n, se requiere de circuitos combinacionales libres de riesgos. Las tknicas paro encontrar riesgos en circuitos arbitrarios. descritas en las Referencias. son bastante diffciles de utilizar. Asf. cuando requiera un diseño libre de riesgos. sem mejor emplear una estructura de circuito que sea fáci l de analixar. En particular. hemos indicado que un circuito ANO-OA de dos niveles apropiadamenle diseñado no tiene riesgos dinámicos o Oestático. Los riesgos de 1 estático pueden existir en un circuito así. pero pueden ser encontrados y eliminados utilizando el método de mapa descrito I1rIterionnenle. Si el costo no es problema, entonces un método de fuerza bruta para obtener una realiznciÓn libre de riesgos es emplear la suma completa: la suma de lodos los implicantes primos de la funciÓn lógica (véase el ejercicio 4.84). De manera dual. un circuito OA-ANO de dos niveles libre de riesgos puede diseñarse paro cualquier funciÓn lÓgica. Finalmente. note que todo 10 que hemos dicho acerca de los circuitos ANO-OA se aplica naturalmente a los correspondientes diseños NANONANO. y lo que respecta a OA-ANO se aplica a los NOA-NOA.
Sección 4.6
El lenguaje de descripción de hardware ABEL
249
4.6 El lenguaje de descripción de hardware ABEL ABEL es un lenguaje de descripción de hardware (HOL. Hardware Description Language) que fue inventado pam permitir a los diseiladores especificar funciones lógicas para su realización en los PLD. Un programa ABEL es un archivo de texto que contiene varios elementos: •
• • • •
Document:lción, induyendo el nombre del programa y comenl:ll;os. Declaraciones que identifican las entradas y salidas de las func iones lógicas que serán efectuadas. Instrucciones que especifican las funciones lógicas que serán efec1uadas. Por lo regular. una declaración del tipo de PLD u OltO dispositivo destino en el que las funciones lógicas especificadas se reaIi7..arán. Generalmeme. "vectore.~ de prueba" que especifican Ia.<; sa l ida.~ esperadas de las funciones lógicas para ciertas entradas.
ABEL se apoya en un proc~sador de lenguaje de ABEL el cual llrunaremos simplemente un compiltuJor de. ABEL El uabajo del compilador es traducir el archivo de texto de ABEL a un ''patrón de fusión" que puede descargar..e en un PLD físico. Aun cuando la mayoría de los PLD pueden ser físicamente programados solameme con patrones correspondiences a exp~siones de sumB de productos. ABEL permite que las funciones PLD sean expresadas con tablas de verdad o instrucciones - I F" anidadas. además de cualquier formato de expresión algebraica. El compilador manipula estos formatos y minimiza las ecuaciones resultantes para ajustar. si es posible, denltO de la estructura PLD disponible. Hablaremos acerca de estructura PLD. patrones de fus ión y temas relacionados posterionnente. en lo sección 5.3. y moslr.tremos cómo dirigir programas ABEL para PLO específicos. En el medio tiempo. mostraremos cómo ABEL puede ser utilizado para especificar funciones lógicas combinacionale.
prrxtsudor d,. /enguajt ABEL compilador ABEL
4.6.1 Estructura del programa ABEL La tabla 4-10 muestra la estructura típica de un programa ABEL. y la tabla 4-11 muestra un programa real que presenta las características de lenguaje siguientes: •
Idt'ntifictulorrs. deben comenzar con unaletm o guión bajo. pueden contener hasta
idtnlijicador
31 letras, dígitos y guiones bajos. y distinguen enlte mayúsculas y minúsculas. •
Un archivo de progmma comienza con una instrucción mxtule, que asocio un identifiCador (Al arrn..Ci r cuit) con el módulo del programa. Los programas grandes pueden tener múltiples módulos, cada uno con su propio tftulo local. declarnciones y ecuaciones. Note que en las palabras clave como "modul e" no hay distinción enlte mayúsculas y minúsculas.
modul e (mMu'o)
250
Capitulo 4 Principios de disei'lo lógico combinacional Tabla 4·10 Eslructura tlpica de un programa ABEl.
module Inodllft! namt! title s/ring del,jedD device di!l'iCl'Typt!; pin .:fu/oro/joro
o/her du/omljQ/U
equations t!qua/iom
test_vectors IU f
I'«/ors
end modult! namt!
ti tle ("/í/u/o"J
• •
device ( "diJposi/il'f) _¡
•
cQnIi!/IIaria
•
di!c/uraciQnu di! fas lt!rmina/i!s
•
iseype (tipo di! uílal dt!
•
Ul¡¡~/(.¡
can
( " combinocjQn(If")
O/ros di!c/arociQnt!S
•
equations
•
(" t!c¡«.ciQnu U llaciO/lt's
H )
•
La instrucción ti ele especifica un¡¡ cadena de tftulo que se insenar.1 en los archi-
vos de documentación que son creados por el compilador. Una cmltma es una serie de carocteres encermdos entre comillas simples. l..a dcclarnci6n opcional devlce incluye un identificador de dispositi\'O (ALARM:lcr') y una cadena que denota el lipo de dispositivo ( , P16VBC' paro un GALI6V8). El compilador utiliza el identificador de dispositivo en los nombres de los archivos de documentación que genero. y emplea el tipo de dispositivo parn detenninar si el dispositivo puede en realidad efectuar las funciones lógicas especifi cadas en el programa. Los comen/arios comienzan con una comilla doble y finalizan con otra comilla doble Ocon el fin de linea. cualquiern que se encuentre primero. Las declaraciones de lenninale.f le dicen al compilador acerca de los nombres simbólicos asociados con las tenninales externas del dispositivo. Si el nombre de la señal es precedido con el prefijo NOT ( !). entonces el complemento de la señal nombrada aparecerá en la terminal. l..as declarnciones de terminales pueden o no incluir números de terminal : si no se da ninguno. el compilador los asigna con base en las capacidades del dispositivo señalado. La palabra clave istype precede una lista de una o más pmpied.wes. scparudas por comas. Esto le dice al compilador el tipo de señal de salida. La palabru clilve "can" indica una salida combirulCional. Si no se proporciona una palabro clave istype. el compilador por lo generol supone que la señal es una entrnda a menos que aparezca en el lado izquierdo de una ecuación, en cuyo caso intenta averiguar las propiedades de sal ida del contexto. ¡Por su propia protección. es mejor utilizar precisamente la palabra clave istype para 10das las salidas! Otros declaroc;oll~s permiten al diseñador definir constantes y expresiones para mejorar la legibilidad del progrnma y para simplificar el diseño lógico. l..a instrucción equac.lOOS indica que las ecuaciones lógicas que delinen las señales de salida como funciones de señales de entroda siguen a continuación. Las ~cljQcioll t!S se escriben como instrucciones de asignación cn un lenguaje de programación convencional. Cada ecuación es terminada por un punto y coma. ABEL utiliza los símbolos siguientes para operaciones l ógicll.~:
SecciÓfl4.6
El lenguaje de descripción de hardware ABEL
T a b Ia 4 -11 Un programa ABEL para al circuito de alarma de la figura 4-19. module Ala~Ci rcuit title 'Alarm Ci r cuit Examp1e J . Waker1y , Hicro Systems Engineering ' AlJ\RMCKT device 'P16V8C '; • Inp.lt pins PANIC, ENABLEA, EXITING WnID:::~~, IXX)R, GARAGE
pin 1. 2, 3; pin 4, S, 6;
• C\Itput pins
pin 11 istype ' com' ;
J\LARM
· ConStant definition
x • . X. ;
· Intermediate equation SFX'URE • WINIX:W , lXlOR , GARAGE;
equations ALARM • PANIC I ENABLFA & !EXITING , !SEX:'URE;
test..vectors ([PANIC,ENABLEA, EXITING,WINDOW, DOOR,GARAGE] ( .x . , • X. , 1. · X. , · X. , · X. ] ( O, O, . x. , · X. , · X. , · X. ] ( O, 1, · x. , ·x. , · x. ] 1, 0, 0, · X. , ( 0, · X, 1 ( O, O, 0, 1, · x. ] • X• • ( O, O, O( 1. · X. , · X. , ( O, O, 1, 1, 1( 1.
"
ene!
-> -> -> -> -> -> -> ->
(ALAAM]I ( ( ( ( ( ( (
11;
01 ; O] ;
1( ; 1] ;
ll;
01 ;
Ala~Circuit
•i
ANO . OA. ,, NOT (usado como prefijo). $ XO A. '$ XNOR. Como en los lenguajes de programación convencionaJes, ANO (&) tiene precedencia sobre OA (I) en las expresiones. La direclivB filALTElWlITE hace que el compilador reconozca un conjunto alterno de sfmbolos para estas operaciones: +• • • / . : +: y : • :. respectivamente. Este libro hace uso de los sfmbolos predeterminados en todo el mismo. • La instrucción opcional tes~vectors indica que a continuación vienen los veCprueba. Los W'CIOres de pruriJa asocian las combin3ciones de entrada con los va1oJ'es esperndos de salida: se utilizan ¡:ma simulación y prucba COIllO se expüca en la sección 4.6.7.
& (ANO)
I (OR) ! (NOT)
S (XOR) !S (XNOR)
IlIALTERNllTE
test_vectors
lOJ'CS de
•
I~CIO"$ di!
pnlf!OO
251
252 . x.
Capítulo 4 ( ~sin
Principios de disei'io lógico combinaciorlal
im{xlnancill .. ,
• •
o¡>rraJor dt asiSrladdn no
Itmpori:P(lo, :::
El compilador reconoce varias constames especiales. incluyendo. X •• un bit si m· pie cuyo valor es ··sin imponancia". La instrucciÓn end marca el final del módulo. Las ecuaciones para salidas combinacionales utilizan el {)penuJor t/t (l.1ignación
no temporizadQ, =. el lado izquierdo dc la ecuación nonnalmente contiene un nombre de sella!' El lado derecho es una expresión lógica, no necesariamente en la fonna de producto de sumas. El nombre de la sedal en el Indo izquierdo de una ecuación puede ser opcionalmeme precedido por el operador NOT. !; esto es eq~ i va lente a la complemen· laciÓn dcl lado derecho. Ellrabajo del compilador es generar un patrón de fusión de tal modo que la sellal nombrada en el lado izquierdo realice la expresiÓn lÓgica en cl lado derecho.
4,6.2
t'Cuncidn imtrmtdit,
Funcionamiento del compilador de ABEL
El programa en la tabla 4- 11 realiza [a funciÓn de alarma quc describimos desde la pági . na 2 15. La señal llamada ENABLE ha sido codificada como ENABLEA porque en ABEL la palabra ENABLE es una palabra reservada. NQ(c que no todas [as ecuaciones aparecen bajo la instrucÓón equations. Una ecuación intemledia para un identificador SOOURO aparece con anterioridad. Esta ecuaciÓn es meramente una definiciÓn que asocia una expresiÓn con el identificador SOOURO. El compilador ABEL sustituye esta expresiÓn para el identificador SEX>URO en cada lugar en que aparece SEXiURO después de su definiciÓn. En la figuro 4· 19 de la página 2 16 reali7.amos el circuito de alanna directamente de las expresiones SEGURO y ALARMA. utilizando múltiples niveJes de lógica. El com· pilador AREL nO emplea expresiones pata interconectar compllel'lrul en esta manCrll. en vez de ello, "trunca" las expresiones para obtener un resullado de suma de productos de dos nÍ\'eles mfnimo apropiado pam la realización en un PLD, De este modo. cu,lndo compila. la tabla 4-1 1 prod uciria un resullado equivalente al circuito ANO-OR que mos· tmmos en la figura 4·20 de la página 216. la cual parece ser mínima. De hecho, lo c.~. La labia 4- 12 mue,<¡lm el archivo de ecuaciones sintcli7.lIdas creado por el compilador ABEL Note que el compilador crea ecuaciones solamente P.1rJ la señal ALAJUIIA la única sal ida. La señal SEX;URO no aparece por ningún lado. El compilador encuentr.J una expresiÓn míni ma de suma de productos tanto para ALARMt\ como para su complemento. ! ALARMA.. Como se mencionó con anterioridad, muchos PlD tienen ItI capacidad selectiva de invertir. par"- invenir o no sus salidas ANO-OR. La "ecuaciÓn de polaridad inversa·· en la tabla 4- 12 es una realización de suma de productos de !ALARMA Y seria utilizada si fuera seleccionada la irwersión de salida. En este ejemplo, la ecuaciÓn de polaridad inversa tiene un ténnino de producto menos que la ecuación de polaridad nonnal para ALAA.1.iA.. de modo que el compi ludor seleccíonanl esta ecuaciÓn si el dispositivo señalado tiene inversión de salida seleccionable. Un usuario también puede fOf'7.31" al compilador para utilizar ya sea la polaridad nonnal o i",'ersa para una sellal al incluir la palabro clave "bJ.ffer" o ·'invert". respectivamente, en la lisIa de propiedades istype dc la señal. (Con algunos compiladores de ABEL. las palabm clave ··pos" y "neo" pueden empicarse pam este propósito. pero \'ea 111 sección 4.6.6.)
Sección 4.6
El lenguaje de descripción de hardware ABEL
T a bl a 4-12 Archivo de ecuaciones sintetizadas producido por ABEL para el
programa en la labia 4-11 . ABEL 6.)0
Design alarmckt created TUe Nov 24 1993 Title: A1arm Circuit Exatrple Tit1e: J . Wakerly, Micro Systems Engineering P-Terms
--
Fan-in Fan-out Type
(attrib.ites)
------ -_._--- ---- ----------------6 1 Pin ALARM
--.-----413 •••••••••
'.,t
P-Term Total: Total pins : Total Nodes : Average P-'l'ermJQ.ltput :
4/3
3 7 O 3
Equations : ALARM • IENABLEA & ! EXI TIN:> & ! JXX)R , ENABLEA , ! EXITIN:> , , ENABLEA & !EXITIN3 ,
! WINr:Gi
!GARAGE
, PANIC) :
Reverse-Polarity Equations : !ALARM • ,
(!
PANIC & WINOOW &
! PANIC
,
JXX)R
& GARAGE
EXITING
I ! PANIC & ! ENABLEAJ ;
4.6.3 Instrucciones WHEN y bloques de ecuaciones Además de las ecuaciones, ABEL proporciona [a instrucción WHEN como otro medio para especificar funciones de lógica combinacional en la sección ~quatiQns de un programa ABEL. La tabla 4- 13 muestra la estructura general de una instrucción WHEN. similar a una instrucción IF en un lenguaje de programación convencional. La cláusula ELSE es opcional. Aquf E.xpresiallLogica es una expresión que resulta en un valor de verdadero (1) o falso (O). Que se ejecute la EcuaciónVmJadua o EcuaciónFalsa
WHEN Logicbpruliofl 'IliEN Trut'EquotiQII ; ELSE
Falst'Equation;
Tabla 4-13 Estructura de una Inslruccl6n WHEN de ABEL
;n.rlrucciÓn WHEN
253
254
Capitulo 4
bloqu~ d~ tcuaci6n
Principios de diseno lógico comblnaclorlal
depende del valor de Exprni6nL6gica. Pero necesitamos ser un poco más precisos acerca de lo que queremos decir por "ejecutadas". como se discute a continuación. En el caso más simple, Ecuad&l Y~n:Iad~ro y la opcional Ecum:i6nFalsa son instrucciones de asignación. como en las primeras dos instrucciones WHEN en la tabla 4- 14 (para Xl y X2). En este caso, ExpresiónL6gica es operada lógicamente (ANO) con el Jado derecho de Ecuación Verdadero y el complemenlo de EffJresiólIL6gica se opem con ANO con diado derecho de Ec"ació"Falsa . De este modo, las ecuaciones para X!A y X2A producen los mismos resultados que las correspondientes instrucciones WHEN pero sin emplear WHEN. Note en el primer ejemplo que Xl aparece en la EcuaciÓ"Yadodera. pero no hay EcuaciónFalsa, Asf. ¿qué ocurre a xl cuando ExpresMnL6gica (! A'B) es falsa'! Se puede pensar que el valor de Xl deberla ser sin imponancia para estas combinaciones de entrada, pero no lo es, como se explica a continuación. Fonnalmente, el operador de asignación no temporizado.:, especifica las combinaciones deentroda que deberían agregarse al conjunto de iniciación para la sena! de salida que aparece en el lado izquierdo de la ecuaciÓn. Un conjunto de iniciación de la salida empieza vacfo y se aumenta cada vez que la salida apartte en el lado izquierdo de una ecuación. Es decir, los lados derechos de todas las ecuaciones para la misma salida (no complementada) se operan con OR juntos. (Si la salida aparece complementada en el lado izquierdo, el lado derecho se complementa antes de ser operado con OAed), Asf. el valor de Xl es I solamente para las combinaciones de entrada para las cuales ExpresiónL6gica (!AlB) sea verdad y dIado derecho de Ecuaci6nVerdadtro (C&! D) sea tambifn verdadero. En el segundo ejemplo, x2 npnrece en el tndo izqui erdo de las dos c<:uu<:ior ':S, de modo que la ecuación equivalente mostrada pam X2A se obtiene al operar con OR los dos lados derechos despub de hacerlo con ANO para cada uno con la condición apropiada. La Ecuaci6nVerdudera 'i la opcional EcuaciónFalsa en una instrucción WHEN pueden ser cualquier ecuación. Además, las instrucciones WHEN pueden estar "anidadas" al utilizar otrn instrucción WHEN como la EcuaciÓnFalsa. Cuando las instrucciones se encuentran anidadas. todas las condiciones que conducen a una instrucción "ejecutada" eslán operadas con ANO. la ecuación para x3 y su homólogo menos WHEN para X3A en la tabla 4- 14 ilustrnn el concepto. la Ecuaci6nYerdlldem puede ser otra instrucción WHEN si se encuentra encerrada entre signos de " llaves" ({ }), corno se muestro! en el ejemplo X4 en la tabla. Esto es apenas un caso del uso general de las llaves descrito b~emente. Aunque todos nueslros ejemplos WHEN han asignado valores a la misma salida dentro de cada parte de una instrucción WHEN dada. este no tiene que ser el caso. La instrucción WHEN del segundo caso al último en la tabla 4-14 es un ejemplo de ello. Con frecuencia es útil hacer más de una asignación en Ec.wci6n Verdadero o EcullciólIFalsa o ambas. Para este propósito. ABEL respalda los bloques de ecuación en cualquier sitio en que respalde una ecuación simple. Un bloque de ecuaciÓl1 es sencilla· mente una serie de instrucciones encerradas entre llaves, como se muestra en la última instrucción WHEN en la tabla. Las instrucciones individuales en la serie pueden ser instruc- ' ciones de asignación simples o pueden ser instrucciones WHEN o bloques de ecuación anidados. No se usa un punto y coma despu~ de una llave de cierre de bloque. Sólo por di\'ersiÓn. la tabla 4- 15 muestra las ecuaciones que el compilador ABEL produce para todo el programa de ejemplo.
Sección 4.6
El lenguaje de descripción de hardware ABEL
Tabla 4-14 Ejemplos de instrucciones \l,liEN. 1OOdu1e WhenEx title
'WH~
Stat€ll1el1t ExMples'
• Input pins
A, B,
e, o,
E, F
pin;
• OUtput pins
Xl, xIA, X2, X2A. X3. X3A. X4 X5, X6, K7. xa . X9, X10
pin istype 'com'; pin istype 'can';
equations WIiE2'i (111. I B) 'lllEN Xl •
&
XlA. ( !A , S)
le
& !O;
& 10);
WHEN (A & B) THEN X2 •
ELSE X2
e
e
I O;
E I F;
e
X2A • (A & B) & (e i O) •
! (A & Bl & (E • F);
WHElI (Al 'I'iW X3 • O; ELSE WHEN (B) 'I1IDl lO " E; ELSE WHEN (el TH~ X] • F: X3A • (Al & (O ) I ! (A) & (B) & lE) I !(A) & I(B) & (C) & (F)¡ WHEN (A ) THEN {Jo.'HEN (B) THEN X4 • O:l ELSE X4 " E; WHEN (A & B) THEN X5 " O;
ELSE Jo.treN lA I !e) THEN x6 • E; ELSE \l,liEN (B , e) THEN K7 • F; WHEN (A)
TH~
(
xa " o & E & F; WHEN (B) THEN xa • 1; ELSE ¡X9 " O; XIO • E;) ) ELSE ( Xa_¡OflE; WHEN (O) THEN X9 • 1; ¡XlO " C & D; ) }
end WhenE><
255
256
Caprtulo 4 Principios de diseño lógico combinacional T a b I a 4 -1 5 Archivo de ecuaciones sintetizadas produciclo por ABEL para el programa en la labia 4-14.
ABE!. 6 . )0
Equations:
Reverse-Polarity Eqns:
Design whenex created Wed Cee 2 199B
Xl
!X1
K
Title: WHEN 5tatement Examples
p-"""" . Fan-in ________ ____ o. Fan-out . __ ._--
,,
2/3 2/3 Gi3 Gi3
6 6 6 6
3/, 3/'
•
2/3 1/3 2/3 1/3
3
•3
".
5 3 5
212 2/4
••••••••• 36/42
Be"
1 1 1 1 1 1 1 1 1 1 1 1 1
_._ NMle _.. _.
XLA .
'lYPe. Pin Pin Pin Pin Pin Pin Pin Pin Pin Pin Pin Pin Pin
Xl XlA
X7
X8 X, XlO
P-Term Total : JO
Total pins : 19 Total Nodes: O Average P-Term/OUtput: 2
lO & !A 'C&lO&B): le & lO & !A 'C& ! O&B) ;
•
,, e!B"&AE"
B
, !A " E I lB " F
X3 • IC & !A & lB & F I !A" 8 & E 10&A) ; X3A •
(e"
lA " lB &- P I !A Ii 8 & E
10&A) ;
I o I lC) ;
", o
•
''''
!8
le) ;
• (le
Ii !DliA'S
I !B & !E & !f I lA " lE " 1F) ;
'!A'F); X2A_(O&A&8 'C&A&8 I 18 & E , !A " E I !B , F '!A&F);
(A& !8
!XlA • I
X2 _ (O & A " B
'"X3X2A
lOA X' X5 X6
IC &
lX2A • (!e & A" 18 , !ElO, " lF I !A & !E " ! F) :
•
!X3 • (le I lA lO I !A
,
!A ,
,
,.
, B & lE &A , !B , ! F ) :
!X3A • (le " !A , I !A " 8 , lE I lO " A
•
!X4
•
X4_(O&A&8
lA ,
!a "
,. ", , ,
,.
! P) ;
!O " A !A , ! E) :
'!A&EJ;
XS _ (O" A" 81; X6 "' (A" lB Ii E 1 !e & lA " E): }[7
z
IC & !A & F) ;
lXS • I !A ID I 181 ;
•
!X6
• lA ,
8
• e & lA
• '''' ,
! E) ;
(A
•
le
I ! F) ;
XB,,{D&A&E&F , A & B
, !A" !E 'lO&!A) ;
!X8 •
", •,
lB ,
lF lA , E A& 18 , lE !O " A & (8) ; D,
,
(O" !A '0& lBl;
!X9 • ( ! O l A ' 8):
X10 • le" o & lA IA&!B&E);
lX10 • (A , B
X9
z
•• !e " I A& !O ,
lA lA
! El :
•
Sección 4.6
Tabl a 4-16
trutlLtab1e (inpUl·list -,. /Jlllput-list 1 infJu t-lYIll/~ • • •
;nput·wtlu~
4_6_4
-,. outlmt-\'UIII~ ;
o,.
El lenguaje de descripción de hardware ABEL
Estructura ele una tabla ele verdad de ABEL.
oUflmf-wl/lI~;
Tablas de verdad
ABEL proporciona una fonna más paro especificar funciones lógicas combinacionales: la tublu de \'Ud(ld, con el fonnalo genero! moslrodo en la labio 4- 16. La palabm clave truth_ tabl e introduce una tnbla de verdad. Las lisla-efllruda y liSIa-salida suminisu-.m los nombres de las señales de entrnda y las salidas que ellas afeclan. Cado una de estas liSias es o un nombre de señal simple o un conjunlo: los conjuntos se describen completamenle en la sección 4,6.5. A continuaciÓn de la introducción de la labia de verdad se encuentran una serie de instrucciones, cada una de las cuales especifica un \'alordeent.rada y un ' 'alor de salida requerido utilizando el o~rndor ". ,'. Por ejemplo, la tabla de verdad para un inversor se muestra a continuación: truth...,table IX O 1
o,. o,. o,.
oorxl 1; O;
No es nt.-cesario que la listade valores de enu-Jda esté completa: solamcnteel conjunlo de iniciación de la función necesita es pec i fica~ a menos que se encuentre habi litado el procesamiento de valores sin importancia (véase la sección 4.6,6), La tabla 4-17 muestra cómo la func ión del delector de números primos descrita en la página 215 puede especificarse empleando un programa ABEL. Por comodidad. el identificador NUM se define como un sinónimo para el conjunto de cuatro bits de entrnda [N3 , N2 , Nl, NO1. permitiendo que se escriba un valor de entra.da de 4 bits como un entero dt.'cimal,
Tabl a 4-17 Un
el delector de
module PrimeDet title ' 4-Bit Prime Nuwber Detector' • Inpu t and
output pins
NO. Nl . N2 . N3
pino
F
pin istype 'cm' ;
•
ocfinition
NUM •
[N3 ,N2.Nl.NO] ;
trutlLtable
-, 1 -, 2 -, 3 -, -, 1 -, 11 -,
{NUM
,
13
end PrimeDet
-,
F)
1, 1, 1, 1, 1, 1, 1;
/tibia //~ \'ur/ru/
troch.,.table IiS/tl'~"'rod,,
IiS/(¡-Silfida 0fl~rodordl!
tabla dt! !'l!roar/ no lt!mJl-ori:1lI10,
o,.
257
258
Capitulo 4
Principios de diseño lógico combinacional Tanto las tablas de verdad como las ecuaciones pueden utilizarse dcnlro del mismo programa ABEL La palabra clave equations introduce una serie de ocunciones, mientr.lS que la palabra clave truth_table introduce una sola tabla de verdad.
4.6.5 Intervalos, conjuntos y relaciones La mllyoria de los sistemas incluyen buses. rcgistros y ooos circuitos que manejlln un grupo de dos o más sei1ales de manera idéntica. ABEL proporciona varios atajos para la
Inlen 'u/o
cotifl.ln/O
definición y el uso convenientes de tales sdales. El primer atajo es paro nombrar señales numeradas similares. Como se muestra en las definiciones de terminales en la Iilblu4·18. un ¡/l/en 'u/o de nombres de señal puede definirse al establecer el primero y el último nombres del intel'\'alo. separados por " .• ", Por ejemplo. escribir ''N3 • . NO" es lo mismo que escribir "N3. N2, Nl. NO". Note en la tabla que el intel'\'alo puede ser ascendiente o descendiente. A continuación. necesitamos una faci lidad para escribir ecuaciones de manera más compacta cuando un grupo de señales se manejan todas de manera idéntica. a fin de reducir la posibilidad de errores e inconsistencias. Un COtljll/l/O de ABEL es sencillamente una colección de señales que se: manejan como una unidad. Cuando se: aplica una operación lógica como ANO. OA o bien cuando se aplica una asignación a un conjunto. es aplicada a cada elemento de dicho conjunto. Cada conjunto se define al principio del progr.una al asociar un nombre de conjunto con una lisl1l entre corchetes de los elementos del conjunto (por ejemplo. N.. !N3 , N2, Nl, NO 1 en la tabla 4- 18). La lista de dementos del conjunto puede emplear notación abreviuda (YOUT.. ! y l .. y 4 J ). pero los nombres de: elemento necesitan no ser semejantes o tener cualquier correspondenci:a con el nombre del conjunto (COMP" ¡ EQ , GEl ). Los elementos del conjunto también pueden ser constantes (GT: ! O, 1] ), En cualquier C'olSO. el número y orden de los elementos en un conjunto son significativos. como \'eremos más adelante. La mayoría de los operadores de AREL pueden aplicarse a conjuntos. Cuando una operación se aplica a dos o más conjuntos. todos éstos deben tener el mismo número de elementos. y la operación se aplica de m:anera individual a los elementos del conjunto en posiciones parecidas. sin impon:ar sus nombres o números. De estc modo. la ecuación "YOUT '" N & M" es equivalente a cuntro ecuaciones: yt _ N)&M3; Y2 • N2 & M2; Y) . Nl &M1, Y4 .. NO&MO;
relaci6n optrodor rtloci(lIIill
Cuando una opernción incluye tanto vari:ables de conjunto como no penent.'Cicntes a un conjunto. las vari:ables no pertenecientes al conjunto se combin:an de manera individual con los elementos del conjunto en cada posición. De esta forma. la ecuación "ZOUT ", (SEL & N) i (!SEL & M)" es equivalente a CUlltro ecuaciones de la forma "Zi :::(SEL & Ni)f(! SEL & Mi )'"pam i igulll de Oa 3. Otra importante caracteristica es la capacidad de ABEL para convenir "relaciones" en expresiones lógicas. Una relaci6/1 es un par de operandos combinados con uno de los operl.ltloru re/ado/l o/es enumerados en la tabla 4-19. El compilador conviene una relación en una expresión lógica que es I si y sólo si la relación es \'eroadera. Los operandos en una relación son trnUldos como enteros sin signo. y el operando puede ser ya sea un entero o un conjunto. Si el operando es un conjunto. es tratado como un
260
Capitulo 4
Principios de disei'io lógico combinacional T a b Ia 4-20 Resumen de ecuaciones sintetizadas producidas por ABEL para el programa en la tabla 4-18. P-Tenns
--------"2 1/2 1/2 1/2
'" 2/2
'" 2/2
16/ 8 23/ 15 1/2 1/2 16/19
••••••••• 69/ 62
Fan- in
Fan-out
------ ------- ---- """ ----------------2 1 Pin Y1 2 2 2 3
1 1 1 1 1 1 1 1 1 1 1 1
3 3 3 8 8 2 2 8
Be"
Pin Pi n Pin Pin Pin Pin Pin Pi n Pin Pin Pin Pin
de ?
o~roJord~
asigtloc:i6n /10 ttmporiwdo "si/l imfJOrlan('Ía "
Y2 Y1
y,
ZO Z1
Z2 Z3
'"
GE
GJ'R
LTH tJNLUC1
P-Term Tot al ; 53 Total Pins ; Total Nodes : O
Average P-Term/o'¡ tpu t :
@OCSET
(attribJtesl
Type
,"
*4.6.6 Entradas sin Importancia Algunas ,~r.¡iones del compilador de ABEL ticnCH una capacidad limitada para manipular entrndassin importancia. Como ya se mencionó, las ecuaciones ABEL especifican combinaciones de entrada que pertenecen aJ conjunto de iniciación de una funciÓll lógica: se supone que las combinaciones restan!e!l pcrteneccn al conjunto de neulr.l.lizaciÓll. Si algunas combinaciones de enttada pueden en su lugar a...ign3tSC aJ conjunto d. entonces el programa puede sercapazde usar esas entradas sin importancia para hacer un mejor trnbajo de minimización. El lenguaje ABEL define dos mecanismos para asignación de combinaciones de entrada al conjunto d. A fin de utilizar cualquier mecanismo. se debe incluir la directiva de compilación 90CSET en su programa o incluir "de;" en la lista ele propied:vles, istype de las salidas para las cuales usted desea que se tOlTlCn en cuenta las "sin importancia". El primer mecanismo es el ofNrodor d~ asignoci6n no temporiuulo sin importancia, ?= . Este operador se emplea en lugar de = en ecuaciones para indicar que las combinaciones de entrada coincidan con diado derecho deberfan ser colocadas en el conjunto d en vez del conjunto de inicialización. Aunque este operador está documentado en el compilador ABEL que yo utiliz.o, desgraciadtunente parece estar defectuoso, de modo que no voy a hablar más acerca de ello. El segundo mecanismo es la tabla de verdad. Cuando se habilita el procesamiento de los "sin imponancia", cualquiera de las combinaciones de entrada que no se encuentran expHcitamente enumeradas en la tabla de "erdad se colocan en el conjunto d. De este modo, el detector de dfgi tos BCD primos descrito en la página 232 puede ser especificado en ABEL como se muestra en la tabla 4-21. Un valor sin importancia es implicado para combinaciones de entrada 10- 15 debido a que estas conlbinaciones no aparecen en la tabla de "erdad y la directiva 9OCSE'J' está en efecto.
Sección 4,6
El lenguaje de descripción de harcfware ABEl
Tabla 4-21
module Ikmtcare
Programa ABEl que utiliza entradas -SIn Importancia-,
ti tle ' Dont Care Examples' QOCSE'T'
• Input and output pins N) , .NO, A, B
pin;
F, Y
pin istype 'can ' :
NlIM. (N) ,.NO] ; X • . X .:
truth,..table (NUM->F) 0->0 ; 1->1: 2->1; 3->1 ; 4 ->0; 5- >1; 6->0: 7 ->1; 8->0 : 9->0:
,
trutlLtable (lA, B]->Y) (0 , 0)->0 ; (O,l)->X ; (l.O ) -:.X ; (l,lJ - :.l ;
ene! Ikmtcare
También es posible especificar combinaciones sin importancia de manera explícita. como se muestra en la segunda labia de verdad. Como se presenl6 muy al principio de esta sección. ABEL reconoce . X. como una constanle especial de un bit cuyo valor es "sin importancia", En la labIa 4-21. el idenlificador "x" ha sido igualado a eSla conslante precisamenle para hacerlo más fácil de escribir entradas sin importancia en la labia de verdad. Las ecuaciones minimizados resultantes de la tabla 4-2 1 se muestran en la tabla 4-22. Note que las dos ecuaciones para F no son iguales; el compilador ha seleccionado diferentes valores para las "sin importancia",
Equations : F .. (lN2&N1 i lN) &: NO) ;
y • ¡al ;
Reverse-Polarity Equations : !F • 1N2 &- !NO iN] i !NI " !NO); !Y.( ! B) ;
Tabla 4-22 Ecuaciones
minimi-
zadas derivadas de la tabla 4-21.
261
262
Capitulo 4
Principios de disei'lo lógico combinacional T a bl a 4 -23 Estructura de los vectores de prueba
ABEL
test_vectors
(inplII-/ist -> OUlplII./ü t ) inpUI-mlue - > /1II1/IIII-1'(I/lIt; • • •
inplll-I'U¡'U: -:> OUl/lut-I'(l/ue I
4.6.7 Vectores de prueba Los programas ABEL pueden contener vectores de prueba. como mostremos en In tabla 4-11 de la p:ígina 2S 1_El formato gencnll de los vectores de prueba es muy semejante al
tescvectors lisw-entnul/J
IIsw -salida
de una Ulbla de verdad y se muestra en la tabla 4·23. La palabra clave tes t_ vectors introduce uno tabl:! de verdad. La lisIa-en/rada y la liSia- salida proporcionan los nombres de IIIS señales de entrada y IIIS sal idas que aquéllas afectan. Cada una de estas listas es ya sea un nombrt: de señal simple o un conjunto. A continuación de la introducción del vector de prueba tenemos una serie de instrucciones. cada una de las c u ale.~ especi• lica un valor de entrada y un valor de salida esperado al utilizar el operador " ->". Los vectores de prueba ABEL tienen dos usos y propósitos principales:
l. l)resputs que el compilador ABEL traduce el progrnma en '"patrón de fusión'" paro un dispositivo en particular. simula 1:. operación del dispositivo programado final al aplicar las entradas del vector de prueba a un mOOelo de softwore del dispositÍ\"O y comparar sus salidas con las correspondientes saM as del vector de prueba. El diseñador puede especificar una serie de vectores de prueba a fi n de verificarOObJemente queese dispositivo se com~ como se espera pata algunas o todas las c'CNllbirmc,onc:s de c:ntrnda. 2. Después de que un PLD se programa física mente. la unidad de programoción aplica las entradllS del vector de prueba al dispositivo físico y compara ¡lIS salidas del dispositivo con las correspondientes salidas del vector de prueba. Esto se hoce paro verificar la correcta programación y funcionamiento del dispositivo. Desgraciadamente. los vectores de prueba de ABEI... raro. vez hocen un muy buen lr"J.bajo en cualquiera de estas tareas. como explicaremos a continuación. Los vectores de pruebo1 de la Ulbla 4- 11 se repiten en la tabla 4-24. excepto que par.a ef/X'tos de legibilidad supondremos que el identificador Xha sido igualado a la constante "sin importancia" . X.. y hemos agregado comentarla¡ para numerar los vectores de prueba. La tabla 4-24 en realidad parece ser un muy conveniente conjunto de vectores de prueba. Desde el punto de vistn del diseñador. estos vectores cubren en su totalidad la operación esperada del circuito de alanna, como se detalla acto seguido. vector por vector: l. Si PANIC (PÁNICO) es l. entonces la salida de alomla (F) deberla estar encendida sin tener en cuenta los ()(TOS valores de entrad.'l. Todos los vectores restantes cubren los casos donde PANIC es o. 2. Si la alanna no está habililoda. enlonces la salida deberia estar apagada. 3. Si la olanna se encuentra habilitada pero estamos saliendo. entonces la salida deberla apagarse. 4·6. Si la alanna está habi litada y no hemos salido. entonces la salida deberla estar encen· dida si cualquiera de las señales de sensor WINOOW.DOOR o GARAGE son O. 7. Si la alanna se encuentra habilitada, no hemos salido y todas las señales de sensores son l. entonces la salida deberla estar apagada.
El lenguaje de descripcipn de hardware ABEl
Sección 4.6 test_vectors ( [PANIC,ENABLEA , EXI TING,WINDOW,DOOR,GARAGE) X, X, x, x, 1, XI I
I I I I I I
o, O, O, O, O, O,
o,
X,
1. 1, 1. 1, 1,
1.
O, O, O, O,
X, X, O, x, X,
X, X, X, O, X,
1,
1,
-, -, -, -,
[ ALARM ) ) 1) ; I O) ; I O] ; I
xJ XJ xJ -, I xJ -, I 01 -, I 1)
-,
)
1J ; 1) ; 1) ;
01 ;
,1 "
( [PANIC, ENABLEA., EXITIl{; , W:rm:a-I, DOOR. GARAGE) O, 1, lJ 1. 1. I
I I I I
I I
O, O, O, O, O, O,
1. 1. 1,
O,
1, 1,
O, O, O, O, 1, O,
"O, 1. 1.
1.
O, 1.
O, O,
O, O,
1.
1.
-, -, -, -, -, -, -,
[ALARM)) 1] ; I 1) ; I 1) ; I
1J 1J OJ I OJ I OJ I 1J -, )
1 J,
Tabla 4-24 Vectores de prueba para el circuito de alarma en la tabla 4-1 1.
'3 "
'S " '7
El problema es que ABEL no maneja las entradas sin importancia como deberla hacerlo. Porejemplo. el "'ectocde prueba 1 deberfa probar 32 distinlas combinaciones de enmlda correspondientes a todas las 32 combinaciones de entradas sin importancia ENABLEA. EXITING. WINOOW. IXlOR y GARAGE. Pero no lo hace. En esta situación. el compil ador ABEL interpreta "sin importancia" como: "al usuario no le interesa cuál valor de entrada yo utilice" y asigna precisamente Oa todas las entrada.. sin importancia en un vector de prueba. En este ejemplo. se podría habcrescrito illCOrreCtamente la ecuación de salida como " F .. PANIC & ! ENABLEA , ENABLEA & ••• "; los vectores de prueba todavía pasarlan. aun cuando el botón de pánico funcionaria solamente cuando el siste· Ola se encuentre deshabilitado. El segundo uso de los vectores de prueba se encuentra en la prueba del dispositivo físico. La mayorfa de Jos defectos físicos en los dispositivos lógicos pueden detectarse utili7.ando ell1Iooi'lo Ji' bloqui'o i'lI fa lla simpli'. que supone que cualquier defecto ffsico es cquivaleme a tener una entrada o salida de compuerta simple bloqueada en un V".dor de Oo I lógico. Sólo colocar junto un conjunto de vectores de prueba que parezca ejercitar las especificaciones funcionales de un circuito. como 10 hicimos en la tabla 4-24. no ganmtiza que todos los bloqueos en fallas simples sean detectados. Los vectores de prueba tienen que ser eJegidos de tal modoque todo posible bllXlueoen fal la cause un valor incom:cto en 111 salida del circuito para alguna combinación de entrada de vector de prueba. La tabla 4-25 muesua un conjunto completo de vectores de prueba para el circuito de alarma cuando se realiza como un circuito de suma de productos de dos niveles. Los primeros cunuo vectores ,'crifican bloqueos en I de fal las en la compuerta OA mientras que los últimos tres verifican bloqueos en Ode fallasen lascompuertas ANO; ~ltaque esto es sufi ciente para detectar todos los bloqueos en fall as simples, Si se sabe algo acerca de la prueba de fallas se puede generar vectores de prueba para pequeños circuitos a mano (como lo hice en este ejemplo). pero la mayoría de Jos diseñadores utilizan hemunientas automatizadas de lerceras panes para crear \'CCIOI""CS de prueba de alta CDlidad pan! sus diseños PLD. tescvectors
263
'1 " '3 "
O) ;
'S
Ol ; OL
"
'7
modelo de bloquro rll f(lllll simple
Tabla 4-25 Vectores de prueba de bloqueo en falla simpte para la realización de suma de productos mrnima del circuito de alarma.
Capítulo 4
Principios de diseño lógico combinacional
4.7 El lenguaje de descripción de hardware VHOL A mediados de la d&ada de 1980. el Departamento de Defensa de Estados Unidos (DaD. Oepartmcnt of Defense) y el IEEE patrocinaron el desanollo de un lenguaje de descripción de hardware de alla capacidad denominado VHDL El lenguaje ammcócon las siguientes carncteristicas. que todavfa tiene :
VIIDL
hermnti~nlas
df" S(nlf"S;S
VUOL
VHDW7 VJfDL-9J
• Los disenos pueden descomponerse jerárquicamente. • Cada elemenlo de diseño tiene tanto una interfaz bien definida (paro. conectarla a otros elementos) como una especificación de comportamiento precisa (proa simularln). • Las especificaciones de componmniento pueden utilizar ya sea un algoritmo O bien una estructUr:l de hardware real para definir la operución de un elemento. Por ejem· plo. un elemento puede ser definido inicialmente por un algoritmo. para pennitir la verificación del diseño de elementos de mayor nivel que utili;¡;a; posterionnente. la definición algorítmica puede ser reemplazada por una estructUr:l de hardware. • La concurrencia. temporización y señales de reloj plCde ser todas modcloclas. VHDL maneja estructuras de circuitos secuenciales asincrónicos además de siliCiÓflicos. • La operación lógica y comportamiento de temporización de un diseño pueden simularse. De este modo, VHDL comenzó como un lenguaje de modelado y document:lción. permitiendo que el comportamiento de diseños de sistemas digitales fuera especificado y simulado con precisión. Mientras que el lenguaje VHOL y el entomo de simulación enUl importantes innovaciones por sf mismas, la utilidad y popularidad de VHDL dieron un salto cuántico con el desarrollo comercial de huramimtru de s(ntu is VHDL Estos programas pueden crear estructuras de circuito lógico directamente de descripciones de comportamiento VHDL. Si se utiliza VHDL, se puede disenar, simular y sintetizar cualquier cosa desde un circuito combinacional simple hasta un sistema microprocesador completo en un chip. VHDL fue estandarizado por cllEEE en 1987 (VHDL-87) y extendido en 1993 (VHDL- 93). En esta sección \'eremos un subconj unto de caracteristicas del lenguaje que son legales bajo cualquier estándar. Describiremos carncteristicas adicionales para el diseño lógico secuencial en la sección 7.12.
4.7.1 Flujo de diseño
flujo dt distiiQ
Es útil comprender todo el ambiente de diseno VHDL antes de saltar al lenguaje mismo. Hay vurios pasos en un proceso de disei\o basado en VHOL, frecuentemente de nominado e1 j1ujo dt distño. Estos pasos son aplicables a cualquier proceso de diseño basado en VHDL y se resumen en la figura 4-50 de ltl página 266.
Sección 4.7
1m 9 n rol
El lenguaje de descripción de hardware VHDL
ida po derecho de u
El denominado "componente frontal" o "interfaz de usuario" comienza con averiguar el enfoque básico y bloques de construcción al nivel del diagrama de bloques. los diseños lógicos grandes, como programas de software, son por lo regular jerárquicos. y
VHDL proporciona un buen marco para definir módulos y sus interfaces y completar los detalles más adelante. En el paso de ajust~, una hemun.ienta de ajuste o ajustador mapea las primitivas sintetizadas o componentes con relación a los recursos disponibles del dispositivo. Para un PLD o CPlD, esto puede significar la asignacK'ín de ecuaciones a elementos AND-OR que están disponibles. Para un ASIe, puede significar dejar las compucr1as individuales en un patrón y haJlar fonnas para conectarlas dentro de las restricciones lIsicas del AStC; estO se conoce como el proceso de ubicación y (!nrutam;(!nto. El disci\ador por lo regular puede especificar restricciones adicionales paro esta etapa. Iales como la colocxión de módulos dentro de un chip o las asignx:iones de tcnninaJ para las tcnninales externas de cntrada y saJidn. Una vez que se ha escrito algo de código. usted quemi compilarlo. nalUralmcnte. Un ronrpiladQr VHDL analiza su código por si luviem ellores de sintaxis y taJubi~n verifica que sea compatible con otros módulos de los que depende. Tambi~n crea la infonnación interna que es necesaria para que un simulador procese su disei'io posterionnente. Como en otrosesfuerros de programación. usted probablemente no esperaría hasta el final de la codificaci6n para compilar todo su código. Haciendo un segmento a la vez puede evitarse
m
lpro J
por
"di/f)r de I~r/f) VUDL
265
266
Capitulo 4 Principios de diseno lógico combinacional
componente
trontal
I
•
diagrama
de bloques • • • • :' (¡muy doloroso!) . _. _.
............. _.
pa... ""
-" posterior
-,
!erarqulal
pawsdol
codifleaci6n
compilación ..J
slmulad6nl varificaei6n
..J
(doloroso. pero no fuera de lo corn(¡n)
-,
slntesis
verificación de tempor\laeión
ajust&.'1ugar
•ru"
Figura 4·50 Pasos en un flujo de diseño VHOL u otro basado en HOL.
sinm/mlor VlIDL
\'erijicuci6n
\'erijicución tll'
ll'mpori:aci6n
s(nltsis
la proliferación de errores de sintaxis, nombres inconsistentes y asf sucesivamente, y cienamente puede darle a usted un sentimiento muy necesario de progreso cuando el fina l del proyecto ¡pare7.ca inalcanzable! Quizá el paso más satisfactorio viene a continuación: la simulación. Un sim¡dador VHDl.le pennite definir y aplicar entradas a su diseño, y observar sus salidas. sin tener en ningún mumento que construir el circuito ffsico, En proyectos pequeños, el tipo que usted puede hacer como trab3jo en casa en una clase de diseño digital, probablemente generarla entradas y observaría salidas manualmente, Pero par" proyectos grandes. VHDL le proporciona la capacidad de crear "bancos de prueba" que automlÍticamente aplican entmdlls y la~ compamn con l a~ snlidas e..~ pernda ~. En ~lidad, la simulación es apenas una pieza de un paso mayor conocido como I't'rificaciÓII . Seguro, es sntisfoctono observnrque su circuito simulado produce salidas simulacl,s, pero el propósito de la simul3CiÓll es lTIl'I yor: I'trificar que el circuito tr.l.baje como se desea. En un proyecto típicamente grande, una cantidad de esfuerzo I'ltstancial se gasla tanto durante como despoés de la eUlpa decodifi cación para definir casos de prueba que ejerciten el droJito en una anlplia gama de condiciones de operaciones lógicas. El hecho de encontrdl' los ell on:s del di~ño (!n esta eLapa es de gr.lII importanc:ia: si los CIIOrros ~ descubren más adelante, todos los llamados pasos del "componente posterior" deben po!" lo ~ular ser repetidos. Advicna que existen al menos dos dimensiones de verificación, En la venJicación filllciollllJ, estudiamos eJ funcionnmienlO lógico del circuito sin tomar en cuenllllas consideraeiones de temporización; los rclllrdos de compuerta y otros parnmetros de temporización se: consideran como cero, En la l't'rificClción dt temporizaciólI. estudiamos la oper.¡ción del circuito incluyendo retardos estimados, y ,'erificamos que el ammque, retención y otros requerimientos de tcmpori7.ación para los dispositi\'OS secuenciales como son los biestables o mp-nops se satisfagan, Es COStumbre efectuar una verificución jilllciomil minuciosa antes de comenzar los pasos del componente posterior. Sin embargo. nuestra habilidad paro hacer In verificación de rem¡JoriwciÓl¡ en esta etapa con frecuencia es limillldn. puesto que la lemporiz.nción puede ser fuertemente dependiente de los resultados de síntesis y ajuste, Podemos hacer una verificación de temporización preliminar para ganar algo de consuelo con el enfoque toeaI del diseño. pero la verifiC'dCión de temporizndón detallada debe esperar Msta el final. Des~ de la vcrificaciOO, estamOS listos para movemos a la etapa de "componente posterior" , La naturuJe7.a de esta eUlpa y las herramientas para la misma vnrfan un poco, dependiendo de la tecnologfa que se va a utilizar (!n el diseflo. pero hay tres pasos básicos, El primero es la s(ntu;s, que convierte la descripción VHDL en un conjunto de primitivas o
Ellengua]e de descripción de hardware VHOl
Sección 4.7
componentes que pueden ensamblarse en la tecnología destino. Por ejemplo, con los PLD o CPLD, la nerramienta de síntesis puede genernr ecuaciones de suma de productos de dos ni,,·eles. Con IosASIC, se puede genernr una lista de compuertas y una lista de n!d que especifiea cómo deberfnn inleroonectarse. El diseñador puede "ayudar" a la hemunienta de síntesis al especificar ciertas "slriC(:;OfIL$ específicas de la tecnología, tal como la cantidad máxima de número de niveles lógicos o la fuerza de los sepamdores lógicos que se VlU1 a utilizar. En el paso de ajuste. una herramienta de ajuste o ajustador mapea las primitivas sinletizooas o componentes con relación a los recursos disponibles del dispositivo. Paro un PLD o CPW, esto puede significar la asignación de ecuaciones a elementos AND-OR que están disponibles. Para un ASTC, puede signiftcar dejar Ia.~ compuertas individuales en un patrón y hallar focmas paro. ronectnrIas dentro de las restricciones fTsicas del ASIC; esto se ~ como el proceso de llbicocioo y e"m'amie,,'o. El diseñador por lo regular puede especificar restricciones adicionales paro. esta etapa. tales coroo la colocaciÓfl de módulos dentro de un chip o las asignociones de terminal pnru. las terminales externas de entrada y salida. El paso "final" es la verificación de temporización del circuito que está reci~ n ajustado. En esta etapa aparece el retardo de las señales en el circuito real debido a la longitud de los alambres, las cargas e l~ctricas y otros factores que se pueden calcular con una precisión razonable. Es habitual durante este paso aplicar los mismos casos de prueba que se utilizaron en In verifi cación funcional, pero las pruebas se realizan en el circuito tal y como se va a construir en realidad. Como sucede en cualquier otro proceso creativo, ocasionalmente se: puede llevar dos pasos para adelame y uno para atrás (iO peor!). Como se infiere de la figura, durante la codificación se pueden encontrar problemas que nos obliguen a regresnr sobre nuestros pasos y volver a pensar en nuestrajerarqufa, y casi con certeza se tendrán eITOres de compilaciÓn y simulación que nos fonarán a volver a escribir partes del código. Los problemas más dolorosos SQ[] aquellos que encontramos en el componente posterior del flujo de diseño. Por ejemplo, si el diseño simetizado no ajusta en un FPGA disponible o no satisface los requerimientos de temporización. se puede tener que J't;g~sat tan lejos como para volver a pensar todo el enfoque del diseño. Es algo que vale In pena recordar: las herramientas excelemes todavfa no sustituyen un pensamiemo cuidadoso al principio de un diseño.
Imagc 1 prO!
~Iel
pe.
el "'::C.1(.
a
u r
267
lista de"d I?stricdo"eJ ajust, ajw;uufor
ubicad&! y ,,,ruwmit'nfo
268
Capitulo 4
Principios de diseño lógico combinacional
l')
lb)
entidad A
arquilecwra A
8rQ1.Jitecwra
omIda' B
entidad e
arquitectura B
entidad E
Figur a 4-51 Arquitecturas y entidades
VHOL: al concepto
8rqyitectura E
arquitectura F
de "envoltura"; b) uso jerárquico.
4.7.2 Estructura de programa
t nlidlJll ¡,rquitecfum
VHOL fue disei\ado con principios de progr.unación estructurada en mente, tomando prestadas ideas de los lenguajes de programación de software Pascal y Ada. Una idea clave es definir la inteñaz de un módulo de hardware mientras se ocultan sus detalles internos. De este modo, una tlllidtuJ VHDL es simplemente una declaración de las entrndas y salidas de un módulo, mientras que una aTrfuilecl ura VHDL es una detallada descripción del comportamiento o estructura interna del módulo. La figura 4· 5I(a) ilustra el concepto. Muchos diseñadores gustan de pensar en una declaración de entidad VHDL como una "en\'Oltura" para la arquitectura, ocultando los detalles de lo que se haJla dentro mientras proporcionan los "ganchos" o conectores para que OlTOS módulos la usen. Esto fonnn los fundamentos para el diseño del sistema jerárquico: la arquitectura de una entidad de nivel superior puede utilizar (o "instanciar" ) olras entidades, mientras oculta los detalles de arquitectura de entidades de nivel más bajo de las de nivel más alto. Como se muestra en (b), una arquitectura de mayor nivel puede hacer uso de una entidad de menor nivel múltiples veces, y múltiples arquitecturas de ni\·el superior pueden emplear la misma de nivel inferior. En la ligura, las arquitecturas B, E y F pcnnanecen aisladas; no utilizan ninguna otra entidad.
Sección 4,7
El lenguaje de descripción de hardware VHDL
269
Tl:;¡gen ~ otwida por jerechos je uto
archivo de texto
----- ------- ---
(por ejomplo, I!1Yd ... " Ion , \1M)
,- ----
I.,
11
ir , ,,, ,, ,
dellnlc;lón de arquitectura
._-------------------
Figura 4·52 Estructura de archivo de programa VHDL.
En el archivo de texto de un programa VHOL. la declaración de entidad y la definición de arquüecl/¡ro están sepamd:ts. como se ilustra en la figura 4-52, Porejcmplo. la tabla 4-26 es un programa VHDL muy simple para una compuerta "inhibitoria" de 2 entradas, En
proyectos grandes. las entidades y arquitecturas se definen en ocasiones en archivos pot" separado, los cuales el compilador integra de acuerdo con sus nombru declarados. Como oltOS lenguajes de programación de alto nivel. VHDL generalmente ignora los espacios y los saltos de !Jnea, y éstos pueden proporcionarse como se desee para mejorar la legibilidad. Los comen/arios comienzan con dos guiones (- - ) y finali7.an con el final de la linea. VHDL define muchas cadenas de caracteres especiales, denominadas palabras reun 'adtu o palabras clave. Nuestro ejemplo incluye varias de ellas: ent.i t y, por t. i s , in. Out , end. architecture. begin. when. el se y noto Los itlttntificadores definidos por el usuario comienzan con una letra y contienen letras, drgitos y guiones bajos, (Un guión bajo no puede seguir después de otro guión bajo o ser el último canicter en un identificador.) Los identifi cadores en el ejemplo son Inhibit. X. Y, BIT. Z e Inhibit_arch. "BIT" es un identificador integrado para un tipo pr-edefinido; no se considera una palabra reservada porque puede ser redefinida. Las palabms reservada.s y los identificadores no son sensibles a mayúsculas y minúsculas, entity Inhibit is port (X,Y: in BIT; Z: out BIT) ; end Inhibit;
al so know as 'BUT-NOT' as in 'x but not y' -- Isee (Kli r. 1972])
a rchi tectur e Inhibit_arch of I nhibit i s begin Z < _ ' 1 ' when X. ' l ' and Y. 'O ' else ' O' ; end Inhibit_arch ;
declaración dt tntidad lll'jinición de arr¡rtiltcfllrtr
t Dmf'ntlJ rilJS po/abros ff'Sf'n'ada$ PlllabT(J$ c/¡lI't!
idtntificadQt'ts
Tabla 4-26 Programa VHDL para una compuerta
"¡nhibitoria-.
•
270
Capitulo 4 Principios de diseño lógico combinacional
Tabla 4·27 Sintaxis de una declaración de
entidad VHOl.
entity ~ntit)'.namé' ¡, po" (sigila/-lit/mes •• //IOOe signal.t)1H! ¡ signa/-names •• mOlle sigllal-t)7~ : • • •
siglla/-aames ·• molle sigl/a¡-f)pe ) ; end entit)'-name;
Una dcclwnci6n de e ntidad bjsica tiene la sinuuis moslnlda en la tabla 4-27. Apane
"ueno declaración de plleT1Q
de nombrar la entidad. el propósito de la declaración de enlidad es definir sus señales de interfaz externa o p rlertos en su parte de declamci6n de puenos. Además de las palabras clave enü ey. is. por e y end. una declaración de entidad tiene Jos elementos siguientes: Un identificador seleccionado por el usuario para nombrar la emidad. signal-name Una lista separada por comas de uno o más idenüficadores seleccionados por el usuario para nombrar señales de interfaz externa. mOlle Una de cuatro palabras reservadas, e.<¡pecifi cando la di rección de la señal: enJit)'-/lllme
i n La señal es una entrada a la entidad. ou t La ~ñal es una salida de la entidlld. Note que el valor de una señal asf no puede ser "leído" dentro de la arquitectura de la entidad, solamente por otras entidades que la utilicen. buf fer La señal es una salida ele la entidad y su valor también puede ser leído dentro de la arquitectura de la entidad.
inout La señal se puede emplear como una entrada o como una salida de la entidad. Este modo es tfpicamente utiliz.ado par'! tenni nales de entrada/salida de tres estados en PLD. signtll -/)'pt! Un tipo de señal que está integrada o defi nida JXlr el usuario. Tendremos mucho qué decir acerca de tipos en la siguiente subsección.
/Iefillicidn dt arqu iu cturn
Advierta que no hay punto y coma después del siglud-l)'JH! final: intercambiando el partntesis de cierre con el punto y coma después es un error común de sintaxis para los programadores de VHDL principiantes. los puertos de una entidad y sus modos y tipos son todo lo que se \'C por otros m6dulos que los utilizan. La operación interna de la entidad se especifica en su defi/licidn lle arquirectl/m. cuya sintaxis general se muestra en la I3bla 4-28. El i!lltil)!./Iame en esta definici ón debe ser el mismo que el dado anterionnente en la declarol.ci6n de entidad. El archirecture-name es un identificador seleccionado por el usuario. por lo regular relacionado con el nombre de la entidad: puede ser el mismo que el nombre de la entidad si asf se desea. Las señales de interfaz Clttema (pucnos) de una arquitectura se heredan desde la parte de la declar'!ci6n de puen o de su correspondiente declaración de entidad. Una arquitec. tura I3mbién puede incluir señales y otras declaraciones que sean locales a e&1 arquitectura. de manem similar o otros lenguajes de 0110 ni vel. La.~ declaraciones comunes ¡¡ múltiples entidades pueden hncel1ie en un "paquete" por separodo. utili7.ado po.- toda~ las entidades.. como se discute más adelante.
Se
architecture m r lrileclllrt:· /Illml' of l'f1firy .namt' is ,)'/)(' declartllitms
.fign,,1 declarmions cl)nstalll ,leclClm/io/ls fimctioll tlefinitions p rocedll n: dcfinitions component decl(lrruions
El lenguaje de descripción de hardware VHOL
27 1
Tabla 4-28 Sintaxis de una definición de arquitectura VHDL
begin
concurrent-Sll/teme,,'
...
concurrent ·sta/emen' end arrhiteClllre·name; Las declaraciones en la tabla 4-28 pueden aparecer en cualquier orden. En su debi· do momento discutiremos muchas clases diferentes de declaraciones e instrucciones que pueden aparecer en la definicióQ de arquilecluro. pero, para empezar, lo más fáci l es la signa! dec/l/rations. Nos da la misma infonnación acerca de una señal que en una declaración de puerto, excepto que no se especifica ningún modo:
dtclumci6n dl' mj(,1
signal siglla/.names : signal.t>7)('; Pueden definirse cero o más señales dentro de una arquitectura y más o menos corresponden a los alambres que se identifican en un diagrama lógico. Pueden leerse o escribirse dentro de la definición de la arquitectura y. como otros objetos locales. puede hacerse referencia a ellos solamente dentro de la definición de la arquitectura que los abarca. Las \'l,dables VHDL son semejantes a las señales, excepto en que por lo regular no lienen signi lkución física en un circuito, De hecho. note que la tabla 4-28 no tiene provisión para ~declarac i ones de variables" en una definición de arquitectura.. En vez de ello. las variables se utilizan en las funciones, procedimientos y procesos VHOL. cada uno de los cuales discutiremos más adelante. Dentro de estos elementos de progrnma, la sintaxis de una decf(lroci6n de l'uriable es precisamente como la de una declllnlción de señal. excepto porque la palabro clave variable se empleu:
\'uriub/l'
dl'c/(lnJó6n dl' mrillblt
'
variable I'fln·able· /I(II1/es : l'tlriabll'o/ypt!;
4.7.3 Tipos y constantes Todas las señales. variables y constantes en un programa VHOL deben tener un "tipo" asociado. Ellipo especifica el conjunto o intervalo de valores que el objeto puede tomar. y también hay típicamente un conjunto de operndore..~ (tall!,~ como suma. ANO. ctc.) :'50ciados con un tipo dado. VHDL tiene llpenas unos cuantos tillOS pn:dl'finidos. enumerados en la tabla 4-29. En el resto de este libro. los únicos tipos predefinidos que utilizaremos son i n teger. c haracter y booleano Usted podrfa pensar que los tipos con nombres '"'bi t " y "bi e vec tor" serían esenciales en el diseño digital. pero resulta que las versiones definidas por el usuario de e..\IOS tipos son más útilc.~. como discutiremos en breve. bit
b it.,vec:tor bool.."
character integer ",,1
severity_level string tirre
Tabla 4-29 TIpos predefinidos deVHDL
,ipo
,ipos prWl'ji"ido.<
272
Capitulo 4
Principios de diseño lógico combinacional
T abl a 4 - 30 Operadores predefinidos para lOs tipos
OperMIo,... inceger
,
integer y boolean deVHOl. • I
suma
anO
AND
="
0'
OR
nand
NANO
multiplicación división
mod división entera rem residuo abs
.,
integer boo1.." true (I'emadero), false (jabo}
character (cardc/er}
tipo d~fin;do por ~11I5ua,io
tipo enumerado
valor absoluto
no, NOR xo, OA Exclusi,'o xno, NOA Exclush'o no, complemcnlaciÓII
exponenciación
El tipo integer (etrfero) se define como el intervalo de enteros que incluye por lo menos el intervalo desde -2. 147,483.647 hasta +2. 147,483.647 (_2 31 + I hasta +231- 1): las implementaciones de VHDL pueden extender este intervalo. El tipo boolean (booletmo) tiene dos valores, crue ( ,'erdade ro) y false (jabo), El tipo character (caráCler) contiene todos los caracteres en el conjunto de caracteres ISO de 8 bits: los primeros 128 son los caracteres ASCn . Los operadores integrados para los tipos intcgcr y boolean se enumeran en la tabla 4-30. Los tipos más comúnmente utiliz.ados en los programas VHDL tfpicos son los lipos definidos por el usuan'o, y el más común de estos son los lipos ellllmenuJos que wn definidos al enumerar sus volores. Los tipos predefinidos boolean y character son tipos enumerados. Una declaración de tipo para un tipo enumerado tie ne el foonato mostrado en la primera Unea de la tabla 4-3 1. Aquí. l'lllue·list es una liSia separada por comas (de enumeración) de lodos los valores posibles del ti po. Los valores pueden ser identificadores definidos por el usuario o carncteres (donde un ··carácter'· es un carácter
T abl a 4-3 1 •
O".,ltdo,... tooledl1
type type-nome ia (\'afue-list ) ¡
Sintaxis de declaracio-
nes de constantes y tipo VHOL.
subtype subtype·name is type-""me sUln to e"d; subtype subtype· name is type- fwme stan downto end;
constant consroflr·name: ly/)(!·"ame ; _ ,'alije;
Seccl6n 4.7 type STO_ULOOIC is ( ' U' , ' x' , ' O' , ' 1' , 'Z ' , ' W' ,
' L' , ' H' ,
. -' l,
El lenguaje de descripción de hardware VHDL Tabla 4-32 Definición dellipo stcUogic VHOL
-- No inicializado
-- Forzar desconocido Forzar O -- Forzar 1 -- Alta imPedancia -- Débil Desconocido
(véase la sección 5.6.4 para una discusión de
"resolved").
- -Déb il O -- Débil 1 Sin il!¡X)rtancia
subtype STOJ.
ISO encerrado en comillas simples). El primer estilo se utiliza con mayor frecuencia para definir casos o estados para una máquina de estado. por ejemplo, type traffic_light_state is (reset, stop, wai t , gol;
El segundo estilo se emplea en el caso muy importante de un tipo lógico estándar definido por el usuario s td_ logi c. mostrado en la tabla 4-32 y parte del paquete est4ndar IEEE 1164, discutido en la sección 4.7.5. Este tipo incluye no solamente ' O' Y '1 ' . sino otros siete valores que se han encontrado útiles al simular una señal lógica (bit) en un circuito lógico real, como se explica con m:b detalle en la sección 5.6.4, VHDL tambi~ n pennitc a los usuarios CTellI subtipos de un tipo, aplicando la sintaxis que se muestra cn la tabla 4-31. Los valores en el subtipo deben ser un intervalo contiguo de valores del tipo base, desde start hasta end. Para un tipo enumerado, "conliguo" se refiere a las posiciones en la m/ul- /ist definida original. Algunos ejemplos de definiciones de subtipo se muestran a continuación:
std_logic
subtipos
subtype twovaLlogic is st
Note que el orden de un intervalo puede especificarse en forma ascendente o descendente, dependiendo de si se emplea t o o dohnto. Existen cienos atributos de subtipos paro los cuales esta distinción es significativa. pero no los utilizaremos en este libro y ya no Jo estudiaremos.
In,
~
, P ot J l P r
,h
to
dok-ntO
273
274
Capitulo 4
Tabla 4 -3 3 Sintaxis de las declamciones de arreglo
deVHOl.
Principios de dlserio lógico combinacional
type t),JU-name
1S
array (slan to l'nd ¡ of t!ll'mtml-t)'pt!;
type t)'/Jl'-lIame is array (sUln downto l'lId ) of t!ll'ml'llI -t)'pt! ; type 1)'pt!-lIallle i5 array (rcmgt- t)'pt! ) of t!lttllt nt-I)'p e; type t)'pt-lIame is array (mngt- t)'pt! ranqe sta rt to 1'IIdl of t!ll'lnl'llt- t)'p e;
type t)'pt-IIQ/IIt 1S array (rcmgt- t)'pt! ranqe slan doo.mto end ) oi eletlll'nt-t)'pe;
VHOL tiene dos subti pos integer predefinidos. que se definen a continuación: subtype natural is integer range O to highesl -intl'gu; subtype positive is integer ranqe 1 to higllesl -inll'ger: constaflll's dl'clllradlm dl' eOllS/llntt
Las constantes contribuyen a dar legibilidad. mantenimiento y ponabilidad a los progmmas en cualquier lenguaje. La sintaxis de una dt clMoci(m de conslOllle en VHDL se mueslf1l en la última Ifnea de la tabla 4-3 1: se muestran ejemplos enseguida: consta nt auS_SIZE: intege r : .. 32; -- ancho del componen te cons tant MSB : i nt ege r : . BUS~ I ZE - l ; - - número de b i t de l MSB consta nt Z: charac ter : •. Z' ; -- s inónimo pa ra e l valor Hi -Z
tipos arrrg/o arr~glo
(lIdiel' dl' llrrtg/a
Note que el valor de una constante puede ser una expresión simple. Las constantes pueden utilizarse en cualquier sitio en que el valor correspondiente pueda ser empleado. y pueden ubicarse para un uso especialmente adecuado en las definiciones de tipo. como lo mostraremos pronto. Otra catcgorla muy importante de tipos definidos por el usuario son los tipos arreglo. Como otros lenguajes. VHDL define un amg{o como un conjunlo ordenado de elementos del mismo lipo. donde cada elemento es seleccionado por un {m1ice de or~lo. La tabla 4-33 muestra varias versiones de la sintaxis para la declaración de un arreglo en VHOL. En las pri meras dos versiones, Slon y end son enteros que delinen el intervalo posible del fndice del arreglo y de aquf el número total de elementos del arreglo. En las últimas tres versiones. la totalidad o un subconjunto de los valores de un tipo existente (tipo j",e",olo o lipo mngo) son el intervalo o rango del fndice de arreglo. Los ejemplos de las declaraciones de arreglo se proporcionan en la tabla 4-34. El primer par de ejemplos son muy ordinarios y muestran tanto intervalos ascendentes como descendentes. El ejemplo siguiente muestra cómo una constante, WORD_ LEN, puede usarse con una declaroción de arreglo. mostrando lambifn que un vaJorde intervalo puede ser una
Sección 4,7
El lenguaje de descripción de hardware VHDL
type monthly_co~~t is array 11 to 12) of integer; type byte is array (7 downto O) of SIDJOOIC;
Tabla 4-34 Ejemplos de declaraciones de arreglo VHOl.
constant I«>RDJ.EN : i nteqer : _ 32 ;
type word is array lOOROJ.EN-l downto O) of STDJiXIC¡ constant NUM-REGS: inteqer : ~ 8; type r~[ile is array 11 to ~ ) of word ; type
s~tecount
•
is a rray Itra ffic_light-fit atel of integer;
expresión simple, El tercer ejemplo muestra que un elemento de arreglo puede ser por sr mismo un arreglo, creando asf un arreglo bidimensional, El último ejemplo muestro que un tipo enumerado (o un subtipo) puede especificarse como el intervalo del elemento de arreglo: el arreglo en este ejemplo tiene cuatro elementos, con base en nuestr.l. definición previa de traffic_l ight_state, Se considera que los elementos de arreglo están ordenados de izquierda a derecha, en la misma dirección del intervalo de índiee, De este modo. los elementos que están en la extrema izquierda de los arreglos de tipos monthly_count. byte, word. reg_f i le y sta tecount, tienen índices 1. 7, 31 , 1 Yreset, res¡>e(:tivamenle, Dentro de las instrucciones de programas VHDL, se tiene acceso a los elementos de arreglo individuales utilizando el nombre del arreglo y el índice del elemenlo entre pan!:ntesis, Por ejemplo, si M, B. W, R y S son seHales ele variables de los cinco tipos de arreglo que se definen en la tabla 4-34, enlonces todos estos elementos MI 11), B(5). W(WORD_LEN-5 I , RI1, C) .R(l) y S(reset) son válidos, Las litero/~J de arrrglo pueden especificarse al enumerar los valores de los ciernen· tos entre paftntesis, Por ejemplo. lo variable byte B podrfa establecerse completamente con unos medionte la instrucción siguiente
Ultral dt (lrrtglQ
B: _ ('1' ,' 1'. ' 1' , ' 1 ' . '1' . '1' . '1' . '1' );
VHDL también tiene una notación abreviada que permite cspedfi car valores mediante el índice, Por ejemplo, paro establecer toda la variable word Wa unos excepto paro Jos ceros en el LSB de cada byte, se puede escribir W: = IO_ > 'O' ,8_> 'O' , 16_>'O',24a>'O'.others_>'I') ; Los métodos que se acaban de describir trabajan para arreglos con cualquier e1~ment· t)'pe. pero la manera más rál:il de escribir una li tcrul de un tipo de am:glo STO_ LOGIe C!'I emplear una "cadena de caracteres", Una cadtma VHDL es una secuencia de caracteres ISO enccrr:ldos entre comillas dobles, tal como "Hola allá", Una cadena es precisa-
mente un am:glo de caracteres; como resultado, a un amgio STD_ LOGre de una longitud dada se puede asignar el valor de una cadena de la misma longitud, mientras los caracteres en dicha cadena sean tomados del conjunto de nueve caracteres definidos como Jos posibles valores de los elementos de STD_ LOGre: ' O' . '1 ' . ' U' . y as! sucesivamente, De esta forma. los dos ejemplos anteriores pueden volvCf' a esaibirsc como sigue: B : _ '11111111'; W : . '1111 1110111111101111111011111110';
275
others
rnd~na
dt curoCltl'tJ
276
capftulo 4 Principios de disei"lo lógico combinacional
polcitÑI de arrrglQ
operodorde conc(Jle~ción
&
También es posible hacer referencia a un subconjunto contiguo o porción de un arreglo al especificar los índices de inicio y final del subconjunto. por ejemplo. M (6 to 9) . 8 13 down to O) , W(15 downto a ), R12. 1 downto O) . RIl to 2) . S (stop t ogo). Note: que la din:cci60 de la porción debe ser la misma que la del arreglo original. Finalmente. usted puede combinar arreglos o elementos de arreglos empleando el operador de concatenaciÓn &, el cual vincula arreglos y elementos en el orden escrito. de izquierda a derecha. Por ejemplo, 'O' & ' 1 ' & 'lZ' es equivalente a • OllZ' . y la expresión B ( 6 down to O) & 8 (1) produce un corrimiento circular ola izquierda de I bit del arreglo Bde 8 bits. El tipo de arreglo más imponante en programas Hpicos VHDL es el tipo lógico definido por el usuario eslándor 1164 del IEEE s t 1 o f SIDJ,CGIC;
tipo de arrtlglo no reslringido
Éste es un ejemplo de un tipo de amglo no "l/ringido: el intervalo del arreglo no está especificado. excepto porque debe ser un subintervalo de un tipo definido. en este caso. na tural . Esta caracterfstica de VHDL nos pel lllilc desanollar arquitecturas. funciones y otros elementos de programa en una manera más general. algo independiente del tamaño del arreglo o su int.ervalo de valores de ¡ndice. Un intervalo real se especifica cuando a una señal o variable se asigna este tipo. Veremos ejemplos en la siguiente subsección.
4.7.4 Funciones y procedimientos fuJtCjoo
(J'Bumen1o.t re1u/ludo definición de función
pardmelrosfomw/es part1metros reales
Como una funciÓn en un lenguaje de programación de alto nivel , una funcidn VHDL acepta un número de argumentos y devuelve un rt!su/tado. Cada uno de los argumentos y el resultado en una definición de [unción VHDL o llrurutda de función tienen un tipo det.erminado. La sintu.is de una defin ición de función se muestra en la tabla 4-35. Despuls de dar el nombre de la función , numera cero o más pardmetros formales que se utilizan dentro del CUClpCI de la función . Cuando se llama la función. los ¡xmimelros "aJes en la llamada de función sustituyen a los parámetros formales. Siguiendo la polftica de con-
Tabla 4-35 Sintaxis de una definición de lunción
VHOL
function junction·name ( signaf·names : .tig"ol·type; signal·names : sigtlal·rype ; • • •
sigtulJ.tlames : sigtull·t)"pe ) retum retum-t)"pe i5 t}'pe declarations constant decloratiotU ~'ariable dec/arations function definirionl procedure definitions beqin sequential·statemenr •••
sequentiaJ·statemenr end funcrion-rIlll"M ;
Sección 4.7
El lenguaje de descripción de hardware VHDL
cordancia fue"e de tipo VHDL, Jos parámetros reales deben ser el mismo tipo o un subtipo de los parámetros fonnales . Cuando la función es llamada desde dentro de una arquiteclUra, se devuelve un valor del tipo ntum-typt en Jugar de la llamada función . Como se muestra en la tabla, una función puede definir sus propios tipos, constantes, variables y procedimientos y funciones arudados. Las palabras clave begi n y end enciemm una serie de "instrucciones secuenciales" que se ejecutan cuando la función es llamada. Posteriormente anaI~mos las difelentes clases de: instrucciones secuenciales y sus sintaxis, pero usted deberla ser capaz de comprender los ejemplos que mencionamos en esta sección basándose en su experiencia previa en programación. La arquitectura de "compuena inhibitoria" de VHDL de la tabla 4-26 de la página 269 está modificada en la tabla 4-36 para usar una función. Dentro de la definición de función, la palabra clave return indica cuoindo la función clrbcrfa I\:glt!sar con quien la llamó, y estA seguida por una expresión con el valor que se devolverá al que la llamó. El tipo resultante de esta expresión debe coincidir con el ntum-type en la declaración de función . El paquete lógico estándar IEEE 1164 define muchas funciones que operan sobre los tipos est:indar std_ logic y std_ l og ic_vec t o r . Aparte de especificar un número de tipos definidos por el usuario, el paquete también define las operaciones lógicas básicas sobre estos tipos, tales como and y oro Esto se aprovecha de: la capacidad de VHDL para sobrecargar operadores. Esta facilidad pennile al usuario especificar una función que sea invocada cuando quiera que se utilice un símbolo de operador integrado (and, or, + , etc.) con un conjunto coincidente de tipos de operando. Puede haber varias definiciones para un sfmbolo de: operador dado; el compilador automáticamente elige la definición que satisface los tipos de operando en cada uso del operador. Por ejemplo, la tabla 4-37 contiene código, tomado del paquete IEEE, que muestra cómo la operación "and " se define para operandos std....l ogie. Este código puede parecer complicado, pero ya hemos presentado todos los elementos básicos del lenguaje que utiliza (excepto por "resol ved", que describimos en conexiÓn con la lógica de tres estados en la sección 5.6.4). Las entradas a la función pueden ser del tipo s t d....u l ag i e o su subtipo s t ct..log ie. Otro subtipo UXOl es definido para su uso como el tipo de retomo de la función ; incluso si una de las entradas "and" fuera un valor no lógico ( ' Z '. ' W' , etc.), la función regresará uno de solamente cuatro valores posibles. El tipo std logic_ table define un
architecture Inhibit_archf of Inhibi t i8
Tabla 4-36
fW\Ct i on ButNot (A. B: bit) return bit i8
para una func16n de "inhibición".
begin if B _ ' O' then r eturn A; else return 'O ' ; end if: end ButNot;
begin Z <_ ButNot (X,Y); end Inhibi c archf;
Programa VHOL
2n
retum
sobrrcQrgQ d~ opmuJor
278
Capftulo 4
Principios de diseño lógico combinacional
Tabla 4-37 Definiciones relaciona-
das a la operación "anct' en valores STD_l.(XjIC clellEEE t164.
St.IBTYPE UXOl IS resolved std...ulogic RAKiE 'u' TO '1 ' ; -- ( 'U' , ' X' , 'O' , ' l') TYPE stdlogic_table IS ARRAYIstd...ulogic, s~ulog i cl OF std...ulogic ; -- truth table for 'and' function COOSTANT and3able : stdlogic_ table :"' I
_.
--_ ..... _.. _. __ .. _._._ .. _-------_._._._-_._-_._----u x o 1 z w L H -
----_. _--_._-_._--------------_._-------------- ----( ' U' , ( •U ' , ( • O' , ( ' U' , ( ' U' , ( · U· , ( ( (
' U ' , ' O' • ' U' • •U' , •U' , ' O' , ' U' , ' U' I , ' X' • ' O' • ' X ' • • X' , ' X' • ' O' • ' X' • ' X ' I ,
• O' , ' O' , ' O' • • O' , • O' • ' O' , ' O' • ' O' I , • X ' • ' O' • ' 1 ' • • X' • • X ' • ' O' • ' 1 ' , ' X ' I , ' X' • ' O' • ' X ' , ' X ' • · x ' • ' O' • ' X ' , ' X ' I , ' X ' , ' O• • ' X ' , ' X· , • X' • ' O' • ' X ' , ' X ' I , • O' , • O' • ' O' , ' O' , • O' • • O' , ' O' , ' O' , ' O' I , , U' , • X · • ' O' , ' 1 ' , ' X' • • X ' • ' O. • ' 1 ' , ' X ' I , ' U ' , ' X' • ' O' • ' X ' , ' X' , • X' , . O' • ' X' , ' X ' I
I,
---
I U I I X I I O I I 1 I I Z I I W I I L I I H I I I
fWCT l ON 'and' ( L .• std...ulogic ; R ·• std...ulogic I RrnJRN UX01 15
BEGIN REnJJ1N land....table(L, RII ; END 'and' ;
instrucción null afribmo cange
arreglo bidimensional de 9 x 9 indexado por un par de valores S td_ulogic. Parn la and_table, las entrnda~ de la tabla se acomodan de modo que si cualquier rndice es 'O' o ' L ' (un ' O' d~bil). la entrada es 'O' . Una entrada ' 1 ' se encuentra solamenle si ambas enlrndas son '1' o 'H ' (un d~bi l '1' ). De Olro modo, aparece una entrada 'U' o ' x ' . En la definición de función misma, las dobles comillas alrededor del nombre de la fu nción indican sobrecarga de operador. La parte "ejecutable" de la función es una instrucción simple que devuelve el elemento de labia que esui indexado por ambas entradas, L Y R. de la función "and". Debido a los requerimicnlos de concordancia fuenc de tipo de VHOL. con frecuencia es necesario convenir una senal de un tipo a Olro, y el paquele IEEE 1164 contiene varias funciones de conversión: por ejemplo, de BrT a STD_ LOGre o viceversa. Una .conversión comúnmente necesaria es del STD_LOGrC_VECTOR a un valor entero correspondiente. IEEE 1164 no incluye una función dc conversión asi. porque disenos dife~n les pueden necesilar el uso de diferenles interprelaciones dc números: por ejemplo, con signo contra sin signo. Sin embargo, podemos escribir nuestra propia función de conversión como se muestra en la labia 4-38. La función CONV_rNTEGER utiliUl un algoritmo de ¡ternción simple equivalente a la fónnula de expansión anidada de la página JO. No describiremos las instrucciones FOR, CASE y WHEN que utiliza hasta la sección 4.7.8, pero uSled deberla caplar la idea. La instrueció" null (nula) es fácil: significa "no hacer nada". El intervalo del cielo FOR está especificado por "X' r ange··, donde la comilla simple o apóstrofo después de un nombre de senal quiere decir '·atributo" y ronge es un identificador de atributo integrado
Sección 4.7
El lenguaJe de descripción de hardware VHDL
f unc tion CGN_ I m'EGER (x : SI'DJ,OGI C_VEL'IOR) r etum Im'EGER is variable RESULT : INTEGER; begi n RESULT : ~ O: for i in X' r ange loop RESULT : _ RESULT • 2 ; case Xli) is when 'O' ( 'L ' a> nu11 ; when '1' I ' H' _> RESlILT : . RESULT • 1; ,,> null , when others end case ; end l oop; re t um RESULT: end COOV_ I Nl'ffiER ,
Tabla 4-38 Función VHDl para conversiÓn de STD_UXilC_ VECTOR
a INTEGER,
que se aplica solamente a arreglos y significa "el intervalo ('"rango") de este índice de arreglo. de izquierda a derecha". En la otra dirección, podemos convertir un entero a un STD_ LCXiI C_VECTOR como se muestra en la tabla 4-39. Aquf se debe especificar no solamente el valor entero que será convertido (ARG). sino también el número de bits en el resultado deseado (SI ZE). Note que la función declaro una variable local "l"Cliull", un STD_ LCXi I C_ VECTOR cuyo inlervalo de índice es dependienle del SIZE (¡amaño). Por esta razón, SIZE debe ser una constante u otro valor que sea conocido cuando CONV_ STD_LOG I C_ VECTOR se como pile. Para realizar la conversión, la función utiliza el algoritmo de división sucesiva que fue descrito en la página 30. Un proudimi~nlQ VHDL es semejame a una función, excepto que no regresa un resultado. Mientras que una llamada de función puede ser empleada en lugar de una expl"Cliión, una llamada de procedimiemo puede ser utilizada en lugar de una instrucción. Los procedimientos de VHDL permiten que sus argumentos sean especificados con tipo out o inou t , de modo que es en realidad posible para un procedimiento "devolver" un resultado. Sin embargo. no empleamos procedimientos VHDL en el resto del libro, así que ya no discutiremos esto. funct i on caN_Sl'DJ,OGI CVECIORIARG : lNI'ffiER; SIZE : nmx;ER) retum Sl'DJ (X;rC....a:IVR is variable result : Sl'DJ(X;rcv""'''''¡:OOR ISIZE-I downto O) : var iable t emp : integer ; be9in terrp : .. ARG ; for i i n O to SIZE-l loop if Itemp llOd 2) _ 1 then resu l t( i ) : _ ' 1 ' ; e l se result(i) : ,. 'O' ; ene! if ; temp :" temp I 2; end loop; r e tum r e sult ;
279
Tabla 4-39 Función VHOL para conversión de INTEGER a SI'DJ..OOIC_vtX:1OR.
280
Capitulo 4
Principios de diseño lógico combil'\acional
4.7.5 Biblioteca y paquetes bibfjottca
cláusula libralY
Una biblior«a VHDL es un lugar donde el compilador VHDL almacena información acerca de un proyecto de diseño panicular, incluyendo archivos intermedios que se utilizan en el análisis, simulación y SÚ1tc:sis del diseño. La ubicación de la biblioteca denltO de un sistema de archiVOtS de la computadora anfitriona es dependiente de la implementación. Pata un diseño VHDL dado, el eompiladcr automáticamente crea y utiliza una biblioteca llamada "work'·. Un diseilo completo VHDL por lo regular tiene múltiples archivos, cada uno con diferentes unidades de diseno, incluyendo entidades y arquitecturas. Cuando el compila. dor VHDL analiza cada archivo en el disd\o, coloca los resultados en la biblioteca ''work'', y tambic!:n busca esta biblioteca para definiciones necesarias, tales como otras entid~de5. Debido a esta característica, un diseño extenso puede ser fragmentado en múltiples archivos, y todavía el compilador encontrará referencias externas cuando las necesite. No toda la información necesaria en un diseño puede estar en la biblioteca ''work''. Por ejemplo. un disei\ador puede depender de definiciones comunes o módulos funcia.. nales a través de una familia de proyectos diferentes. Cada proyecto tiene su propia bibliOleCa ''work'' (por lo gCM:ial un subdim:torio denltO del directorio total del proyecto). pero debe tambic!:n referirse a una biblioteca común que contenga las definiciones compartidas. Incluso los proyectos pequei\os pueden utilizar una biblioteca estándar tal como la comeDida en las definiciones estándar IEEE El diseilador puede especificar el nombre de una biblioteca así empleando una cláusula 1 ibrary al comienzo del archivo de diseño. Por ejemplo, podemos especificar la biblioteca IEEE: library ieee¡
La cláusula "1 ibrary work;" se incluye de manera implfcitu al principio de todo ar-
poqutlt
cláusula use
chivo de diseño VHOL. La es¡x....:ificación de un nombre de biblioteca en un diseño nos da acceso a cualquiera de las entidades y arquitcdlltUS previamente analizadas almacenados en la biblia.. teca, pero 00 nos da 3CN'SO a las defIniciones de tipo y semejantes. ésta es la función de "paquetes" y "cláusulas use". que se describen a continuación. Un poquete VHDL es un archivo que contiene definiciones de objetos que pueden ser utilizados en otros programas. La clase de objetos que pueden ser puestos en un paquete incluye declaraciones de señal, tipo, constante, función. procedimiento y componentes. las seilaJes que se definen en un paquete son scilaJes "globales", disponibles para cualquier entidad VHDL que utilice ese paquete. Los tipos y constantes que se defincn en un paquete son conocidos en cualquier an:hivo que haga uso de ese paquete Del mismo modo, las funciones y procedimientos definidos en un paquete pueden ser llamados en archivos que utilizan el paquete y los componentes (que se describen en la subsecci6n siguiente) pueden ser "instanciados" en arquitecturas que hacen uso del paquete. Un diseilo puede "usar" un paquete al incluir una ddusl/la use aJ principiO del archivo de diseño. Por ejemplo, para emplear todas las definiciones en el paquete estándar IEEEII64, escribirlamos
use
ieee_st~logic~16 4. al l :
Sección 4.7
El lenguaje de descripción de hardware VHOL
281
Aqur, "ieee" es el nombre de la biblioteca que: ha sido previamente dada en una cláusula l ibra.ry. Dentro de esta biblioleca, el arcruvo llamado .. stCLlogic_1164 .. contiene las defini cioRes deseadas . El sufijo "al l" le dice al compilador que emplee todas las definiciones en este archivo. En vez de "all", se puede escribir el nombre de un objeto panicular para usar su defin ición, por ejemplo, use
ieee.st~logic_1164.st~ulogic
Esta cláusula haria disponible la defini ción del tipo std_ulogic en la tabla 4-32 de la página 273, sin todos los tipos y func iones relacionados, Sin embargo, pueden escribirse múltiples cláusulas "'u se" para emplear definiciones adiciona1es. La definición de paquetes no está limitada a cuerpos estándares, Cualquiera puede escribir un paquete, utilizando la sintaxis mostrada en la tabla 4-40, Todos los objetos declarados entre "pac kage" y la primera instrucción "end" son visibles en cualquier archivo de diseño que utilice el paquete: los objetos que siguen a la palabra clave "package body" son locales. En particul ar. note que la primera parte incluye "declaraciones de funciones", no definiciones. Una dl!claror:i6n dI! f unci6n enumera solamente el nombre de la función, argumentos y tipo, hasta pero sin incluir la palabra clave "is" en la tabla 4-3.5 de la página 276. La definición de función completa está determinada en el cuerpo del paquete y no es visible para los usuarios de la func ión.
TI Q
npr
:ia por je
h s je
JIO'
dtcJaracidn dl!/uncilm
282
Capitulo 4 Principios de diseño lógico combinacional Tabla 4-40 Sintaxis de una definiclón de
paquete VHDL.
package package-name is ty¡w dedamtiotlS sigllal dedaratiolls COIISWIlt declllm/iolls componen! dedarmiorl.f fim clion lleclllrtlt;Q/lS procedurP declaratiotlS end p(lckoge·lIllll.e; package body package'l/wlle t)pe declaratiollS COI/S/(I1It decltlratiolls filllclion defillitiol/s procedltre definitiol/s end pilcktlgr'/It1me;
15
4.7.6 Elementos de diseño estructural
{nstnu:cidrl COrlCU'"rltt
jnst{/ndafJ~
Estamos finalmente listos para observar el interior de un diseño VHOL. la porción "eje· cutable" de una arquitectura. Recuerde la tabla 4·28 en la página 271 que el cuerpo de una arquitecturn es una serie de instrucciones concurrentes. En VHDL, cada instrucción concurrente se ejecuta de manera simultánea con otras instrucciones concurrentes en el mismo cuerpo de arquitectura. Este comportamiento es marcadamellle diferente del de las instrucciones en los lenguajes de progrnmación de software convencionales, donde las instrucciones se ejecutan en forma secuencinl. La.~ instrucciones concurrentes son necesarias para simular el comportamiento del hardware, donde los elementos conectados se afectan entre sr de mancm continua_ no precisamente en segmentos de tiempo paniculares. con un orden. De e.~te modo. en un cuerpo de arquitectura VHDL si la última instrucción. at.1ualiza una señal que es utilizada por la primera instrucción. enlooces el simulador regresará a esa primera instrucción y actualiz.an\ sus resultados de ocuerdc)'(:Qn la señal que acaba de cambiar. De hecho_el simulador mantendrá propagándose los canlbios y. resultados t1ctualizados hasta queel circuito simulado se estabilice; discutiremos esto con más detalle en lo sección 4.7.9. VHDL tiene varias instrucciones ooncurremes diferentes. además de un met'anismo pard 3grupar un conjumo de instrucciones secuencinles para funcionar como una sola instrucción concurrente. Utilizadas en distintas formas. estas instrucciones dan origen a tres estilos oigo distimos de descripción y diseño de circuitos, los cuales cubriremos en ésta y las siguientes dos subsecciones. La más fundamental de las instrucciones concurrentes de VHDL es la instrucción componen t . cuya SintaJtLs básica se muestrn. en la tabla 4-41. Aqul, component-name es el nombre de una entidad prc:viamente definida que \'a a emplearse, o "instancian;e" denlJ'O
Ta bl a 4·41 Sintaxis de una Instrucclófl CCl ip:merlt VHDL label:
cQmpQ/I(mt- ll(/m~
port map (sigl/al J, signalZ, ...• sigl1aln l ;
Itlbel: compontmt-name port fl'iJ.p(portl o sigIUl/J . port2 .,.siglloIZ . __ ., portno sigll(lln ) ;
Sección 4.7 cuoponent component-nmne port (signof-twmes : moJe sigllof-07Je ; sigllaf-nomes . moJe sigllul-t)'pe; •••
El lenguaje de descripción de hardware VHDL
283
Tabla 4-42 Sintaxis de una
declaración,de
componente VHOL
sigm¡/-names : moJe siglluJ-typt» ; end cUllponent ;
del cuerpo de arquitectura actual. Una instancia de la entidad nombrada es creada pan! cada instrucción de componente que invoca su nombre, y cada instancia debe nombrarse mediante una etiqueta única. Las palabras clave p o rt map introducen una lista que asocia los puertos de la entidad nombrada con señales en la arquitectura IlctuaJ. La lisia puede escribirse ya sea en cualquiera de dos esti los diferentes. El primero es un estilo posicional: como en los lenguajes de programación convencionales, las señales en la lista se encuentr.m asociadas con los puertos de la entidad en el mismo orden en que aparecen en la definición de la entidad. El segundo es un estilo explícito: cada uno de los puertos de la entidad se conecta '3 una señal utiliUlndo el operador 'o s> " y estas asociaciones pueden enumerarse en cualquier orden. Antes de ser ullli7.ado en una arquitecturn. un componente debe ser declarado en una deckuoci6n de componente en la definición de: la arquileCtura (véase la tabla 4-28 de la págirUI 271). Como se muestra en la .tabla 4-42, una declaración de componente es, en esencia, lo mismo que la parte de la declaración de puerto de la correspondiente declaración de entidad: numern el nombn:. modo y tipo de cada uno de sus puertos. Los componentes !'sacios en una arquitectura p''Cden ser los que fueron previamente definidos como parte de un diseño, o pueden ser partes de una librería. La tabla 4-43 e... un ejemplo de una entidad VHOL y su arquitectura que emplea componentes. un "detector de números primos" que es estructuralmente i~ntieo al circuito de nivel de compuerta en la figura 4-3O(c) de la página 226. La declaración de enlidad nombra las entradas y la salida del circuito. La sección de declaraciones de la arquitectura define todos los nombres de señal y los componentes que son uti1i7.ados internamente. Los componentes. I NV. AND2, AND3 ,y OR4. están predefinidos en el enlomo del diseño en el cual este ejemplo fue creado y compilado (Xilinx Foundation 1.S. consulte las Referencias). Advierta que las instrucciones de componente en la tabla 4-43 se ejecutan de manera conc urrente. Incluso si las instrucciones fueran enumeradas en un orden diferente, el mismo cin::uito senil s inleti7..ado y 111 upernción del circ uito simulado seria la misma. Una arquitecturn VHOL que utili7.1l componemes se denomina a menudo una (lescripci6n es/ructllml o diseño es/ruClUral, porque define la estructura de interconexión precisa de señales '1 entidades que realiza la entidad. En esta consideración. una deseripción estructural pura es equivalente a un esquema o lista de red para el circuito. En algunas aplicaciones es necesario crear múltiples copias de una eslructura particular dentro de una arquitectura. Por ejemplo. veremos en la sección 5.10.2 que un "sumador de rizo" de n bits puede ser creado al poner en cascOOa n "sumadores completos". VHDL incluye una inslrUcción genera te que nos peiillite crear esas estructuras repetitivas utilizando un::! clase de "ciclo for'·, sin tener que escribir todas las instancias de componente de manera individual.
pon map
duJaraci(jn de componen/('
(Incripdón estructurol distño tSlrucmrul
284
Capitulo 4
Principios de disei'lo lógico combinacional
T a b I a 4-43 Programa estructural VHOL para un detector de numeros primos.
library IEEE ;
.
use IEEE . stdLlogic_1 164. all ; enti ty pri me i5 port ( N: in srD_l.cx:aC_VEC'IOR i3 oo.mto O) ; F : out STDJOOIC ) ; end prime;
architecture primel_arch of prime is signal NlJ. . N2J.. NIJ.: SIDJOOI C¡ signal NJL.flO. NlLJl2L.fll. N2LJII JlO. N2Jll kflO: Sl'DJ,OGIC; catqX)nent UN port (1: i n Sl'DJ,OGIC ; o : out SIDJ,OGIC) ; end ~ent; canponent AND2 port lIO. 11 : in Sl'DJOOI C; o : out STDJ.C;GI C) ; end culpoJllent ; c.ollponent AND3 pon (1 0.11.12 : in srnJ.C;GIC ; O: out SI'OJ,OGIC) ; end culI(xment ; culpclnent OR4 port (10.11 . 12. I3: in St'DJ,OGIC ; o : out STD_IOOIC) ; end CQIp::lilent;
begin Ul : U2 : UJ : U4: U5 : U6 : U7 : U8 :
INV port map (N(3) . NJ_L ) ; INV port map IN(2) . N2_ l.) ; INV port map (NII). NI_l.}; AND2 port map (NJJ.. NIO). NlUO); ANOJ port map (NJJ.. N2_ L. N(l) , N3LJl2Ul): AN03 port map IN2J. . NU). NIO), N2k.NlJlO) ; AN03 port map (N(21 . NlJ. . NIO) , N2j11L.JlOI ; OR4 pore map (N3 L.flO. NlL..N2L..Nl. N2L..NlJIO , N2j1IL.JlO. f' 1;
ene prLmel_arch ;
La sintaxis de un ciclo itcr.uivo simple genera te se mUe$trn en la tabla 4 '14. El
corUfl1n1~ g~niriC/1
dtcfn,.Clción g~nirica
generic tndp
identificador está impHcitamente declarado como una variable con tipo compalible con el imerm/o. La inslnux iólI cOllcurrt!llt~ se ejecuta una vez para cada posible valor del idtmtificodor demro del intervalo, y el id~n1ifictldor puede ser empleado dentro de la instrucción concurrente. Por ejemplo, la tabla 4-45 muestra cómo puede ser creado un inversor de 8 bilS. El valor de una constame debe ser conocido en el momento que un programa VHOL es compilado. En muchas aplicaciones es útil diseftar y compilar una entidad y su arquitectur:l mientras dejamos algunos de sus parámetros, tales c.omo el ancho del bus. sin especifi car. La facilidad "genérica" de VHOL oos permite hacer esto. Una o más CQnstant~s genl ricas Pl"Cden definirse en una decLamción de entidad con una d« foración genl rica antes de la declaración de puerto. utililAndo la sintaxis mostrada en la labia 4-46. Ovb una de las constantes nombradas pueden utilizarse dentro de la definición de urquitectur:l para la entidad, y el valor de la constante es diferido hasta que la enLidad es instanciada usando una instrucción de componente dentro de otra arquitectura. Dentro de esa instrucción de componente. los valores son asignados a las constantes genéricas utilizando una cláusula generi c map del mismo estilo que la cláusula part map. La tabla 4-47 es un ejemplo que combina IIlll instrucciones ge neric y generate para definir un "inversor de bus" con un ancho que es especificado por e!IlSIIaI;O. Múltiples copias de este iil\'CfSOI'. cada 'una con un ancho diferente. se inslanrian en el programa de la tabla 4 48.
Sección 4.7
labd: for
jd~lItifi~r
El lenguaje de descripción de hardware VHOL
in rang~ generate
concurrrnt·staUm~nl
285
Tabla 4 - 44 Sintaxis de un ciClO
for-generate VHOL
ene! generate;
Tabl a 4-45 Entidad y arquitectura VHDl para un inversor de 8 bits.
1ibra ry IEEE; use lEEE.stdLlogic_1 164.all ; entity i nvS is port ( X: in STDJ.(X>I C_VEX:IOR 11 to S); Y: out STD_IJX;rCVECTOR 11 to S) ); end i nvS;
a r c hi tecture inv8_arch o f inv8 ia component lNV por (1 : in STO_LOGIC ; o: ou t STOJ.(X; IC) ; end componen t; begi n g1: for b i n 1 to 8 generate Ul : INVpartmap (x (bJ. Y( b ) ; end genera te ; end inv8_arch ;
entity ~ntjry.nam~ is generic (constant· nam~s : constanH)'pe; cOlIStan t·nam~s : conslanl· ,)'pe;
...
COfIJtan l ·lWmt1 : con1/0nl-I)'pl' ) ;
port
( signal. nam~s
si8nal·nam~s
: :
mod~
mod~
signal.type; s,ignal·type ;
:
mod~
sjgnal·t)'pel ;
Tabla 4-46 Sintaxis de una
declaración genérica VHOL dentro de una
declaraciÓfl de entidad.
•••
signal·nam~s
end
~lItity·nam~;
library IEEE; use IEEE. stdL)ogic-l164. all ; entity bus i nv is generic (WIOTH : positive )¡ por t ( X: in STDJ.(X>ICVa:ltlR (WIOTH- l oo..nto O) ; Y: out S"I'DJOOIC_Vtt'IOR (WIDrn-l downto O) 1 ; end bJai nv ;
archi tecture buainv_arch of buainv is component INV por (l : in STOJ,OGI C; o: out STO_ LOGIC) ; end component ; begin 91: for b i n WIOTH -1 downto O generate Ul: I NV part map (X(b). Y(b)) ; end genera te; e nd businv_arch;
T a bl a 4 - 4 7 Entidad y arquitectura VHOl para un Inversor de bus de ancho arbitrario.
286
Capitulo 4
Principios de diseño lógico combinacional
T a bl a 4-4 8 Entidad y arquitectura VHOl que utiliza el
library IEEE; use IEEE . st~logic_1164.all;
Inversor ele bus de ancho arbitrario.
entity businv_example is port I !N8: in STOJ IX;¡C_va:l0R
(1
downto O) ;
0UT8 : out STDJ,CGIC_VEL'IOR (7 downto O) ; IN16 : in STDJ.(XiIC_VEX:rOR tlS dcJwnto O) ; 0UT16 : out STDJlXiICVEI:'IVR ClS downto 01 ; IN32: i n STOJ.03IC_VEL'IOR (31 downto O) ; 0UT32 : out STDJOOIcva;roR (31 do.mto 01 );
end businv_example ;
ar c:hitecture rusinv_e~arch of bJsinv_example i5 c.aip:ment oosinv generic IWIOTH : positive); port ( X: in S'I'D_ I..a:;¡C.....a;IOR (WIOTH-l downto 01; Y: out STDJ.(XiI C_Va:IOR (WIOTH-l downto O) ) ; end Cai\Xlnent ; begin Ul : businv generic map (WIDTH_>8) port map IINa. 0UT8) ; U2 : businv generic map (WIDTH _>16J port map (IN16. 0UT16); U3 : businv generic map (WIDTH_>32) port map IIN32 . 0UT32) ; end businv_ex..arch ;
4_7.7 Elementos de diseño de flujo de datos
.1t!Jc ripd6n
d.. flujo dt!
da/os disdlll dej/ujo dc datos instrncdóII dt tJjigrwdón de stílol COflcurlTflle
Si las instrucciones de componentes rueran sus únicas instrucciones concurrenles. enlences VHDL serfa un poco más que un lenguaje de descripción de lista de red jerárquica. Varias instrucciones concurrentes adicionaJes pcnnitcn a VHDL describir un circuito en ténninos del flujo de datos y operaciones activadas dentro del circuito. Este estilo se de· nomina una dcscripci6,. de fllljo de dmos o diseño de flujo de datos. Se muestran en la tabla 4-49 dos instrucciones concurrentes adicionales utilizadas en diseños de flujo de datos. La primera de btas es la que se usa con más frecuencia y se conoce como una instrnccioo de asignaci6n de señal conc urrente. Se puede leer esto como "signal-name obtiene aprrssion". Debido a la concordancia de tipo VHDL. el ti· po de e.:cpresi6n debe ser compatible con el de signa/-name. En general. esto significa que cualquiera de los tipos debe ser i~ntico o el tipo de expression es un subtipo del de signa/-name. En el caso de los arreglos tanto el tipo de elemento como la longitud de· ben coincidir: sin embargo. el intervalo del índice y la dirección no necesitan hacerlo.
T a b la 4-49 Sintaxis de las instruc-
signa/-name < .. aprrsslon;
ciones de asignación de se~al concurrentes.
sigllal-name
<>o
ap"ssioll when boolean-aprrssion else a press;on when booleun-apressioll else
.. .
apress;on when booleulI-apressioll else expression;
•
Sección 4.7
El lenguaje de descripción de hardware VHDL
archi tecture prime2_arch oC prime 1s signal N34jNO . N)~4JNl. N24JNlJNO. N2-N14JNO;
T a bl a 4·50 Arquitectura VHOl de
STD~IC ;
begin N34JNO
<~
not N())
N3I.....fl2L...,Nl <.. not NO) and not N(2 ) and N2L....N1..,.NO
and N(O) ; NIlJ
;
lIujo de datos para el detector de numeros primos.
N(1 ) and N (O) ;
N(2) and not NIl) and N(O) ; N3LJlO oc NlLJi2LJll or N2 LJ
N2...Nl4jNO F
287
<-
end prime2_arch; La tabla 4-50 muestra unll arquitectura para la entidad del de tector de números pri mos (labia 443 de la página 284) escrila en el esti lo de flujo de datos. En este estilo no mostrornos las compuertas explfci tlls y sus conexiones; en vez de ello. utilizamos los operadores integrados de VHDL and, or y noto(En realidad, estos operadores no se encuentran integrados paro senales dcl ti po STO_ LOGIC. pero son defini dos y sobrecargados por el paque te IEEE 1164.) Note que el opcl1ldor not tiene la preccdencill más alta, de modo que no se requiere de paréntesis en tomo de subexpresiones como "not N (3) " para obtener el resultado deseado. También podemos emplear lo segunda. fonna condicionnl de lo instrucción de asignación de señal concurrente. al aplicar las palabras clave when y else como se muestra en la t.abla 4-49. Aquf, una expresió/I boolealla combina ténninos booleanos individuales utilizando operadores booleanos de VHDL tales como and, or y noto Los términos booleanos son por 10 regular variables booleanas o resultados de comparaciones empicando los opuadoff!s rdaciolla/es oo , I s (no igual), >. >s , < y
architecture primeJ_arch of prime is signal NJLJlO , NJ4-N2L....NL N2k.,Nl,JlO , N2JULJlO: Sl'OJ,OOIC; begin N3L~ O <. ' 1 ' when N{3 1. ' 0· and NI OI.' l ' else 'O' ; NJ~LJll < . ' 1 ' when N{3 1.' O' and NI21 .'O' and N(1).'1' else ' O' ; N2~lJNO <. ' 1 ' when N(2 ). ' 0' and NIl). ' l ' and NIO). ' l ' else ' O' ; N2JNl4JNO c. '1' when N(2 ). ' ¡ ' and N(l) .'O' and NIO ).'l' else '0' ; F c* NJ~O or N3 ~4JNl or N2LJl~O or N2JNl4JNO¡ end
prime3~rch ;
irurrucci6n di! asignaci6n di! si!ñal condicional
""en el se
ofJt!rodort!s rt!/acioaalu '", f :c. >.
>'". <. <=
inslrucci6n d~ ruig/UIc/6n di! uñal si!/ucionada
Tabla 4· 5 1 Arquitectura del detec· tor de números primos utilizando asignaciones condicionales.
288
Capitulo 4
Principios de disei'lo lógico combinacional Tabla 4·52 SIntaxis de Instrucción
de asignación de sel'laJ selecclonada VHDL
with e:cprrssiO/I select signal-name <_ signal-I'allle when choices. sig/lof-I'olul' when choices, sig/lal-I'olue when choices ;
others
toda la instrucción deben ser mutuamente exclusivas y todas inclusivas. La palabra clave others puede ser utiliz.ada en la última clliusula when para indicar todos los valores de exprt!si6n que no hayan sido cubienos. La tabla 4-53 es una arquitectura para el deteclOr de números primos que hace uso de una instrucción de asignación de señal seleccionada. Todas las opciones para las cuales Fes ' l' podrlan haberse escrito en una sola cláusula when, pero se muestrnn múhiples cláusulas sólo por motivos didácticos. En este ejemplo, la instrucción de asignación de señal seleccionada lee algo como una listn del conjunto de iniciación de la función F. Podemos modificar ligeramente la anterior arquitectura pora tomar ventaja de la imerpretoción numérica de N en la definición de fu nción. Empleando la función CONV_INTEGER que definimos con unterioridad. lo tabla 4-54 escribe las opciones en términos de enleres, 10 que podemos fácilmente ver como primos a medida que se requiera. Podemos pensar de esta versión de la arquitectura como una descripción de "comportamiento", porque describe la función deseada de tal manera que su compensmiento es bastante evidenle.
Tabla 4-53 Arquitectura del detector de números primos que utiliza la asignacl60 de señal seleccionada.
a~hitecture
prime4_arch of
ts
begin with N select F < _ ' 1 ' when ' 1 ' when ' 1 ' when ' 1' when 'O' when
'0001' , '0010' , ' 0011 ' t '0101' I '0111', ' 10U' I 'U01 ',
others ;
end prime4~rch ;
." gen p 01
pr~
a por
rehs
Jlor
Sección 4.7
El lenguaje de descripción de hardware VHOL
a rchi tecture primeS_arch of prime IS begin with COOV_INTEGER(N I select F <_ ' 1 ' when 1 I 2 I 3 I 5 I 1 I 11 I 13, '0' when others ; end primeS_arch;
289
Tabla 4-54 Una descripción más
enlacada al comportamiento del detector de números primos.
•
4.7.8 Elementos de diseño basado en el comportamiento Como vimos en el último ejemplo, es posible en ocasiones describir de manera dinx:ln el comportamiento de un circuito lógico deseado empleando una insU'Ucción coocurren· le. Esto es algo bueno, como la capacidad de crear un diseño de comportmniemo o descn'¡x:i6n de cOmpDrtlimiflnto es uno de los beneficios clave de los lenguajes de descripción de hardware en genera] y de VHOL en particular. Sin embargo, para la mayoría de las descripeiones de comportamiento. necesitamos emplear algunos elementos de len· guaje adicionales descritos en esta subsección. El elemento de comportamiento clave de VHDL es el "proceso". Un p roct'So es una colección de insU'Ucciones "secuenciales" (descritas en breve) que se ejecutcn en paralelo con otras instrucciones concurrentes y OIms procesos. Utilizando un proceso se puede especificar una compleja interacción de señales y eventos cn una manera que ejecuta. en un tipo de simulación esencialmente cero durante ésta y da origen a un cireuito secuencial o combinacional sintetizado. que efectúa la operación modelada di· rectamente. Una instrucción de proceso (process) puede utilizarse en cualquier parte en que pueda ser empleda una insU'Ucción concurrente. Se introduce mediante la palabra cia· ve procesa y tiene la sintaxis mostrada en la tabla 4-55. Pueslo que una instrucción de proceso está escrita dentro del ámbito de una arquitectura cerrada, tiene visibilidad de los tipos, seiW.es. constantes, funciones y procedimientos que están declarados o son de otra manera visibles en la arquitectura cerrada. Sin embargo. se pueden definir t.ambién ti· pas variables, constantes, funciones y procedimientos que sean locales al proceso. Note que un piOCO so po..oede no declarar señales, solamente ·...'ariablcs... Una I'Oriubll! VHDL mantiene su estado dentro de un proceso y no es visible fuera de él. Dependien. do de su uso, puede o no dar origen a una señal correspondiente en una realización físi· ca del circuito modelado. La sintaxis par;l definir una variable dentro de un ", oceso es
process (signo/·name . signol·noml!, .... sigll(I/·"(.III/l! 1
rype declarotions variabll! dl!clarutions constant declorutions function dl!flllitions procl!durt! definitio/'LJ
begin uqul!ntial.statl!ment
... uqUl! ntial· sta ti! rtIl!nt end process ;
Tabla 4·55 S¡ntaxls de una instrucción de proceso VHDL.
di$t'ño baslUlo t'IJ
t'f
cQlllpon(lm ;"n/O
ducripcidQ dt'
('fI/11/HJnllmi"nlo {mx:no
;"Sll1lcci6n dt' flrouso process
290
Capitulo 4
Principios de diseí'lo lógico combinacional
variable
similar a la de una declaración de señal dentro de una arqui tectura, a excepción de que se utiliza 13 pal3brn cI:IVC variable: variable l'ílrillblt· /IllllltS : I'tlrillblt-t)'pt;
plTX'tSO dt tjtcución plTX'tSO susptlUlido IIsm lit u nsihUitlad
instrucción dt (lsiglUlCión Ji! uñal stclltncial inSlnl«ión dt asignación di! l'Q riahlt
T abla 4-56 Arquitectura VHOl de 'Iujode datos basada en
proceso para el detector de números primos.
Un proceso VHDL siempre se encuentrJ.,tt tjWICi6t, o slupt'ndido. Ln lista de señales en la definición del proceso. llamada la listo dt snt.fibilidod, determina cuándo el proceso se cncuentm en ejecución. Un proceso inicialmente está suspendido: cuando cualquier sei\:lI en su lista de sensibilidad cambia de valor, el proceso reanuda la ejecución. comenzando con su primern insuucci6n secuencial y continuando hasta el fmal . Si cualquier- señal en la lista de sensibilidad cambia de valor como resultado de la ejecución del proceso, se ejecuta de nuevo. Esto continúa hasta que el proceso se ejecuta sin ninguna de estas senaIes que cambian cIc valor. En la simu1aci6n. todo esto pasa en un tiempo simulado de cero. Al reiniciarse, un proceso escrito apropi3darnente se suspenderá después de una o unas cuantas ejecuciones. Sin embargo, es posible escribir un p"x:eso incuuecto que nunca se suspenda. Por ejemplo, considere un proceso con sólo una instrucción secuencial, "X <'" not x" y una lista de sensibilidad de ., (X , ". Puesto que X cambia a cada paso, el proceso se ejecutará por siempre en tiempo de simulociÓfl cero: ¡algo no muy útil! En la práctica, los simuladores tienen sistemas de seguridad que nonnalmcnte pueden detectar un componamiento así de indeseable, tenninando el proceso mal camponada después de unas miles de pasada~. La lista de sensibilidad es opcional; un proceso sin una lista de sensibilidad comienza ejecutándose en el tiempo cero en simulación. Una aplicación de un proceso de esta clase es para gener.tr forma... de onda de entrada cn un banco de pruebas, como en la tabla 4-65 de la página 296. VHDL tiene varias clases de instrucciones secuenciales. La primer.l es una irutrucción de asiS"llci6n de stflal secuencial; ésta tiene la misma sintaxis que la \'crsión concurrente (nombre-s't1a{ <= expresióll;), pero esto ocurre dentro del cuerpo de un proceso más que de una arquitectu ra. Una instrucción análoga para variables es la jlUlntcci6 11 de asignaci611 dt \'Uritlblt. la cual tiene la sintaxis "I'llriable-name :=- apression;". Note que se utiliza un oper.tdor de asignación diferente. ;=, para variables. Paro propósitos didácticos, la arquitectura del flujo de dalos del detector de números primos en la tabla 4-50 se vuclvc a escri bir como un proceso en la tabla 4-56. Note que todavfa seguimos trabajando con 13 misma declaración de entidad original de
architecture prime6_arch of prime is begin process(N) variable N3UO, NJI.JQL..Nl, tr.!Ul.-NO, tr.!.-NILJlO : Snu.o:;IC; begin N3UO ; .. not N(3) and N (Q) ; N3LJ12LJ1l : . not N()I and not N(2) and N(l) ; N2Ul.-NO : .. not N(2) and N(l) and N(D) ; N2JlIL...,NO : .. N(2) and not N(l) and N/O); F <_ N3LJ10 or N3LJ12LJU or muu-Jo or N2J11UO ; end process ¡ end prime6~ch;
Sección 4.7
llagen prol
El lenguaje de descripción de hardware VHDl
Ida por
re h)s
Jlor
pr üne que apareció en la tabla 4-43. En la nueva arquitectu ... (pr ime6_arch), tenemos precisamente una instrucción concurrente, la cual es un proceso. La lista de sensibilidad del proceso contiene solamente N,las entradas primarias de la runción lógica combinacional deseada. Las salidas de compuerta ANO deben ser definidas como variables más que como señales, puesto que las definiciones de señal no se penniten dentro de un plOecso. De otro modo, el cuerpo del proceso es muy semejante al de la arquitectura original. De hecho, una herramienta de síntesis tlpica probablemente crearla el mismo circuito de cualquier descripción. Otras instrucciones secuenciales, más allá de la asignación simple, nos pueden dar mis control creativo pMtt expresar el comportamiento del circuito. La instrut:t:i6n if, con la sintaxis mostrada en la tabla 4-57, es probablemente la más ramiliar de ellas. En la primera y más simple ronna de la instrucción, se prueba una boo/ean·up~ssion, y se ejecuta una sequcntial-statctnent si el valor de la expresión es true (verdadero). En la if boolcan-apnssion then scqutnt;a/-statttnent ene! if; if boolcun-uprt!uiOlI then scqueTltia/-staumelll else scqlltTltial·statcmenr ene! if; i f booleun·exp"SS;OII then sequel1tlal-stutemelll elsi f boofean·exp~ssion then scqucntiaf-statcmcnt •••
el si f boofcan·upression then scqucllliaf.statemcnl ene! if;
if boolean.upnssion then seqllentia/-statemelll elsif boo/eQn·upression then seqljentiaf-statemenl
eisi f boofean.expression then sequentiaf-stutement else s~qllentiaf· sta/ement end if;
Tabla 4-57 Sintaxis de una Instrucción i f de VHDl.
iJUlrocrión it
291
292
Capftulo 4
Principios de diseño lógico combinacional
Tabl a 4-58 Arquitectura del detector
archit ecture prime7_arch of prime beqin ele números primos que process( N) utiliza una instrucción if. variable NI : INTEGER: beqin
18
NI : _ COOVJ NTEGER(NI ;
if NI _l or NI&2 then F <_ '1' ; elsif NI . ) or NI_S or NI .7 or NI. lI or NI.1) then F else F <_ 'O' ; end it; ero proces9 ; end pr ime7_arch ;
else
elsif
inslrllcción
cas e
<_
'1' ;
segunda forma. hemos agregado una cláusula "el se" con otra st!qllt!ndol·statt!mt!nr que se ejecUla si el valor de la expresión es fals e (falso). Pum crear instrucciones anidadas i f - then -e lse, VHOL utiliza una palabra clave especial el s i l , que inlrOduce las cláusulas "en el medio". Una uqllt!nriof-Slalt!mt!nI de la cláusula elsif se ejecuta si su boolt!an-uprrssion es true y todas las booft!an· upressians precedentes fueran falseo La st!q/lt!nt;al -stolt!tnt!"t de la cláusula elsa final opcional se ejecuta si todas las anteriores boolean-upressiolU fueran falseo La tabla 4-58 es una versión de la arquitectura del detector de números primos que emplea una instrueción i f . Se utiliza una variable'local NI para mantener una versión enter-,¡, com·cnida. de la cnlrada N. de modo que las companlciones en la instrucción i f puedan ser escritas utilizando valores enteros. Las expresiones booleanas en la labia 4-58 son del tipo que no se truslap:m; es decir, solamente una de ellas es true a un tiempo. Para esta aplicación realmente no necesitamos la potencia total de las instrucciones i f anidadas. De hecho, una máquina de símes~ puede crear un circuito que evalúe las expresiones booleanas en serie. con operación más lenta, lo que podría ser posible de otro modo. Cuando necesitmnos seleccionar entre múltiples alternativas basadas en el valor de sólo una señalo expresión. por lo regular una case s"Catement es más legible y puede producir un eircuilo mejor sinletizado. La tabla 4-59 muestra la sintaxis de una instrucción case. Esta instrucción evalúa la uprrslion dada , encuentra un valor coincidente en una de las choius y ejecuta las correspondientes st!quential-sl0lements. Advier1a que una o más instrucciones secuenciales pueden escribirse para cada conjunto de chaict!s. Las clloict!! pueden tomar la forma de un valor simple o de múltiples valores separados por barras vcnicales ( 1). Las choict!! deben ser mutuamente excluyentes e incluir todos los valores posibles del tipo de ~:fprrlsjon: la palabra clave othe r s puede emplearse como la última de las choicn para indicar lodos los valores que aún no han sido cubier1os. Tabla 4-59 SIntaxis de una instruc-
ción case ele VHOL.
case uprrssion is when choius _,. st!quential-slalemt!nts • ••
when choius .,. end case ;
s~qllt!ntial-staletn~nts
Sección 4.7
Tabla 4·60
ar chitecture prime8_arch of prime i5 begin
Arquitectura del detector de numeros primos Qua utiliza una
process(N)
begin case OONV_INTEGERIN) is
when 1 _> F <_ ' 1 ' ; when 2 _> F <_ ' 1 ' ; when 3 I 5 I 7 I 11 I 13 when othecs .. > F <_ 'O' ; end case ; end process; end prime8_arch ;
El lenguaje de descripción de hardware VHOL
instruoci6n case.
_>
F
<_
' 1';
La tabla 4--60 es otra arquitectura más para el detector de OI.iffieros primos, codificada esta vez como una instrucción case. Como la versión concurrente. la instrucción select en la tabla 4-54 de la página 289, la instrucción case hace muy fáci l de ver el comportamiento funcional deseado. Otra importante clase de instrucciones secuenciales la con.~tituyen las instrucciones loop. La más simple de ~tas tiene la sintaxis de la tabla 4-ól y crea un ciclo ("loop") infinito. Aunque los ciclos infinitos son indeseables en los lenguajes de programación de software convencionales. demostraremos en la secci6n 7. 12 cómo un ciclo de tal naturaleza puede ser muy útil en el modelado de hardware. loop s~qllt:lllial-slal~m~/II •••
s~qllt!f1tial-statem/!'nt
instrucción loop
Tabla 4-61 Sintaxis de una
instrucción loop VHOL básica.
end loop ;
Un ciclo más familiar, uno que hemos visto con anterioridad. es el ciclo tor, con la sintaxis mostrada en la tabla 4-62. Advierta que la variable del ciclo. id/!'ntijier, se declara implkitamente por su aparición en el ciclo for y tiene el mismo tipo de rong/!'. Esta variable puede ser empleada dentro de las instrucciones secuenciales del ciclo y pasa a trav~ de lodos los valores de rongt:, de izquierda a derecha. una por iteración. Dos útiles instrucciones secuenciaJes más que pueden ser ejecutadas dentro de un ciclo son "exi t" y "ne xt". CUando se ejecuta, exi t transfiere el control a la instrucción que sigue inmediatamente al final del ciclo. Por el otro lado. nex t provoca que cuaJquier instrucci6n reslante en el ciclo sea omitida y comience la siguienle iteración del ciclo.
foc idt:ntifier in rong/!' loop s/!'q II/!' n t ia 1- j tot/!'nlen t s~qll/!'ntjal.stateml!nt
end loop;
Tabla 4-62 SIntaxis de un 000
for VHDL
ciclo lar
inslnuxiÓfl exj t insllllcóón next
293
294
Capitulo 4
Principios de disei'io lógico combinacional
Tabla 4·63 Arquitectura del detector de números primos que utiliza una instrucción for o
library IEEE ;
use
lEEE . st~1 09 ic_l16 4. al l;
entity pr ime9 is po~t I N: in STO_LOGle_VECTOR lIS downto O) ; F: out STO_fOOIe ) ; end prime9 ; architect ure prime9_arch oE prime9 is begin process(NI variable NI : INTEGER; variable prime : boolean o begin
•
NI : .. COOIJJNI ELER(N) ;
prime :_ true : ir m . 1 or m . 2 then null ; considerar los casos límite (límites) e l se Eor i in 2 to 253 loop if (NI mod i • O) and (NI / . i) then prime : . false o exi t; eoo if ; end loop; n
eOO i i; if prime then F
<*
' 1 ' ; else F
<_
'O' ; end if ;
ene! process ;
end prime9_arch ; Nuestro viejo y conocido delcctorde números primos está codificado una vez más en la tabla 4·63. para esto aplicamos un ciclo f o r. El punto atractivo acerca de este ejemplo es que es verdaderamente una descripción de componamienlo: en realidad hemos utili7.adO VHOL para calcular si la entrada Nes un número primo. También hemos incrementado el tamaño de N a 16 bilS. precisamente para enfatizar el hecho de que fuéramos capaces de crear un modelo compacto para el circuito sin tener que enumerJ.r de manera explfcita cientos de primos.
Sección 4.7 whi le booli'(II/ -exl,ressicm Si' qUi' 11 t ¡al· sta/i'/1I ent
l~
El lenguaje de descripción de hardware VHDL Tabla 4-64 Sintaxis de un ciclo while VHDl.
Si' r¡ /ji' 11/¡al· s ltJ / ('/111'111
end loop;
La última clase de instrucción loop es el ciclo while, con la sintaxis que se muestra en la tabla 4-64. En esta fonna , booleon'ex¡1"ssion se prueba antes de clVb iteración del ciclo, y el ciclo se ejecuta solamente si el valor de la expresión es true. Podemos utili7.af piocesos para escribir descripciones de comportamiento tanto de circuitos combinacionales como secuencialcs. Muchos ejemplos más de descripciones de circuito combinacional aparecen en las subsecciooes VHDL del capitulo 5. Unas cuamas caracterfsticas adicionales de lenguaje son necesarias para describir circuitos secuenciales: de éstos trata la sección 7. 12, mientras que los ejemplos secuenciales aparecen en las subst:cciones VHDL del capftulo 8.
ciclo wflile
4.7.9 la dimensión tiempo y simulación Ninguno de los ejemplos con los que hemos tr.uado hasta ahora modelan la dimensión de tiempo del funcionamiento del circuito: todo ocurre en un tiempo simulado de cero. Sin embargo, VHDL tiene cxcelenles facil idades para modelar el tiempo, y es en efecto ott".1 dimensión significlltivu del lenguaje. En este libro no entraremos en detalles acerca de este tcma. pero presentaremos sólo algunas ideas aquf. VHDL nos pernlite especificar un retardo de tiempo utilizando la palabra clave alter en cualquier insuucción de asignación de señal, incluyendo asignaciones secuenciales, concurrentes, condicionales y seleccionadas. Por ejemplo, en la arquitectura de compuena inhibiloria de la tabla 4·26 de la página 269 se podria escribir
palabra cI(¡\~ after
Z <. '1' after 4 ns when X.' l ' and Y.' O' else 'O ' after 3 ns; Esto nos permite modelar una compuena de inhibición que tiene 4 ns de retardo en una transición de salida de O a I y solamente 3 ns en una transición de I a O. En eOlomos de diseño ASIC típicos, los modelos VHDL pum todos los componentes de bajo nivel en la biblioteca de componentes incluyen tales parámetros de retardo. Empleando estas estimaciones, un simulador VHDL puede predecir el eomportamiento de temporización aproximado de un circuito más grande que utilice estos componentes. Otra manera de invocar la dimensión de tiempo es con wai t, una instrucción secuen· cial. ésta puede ser utilizada pam suspender un proceso por un periodo especificado de tiempo. La tabla 4-65 es un progrnma de ejemplo que utiliza la instrucción wait pam ctcar for'!las de onda simuladas, que verifican el fu ncionamiento de la compuerta de inhibición para cuatro diferentes combinaciones de entrada en pasos de tiempo de 10 ns. Una vez que tengamos un programa VHDL cuyas sintaxis y semántica sean correctas. se puede utilizar un simulador VHDL para observar su funci onamiento. Aunque no entrnremos en detalles, es útil tener un entendimiento básico de cómo trabaja un simulador de esta clllSe.
instmcci6n wgi t
•
295
296
Capitulo 4
Tabla 4-65 Uso de la instrucción wait de VHDL para generar formas de onda en un programa de banco de pruebas.
Principios de diseño lógico combinacional
entity Inhibi t~stBench end InhibitTestBench ,
lS
architecture InhibitTB_arch of InhibitTestBench is culi(Xlnent I nhibit port ( X.Y: in BIT; Z : out BIT); end cUIp:>ilent;
signal XT. YT. ZT : BIT , begin
Ul : lnhibit port map (XT. YT. ZT) ; process begin XT<_ '0' ; YT<_ 'D· ;
wait fer 10 ns; XT<_ '0· ; Y'I'<_ ' l · ;
....ait fer 10 ns; XT <_ '1' , YT <_ 'O' ,
Wdit for 10 ns; XT<_ '1' , Y'I'<_ ' 1';
wai t ; - - this suspends the process indefinitely end process ; end
fit'mpo
d~
simulación
laro de Jim ulud6n lisra de el·en/OS
Inhibi tTB_~rch ,
El fu ncionamiento del simulador comienza en un tiempo de simulación de cero. En este momento, el simulador inicializa todas las seiiales a un valor predctctminado (idel cual usted no debería depender!). También inicializa cualquier sdlal o variable para las que los valores iniciales hayan sido declarados de manera explícita (no hemos mostrado cómo hacer esto). A continuación. el simulador comienza la ejecución de todos los procesos e instrucciones concurrentes en el diseño. Naturalmente, el simulador no puede hacer en realidad la simulación de todos los procesos e instrucciones concurrentes simulláneamente, pero puede pretender que lo huce, utilizando una "lista de eventos" basada en el tiempo y una '·matriz de sensibilidad de señal". Advierta que cada instrucción concurrente es equivalente a un proceso. Para simulación de uempo cero, tooos los procesos son progrumados para la ejecución, y uno de éstos se selecciona. Todas estas instrucciones secuenciales se ejecutan, incluyendo cualquier comportamiento repetitivo que se especifique. Cuando la ejecución de este proceso se completa, otro es seleccionado, 'i así sucesivamente, basta que lodos 105 procesos han sido ejecutados. Esto completa un lazo de ,rimulaci6n. Durante su ejecución, un proceso puede asignar nuevos valores a las señales. Los nuevos valores no se asignan inmediatamente; en vez de ello, se colocan en una lisIa de a't!ntos y se progmman para llegar a ser efectivos en un cierto tiempo. Si la asignación tiene un tiempo de simulación tspecffico asociado con ella (por ejemplo. después de un retardo especificado por una cláusula after). entonces es programado en la lista de C\'entos para presentarse en ese momento. De otro modo, se supone que ocurren ·'de inmediato·'; sin embargo, en realidad es programado pam presentarse en el tiempo de simulación actual más un "retardo delta". El relamo della es un tiempo infinitesimalmente corto, de tal modo que el tiempo de simulación actual más cualquier número de retardos delta todavía es igual al tiempo de simulación actual. Este concepto pennite a los procesos ejecutarse múltiples veces si es necesario en tiempo simulado de cero.
Sección 4.7
El lenguaje de descripciórl de hardware VHOL
Después de que se completa un lazo de simulación. la lista de eventos se explora para la senal o sei\ales que cambien en el siguiente tiempo más próximo en la lista Esto puede ser tan diminuto como un retu'do deha posterior, o puede ser un rctu'do de circuito real, en cuyo caso el tiempo de simulación se avanza a este tiempo. En cua1quier caso, se efcctl1an los cambios de la señal programada. Algunos procesos son sensibles a las señales cambiantcs, como es indicado por la matriz de sensibilidad de señal. Indica que, para cada senal, cuáles procesos tienen esa senal en su lista de sensibilidad. (El proceso equivalente de una instrucción coocwrenle tiene lodiJs estas señales de datos y control en su lista de sensibilidad). Todos los phOCCSOS que son sensibles a una senal que acaba de cambiar son prograntados para su ejecución en el siguiente lazo de simulación, que comienza ahorno La u¡x!lación en dos rases del simulador consistente en un lazo de simulación se· guido por la exploración de la lista de eventos y la realización de las siguientes asigna· ciones de sedal programadas sigue indefinidamente , hasta que la lista se encuentre va· cia. Hasta este punto la simulación está completa. El mecanismo de la lista de eventos hace posible simular la operación de los procesos concurrentes aun cuando el simulador cona en una sola computadora con un solo hilo de ejecución. Y el mecanismo de retardo delta asegura de correcta operación aun cuando un proceso o conjunto de procesos puedan requerir múltiples ejecuciones, dando vueltas en varios retardos deha, antes dc que las señales cambiantes se adapten a un valor estable. Este mecanismo tambi~n se utiliza para detectar procesos incontrolados (tales como"x <:_ not X"): si se presenta un millar de lazos de simulación sobre un millar de retardos dcha sin avanzar el tiempo de simulación en alguna cantidad "real", es más pro-bable que algo esté mal.
4.7.10 Síntesis Como mencionamos al principio de esta sección, VHDL fue inventado originalmente como un lenguaje de simulación y descriJXión de circuitos lógicos y poslerionnente fue adaptado para síntesis. El lenguaje liene muchas caraclerísticas y construcciones que no pueden ser sintetizadas. Sin embargo, el subconjunto del lenguaje y el estilo de programas que hemos presentado en esta sección son generalmente sintetizables por la mayorfa de las herr.J.mientas. Aún más, el código que usted escribe puede tener un gran erecto sobre la calidad de los circuitos sintetizados que obtiene. Unos cuantos ejemplos se enumeran a conlinUtlCión: • Lasestrueturas de control "scrie" como if·elsif·e l si f·else pueden dar eomo resultado una cadena en serie de compuenas lógicas para verificar condiciones. Es mejor util¡zn( una instrucción case o select si las eondicione~ son mutuamente exclusivas. • Los lazos en procesos son generalmenle "desenrollados" o desarrollados para crear múltiples copias de lógica combinacional para ejeCutar las instrucciones en el lazo. Si se quiere emplear sólo una eopia de la lógica combinacional en una se· rie de pasos, entonces se tiene que diseñar un circuito secuencial, como discutirá en capítulos posteriores. • Cuando sc utilizan instrucciones condicionales en un proceso, sin establecer un resultado para alguna combinación de entrada, el compilador crear.!. un "18Ich" para mantener el valor antiguo de una sedal que de Olr.l manera puede cambiar. Tales lalch! generalmente no son deseados.
297
296
Caprtulo 4 Principios de diseño lógico combinacional
Además. algunas características y construcciones del lenguaje pueden simpleme nte ser no sintetizables. dependiendo de la herramienla. Naturalmente. se tiene que consultar la documentación para a\'eriguaf qué está permitido, qué no está permitido y qué está recomendado para una herramienta en panicular. Pura el futuro inmediato, los diseñadores digitnles que utiliZIDl herramientas de síntesis necesitarán poner atención a sus estilos de codificación. a fi n de obtener buenos resulta· dos. Y por el momento. la definición de "buen estilo de codificación" depende de alguna manera tanto de las herramientas de srntesis como de la tecnología destino. los ejemplos que se mencionan en el resto de este libro, aunque son correctos desde el punto de vista sintáctico y semántico, apenas rascan con dificultad la superficie de los mttodos de codi· ficación para diseños eluensos basados en HOl. E1 arte y práctica del disefto a gran escala de hardware b.1Sado en HDL está en la etapa inicial de su evolución.
Referencias
pos/ulados (ltI Hunringtoll
Una descripción histórica del desarrollo de Boole de la "ciencia de la lógica" aparece en The Compllter¡rom Pascl/lta I'On Nemnann por Herman H. Goldstine (Princeton University Press. 1972). Claude E. Shnnnon demostró cómo el trobajo de Boole podría ser aplicado a los circuitos lógicos en "A Symbolic·Analysis of Relay and Swilching Cin::uits" (Tratls. AlEE, Vol. 57. 1938. pp. 713. 723). Aunque el álgcbm booleana de dos YJIofe.~ es la ba.'iC para el á1gebr.¡ de conmutación. un álgebra booleana no necesita tener solamente dos valores. las álgebras bOoleanas con 2~ valores existen para todo entero ti ; pot' ejemplo. consúltesc Discrett' Ma/hematical Structuf?S atld T/¡tdr Applicalions por Harold S. SlOne (SRA. 1973). Tales álgebras se pueden definir fomUllmente si se aplican los denominados postulados dI! Hlt1Itingtoll concebidos por E. V. Huntington en 1907; por ejemplo. v~ase Digitul Design por M. Moms Mano (Prentice Hall. 1984). Un desarrollo matemático del álgebra booleana basa· do en un conjunto más moderno de postulados aparece en Modem Applied AIgebm por G. Birkhoff y T. C. Bartee (McGraw·Hill, 1970). Nuestro estilo ingenieril . desarrollo "directo" del álgebm de conmutación se sigue de Edward J. McCluskey en su / ntnx/IIC' tioll ro the Theory 01 SlI'itc/¡itlg CircuÍ(s (McGmw.Hill. 1965) y Logic Dt!Sign Principies (Prentice Hall, 1986). El teorema de implicantcs primos fue demostrado por W. V. Quine en '1'he Problem of Simplifying Truth Functioos" (Am. Mmh. Monthl)\ Vol. 59, No. 8. 1952. pp. 52 1-531). De hecho, es posible demostrar un teorema de implicantes primos más gencrnl mostmndo que existe por lo menos una suma mfnima que es una suma de implicantes primos incluso si eliminamos la restricción sobre el número de litemles en la definición de -·mfnima". Un métooo gráfico para simplificar funci ones booleanos fue propuesto por E. W. Veitch en "A Chart Method forSimplifying Boolean Functioos" (Proc. ACM, May 1952. pp. 127· 133). Su dit,smmu de Vei/ch, mostrado en la figura 4· 53. en realidlld reinventó un diagrnma propuesto por un arque6logo ingl ~s . A. Marquand ("On Logical Diagrams for 11 Tenns." P}'ilosophical MagaUlle Xli. 188 1. pp. 266-270). El dillgrnma de Veitch o esqucma de Marquand hace uso de un onten de conteo bi nario "naluml" para sus reno
Referencias
glones y columnas, con el resultado de que algunos renglones y columnas adyacentes difieren en más de un valor, y los t~nni nos de producto no siempre cubren las celdas adyacentes. M. Kamaugh demostró cómo arreglar el problema en "A Map Melhod for Synthesis ofCombinational Logic Circuits" (Trons. AlEE. Comm. ami Elecuvn. Vol. 72, Part l . noviembre de 1953. pp. 593-599). Por otro lado. George 1. Klir, en su libro Intro· (1!!Cljoll 10 Ihe Me/hod%gy 01 Sli'ilching Circui/s (Van Nostnlnd. 1972). afinna que el orden de conteo binario es tan bueno. o quizás mejor que el orden del mapa de Kamaugh para minimizar funciones lógicas. En este punto. el argumento de Kamaugh contra el de Veitch por supuesto que es irrelevante, porque ya no se dibujan diagramas para la minimización de circuitos lógicos. En vez de ello. utilizamos programas de computadora que ejecutan algoritmos de minimización lógica. El primero de tales algoritmos fue descrito por Quine en "A Way to Simplify Truth Functions" (Am. Math. MOnlhly. Vol. 62, No. 9, 1955, pp. 627-631) y modificado por E. J. McCluskey en "Minimization of 800lean Functions·· ( Bell Sys. Tech. J.. Vol. 35~ No. 5. Noviembre de 1956. pp. 141 7- 1444). El algoritmo de Quine-McCluskey se describe completamente en los libros de McCluskey citados con . anterioridad. El libro de 1965 de McCluskey tambi~n cubre el algoritmo de consenso iterativo para hallar implicantes primos y demuestra que funciona. El punto de partida para este algoritmo es una expresión de suma de productos. o de manera equivalente. una lista de cubos. Los t~nni nos de producto 110 neusjtan ser mintenns o implicantes primos. pero pueden ser alguno o ninguno entre ellos. En otras palabras, los cubos en la lista pueden tener cualquiera y todas las dimensiones. desde Ohasta n en una función de n variables. Comenzando con la lista de cubos. el algoritmo genera una liSIa de todos los cubos implicantes primos de la función, sin tener nunca que generar una lista de minirl nninos completa. El algoritmo de consenso iterativo fue publicado por primera vez por T. H. M OII. Jr.. en "Determination of the Irredundant Normal Forms of a Truth Funclion by Iterated Consensus of the Prime Implicants" (IRE Tmns. Elt!clron. Compuf~rs, Vol. EC-9. No. 2. 1960. pp. 245-252). Un algoritmo de consenso generalizado fue publicado por Pierre Tison en "Generalization of Consensus Theory and Application to the Minimization of 8 00lean Functions" (IEEE Tmns. Eleclron. Compurers, Vol. EC-16. No. 4, 1967. pp. 446-456). Todos estos algoritmos están descritos por Thomas Downs en Logic Design li'ith Pascal (Van Nostrand Reinhold. 1988). Como explicamos en la sección 4.4.4. el inmenso número de implicantes primos en algunas funciones lógicas hace poco práctico o imposible encontrarlos todos de manem
wx YZ"", 00
11
tO
.
11
, • • , , • " ,
., ,. , 00
01
• " ,
"
" "
Figura 4· 53 Un diagrama de Veitch de 4 variables o diagrama de Marquand.
299
300
Capitulo 4 Principios de diseño lógico combinacional
crmjunto·O conj unto· I conjunto-P conjllnto.S
lógictl m¡¡lt;l'olllooo
dctcrminfstica o seleccionar una cubiena mínima. Sin embargo. usando métodos hcuristicos eficientes puede hallarse soluciones que se encuentran cerca del mfnimo. El méuxlo Espresso-lI se describe en Logic Minimization Algorilhms for VLSI Synl"~sÍ.J por R. K. Br:l.yton. C. McMullen, G. D. Hachlel y A. SangioVanni-Vincenlelli (Kluwer Academic Publishcrs. 1984). Los algoritnlOs más rec ientes Espresso-MV y Espresso-EXACT se describen en "Multiple-Valued Minimization fOf eLA Qptimization" por R. L. Rudell yA. Sangiovanni-Vince nte lli ( IEEE Trans./ eÁD, Vol. CAD-6. No. 5. 1987. pp. 727-750). En este capftulo describimos un método de mapa para hallar riesgos estáticos en circuitos AND-OR y DA-ANO de dos niveles, pero cualquiercircuilO combinacional puede ser analizado por riesgos. Tanto en su libro de 1965 como en el de 1986. McClu skey define el conjunto-O y los conjuntos-I de un circuito y enseña a utilizarlos para encontrar riesgos estáticos. También define los conjuntos-P y conj untos-S y muestra cómo pueden emplearse para hallar riesgos dinámicos. Muchos aspectos profundos y variados de teorla de conmutación han sido omitidos de este libro. pero han sido apaleados a muene en otros libros y literatura. Un buen punto de partida para un estudio académico de teoria clásica de L'"Onmutación es el libro de Zvi KohaVi. SWÍ1ching and Finit~ Autom"ta Th~or)'. segunda edición (McGrnwHiII. 1978), el cual incluye material acerca de la teoría de conjuntos. redes simétricas. descomposición funcional. lógica de umbral. detecciÓn de fa llas y sensibiliución de trayectoria. Otra área de gran interés académico (pero poca actividad comercial) es la I6gicli mtil,il'Oftiada no binaria. en la cual cada línea de senal puede tomar má..~ de dos v!,lorcs. En su libro de 1986, McCluskey proporciona una buena introducción a la lógica multivaluada. explicando sus pros y sus contras y por qu~ ha habido tan poco desarrollo comercial. A través de los años. be luchado por hallar una referencia fác ilmente accesible y definitiva acerca del lenguaje ABEL. y al fin la encontré: el "Apéndice A" del Digital Design Using ABEL. de David Pellerin y Michael Holley (?rentice Hall. 1994). Tiene sentido que estt fuera el trabajo definitivo: iPellerin y Holley inventaron el lenguaje y escri bieron el código original del compilador! Pellerin también escribió. con Douglas Taylor como coautor, una muy amena introducción a VHDL, titulada VHDL Mude Easy! (?rentice Hall. 1997). VHDL es un "Very Huge Design Language" ("Lenguaje de diseño sumamente enorme") y cubrimos solamente un subconjunto de sus ciU1l.cterlsticas y cap:acidades en el libro. Existen muchas opciones del lenguaje (tules como las etiquetas de instrucción) que no utilizamos. pero éstas se estudian en libros tutoriales y de referencia dedicados a VHDL. Uno de los mejores es Th e D~sjgner 's Cuide 10 VH DL (Morgan Kaufmann, 1996). Aunque es grande (700 páginas) cubre el lenguaje completo muy sistemihicamente e incluye un apéndice conciso y muy útil acerca de la sintaxis completa del lenguaje tanto de VHDL-87 como de VHDL-93 . En este texto empleamos un subconjunto dellt nguaje que es compatible con ambos e.~tándares . Una introducción a VHDL algo breve es VH DLfor Designers por Stdan Sjoholm y Lcnnan Lindh (?renlice Hall. 1997). Este libro se recomienda por su ameno enfoque acerca de asuntos de diseño práctico incluyendo sintesis y bancos de prueba. Otro libro
Problemas propuestos práctico es VIIDL f(}r ProgmmnUJble Logic. por Kevin Skahill de Cypress Semiconductor (Addison-Wesley. 1996). Todos los ejemplos de ABEL y VHDL en este capítulo y a lo largo del libro fueron compilados y en la mayoría de los casos simulados utilizando el software Foundation 1.5 Sludent Edition de Xilinx, lnc. (San Jose. CA 95124. """....... xi linx .cm.) El software Foundation integra editor esquemático. editor HOL. compiladores para ABEL, VHDL y Verilog. ad como un simulooor de Aldec. lne. (Henderson, NV 89014 . ..,...... .aldec . con) junto con las herramientas especializadas propiedad de Xi lim:: para diseño y programación de CPLD y FPGA. Tambi~ n contiene un excelente sistema de ayuda en Unea. incluyendo manuales de referencia tanto para ABEL como para VHDL. El software Foundation ~ distribuye en CO-ROM con algunas ediciones de este libro. Los paquetes IEEE estándar y VHDL son elementos importantes de cualquier ambiente de diseño VHDL Una lista de sus definiciones de función y tipo se incluye en un aptndice en algunos textos de VHDL. pero si usted tiene realmente curiosidad acerca de ellos. puede encontrar los archivos fuente completos en el subsistema de biblioteca de cualquier sistema de disefto VHDL. incluyendo el software Foundation. Discutimos brevemente; la prueba de los dispositivos en el contexto de los vectores de prueba de ABEL. Existe un extenso y bien establecido fondo bibliográfico acerca de prueba de dispositivos digitales. y un buen punto de panida para su estudio es el libro de McCluskey de 1986. La generación de un conjunto de vectores de prueba que prueban completamente un circuito extenso ta] como un PLD es una tarea que se deja mejor a un programa. Al menos un negocio enlero de la compañia se encuentra enfocado a programas que automáticamente crean vectores de prueba para la prueba de PLD (ACUGEN Software, Ine.. Nashua. NH 03063, """- .acogen .CCXlI)• •
Problemas propuestos 4. 1
4.2 4.3 4.4
4.5
Utilizando l:lll _'Viables SABELOTODO. DISEÑADOR. FAUA YESTUDIOS . escriba una expresión booleana que sea I pant discftadores con &ito que nunca estudiaron y para sabelOlodos que estudiaban todo el tiempo. Demuestre los teoremas T2-T5 aplicando la inducción perfecta. Ikmuestrc: los teoremas T] '- T3' YTS' aplicando la inducción perfecta. Demuestre los teoremas T6-1'9 aplicando la inducción perfecta. De acuerdo ron el teorema de DeMorgan. el complemento de X + Y . Z es X' . Y' + Z'. Ambas funciones todavra son I pan! XYZ. 11 0. {..Cómo pueden ser tanlO una función como su complemento iguales a I para la misma combinación de entrada1 1dentifique el ,~.
301
302
Capitulo 4
Principios de d isei'lo lógico combinacional 4.6
Utlli¡;e los teoremas del 41gebra de conmutación p¡mt simplificar{'llda unade las siguientes funciooes lógicas; (a) F mW · X · Y · Z · (W · X · Y · Z'+ W · X' · Y · Z + W'· X · Y · Z + W · X · Y' · Z) (b) F = A · B + A · B · C' · D + A · B · O · E'+ A · B · C' · E +C' · O · E (e) F = M · N · Q+Q' · P' · N' +P · R · M+O'· Q · M · P'+M · R
4.7
4.8
Escri ba la tabla de verdad para cada una de las siguie ntes fu nciones lógicas;
(a) F = X'· Y +X' · y '· Z
lb)
lo)
F = W + X' · (Y'+Z)
Id) F = A · B + B' · C+C' · 0 + 0 ' · A
lo)
F = Y · W + X' · Y'· Z
lO
lO)
F = (W . X)'· (Y' +Z')'
Ih) F = «(A + S)' + C'l' + O)'
(i)
F ;; (A' + B +C) · (A + S' + O')· (8 + C' + O') · (A + B + C + O)
F = W' · X + Y' · Z'+ X' · Z
F ",(A' + B' + C · O)· (B + C' + O'· E')
Escriba la tabla de ventad para eada una de las siguientes funciones lógic:u:
(a) F = X'· Y' · Z'+ X · Y · Z + X · Y'· Z
(b) F ' M'· N' + M · P + N' · P
(e) F = A · B + A · S'· C'+ A' · B · C
(d) F = A'· B · (C · B · A'+B · C')
(e) F = X · y . (X' · y . Z + X · Y'· Z+ X · y . Z'+ X'· y' . Z)
(f)
(g) F .. (A + A') · B + B · A · C' + C · (A + B') · (A' + B)
(h) F = X · Y'+Y · Z + Z' · X
4.9
4.10
Escriba la suma y el producto canónicos par.! C3da una de: las siguientes funciones lógic'.1s:
(,) ' - >:",{I.2)
(b) F .. n A.8(0, 1.2)
(e) F .. I:A.8.d2.4,6.7)
(d) F :: n W,lt y(0. I.J,4.5)
(e) F _ X + Y' · Z'
(O F = Y'+ (W' · X)'
Escriba la suma y el produeto eanónicos para cada una de las siguientes funciones lógicas:
l·) lo) lo) 4.1 1
4.12 4. 13
F ::: M · N +M' · N' · P'
F ;; !x.v.z{O,3)
lb)
F ::: ! u.e .O< 1, 2.5.6)
Id) F = n~~p(O.I . 3.6.7)
F = X' + Y · Z' +Y · Z'
(O
F z n A,8,c(l , 2.4)
F = A'B + B'C+ A
Si la suma eanÓllica par.! una función 16giea de n entr.lda.~ es tUlllbién una suma mrnima. ¿cuántas literales se encuentran en cada t~nnino de producto de la suma1 ¿Puede: haber cualquier otra suma mfnima en este caso1 Plop:ncione dos razones por las que el COi'iIO de in\'ersores no se incluye en la definición de "mfnimo" para la minimil.ación lógica. UtiJj¡;e los Il\apasde Kamaugh para encontrur una CJL:pruión de suma de: productos mínima para cada una de las siguientes funciones lógicas. Indique las celdas I distinguidas en elida mapa. (a) F ", Ix.v,z( I .3,S.6.7)
(b) F :: !wJtv.z{1. 4. S.6. 7.9, 14. 15)
(e) F e [lwJty{O.I,3. 4.5)
(d) F '" f.w.x.v2f,.0.2, S, 7.8, 10. IJ . I ')
(e) F ", n A.B.c .o(l.7, 9. 13.15)
(O F : ! A.B.c.o(1A.5.7, 12. 14. 15)
Problemas propuestos
4.14 4.15
4.16
EncuenlJ'C: una expresión de producto de 5Umll5 mínima para coda función en el problema propuestO 4.13 utilizando el TOI!todo de la sección 4.3.6. Encuentre una expresión mínima de producto de. sumas para la función en cada una de las IiguOlli siguientes y compare su CO:Sto con la expresiÓn mínima de prodm:IO de Sun1115 {lft\'iamente hallada: a) figuro 4-27: b) figuro 4-29: e) figuro 4-33. Utilizando mapas de Kamaugh. encucnlJ'C: una expresión de producto de 5Urnas mínima para cada una de las siguientes funciones lógicas. Indique las celdas I distinguidas en cada mapa. (a) FzIA.8.C<0, 1,2,4)
(b) F - Iw.x.v.z{1 ,4.5,6, 1I , 12, 13, 14)
(e) F = nA,B.C< 1,2,6.7)
(d) F :z Iw.x.v.z{O,J.2.3,7.8, IO.11,I5)
(e)
4,17 4.18 4.19
F = Iw.x.v.x< 1.2,4, 7 ,8, I 1. 13, 14)
(f)
F - 14e.c.O< 1.3.4.5.6,7.9, 12.13. 14)
Encuentre una expresión de producto de sumas mfnima pan. cada función en el problema propuestO 4.16 utilizando el TOI!todo de la sección 4.3.6. Encuentre la suma completa para las funciones lógica.o¡ en el problema 4, 16d) Yel. Empleando mapas de Kamaugh. encuentre una exp!eSi6n de producto de sumas mrnima para cada una de la.s slguienlCS funciones lógicas. Indique 185 celda5 1 diSlingtlidas en cada ~po.
(a) F = Iw.x. v.z{O.I ,3.5. 14) + d(8.15)
(b) F "" l'.w.x. v.z{O. 1.2.8. JI ) + d(3,9, IS)
(e) F = IA.8,c,o<:t.S,9.14. 15) + el( 11 )
(d) F := IA.,e,c.oCt.S.6, 7 .9, 13) + d(4, IS)
(e) F = Iw.x.v.z{3,S.6,7, 13)+ d( I,2.4, 12,15)
4.20 4.21
4.22
Repita el problema 4.19, halllltldo una expresión de producto de sumas mfnima pal1I cada función lógica. Pan cada función lógica en 10$ d05 problemas anteriores. det.ennine si la expresión de prodUCIO de suma mínima es igual ala expresión de producto de l Umas mínima. Tambi~n compare el coslO del circuito para la realización de cada una de las dos expresiones. Pan. cada una de las siguientes expresione¡ lógicas, encuentre lodos los riesgos wlÍcos en el circuito eo"espondiente de d05 nh'eles AND-OA U DA·ANo. y disc!le un circuito l i~ de riesgO$ que: n:alice la misma función lógica. (a) F =W · X+WY'
(b) F := W · X' · y '+ X · Y' · Z + X · Y
(e) F ",W , Y+X' , y' + W , X , Z
(d)
F .. W' · X + Y' · Z+W·X · Y , Z+W · X', y · Z'
F =(W+X+Y)·(X'+ Z')
(O
F = (W + Y'+Z1 · (W + X' + Z' ) · (X'+Y+Z)
(e)
(g) F := (W + y +Z') · (W + X' + Y + Z) · (X' + Y') · (X + Z)
4,23 4,24 4,25 4.26 4.27
Escriba un conjunto de vectores de prueba de ABEL para el delector de números primos enlatllbla4- 17. Escriba un problema VHDL estructural (enlidud y arquitcctur.l) pan!. el circuito de aJanna en la figura 4-19. Repita el problema 4.24. utiliz.ando el estilo de Hujo de datO$ de descripción, Repitael problema 4,24, utilice un proceso y un estilo de descripción de comportamiento. Escriba un problema V.IDL estructural com:spondiente al circuito lógico basado en la compuerta NANO de la figura 5· 17,
303
304
Capitulo 4
Principios de dise~o lógico combInacional
Ejercicios 4.28 4.29 4.30 4.3 1 4.32 4.33
4.34 4.35
4.36 4.37 4.38
Disc:i\e un circuito lógico de aspecto no trivial con un ciclo de retroalimentación pero quc tenga una Slllida que dependa solamente de su entruda actu31. Demuestre el teorema de combinación TIO sin utilizar inducciÓll perfecta. pero suponien· do que los teoremas TI -1'9 y TI' -1'9' son \'Crdadcros. Muestre que el teorema de combinaciÓll TIO es de hecho un caso especial del consenso (TI!) usado con cobertura (T9). Demuestre que (X + Y1 · y = X . Y $in emplear inducciÓn peñecta. Se puede suponer que los teoremas T 1-TI I Y TI' -TI l ' son \·erdadcros. Demuestre que (X + y ). (X' . Z) .. X . Z. X '· Y" $in hacer uso de la inducción perfecta. Se puede suponer que los teoremu TI -TI I y TI' -TII' son verdaderos. Muestre que una t'OfIlpuena ANO de n entradas puede rcemplll7.arsc por (n - I )compuertas ANO de 2 entradas. ¿Puede hacerse la misma instruo.:iÓll para compuertu NANO'? Justi· fique su respuesta. ¿Cuántas maneras físicamentedifercntes existen para realizar· V· W · X · Y . Z utilice cuatro compuertas ANO de 2 entradas (414 de un 74x08)1 Justifique su respuesta. Utilicc el álgebra de conmutación p.:lf1l dc:mostrar que al unir dos entradas en conjunto de: una compuena ANO u OA de (n + 1) entradas proporciona la funcionalidad de una compuerta de ti entrudas. Demuestre los tcorclTUlli de DeMorgan (T13 y TI 3') usando la inducción finita. ¿Cuál símbolo lógico se aproxima con mayor exactitud a la realización interna de una compuerta NOA lTL. la fi gura 4-4(e) o (d)1 ¿Por qul'? Utilice los teoremas de l álgebra de conmutación para volver a escribir lo expresión siguie nte uti1i~ndo tan poelll'i ¡n"eaiones como sea pusible (se peonitcn par~nt es i s oomp1cmentooos):
B' · C. A · C · D'. A' · C. E · S'. E · (A .C)· (A'. O') 4.39
4.40 lrortmas g~nerali
4.41
4.42 cnmf,uenll OR Exclusiva (XOR)
4.43
4.44
Demuestre o rechace hu instruCCiones siguientes: (a) Sean A y B l'flriab/e$ del álgebn!. de conmutación. Entonces A . S = O Y A + B '" I implica que A = B'. (b) Sean X y Y ~.xprtsion~$ del :Ugebrn de conmutaciÓn. Entonces X . Y • O Y X • Y • I implica que X "" Y'. Demuestre los teoremas de exp:lIlsión de Shannon. (Sugerrncia: No se \'aya muy lejos: es fkil .) Los teoremas de «pansión de Shannon pueden genel11li7~!)W1I ··extraer" no solamente una sino i variab les de modo que una función lógico pueda ser expresada como una suma o producto de 2; ¡éoninos. Eslablel.Ca los ¡eoremos de expansiÓn gcnera li ~cIos de Shannon. Demue5tre cómo los teoremas de expansión genel1llizados de ShDllnon conducen a las represen1llCiones de suma caoonica y producto canónico de funciones lógicas. Una rompu~N/J OR Exclusiva (XOR) es una compuerta de 2 entrlldn.~ cuya salida es I si y SÓlo si exoctamente una de sus entradas es l. Escriba una tabla de verdad, « presión de suma de productos y el COlTeSpondiente circuito AND-OA pal11la función OA Exclusiva. Desde: el punto de vista del á.lgebrn de conmutación, ¿cuál es la función de una compuerta XOA de 2 entradas cuyas entradas se encuentr.ln unidas1 ¿Cómo puede difmrel comportamiento de: salida de una compuerta XOA real?
Ejercicios 4.45
4.46
4.41 4.48 4.49
4.50
Oesputs de completar el diseno y fabricación de un sistema di gital basado en 551. un diseiJador encuentra que se requiert de un in\·trsor más. Sin embargo. las únicas compuertas de sobra en el sistema son una O A de 3 entradas, una ANO de 2 entradas y una XO A de 2 entradas. ¿Cómo deberla rea lizar el discftador la función del inversor sin agregar otro CI'? Cualquier conjunto de tipos de compuerta lógica que puede rea.1izu cualquier función lógica se conoce como un conjunto compltto de compuertas lógicas. Por ejemplo, compuertas ANO de 2 entradas. compuertas OR de 2 entradas e inversores son un conjunto completo. porque cualquier funciÓIIlógicl puede expresarse como un producto de sumas de \'ariablcs y sus complementos. y las compuertas ANO y OR con cualquier nllmero de entrad:u pueden hacerK a partir de compuertaS de 2 entradas. ¿Las compuertas NANO de 2 entradas forman un conjunto completo de compuertas lógiCas'! Demueslre $U respuesta. ¿Las compuertas NOA de 2 entradas fonnan un conjunto completo de compuertas lógicas? Demueslre su respuesta. ¿Las compuertas XOA de 2 enlladas forman un conjunlocompleto de compuertas lógicas'! Demuestre su respuesta. Defina una compuerta de dos entradas. aparte de NANO. NOA o XO A, que fonne un conjuntO completo de compuertas lógicas si se permiten lu entradas conslllntes O y l . Demoeslre su respuesta. Algunas personas piensan que existen cuatro funciones lógicas básicas. ANO, OA. NOT Y Sur: La figura X4.5O es un slmbolo posible para una computrta BUT de 4 entradas y 2 salidas. Invente una función útil y no trivial para que la compuerta BUT la realice. La función tendría algo que \'eI' con el nombre (BUT. "pero Tenga en cuenta que, debido a la si mc:lrfa de l sfmbolo. la función deberla ser sirnttrica con respecto a lu enlllldas A y B de cada SCCC'i6n y con respecto a las secciones I y 2. Detalle su función de BUT Y escriba su tabla de verdad. EKriba expresiones lógicas para 185 salidas ZI y Z2de lacompucn& SUT que usted diseñó en el ejercicio anterior, y dibuje un diagrama lógico c... respondiente utilitando compuertas AN O. compuertas OA e ilWersote!. La mayoría de los estudianlc5 no tienen problema al emplear el teorema 1'8 para "expandir" la multipliCilCión en upmi~ lógicas, pero muchos desarrollan un bloqueo mental si intentan utilizar el teorema 1'8' pana ~expandir" la suma de una expmiÓfl lógica. ¿Cómo puede usarse la dualidad para superar esle problema? ¿Cuántas funciones lógicas diferentes de n \..nables u isten '? ¿Cutnta.s funciones lógicas diferentes de 2 variables F(X, Y) exiSten? Escriba una CJlpteSión algebraica simplificada para cada una de ellas. Unafimcidn lógica allludU(lI es una función F tal que F ", fO. ¿Cuáles de las siguientes funciones""'" autoduale$' (E1 sfmbolo e denota la opcmción O R mclusiYII. (XQ A).) M
).
4.5 1
4.52
4.53 4 .54
4.55
4.56
(a) F :X
(b) F = Ix.v.z(O.3,5. 6)
(c) F : X · Y' .X'· y
(d) F = W · (XEDYEDZ) + W · (XEIlYEI'IZ)'
(e) Una función F de 7 \..nables lal qucF .. l siysólosi4omás de las variables son 1
(1)
Una función F de lO variables tal que F _ l si ysólosi5 o m!sdc las variables son I
¿Cuántas funciones lógicas autoduales de n variables de entrada existen'? (SlIgurncia: Considere la estructuro de la tabla de verdad de una función autodual.)
305
CQIIjunto compltf()
SUT complltrta SUT
..
ZI
al
12
FIgura X4 .50
fU/tción lógica lIulodual
"
306
CapItulo 4 Principios de diseí'lo lógico combinacional 4.57
4.58
4.59 4.60
4.61 4.62 .lUnUI no "dund""'fI
4.63
•
4.64
4.65
Dcmue.~tre que cua lquier fUllciÓ/1 lógica de " ell trodas F(X l' .... XII) que pueda eiICribirse
en la (onlla F = Xl . G(X2•.... X,,) + Xl ' · GO(X2 •...•X,,) el autodual. Suponiendo que una compuena de in\"~ión tiene retardode propagación de S ns. y que \1ruI compuerta 110 in"ersorn tiene un retardo de propagación de 8 os. com pare las velocidades de los circuitos en la ligura 4-24 (a). (c) y (d). Encuentre la:; expresiooes de producto de SUIT\llS mínimo paro 1" funciones lógicas en las liguras 4·27 y 4·29. Utilice el álgebra de conmutación par,¡ demostror que las funciones lógicas obtenidas en el ejercicio 4.59 son iguales a las (uociones AND·OA obtenidas en las figuras 4-27 y 4-29. Dclt;nnine si las expresiones de prodUCtO de sumas obtenidas al "eJCpandir' la:; sumas mfnimas en la figura 4·27 y la 4-29 son mlnimas. Demlle5tre que la regla par.!. combinar 2' celdas 1 en un mapa de Kamaugh es verdadena. utilizando los axiomas y teoremas del álgebra de conmutación. Una suma no ~dundantt para una funciÓ/1 lógica F es una suma de implicantes primos par F de tal modo que si cualquier implicante primo se elimina. la suma ya no es igual a F. Esto suena bastante p:1TC(:ido a una suma mlnima.. pero una suma 110 redundante 110 es necesariamente mlnima. Porejemplo. la suma rnln ima de la (unción en la figuro 4-35 tiene sólo tres u!nninos de prodUCto. pero hay una suma no redundante con cuaUl) tfnni nos de producto. Encuentre la suma no redundante y dibuje un mapa de la fuoci ón. encemmdo en cfrculos solamente los implicantes primos en la suma no /"CUundante. Encuentre otra función lógica en la sección 4.3 que tenga una o más sumas no redundantes no mlnima:s. y dibuje su mapa. encerrando en cfrcuJo~ únicarntnte los implicanle!! primQ!l en la suma no redundante. Dibuje un mapa de Karnaugh y asigne variables a las entradas del circuito AND-XOA en la figura X4.65 de modo que su salida sea F = tw.x.v.z{6. 7 .1 2.13). Advierta que la compuerta de salida es una XOA de 2 entradas en lugar de una OA.
Figura X4.65
4.66
4.67 4.68
- ,
Un circuito "comparador'"' de 3 bits rt:cilJedos mlmerosde 3 bi ts. p .. P2P ,POYO. 0 20 ,0 0Diseile un circuito de sumll de productos mfnimo que prodUl.C1l una salida 1 si y sólo si P>0 . Encuentre cxprei-ÍOf1C5 de producto de wmas de salida múltiple mínimas pan F • Ix.yz(0, 1,2). G .. Ix.-a(1.4.6). y H .. Ix.U<0.1.2.4.6). Demuestre si la expresión sigui ente es una suma m{nimao 110 10 es. Haga esto de la manera más sencilla posible (algebraicamcnte. sin usar mapas).
F
=
r · u ·v ·w·x. r · u ·v· ·x·z.r · u ·w·x·Y' ·Z
Ejercicios
,,"- • • , o, ,, ., 00
01
00
5 7
..--- •
y
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w
,
wx
11
I!
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11
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00
00
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01
z
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x
w
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y
" " x
Figure X4 . 72
z
,
v..
4.69
El tuto establece que una tabla de ~'erdad o equivalente es el punto de panida para 10$ métodos de minimizacioo combinaciona1c:s tradicionales. Un mapa de Kamaugh contiene por sI mismo la misma información que una labIa de \-en1ad. Dada una expresión de suma de ProdOCl05. es posible escribir 10$ unos cOllespondientes a cada tf rrnino de producto directamente en el mapa sin desarrol\a.r una labia de verdad explfcilll o lista de minitf1'minos. y luego proceder con el p,""""-¡miento de minimización de mapa. De esla forma, encuentre una expresión de producto de sumas mínimas para cada una de las s.iguiente5 funciones lógicas:
(b) F .. A' · C' · D+B' · C · D -t A · C'· D+B · C · D
(e) F = W · X · Z' +W · X' · Y · Z-tX · Z
(d) F =(X' +Y') · (W+X'+Y)·(W'+X+Z)
(e)
4.70 4.71
4.72
F .. A· B· e'· D' .A' · B· C' . A· B· O. A' · C · O. B· C · O'
Repila el ejercicio 4.69. encontrando una expresión de producto de $Umas mínima para cada función lógica. Derive la upresión de producto de sumas mínima para la función del detector de números BCD primos de la figura 4-37. Determine si la upn:si6n es o no algebraieamente igual a la e)(presión de producto de sumas mínima y explique su respuesta. Un mapa de Kamaugh para una función de S \'3riables puede dibujarse como se muestra en la figura X4.72. En un mapa asl. hu celdas que: OI;Upan la misma posición relativa en los submapas V '" O Y V '" I se consideran adyacentes. (Muchos ejemplos trabajados de mapas de Kamaugh de S variables aparecen en las secciones 7.4.4 y7.4.5). Encuentre una expresión de producto de sumas mínima para cada una de las siguientes funciones utili7.ando un mapa de S varillblcs:
(a) F = Lv.w.x. yzf,.5. 7. 13. 15. 16.20.25.27.29.3 1) (b) F _ Lv,w.x.yzf,.O. 7. 8. 9. 12. 13.1 5. 16.22.23.30.31) (e) F = Lv,w.x.y.z{O. 1.2.3.4. 5. 10. 11 . 14.20.2 1.24.25.26.27.28.29.30) (d) F '" Lv.w.x.y.z(O. 2.4.6,7.8. 10. 11. 12. 13. 14. J6. 18. 19.29.30) (e) F ", (1)
nv.w.x.yzf,.4.5. 10. 12. 13. 16. 17.2 1.25.26.27.29)
F '" Iv.w.x. Y.Z< 4.6.7.9. 11 . 12. 13. 14. 15.20.22.25.27.28.30) + eS( l. 5.29.3 1)
nwpo dt Kamaugh d~ S l'ariahl~s
307
308
Capitulo 4
Principios de diseño lógico combinacional
w
w,
w,
,,"-.
" " "
YZ" " 00
.,
y
,
" "
.,
" U,V.O,l
w,
.,
YZ" " 00
ji-
..
w 01
•
, " ,, ..- • ,o .- • -
O
,
U,V.I .O
4.73 mapa de Kamaush de 6 m riablt'J
4.74
z
y
u,V" 0 ,0
y
" " "
"
z
"
Figura X4 . 74
.,
w
11
•
lO
YZ"" 00
~
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Q
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r,.....:::...."
11
01
10
., • , ..- . " ,, ..- • a • , ;;;- .- e • ji-
~
, ,
w
w,
O
U,V . I ,I
~
~
u
,-
,
z
,
Repita el ejcrckio 4.72, hallando una c¡¡pretión de prodUCIO de ~ umas mínima par,¡ cada función lógica. Un mapa de Kamaugh paru una función de 6 \'ariable:s puede dibujarse como se mueslra en la figura X4.74. En un mapa asl. las celdas que ocupan la misma posición relativa en submapas adyacentes se consideran como adyacentes. Minimice las funciones siguientes con la ayud:r. de lo;¡ mapas de 6 variables: (a) F '" ro.V.W,X. v.z{!.S. 9. 13.2 1.23.29.3 1.37, 4S. S3,61)
(b) F :: ro.v.w.x.v.z{0.4,8. 16,24,32,34,36.37.39,40.48.50,56) (e) F = ro.v.w.x.y.z{2.4,5, 6, 12-2 1.28-3 1,34.38,50.51.60-63)
4.7S
4.76 4.77
Existen 2n subcubos m de un eubo 11 p:ll1I el \'lIlar m _11 - J. Muestre sus representocione.~ de texto y los COI I espondientes ténninos de: producto. (Se pueden emplear elipses 11 mWida que se requ ieran. por ejemplo. l . 2..... n.) Hay sólo un subcubo m de un cubo 11 p;lI1l el valor m. 11; 5U representación de texto es xx ...u . Escrib. elti!rmi no de: producto COfTC'Spondiente a este eubo. El programa en e de la tabla 4--9 uti liza la memoria de manera ineficiente porque asigna la memoria pan. un nl1mero máltímo de cubos en cada nivel. incluso si nu nca se hoce uso de este máximo. Vueha a diseftar el programa de manera que los arreg los cubes Yused sean arreglos de una dimensión. y cada ni vel utilice solamente tantas entradas de arreglo como SC3n necesarias. (SU8tm.da: se pueden as ignar todavfa cubos de manera secuencial. pero manlEnpse al tanto dtl punto de panida en el lUTeglo para cada niveJ.)
Ejercicios 4.78
4.79
4.80
4.8 1
4.82
4.83
Como una función de m, ¿cuántu veces se redescubre un cubo m diferente en la tabla 4· 9, pero el cubo se encuentnl en el ciclo imemo y se descana? Sugiero. a1gul1lUi maneru parlI eliminar esta deficieDCia El tercer ciclo for en la tabla 4· 9 intenta combinar todos los cubos m a un ni\'el dado con todos los OU'OS cubos m en ese nivel. De hecho, solamente se pueden combinar los cubos m con las x's en las mismas posiciones, de modo que es posible reducir el número de iteraciones del ciclo mediante el 1,150 de una estructura de datos más sofisticada. Disdle una estructura de dalOl que segregue los cubos para un nivel dado de acuerdo a la posición de SUlX'S. y detennine el tamaflo rn.úimo requerido para di\'C'SOS elementos de la estructura de datos. Vuelva a escribir la tabla 4-9 de acuerdo a esto. Haga una estimación de s i los ahorros en las iteraciones de l ciclo internO conseguidas en el ejercicio 4.80 superan el gasto generaJ de mantener una estructum de datOS IJ\.Ú compleja. Intente hacer supo$icioncs ruonables,ate:rca de cuántos cubos se distribuyen en cada nh'el, e indique cómo sus resultados son afectados por estas suposiciones. Optimice la fuoción Oneone en la tabla 4-8. Una optimización obvia es abandonar el ciclo pronto, pero existen otras optimizaciones que eliminan complelarnCnle el ciclo foro Una está basada en consulta de tablas y otra utiliza un c4Jculo delicado que involucra complemcntuión, aplicación de DA Exclusivo y adición. Extien
28
- r - - - - - - - - - - , __
F
2B
I'-------
--......... _--_.F
4.84
4.8.s
4.86
4.87
Demuestre que un circuito AN[).QA de dos niveles correspondiente a la suma completa de una runción l6gica siempre C$Ú libre de riesgos. Encuentre una función lógica de cuatro variables cuya n:a1i:r.ación de suma de productos mfnima no est~ libre de riesgos. pero para la cual CJ[isla una realización de suma de produelOS libre de riesgos con menores !&millOS de produeto que' la l uma completa. ComenT.ando ron hu instrucciones ¡"''H EN en el pI"Ol!lIma ABEL de 1, tabla 4- 14. elabore hu ccuaciones lógicas para hu variables X4 a X1 0 en el prognuna. Explique cualquierdiscrepancia entre SUlI resuhados y las ecuaciones en la labia 4- 15. Dibuje un diagrama de circuito correspondiente a las ecuaciones de suma de productos de dos niveles mfnima para el circuito de alanna, como se dan en l. tabla 4-12, En c",,!n entra· da '1 salida de inversor. compotrta ANO y oompuer1a OA, escriba un par de números (rO, 11), donde rO es el mlmero de prueba de la tabla 4-2S que detecta un bloqueo en falla Oen esa Une&. '1 ,l es el nl1mero de pnleba que detecta un bloqueo en falla 1,
Figura X4 .83
309
310
Capitulo 4 Principios de disei'io lógico combinacional 4.88 4.89 4.90
4.91
Escriba un programa VHDL en esti lo de fl ujo de datoS (entidad y arquitectura) correspon· diente al circuito sumador completo en la figura 5·86. Utiliz.:moo la en tidad que usted dis..-ftó en el ejt-rcicio 4.88, escriba un programa VHDL estructural par:a un s umador dc liro de 4 bits empleando In estructura de la figura 5-87. Empleando la entidad que usted definió en el ejercicio 4.88, escriba un programa VHDL estructural para un sumador deliro de 16 bits a lo largo de las Uneas de la figura 5·87. Utilice una instrucción generate paro crear los 16 sumadores completos y sus cone.:rimos de la labia 4-63 uti l i~o una instrucción whi le.
•
e a p
lo
as de diseño lógico acional I capft ulo anterior desa ibi6 los principios teóricos q ue se ulili7.an en el Imag n prc
:la por de
h s de
diseño lógico combinacional. En este capítulo aplicaremos esos rundamenlOS y descri biremos muchos de los disposith'os. estructuras y métodos , que utilizan los ingenieros para resolver problemas prácticos de diseño lógico digital. n circuito combinacional práctico puede tene r doce nas de e nlfll.das y salidas requeri r cientos. miles. e incluso mil lo nes de términos paro de.'iCri bir como la de productos. y miles y miles de milfom!s de renglones para descri bir en la de vcrdad. De este modo. In mayorla de los prob le mas de disei'lo lógico ~cionaJ
reales son demasiado grnndes para resoh'crsc mediante la aplicación lena bruta" de técnicas teóricas. ~ro. espere. dir.i usted, ¿cómo podría cualquier ser hum3nO concebir un circuiJ así de complejo en primer lugar? La cla\'c es el pensamiento estructurado. Jito o sistema complejo se concibe como una colecci6n de subsistemas más )5. cada uno de los cuales tiene una descripci6n mucho más sencilla. rI
c:I dise ño 16gico combinacional, existen varias estructu ras d irectas: deco-
)res. multiplexores. comparadores '1 demás. que se util izan con bastante :ia como bloques de construcción en sistemas más grandes. Las estructuras )()rttlntcs se descri ben en este capflulo. En general primero describimos cada Ira '1 posteriormente proporcionamos ejemplos '1 aplicaciones utilizando lentes de la serie 74. ABEL '1 VHDL. mes de comenzar el nndilisis de estos bloques combintlcionales de construc:cesitamos estudiar yarios aspectos importantes. El pri mer t6pico son los res de documentación que utili1.an los diseñadores digitales para asegurar
311
312
Capitulo 5
Prácticas de disei'lo lógico combinaciona l
que sus diseños son correctos. que se pueden fabricar y mantener. Acto seguido. analizamos la temporización del circuito. un elemento crucial para tener ~}I; i to en el diseño digital. En tercer lugar. describimos la estructura interna de los PLD combinacionales. los que utilizaremos más adelante como bloques "universales" de construcción.
5.1 Estándares de documentación Una buena documentación es esencial pata lograr un diseño correcto y un mantenimiento eficiente de los sistemas digitales. Además de ser precisa y completa. la documentación debe ser algo instructiva. de modo que un ingeniero de pruebas. técnico de mantenimienlO, o inclusi\'e el ingeniero de diseño original (seis meses despu6i de diseñar el circuito) pueda averiguar cómo func iona el sistema con sólo leer la documentación. Aunque el ti po de documentación depende de la complejidad del sistema y los ambientes de ingeniería y fabricación, un paquete de documentación deberla contener (por regla general) al menos los siguientes seis elementos: u~cificaci6n
dI! ci~..ifO
diagroma dt bloqul!S diagroma uqumwlicQ
¡/iagrt/ma 16gicQ cutn/n dt maltri/l/ts (80101)
l . Una especificación que describe exactamente lo que se supone debe hacerel circuito o sistema, iocluyendo una descripción de lodas las entrndns y salidas (" interfaces") y las funciones que se van a realizar. Advierta que las "especificaciones" no tienen que especificar c6mo consigue el sistema sus resullados. sino Ilnicamente lo que se supone que son los resultados. Sin embargo. en muchas compañías es una práctica común incotpo.1lr también uno o más de los documentos siguientes en las especificaciones para describir cómo funciona el sistema al mismo tiempo. 2. Un diogromo de bloques es una descri pción pictórica e infonnal de los principales módulos funcionales del sistema y sus intercone.xiones básicas. 3. Un diagroma esquemático es una especificación fonnal de los componentes eléctricos del sistema. sus interconexiones y todos los detalles necesarios para construir el sistema. incluyendo tipos de e l, indicadores de referencia y numeres de tenninales. Hemos estado uti lizando e lt~nni no diagroma Mgico para un dibujo informal que no tiene este nivel de detalle. La mayor parte de los programas de diagramaci6n esquemática tienen la capacidad de generM una CUl!nta dI! matt!riall!s ( HOM . del inglls bill of materia/s) a partir del diagrama esquemático: la cuenta le indica al
Sección 5.1
TlIg n I='rol.~kla p r jere;h JS je
Estándares de documentación
313
101
depanamento de compras cuáles componenles eléctricos tienen qué ordenar para construir el sistema. 4. Un di(lgroma de tenrpon·wci6n muestra los valores de diversas sedales lógicas como función del tiempo. incluyendo los retardos de causa y decto enU'e las sedales criticas. 5. Una descripcj6n de dispositi\'o de I6gica estrncturada que indica la función interna de un dispositivo de lógica prognunable (PLD. por sus siglas en inglés). arreglo de compuertas programables (FPGA. por sus siglas en inglés) o circuito integrado de aplicación específica (AS IC, por sus siglas en inglés). Nonnalmente esta descripción se escribe en un lenguaje de descripción de hardware (HDL) tal como ABEl o VHDL. pero puede estar en forma de ecunciones lógicas. tablas de estado o diagrnmas de estado. En algunos casos, se puede utiliUlf un lenguaje de progrnmación convencional. como C. para modelar el funcionamiento de un circuito o para especificar su comportamiento. 6. Unn descripción del circuito es un documento de texto narrnti\'o que. en conjunto con la demás documentación. explica cómo funciona internamente el circuito. La descripción del cin:uito debe incluir cualquier suposición y falla potencial en el disedo y operación del circuito: también debe sei'lalar el uso de cualquier ·'truco" de diseño que no sea obvio. Una buena descripción de cin:uito Iambién conLiellC defi niciones de acrónimos y otros ténninos especiaJizndos y tiene referencias a documentos relacionados. Quizás es probable que usted haya visto diagramas de bloques en muchos contextos.
Presentaremos algunas reglas para dibujarlos en la siguiente subsección, y posterionnc:nte en el resto de esta sección nos concentrnremos en los diagramas esquemáticos para los circuitos lógicos combinacionales. La sección 5.2.1 presenta los diagramas de temporiza· ción. Las descripcionc:s de lógica estructuroda en la forma de programas ABEL YVHDL se cubrieron en las secciones 4.6 y 4.7. En la sección 10.1.6 mostraremos cómo se puede: utiliUlf un programa en e parn generar el contenido de una memoria de sólo-Iectura. la úlLima ~ de la docwnentación. la descripción del circuito. es muy importante en la práctica. De la misma fonna que un programador experimentado crea un documen· to de diseño de programa antes de comenzar a escribir el código. un diseñador lógico con experiencia comienza escribiendo la descripción del circuito antes de realizllr el diagrama esquemático. Por desgrncia, en ciertas ocasiones la descripción del circuito es el úlLimo documento que se genera. y a veces nunca se escribe. Un circuito sin una buena descripción es dificil de depurar. fabri car, probar. mantener modificar y mejorar.
dwgrrmw di' ttmporit.acion
dtscripci6t1 dt disfHIsit;\"o de Mgic" i'.Jtrllctura/l"
dtscripcíÓtl di' circuíto
314
Capitulo 5
Prácticas de diseflo lógico combinacional
5.1.1 Diagramas de bloques diagrama de bloqul'S
Figura 5- ' Diagrama de bloques para un proyecto de diseno digital.
Un diagmlTUI d~ bloqll~s mueslra las t:nlradllS. salidas. módulos funcionales. trnyeclOrias inlemas de datos e importantes señales de control de un sistema. En general. no deberla ser lan detallado como paru ocupar más de una página. pero no debe ser dellUlsiado vago o impreciso. Un pequeño diagrama de bloques puede tener de tres a seis bloques. mientras que uno grande puede tener de 10 a 15. dependiendo de la complejidad del sistema. En cualquier caso, el diagrama de bloques debe mostrar los elementos más importantes SHIFT·AND·ADD MULTIPLIEA (MULTIPLlCADOA DE SUMA Y CO AAIMIENTOl AESET
'"
RIW
4
LOAD
CONTROL
RUN
16-word)( 32·bi1
ADDR
OISPLAY
RAM
BYTE EN
OUT
INBUS===¡
MULTtPLEXER 4 IQ 1
LOA
LOO
~=-"-
A REGISTEA
B REGISTER
""'",-----' CAAAYLOOKAHEAOADOEA
OUTBUS
"'",----
Sección 5.1
(' 1
(b1
Estándares de documentación
315
32
32 REG1STRO DE 32 BITS
4x 74lS3n
REGISTRO DE 32 BITS
32
32
(01
•
•
74LS3n
•
Figura 5-2 Un bloque de registro de 32 bits: (a) realización no especificada; (b) chips especificados;
(e) demasiado detalle.
de l sistema y cómo funcionan en conjunto. Los sistemas grandes pueden requerir diagramas de bloques adicionales de subsistemas individuales. pero siempre habría un diagrama a " nive l superior" que representa todo el sistema. La ligura 5- 1 muestra un diagrama de bloques simple. Cada bloque se identifica con la función del bloque. no con los chips individuales q ue comprende. Como otro ejemplo. la figura 5-2(a) muestra el símbolo de un diagrama de bloques para un reg istro de 32 bits. Si el reg istro va a construirse utilizando cuatro registros 74LS377 de 8 bits. y esta infonnaciÓfl es importante para alguien que lea el diagrama (por ejemplo. por razones de costo), entonces puede expresarse como se ilustra en (b). Sin embargo. dividir el bloque para mostrar chips individuales como en (c) es incorrecto. Un m4.f es una colección de dos o más líneas de señal que están relacionadas. En un diagrama de bloques. los buses se dibujan con una Unea doble o gruesa. Una diagonal y un número indican cuántas \fneas de seiial ind ividu ales están contenidas e n un bus. De manera alternativa. e l tamaño puede indicarse en el nombre del bus (por ejemplo. INBUS(31 .. 0) o INBUS[31 :0) . Los niveles activos (que se define n más adelante) y las burbujas de inversión pueden o no aparecer en los diagramas de bloques: en la mayorfa de los casos. no son imponantes para este nivel de detalle. Sin embargo. los buses y las seiia1es de control importantes deberfan tener nombres. por lo regular los mismos nombres que aparecen en e l di ngrama esquemático más detallado. E l Hujo de señales de control y dalos en un diagrama de bloques debe indicarse claramente. Los diagramas lógicos se dibujan generalmente con las señales fluyendo de izquierda a derecha. pero en los diagm mas de bloques este ideal es más difíc il de conseguir. Las entradas y salidas pueden hallarse en cua1quier lado de un bloque. y la dirección del flujo de In señnl puede ser arbitraria. Se utilizan puntas de Hecho en los buses y lns ]{neas nonnales de señal paro e liminar la ambigUedad al respecto.
btu
316
Capitulo 5 Prácticas de diseño lógico combinacional
=:j )-
=]
>-
»=l >~
ANO
OR
NOR
INVERSOR
BUFFER
(. )
NANO
(o)
(b)
Figura 5·3 Formas para compuertas lógicas básicas: al ANO, OR Ybuffers; b) expansión de entradas; el burbujas de inversión.
5.1.2 Simbolos de las compuertas Las formas de sfmbolos para las compuertas ANO, OR Y los buffers se ilustmn en la
figura 5·3(a). (Recuerde del capflUlo 3 que un buffer es un circuito que simplemente convierte las señales lógicas "débiles" en unas "ruertes",) Pura dibujor compuertas IOgi· cas con más de a1gunos entrudas, CJlpandimos los sfmbolos ANO y OR como se ilustru en (b). Un circulo pequeño. denominado burbuja de im'ersiÓn. indica la in\'ersión lógica o complementación y se utiliza en los srmbolos para las compuertas NANO y NOR e inversores en (e). Utilizando el teorema de DeMorgan genernlizado. podemos manipular las expre· sione, 16giellS ¡mm eompuertall eon salidas complementadas. Por ejemplo, si X '1 Y son las entradas de una compuerta NANO con salida Z. entonces podemos escribir
Z
(X·Y)' = X' + Y'
Esto da origen a dos sfmbolos direrentes pero igualmente correctos para uno compuerta NANO, como lo demostramos en la figura 4-3 de la página 20 1. De hecho, esta clase de manipulación puede aplicarse también a compuertas que tienen enu-.ldas no complemen· tadas. Por ejemplo. considere las siguientes ecuaciones para una compuerta ANO:
Z - X·Y ((X · Y )')' (X' + Y')'
Sección 5.1
~ )>-
:::j )1-:::j
»-
ANO
~
>-
Estándares de documentación
---1[>>---
BUFFER
- (>0---
INVERSOR
-c{>Figura 5-4 SrmbolOs de compuerta equivalentes bajo el
NANO
~
)>-
teorema generalizado de DeMorgan.
Asf. una compuena ANO puede representarse como una compuerta DA con burbujas de inversión en sus entradas y salidas. Los símbolos equivalentes parn. las compuertas estándar que se pueden obtener mediante estas manipulociones se resumen en la fi gura 5-4. Aun cuando ambos sfmbol os en un par representan la misma función lógica. la elección de un sfmbolo u otro en un diagrama lógico no es arbitraria. al menos no si estamos adheridos a los estándares de una buena documentación. Como veremos en las siguientes tres subsecciones. la selección adecuada de los nombres de seilal y símbolos de compuertas pueden facilitar el uso y la comprensión de los diagramas lógicos.
--
317
..
5.1.3 Nombres de señal y niveles activos Cada seilal de entrada y salida en un circuito lógico debe, fa tener una etiqueta a1fanumc!:rica descriptiva. el nombre de la seilal. La mayor parte de los sistemas de diseilo asistidos por computadora para el dibujo de circuitos lógicos también permiten que ciertos caracteres especiales. tales como •• _. y !. se incluyan en los nombres de señal. En los ejemplos de análisis y síntesis del capitulo 4, utilizamos principalmenle nombres de señal de un solo carácter. (X. Y. elc.) debido a que los circuitos no eran complejos. Sin embargo, en un sistema real. los nombres de sdlaJes bien elegidos transmiten información a cuaJquiera que lea el diagrnma lógico. de la misma maneta que los nombres de variables lo hacen en un programa de software. El nombre de una seiW indica una acción que es controlada (GO. PAUSE). una condición que se detecta (REAOY, ERROR) o los datos que se transportan (INBUSI31 :0)). Cada nombre de señal debería tener un " ivd activo asociado con él. Una señal es Qcti~'fHJltQ si realiza la acción nombrada o indica la condición nombrada cuando está en nivel ALTO o ~s l . (Bajo la con\'ención de lógica positiva, que utilizamos a lo largo de este libro. "ALTO" y " 1" son equivalentes.) Una señal es activa-boja si realiza la acción nombrada o denota la condición nombrada cuando está en nivel B,4.JO o es O. Se dice que una señal es asertiva cuando se encuentra ~n su nivel activo. Se dice que una señal es de negadón (o, en ocasiones, desaserri6n) cuando se encuentra en su nivel activo.
nil"!! /lCl ¡¡'O
actil"a·alta aclil"tJ-baja n~/lCj6n
dtNStrci6n
318
Capitulo 5 Prácticas de disel"io lógico combinacional Tabla 5 · 1 Cada Ifnea muestra una dilerenle convenciórt de nomenclalura diferente en los niveles aclJvos.
CO fll't nción dt nomtncla· lllro de nil'f!l aCli\'O
nombre di: stñ.al opresi6n Mgica t CI
ACTIVA-BAJA
ACTlVA ·ALTA
REAOY-
REAOY+
ERAOR.l
EAAOA.H
AOOR15(l)
AOOR15(H)
RESEP
RESET
ENABLE-
ENABlE
- GO
GO
/RECEIVE
RECEI VE
TAANSMIT_l
TRANSMIT
El nivel activo de cada señal en un circuito se especifica por lo regular como parte de su nombre, de acuerdo a ruguna con\~nción. Se muestran unos ejemplos de diferentes rom'endones de idelllificación de ni\~f ac.i\ro en la tabla 5-1. La elección de una de estas u otras convenciones de identiliCólCión de señal es cuestión de preferencia personal, pero con frecuencia se ve restringida por el entomo de la ingeniería. Puesto que )a designa. ción del nh~l activo es pane del nombre de la señal, la convención de identificación (de la señal) debe ser compatible con los ra:¡ucrimientos de entrada de cualquier hcnumienta de diseño asistido por computadora que procesará los nombres de señal. tal como los editores de di3gramas esquemálicos. compiladores HDL y simuladores. En este texto, utilizaremos la última convención en la tabla: un nombre de señal activa-baja tiene un sufijo de _L. mientras que una señal activa-alla no Iiene ese sufijo. El sufijo _l puede leerse como si fuera un prefijo ·'no". Es extremadamente imponante que usted comprenda )a diferencia entre nombres de señal. expresiones y ecuaciones. Un nomb~ de señal es solamenle un nombre: una etiqueta rufanu.mrica. Una aprrsi6n lógica combina nombres de señales que utili7.an los operadores del álgebra de conmutnci6n (ANO. OR Y NOn como lo explicamos y usamos a lo largo del capítulo 4. Una ecuación lógica es la asignación de una expresión lógica para. un nombrede señru: describe una función de señal en ~nninosde otras señales. La distinción entre nombres de señal y expresiones lógicas puede relacionarse con un concepto que se utiliza en los lenguajes de programación de computadordS: el lado izquierdo de una instrucción de asignación contiene un nombrr de variable. mientras que el lado derecho contiene una upresió/I cuyo valor será dado a la variable nombrada (por ejemplo. Z ., - (x ... Y) en lenguaje C). En un lenguaje de programación. no puede poner una expresión en ell:u:lo izquierdo de una instrucción de asignación. En el diseño lógico. no puede emplear una expresión lógica como un nombre de señal. Las señales 16gicas pueden tener nombres como X. READY y GO_L La "_l '" en GO_l es sólo parte del nombre de la señal, como el guión bajo en el nombre de una variable en un programa de C. No hay señal cuyo nombre sea READY'. tsta es una expresión. puesto que ' es un operador. Sin embargo. pueden existir dos señaJes denominadas READY y READY _L de modo que READY _l = READY' durante la operación normal del cireuito. Seremos muy euid3dosos en este libro al distinguir entre los nombres de señales. que siempre se enCQntrarán impresos en negritas. y las expresiones lógicas. que siempre eslmn impresas en color gris cuando se escriben cerca de las corTCspondienles Ifneas de señal.
SeccI6n 5.1
:::jl...--)f--
=i
ENABlE
·. . • • •
)>--
• • •
Estándares de documentaCión
00
ENABlE
MY
THING
. ..
.. . .. .
~
THING • • •
(.)
(b)
Figura 5-5 51mbolos lógicos; (a) ANO. y CR V un elemento lógico de mayor escala; lb} los mismos elamentos con entradas V salidas activas-bajas.
5.1.4 Niveles activos para terminales Cuando dibujamos el esbozo de un símbolo ANO u OR, o un rectángulo que representa un elemento lógico de mayor escala. pensamos que la función lógica dada ocurre dentro de ese esbozo simbólico. En la figura 5-5(a), mostramos los sfmbolos lógicos para las compuertas ANO, OA 'J para un elemento de mayor escala con una entrada ENABLE. Las compuertas ANO y OR tienen entradas activas altas: requieren 1 en la entrada para validar sus salidas. Igualmente, el elemento de mayor escala tiene una entrada ENABLE activa aha. que debe ser I para habilitar el elemento a fin de quc eumpla con su función . En (b), mostnunos los mismos elementos lógicos con entradas activas bajas y tcnninaleS de salida. Exactamente las mismas funciones lógicas Se realizan den/ro de los esquemas simbólicos, pero las burbujas de inversión indican que los Odeben aplicarse a las terminales de entrada para activar las funciones lógicas, y que las salidas son Ocuando están "haciendo sus funciones". De este modo, los niveles activos se pueden asociar con las terminales de entrada y salida de las compuertas y elementos lógicos de mayor escaJa. Empleamos una burbuja de inversión para indicar una tennina! activa baja y la ausencia de una burbuja para indicar una tennina! activa alta. Por ejemplo, la compuerta ANO en la figura 5-6(a) efectúa el ANO lógico. en este caso dos entradas activas alias producen una salida activa alla si ambas entradas son asertivas (1). la salida es aseniva (1). La eompuena NANO en (b) tambi4!:n realiza la función ANO, pero produce una salida activa baja. Incluso puede utilizarse una compucna NOR u OR para realizar la función ANO empleando entradas y salidas activas bajas. como se muesln!. en (e) y (d). Se puede decir que las cuatro compuertas de la figura reali7..an la misma función: la salida de. cada compuerta es asertiva si sus dos entradas son asertivas. La fi gura 5·7 muestra la misma idea para la runción OR: la salida de cada compuena es aseniva si cualquiera de sus enlrlldas es aseniV8.
Fi gura 5-6 Cuatro formas de obtener una runci6n ANO: (a) compuerta ANO (74x08): (b) compuena
NANO (74xOO): (e) compuerta NOA (74x02); (d) compuerta OA (741C32).
=j )1(.)
~L--)I(b)
(o)
Cd)
319
320
capitulo 5
Prácticas de dise flo lógico combinacional
~
=} )>-¡o)
¡b)
)>-¡o)
Id)
Figura 5-7 Cuatro maneras de obtener una funci6n D A: (a) compuerta O A (741C32); (b) compuerta NDA (741C02); (c) compuerta NANO (741C00); (d) compuerta ANO .
~[>>-¡o)
(O)
¡o)
Id)
Figura 5-8 5 1m bolos lógicos alternativos: (a, b) inversores; (e, d) buffers no inversores.
En ocasiones se utiliza un buffer no inversor para incrementar el fan out de una señal lógiea sin modificar su función. ¡...a figura 5-8 iIUSlI"a los posibles símbolos.lógicos tanto para buffers inversores como para buffers no inversores. En ténninos de niveles activos. todos los sfmbolos realizan exactamente la misma función: cada uno activa sus señales de salida si y sólo si su enlI"ada es asertiva.
5.1.5 Diseno de lógica burbuja-burbuja Los diseñadores experimentados de circuitos lógicos formulan sus circuitos en ténninos de las funciOnet lógicas que se efectúan d~ntro de los esquemas simbólicos. Si usted disei\a con compuertas discretllS o en un HOL como ABEL O VHOL. es mis fáci l pensar en las sedales lógicas y sus interacciones mediante el uso de nombres activo altos. Sin embargo. una vez que está listo para construir su circuito. puede: tener que trotar con señales activas bajas debidas a los requerimientos del entomo. Cuando se diseña con compuertas discretas. ya sea a nivel de tarjeta O de ASIC. un requerimiento clave es con frecuencia la velocidad. Como moSlI"amos en la sección 3.3.6, las compuertas inversoras son mis rápidas que las no inversoras, a menudo se obtienen mejoras en el rendimiento cuando se transportan algunas señaJes en la fonna activa baja. Cuando se diseña con elementos de mayor cscaJa. muchos de eUos pueden hallarse fuera de los chips o fuera de otros componentes existentes que ya tienen algunas enlradas y salidas fijas en la forma activa baja. Las razones por las que utilizan seil.ales activas bajas van desde mejoras en el rendimiento hasta aMS de tradición. pero en cualquier easo usted todavía tiene que lidiar con ello.
Sección 5.1
RE~~;
-íl~)\--
AEOUEST=I..
....q
321
GO
,.) AEAOY 1..
Estándares de documentación
(b)
)\-_
-d,-__
GO (d)
'o)
Figura 5-9 Muchas formas de GO: (a) entradas y salidas aHo activas: (b) entradas atto activas, salida bajo activa; (el entradas bajo activas, salida atto activa; (d) entradas 'J Salidas bajo activas.
El disdlo de Mgica burbuja-burbuja consiste en la elección de los sfmbolos lógicos y nombres de señal, incluyendo las denominaciones de nivel activo, que facilitan la comprensión de un circuito lógico. Habitualmente. esto significa seleccionar los nombres de señal, los tipos y sfmbol os de compuertas, de modo que la mayor parte de las burbujas de inversión se "cancelcn" y el diagrama lógico se puede analizar como si todas las señales fueran activas altas. Por ejemplo, supongamos que necesitamos producir una señal que diga a un dispositivo que "GO" ("ammque") cuando se encuentre "REAOY" ("listo") y obtengamos "RECUEST' ("solicitud"). Podemos ver claramente que a partir de la instrucción del problema se requiere una función AND; en álgebra de conmutación, escribiríamos GO '" REAoy , RECUEST. Sin embargo, podemos utilizar diferentes compuertas para efectuar la función ANO. dependiendo del nivel activo que se requicre para la señal GO, y los niveles activos de las señales disponibles de entrada. La figura 5-9(a) muestra el caso más simple. donde GO debe ser activa alta y las señaJes dispootiblcs de entrada tanlbttn son activas altas; en este caso usamos una compuerta ANO. Si. por otro lado, el dispositivo que estamos conlrQlando requiere una señal activa baja GO_L. podemos utilizar una compue:na NANO 00111() se ilusuu en (b). Si las seiWes disponibles de entrada son activas bajas. podemos utilizar una compuena NOR u OR como se ilustra en (c) y (d). Los niveles 3CtiVOS de las señales disponibles no siempre coinciden con los niveles activos de las compuertas disponibles. Por ejemplo. supongamos que tenemos dos señales de entrada: REAoY_L activa baja y RECUEST (activa alta). La figura 5-10 mueSlra dos formas diferentes para gefletar GO con la ayuda de un inversor, para obtener el nivel activo necesario para la función ANO. Generalmente se prefiere la segunda opción, puesto que las compuenas inversorns. como la NOR, por Jo regular son más nipidas que las no inversoras ANO. Dibujaremos el inversor de manera diferente en cada caso para hacer que el nivel activo de la salida coincida con el nombre de su señal. Figura 5-1 D Oos formas más de hacer GQ, con niveles de entrada mezclados:
disdlo dt lógica burbuja· ,,"rbuja
(a) con una compuerta ANO; (b) con una compuerta NOR. REAQY
=-___1
AEOUEST _ _
(.)
GO
AEADY_I.. - - - - - - - REOUEST-
..--q ___ AEOUESTJ,. 1 (b)
GO
322
Caprtulo 5
Prácticas de diserto lógico combinacional A-----
(a]
SEl - , , - - - - _ - '
>- DATA
(b)
A-====I:=
ASEL-r
AOATA..L BOATA..L
BSEl
B - -- - -
DATA ,. ASEL ' A + ASEL'·
e
----'
Fig u ra 5·11 Multiplexor de 2 entradas (se supone que usted todavla no sabe qué es esIO): (a) diagrama lógico crlplico; (b) diagrama lógico apropiado que utiliza denominaciones de nivel activo y sfmbolos lógicos alternativos.
Paro comprender los beneficios que apona el diseño de lógica burbuja· bubuja.
considere el circuito en la fi gura 5· 11 (a). ¿Qué es lo que hace? En la sección 4.2 moslr.Jmos varias ronnas de anal izar un circuito de esta clase. y ciertamente podfamos obtener una expresión lógica par.! la .alida DATA empleando estas lt!cniClCi. S in embargo. cuan· do el circuito se vuelve a dibujar como en la figur.a 5· 11(b). la funci ón de salida puede leerse directllmente del dillgrama lógico, como sigue. La salida DATA es aseniva cUllndo ADAT~Lo BDAT~Lson asenivas. Si ASEL es afirmada.. entonces ADAT~L es afinna· da si y sólo si A es afirmada; es decir. ADATA_L es unll copia de A. Si ASEL es negada. BSEL es afirmada y BDATA_L es una copia de B. En otras palabras, DATA es una copia de A si ASEL es afirmada.. y DATA es una copia de B si ASEL es negada. Aun cuando existen cinco burbujas de inversión en el diagrnmll lógico. mentalmcme tenemos que renlil.at sólo una negación para comprender el circuito: que BSEL es a.~rtiva si ASEL no
es IIscnivlI. Si se desea, podemos escribir una expresión algebraica parolla salid.1 DATA. Empica· mos la técnica de la sección 4.2. propagamos simplemente las expresiones u trolvés de las compuertas hacia la salida. Al hacerlo asf, podemos ignoror los pares de burbujas de inversión que se cancelan. y escribir directamente la expresión que se muestra en color gris en la figura. F i 9 u r a 5-1 2 Otro diagrama lógico apropladamenle dibujado. AEADV_L _ AEQUEST_l TEST
-_~'::=:::::
60 . REAOV_L' · AEQUEST_L'
__J-:.~R=EA:::D~Y_'~RE:a:U=E:S~TJ
LOC~L------------------------
>-
>-_
----"
ENABLE_L .. (TEST + (AEADV ' REOUEST) )' ENABLE .. TE ST + (AEADV· REOUEST)
HALT a LOCK + (AEADV ' AEQUE ST)'
Sección 5.1
"3.
n pr :l9:id. po
j
I-)os jo
Eslándares de documentación
uto
Otro ejemplo se muestra en la figura S- 12. De la lectura del diagrama lógico, vemos que ENABLE_L es afinnado si READY_l Y REQUEST_l se afinnan o si TEST se afirma. La salida HALT se afuma si READY_l y REOUEST_l 00 se afinnan. o si LOCK..L se activa. Una vez más. este ejemplo tiene sólo un lugar donde el nivel activo de entrada
de la compuerta no coincide con el nivel de la señal de entrada. y esto se reneja en la descri pción verbal del circuito. Podemos, si así lo deseamos. escribir ecuaciones algebraicas para las salidas ENABlE_l y HAlT. A medida que se propagan las expresiones a través de las compuertas. hacia la :salidn. obtenemos expresiones como READY_L' . REOUEST_L'. Sin embargo. podemos Ulilizar nuestra convención de identificación de nivel activo para simplificar ténninos como READY_L' . El circuito no contiene senal con el nombre READY. pero si lo hubiera se cumpliría la relación READY ... READY_L' de ncuerdo a la convención de identificación. Esto nos pcnnite escribir las ecuaciones ENABLE_L y HALT como se muestra. Complementando ambos lados de la ecuación ENABlE_L. obtenemos una ecuación que describe una :salida hi potética ENABLE activa alta en ténninos de entrodos hi potéticas IIctivns altas. Veremos más ejemplos de diseño con lógica burbuja- burbuja en este caprtulo y en los capflulos posteriores. especialmente a medida que empecemos a utilizar elementos lógicos de mayor escala.
5_1_6 Representación de la ubicación de los componentes I...o.s diagramas lógicos y esquemáticos deberían dibujarse con las compuertas en sus posiciones "nonnaIcs". con las entradas a la izquierda y las salidas a la derecha. Los símbolos lógicos para elemcntos lÓgicos de mayor escala también se dibujan con las entradas a la izquierda y las salidas a la derecha. La página completa de un diagrama esquemático debería dibujarse con las entrodas del sistema a la izquierda y las salidas a la derecha. y el flujo general de las señales debe dirigirse de izquierda a derecha. Si una entrada o salida apareciera a la mitad de la página. deberían extenderse hacia el extremo izquierdo o derecho. respectivamente. De esta manera. un lector puede encontrar todas las entradas y salidas al examinar únicamente los exbemos de la página. lMas las trayectOrias de señal en 111 página debefl estar conectadas siempre que sea posible; las trayectorias pueden intem.lmpirse si el dibujo se llena de ellas. pero 6tas deben man:arse en ambas direcciones, como se describe más adelantc.
323
324
Capitulo 5
Prácticas de diseño lógico combinacional
Dibujo a mano
F i gura 5-13
Oibujo
Cruces de lineas y conexiones.
a máquina
+ +
+ 00 permitido
En ocasiones los diagramas de bloques se dibujan sin lfneas cruzadas par.! obtener una apariencia más clara, pero esto nunca sueede en los diagramas lógicos. En vez de d io. se pennitc que las líneas se crucen y las COllCxiones se indican claramente con un punto. Con todo. algunos sistemas de diseño asistidos por computadora (y algunos diseñadores) no pueden dibujar puntos de conexión legibles. Para distinguir entre Ifneas que se cruzan y Hneas que se conectan, se adoptó la siguiente convenciÓn: solamente se penniten las conexiones tipo "T'. como se iluslrII en la figura 5-13. Ésta es una buena coO\'ención a seguir en cualquier caro. Los diagramas esquemáticos que caben en una sola página son los más sencillos paro trabajar. El tamaño más utilizado de la hoja de papel (para un diagrama esquemático) puede ser el tamaño E (34"X44"). Aunque su capacidad de dibujo es grande. un papel así de graodc es poco utilizado en el trabajo, El mejor compromiso en cuanto a C'ap-xidad paro dibujo y foctibilidad es el uunaño B (11" x 17"). Las hojas talllnño B se ptJl.'ÓCn doblar y n1maccMI' con facilidad. Además se puede" consultar rápidamente y si se doblan se pvcdcn guardar en cnrpetus esu1ndar de 3 IlfEOllas; se pueden f()(ocopiar en la mayor parte de las copiadoras de oficina. Sin tener en cuenta el tamaño del papel. los diagramas esquem.1tioos Flg u ra 5- 14 Estructura de esquema plano. Poiglne I
,-,
P.tgoNl2
- -
:: ::j
~ =0 _
-D-¡
= -
-e
Pi9iNI
Pagina 5
~
p~ e
'L..J ~
Ln -
Secciórl 5.1
Estándares de documentaciÓfl
se comprenden mejor cuando la página se utiliza en fonnato "panorámico" (horizontal), es decir. cuando su dimensión más larga está oricnlada de izquierdn a derecha. que es la dirección de flujo de la mayolÍa de las señales, Los diagramas esquemáticos que no se ajustan a una solo página deberían dividirse en págin:lS individuales. en una forma que minimice las conexiones (y la confusión) entre las páginas. También pueden emplear un sistema coordenado. como el de un mapa de ~ paro. señalar las fuentes y destinos de las señales que viajan de una página a otra. Una señal de salida deberla tener indicadores para hacer referencia a todos sus destinos, mientras que una señal de entrada deberla Icner un señalador para hacer referencia a la única fuente. Es decir, una señal de entrnda debería ser marcada hacia el lugar donde es generada, no a un lugar en alguna parte a la milad de una cadena de destinos que utilizan la señal. En general. un diagrama esquemático de varias páginas tiene unaestructura "plana". Como se ilustra en la figura S- 14, cada página se obtiene a partir del diagrama completo y puede conectarse a cualquier otra página como si todas las páginas estuvieran en una sola hoja grnnde. Sin embargo. de manera muy parecida a los programas, los diagramas esquemáticos también pueden construirse jerárquicamente. como se ilustra en la fi gura S-l S. Bajo este enfoque, el diagrama de "nivel superior" es sólo una página simple que puede tomar el lugar de un diagrama de bloques. Tfpicamente. el diagrama esquemático de nivel superior no contiene compuertas u otros elementos lógicos: solamenle muestra los P'ON '
325
n troeluro dr ditJgmmo rsqurmd/ico plantJ
n/roe/uro dr diagroma rsqurmdlieo juárqlliro
Figura 5-15 •
Estructura de diagrama esquemático jerárquico.
326
Capitulo 5
Prácticas de diseño lógico combinacional
bloques que corresponden a los subsistemas principales y sus interconexiones. Los bloque.~ o subsistel1l.3S se convierten en páginas de nivel inferior, las cuales puedan contener descri pciones a ni\'C1 de compuerta, o que pueden por sí mismas utilizar bloques definidos en jerarqulas de nivel inferior. Si una jerarqula de nivel inferior tiene que utiliz.nrse más de una vez. éstíl se puede reutilizar (o "invocar", en el sentido de un programa) varias veces en las páginas de nivel superior. La mayoría de los sistemas de diseño lógico (asistidos por computadorn) soportan tanto a los diagramas esquemáticos planos como a los jerárquicos. Es muy importante una nomenclatura adecuada de las señales en ambos estilos. puesto que hay varios ellOi CS comunes que pueden ocurrir: • Como cualquier otro progrnma. un programa de captura de diagramas esquemáticos hace lo que usted le indica, no lo que usted quiere decir. Si se utilizan nombres ligernmente diferentes pam lo que usted pretende sea la mism:! señal en páginas diferentes, las señales no se conectarán entre si. • A la inversa, si usted utiliza por accidente el mismo nombre para distintas señales en diferentes páginas de un diagrama esquemático plano. muchos programas obedientemente los concctarnn entre sí, aun si usted no los ha cont'Claclo con una bandcritíl de scÍÚllización fuera de la página. (En un diagramajer.1rquico. el hecho de reutilizar un nombre en diferenles lugares de la jerarqula gent'talmcnte está de bien. porque el progr.una califica cada nombre con su posición en la jerarqura). o En un diagrama esquemático y jerárquico debe ponerse much!l atención euando se identifican las señales de i.nteñaz externa que están en los niveles inferiores de lo jerarquía. ~IOS son los nombres que aparecerán dcnlJO de los bloques conespondienles a esas páginas. cuando se utilizan en los niveles superiores de la jerarquía. Los nombres de las señales se pueden lraSponcr con mucha faci lidad o se puede utilizar un nombre con el nivel activo equivocado. lo que producirla resultíldos incoTTCClos cuando se usa el bloque. o Aunque no se trata de un problema de identificación, todos los programas de edición para diagramas esquemáticos parecen tener fallas pequeñas. las señales que al parecer están conectadas en realidlld no lo están. Si aplicamos la convención en .1'" en la fi gura 5-13 se puede ayudar a minimizar este problema. Afonunadamente. la mayor pane de los programas de edición para diagrama... esquemáticos tienen opciones de verificación de errores, que pueden locali7.M muchos de estos errores. por ejemplo. euando se buscan nombres de sei'lal que no tengan entradas. ni salidas, o varias salidas asociadas con ellas. Sin embargo la mayoría de los diseñadores lógicos aprenden la imponancia de una cuidadosa esquell1oti7.ación manual con doble \'erificación. cuando pasan por la amarga experiencia de construir una tarjeta de circuito impreso o un AS IC basados en un diagnuna que incluye algún error 10nlO.
5.1.7 Buses Comosc definió previamente. un bus es una colección de dos o más líneas de señal relacionadas. Por ejemplo. un sistema con microprocesador puede tener un bus de direcciones con 16 líneas. ADDAO-ADDA15. y un bus de datos con 8 lIneas. DATAo-DATA7. Los nombres de seltal en un bus no están necesariamente rel!lcionados u ordenados como en estos primeros ejemplos. Por ejemplo. un sistema con microprocesooO!" puede tener un bus de conlJOl que incluye cinco señales. ALE. MIO, RO_L. WR_L. y ROY.
Sección 5. 1
Estándares de documentación
Los diagrumas lógicos utilizan una OOIación especial par.! los buses a fi n de reducir
la cantidad de dibujo y para mejorar la legibilid3d. Como se ilustra en la figura 5· 16. un bus tiene su propio nombre descriptivo. tal como ADDR[15:0]. DATA(7:0). o CONTROL. Un nombre de bus puede utilizar corchetes y el signo de dos puntos para indicar un intervalo. Los buses se di bujan con líneas m6.s gruesas que la.s lfneas comunes de señal. Las señales individuales se introducen o extraen del bus mediante la conexión de una lfnea de señal ordinaria al bus y se indica el nombre de la señal. Con frecuencia se utiliza tambi~n un punto especial de conexión. como en el ejemplo. Un sistema de diseño asistido por computadora sigue la lJ'ayeclOria de las señales individuales en un bus. Cuando llega el momento de construir un circuito a partir del dia· grama esquemático. las línea<¡ de señal que están en el bus se tmlan como si fuemn señales independientes.
F igu r a 5· 16 Ejemplos de buses.
001.1 ...1
= 1 AEADY
• J
327
Sección 5.1 74xOO
74;102
Estándares de documentación
74x03
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329
11
FI 9 u ra 5-1 S Terminales de salida para los el SSI en encapsulados en doble linea estándar.
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330
Capitulo 5 Prácticas de diseí'lo lógico combinacional
Cuando usted prepan un diagrama esquemático para un diseño a nivel de uujeta. con la ayuda de un programa de captura de diagramas esquemáticos. e! programa pro. porciona en fonna automática los números de terminales para los dispositi\'os que uSted seleccione de su bibliOleca de componentes. Adviena que 105 números de tenninales de un CI pueden cambiar dependiendo del tipo de encapsulado. Por esto usted debe tener cuidado cuando selecciona la versión correcta del componente de la biblioteca de componentes. La figura 5-18 muestra los números de terminales que se utilizan en un encapsulado de tenninales en doble Unea (OlP. por sus siglas en inglts). usted utilizarla dispositivos con este encapsuJndo en un curso de laboratorio de diseño digital o en una tarjeta comercial de circuito impreso de baja densidad (con peñoraciones de montaje).
5.2 Temporización del circuito "El Liempo lo es todo" : en inversiones. en la farándu la. y sí. Itl1I1bién en el diseño digital.
ComoeslUdiamosen la sección 3.6. las saJidasde un circuitorea.l necesitan tiempo para reaccionar ante los cnmbios en sus entradas. y la mayor parte de los circuitos y sistemas de la actualidad son tan rápidos. que ioclusi\'e el retardo de la \'elocidad de la luz cuando se prop.1ga una señal de salida hacia una entrada en el otro lado de una lIujcta o de un chip es significativo. La mayor parte de los sistemas digitales son circuitos secuenciales que funcionan paso a paso bajo el control de una señal periódica de rcloj. y la velocidad del reloj está limitada por e! tiempo que se necesita ---en e! peor de los casos- para tenninar las operaciones de un paso. De este modo. los diseí\adon:s digitales necesitan estnr profundamente conscientes del componnmiento del tiempo. a fi n de conslruir circuitos rápidos que funcio-nen cOrTeClnmente en cllnlqllier condición. En los últimos anos se han visto grandes avances en la cantidad y calidad de las he-rramientas de CAD para analizar la temporización de los circuitos. Aun así, con bas· tante frecuencia el reto más grande para tenninilr un disei\o a ni,'el de tarjeta o especialmente un diseño ASIC. consiste en obtener el rendimiento deseado de temporización. En esta sección. comenzaremos con los fundame ntos. para que usted pueda comprender lo que hacen las herramientas cuando las utiliza, y logre averiguar cómo reparar sus circuitos cuando su temporización no sea adecuada. diagrolf/a d~ I~nrporill/(:ión
callsa/idml
5.2.1 Diagramas de temporización Un diogramn de I~mpori¡pdón muestra el comportamiento lógico de las señales en un circuito digital como función del tiempo. Los diagramas de temporización son una paRe importante de la documentación de cualquier sistemadigita1. Estos diagramas se pueden utili7..1l1" tanto para explicar las relnc:ioncs de tiempo entre las señales de un sistema, como para definir los requcrimicntosde temporización de las sci\a1es externas que se aplican al sistema. La figura 5-19(a) es el diagrama de bloques de un circuito combinacional sencillo con dos entrndas y dos salidas. Suponiendo que la entrnd:l ENB se mantiene a un \'a1or constante. (b) muestra el retardo de las dos salidas con respecto a la entntda GO. En c'Jda forma de onda. la Unea superior representa un I lógico y la línea inferior. un O lógico. Las uansiciones de señal se dibujan como líneas ioclioaclas para recocdrunos que no se presentlln en un tiempo cero en los circl\itos reales (además. las !focas indin:vlas lucen mejor que Ins verticales). Las fkchns se dibujan en ocasiones. especialmente en diagramas complejos de temporización. pant mostrar C(lwalidad: cuáles trunsicioncs de entrnda genernn las correspondientes tranSiciones de S'Jlida. En cualquierca.'iO.la información más importante que proporciona un diagrama de tempori:r.ación es una especificación del retardo entre las trnnsiciones.
Temporización del cirtuito
Sección 5.2
331
jb)
00 _ _ READY -~DY-
DAT
1--10,, - - 1 j.)
jo)
GO GO-j
•
-AEADY AEADY
ENe - j
-DAT
~DYmin l ROYmax ]
DAT
-tl,L loATIÑ'I _
IoA,_
Flg u r a 5 -1 9 Diagramas de temporización para un circuito combinacional: (a) diagra· ma de bloques del circuito; (b) causalidad '1 retardo de propagación; (e) retardos mrnimo '1 máximo. L3s diferentes tro.ytttOri3.!l3lr3V~S de un circuito pueden tener distintos rel:trdos. Por ejemplo. la figura 5·19(b) muestra que el retardo de GO hasta READY es más breve que el retnrdo de GO a DAT. De manera similar. los retardos desde In entrada ENB hasta las salidas pueden variar. y podrían mostrarse en otro diagrama de temporización. Y. como discutiremos más adelante. el retardo a través de cualquier trayectoria detennina· da puede variar dependiendo de si la salida está cambiando de BAJO a ALTO o de ALTO a BAJO (este fenómeno no se ilustra en la figura). El retardo en un circuito real se mide normalmente entre los puntos centrales de las transiciones. de manera que los retardos en un diagrama de temporización se marcan en esta fonna . Un dingmma de temporización sencillo puede contener varias especificaciones de retardo diferentes. Cada retardo diferente se marca con un identificador dislinlo. tal como f ROY Yf OAT en la figum. En diagramas de temporización más grandes. los identificadores de retardo se numeran para mayor facilidad (por ejemplo. 'l ' 12, ...• 142). En cualquier caso. el diagrama de temporización incluye una loblo de lemporizaci6/' que especifica cada cantidad de retardo y las condiciones en las que es válido. Puesto que los tiempos de retardo en los componentes digitales reales pueden variar dependiendo del vahaje. la temperalura y los parámclros de fabricación. el relardo rara vez se especifica como un número simple. En \'eZ de ello. una tabla de temporización puede especificar un intervalo de valores. proporcionando un valor m[nimo, '[pico y máximo para cada retardo. En cienas ocasiones la idea de un inlervalo de relardos se incluye en el diagrama de lemporización al moslmr las transiciones que se presentan en tienlpos indetenninados. como en la figura 5- 19(c).
lobla de
l~mllQri:.uci6"
332
Capitulo 5
Prácticas de diseño lógico combinacional
(a)
WR~L
OATAIN
-----.----+t===== ~,--debe ser estable
nuevos dalos
OATAOUT 1=1*:::"::: " +-+_
-C 're*~ Figura 5-20 Diagramas de temporización para señales de "datos": (a) transiciones determinadas e ¡ndeterminadas; (b) secuencia ele valores en un bus de 8 bits.
(b)
A
CLEAR
A
COUNT STEP{7:0]
FF
X
00
X
A 01
X
A 02
X
03
Par.. algunas señales. el diagrama de temporización no necesita mostrar si la señal cambia desde O hasta I o desde I hasta O para un tiempo en particular. solamente que ocurre una transición en ese momento. Cualquier señal que transporte un bit de "datos" tiene esta característica: el valor real del bit de datos varía de acuerdo a las circunstancias pero. sin tener en cuenta el valor. el bit se transfiere, almacena o procesa en un liempo particular con relación a las señales de "control" del sistema. La figura 5-20(0) es un diogmmll de temporización que iJustra este concepto. La señal de "dalOs" se encuentra nonnalmente en un valor estacionario de Oo 1 y las tmnsiciones se presentan solamente en los tiempos indicados. La idea de un tiempo de retardo indeterminado también puede aplicarse a las señales de "datos", como se muestrn en la señal OAT AOUT. Muy a menudo en los sistemas digitales, un grupo de señales de datos en un bus se procc.W1 en circuitos idénticos. F.n este caso. todas las señales en el bus tie.w::n la misma tcmporización, y pueden representarse con una lIoca sencilla en el diagrama de temporización y las especificocione.o¡ correspondientes en la tabla de temporiznción. Si los bits del bus se presentan en una combinación particular a un tiempo dado; esto se muestra en ocasioncs en el diagrama de tcmporización ulilizando números binarios. octales o hexadecimales. como en la figura 5·2O(b).
5.2.2 Retardo de propagación "l/mio c1t propagtlci6n
En la sección 3.6.2 definimos fonnalmenle el n!wroo de propagc¡ción de una lr.lyectoria de señal como el tiempo que necesita un cambio en la entrada de 111 trayectoria para pro-
ducir un cambio en la salida de la trnyectoria. Un circuito combinacional con muchas entradas y salidas tiene muchas trayectorias diferentes. y cada una puede tener un retardo de propagación distinto. Además. el retardo de propagación cuando la salida cambia de BAJO a ALTO (tpLH) puede ser diferente del retardo cuando cambia de ALTO a BAJO (lpHJ. El fabricante de un CI de lógica combinacional normalmente especifica todos estos d i fcren t e.~ retardos de prop3gnción, o por lo menos los retardos que serían de interés en
SecciÓrl 5.2
Te mporización del circuito
3plic3c:iones típicas. Un diseñ3dor lógico que combina los el en un circuito más grande utiliza las especificaciones individuales del dispositivo para analizar la temporización local del circuilo. El relatdo de unn lJ"ayeclOria a IJ"avés del circuito es la suma de los relardos a través de las sublJ"ayectorias de los dispositivos individuales.
5.2.3 Especificac iones de temporización Las especificaciones de temporización para un dispositivo pueden indicar valores mfni mos. típicos y máximos para cada trayectoria de retardo de propagación y dirección de
transición: •
Máximo.
Esta especificación es la que utilizan con mayor frecuencia los diseñadores
experimentados. puesto que una trayectoria "nunca" tiene un retania de propagación mayor que el máximo. Sin embargo. la definición de "nunca" varia entre los fabricantes y las fami lias lógicas. Por ejemplo. los retardos "máximos" de propagación de [os dispositivos TTL 74LS Y745 están especificados por Vcc = 5 V, TA= 25 c C y casi nada de carga capacitiva. Si el volt3je o 13 temperatura son diferentes. o si la carga capacitiva es superior a I S pF, el retardo puede alargarse. Por otro lado, un retardo de propagación "máximo" está especificado para los dispositivos 74AC y el 74ACf sobre el intervalo de temperatura y voltaje de opernción totales y con una carga capacitiva de 50pE • Típico. Esta especificación es la que mis utilizan los diseñadores que no esperan encontrarse disponibles cuando su producto abandone el amigable entomo del laboratorio de ingenierfa y se envra a los clientes. El retardo ''tfpico'' es el que usted observa en un dispositivo que fue fabricado un "buen día" y funciona b3jo condiciones cercanas a las ideales. • M(n;mo. Éste es el retardo de propagación más pequeño que una tmyectori3 puede exhibir. La mayor parte de los circuitos bien disei'lados no dependen de eSle número: es decir. funcionarán apropiad3Rlente incluso si el retardo es cero. Esto es bueno porque los fabricanles no especifican el retardo mlnimo en la mnyor parte de las familias lógicas de velocidad moderada. incluyendo las TTL 74LS Y745. Sin embargo. en las fami lias de alta velocidad, incluyendo ECL. CMOS 74AC Y 74ACf. se especifica un retardo mínimo diferenle de cero para ayudar al diseñador a asegurar el cumpl imiento de los requerimientos de temporización de los cerrojos y flip-f1ops, que se an31izan en la sección 7.2. La tabla 5-2 muestra los retardos lípicos y mbimos de diversas compuertas ITL y eMOS de 13 serie 74. La labl3 5-3 hace lo mismo para la mayoría de las partes MS I TTL y CMOS que se presentan posteriormente en este capítulo.
Ima
1 pro
~
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h
s
Mr
manJo máximo
rtllmlo I(pico
rt'/(InJ(J m(nimt1
333
334
Capítulo 5
Prácticas de diseño lógico combinacional
Tabla 5-2 Retardo de propagación en nanosegundos de par1es seleccionadas TTl 551Y CMOS de S v" 74HCT T(plco
Núm.ro de parte 'pUl' 'r>HL
14AHCT
Máximo
TlplCO
14LS
MáxImo
'pUl' 'r>HL
' ,
'pUL
'
...
'ptlL
...
Tfplco
'...,
tpllL
"00" "10
11
35
5.5
5.5
9.0
9.0
9
10
'02
9
29
3.4
4.5
8.5
8.5
10
10
'04
11
35
5.5
5.5
8.5
8.5
9
10
"OS" "11
11
35
5.5
5.5
9.0
9.0
8
10
48
5.5
5.5
9.0
9.0
"14
" 'lO
11
35
'21
11
35
"21
9
29
'30
11
35
"32
9
30
"86 (2 n¡,"eles) "S6 (3 niveles)
5.
5.'
9,0
9,0
5.3
'.3
8.'
S.,
13
5.5
5.5
10
10
13
5.5
5.5
10
10
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Máximo
'..., '.a
" "
" " " " " 20
22
22
9
10
8
10
10
10
8
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14
" 20" "22 22
"
10
23
17
13
30
"
20
" " " 20
--
Secclón 5.2
Temporización de l circuito
33S
Ta bl a 5- 3 Retardo de propagación en nanosegundos de partes seleccionadas e MOS y TTL SSI. 74HCT
Parte ' 138
'139
. 15 1
'153
. 157
'182
'280 '283
De
AI. xJmo
TípJco
Típico
IpUI,lpHL
IpLH, lpl lL
., .,
IpLH,lptlL
IpLH, lpHL
8.1/ 5
42 42
7.5 / 4 7.1 14
43
6.5 /5
43 43 51 54
6.5 15
13 / 9 13/9 1218 t 1.518 10.5 /9 10.5 19
5.9/5
T(plco
'.~
'"". 18
21 12 14 13
IpUI.
20
41
20 20
27
39 32
13 22
2. 20
l.
25
29
38 33 38
9.5 19
16
24
32
-/5 -/ 5
-/0 -/ 0
27
-/4
45 3. 45
- /4 - /4
-/7 -/7 -/7
43 23 32
30 32
48
-/4
-/7
14 20 13 2. 15
21 18 20
43
- /5
-/0
lO
43
- /4 - /4 6.8/7
- /7 -/7 ] 1.5 f ]0.5
10 16 15
5.6f 4
9.5/6
O
7.117
12.0/ 10.5
eo
17
50
18
53
-/.
-/ JO
13 14 4.5 4.5 7 5 4.5 6.' 6.5 7 33 20
56
-/6
-11 0
23
rn. rn,
cualquier entrada cualquier entrada CO cualquier Al, BI
e 'N cualquier Ai, Bi cualquier Al, Bl cualquier Al, BI cualquier s.c1ccción cualquier selección cualquier Pi cualquier a i cUl1lquier Pi cualquier a i
e l-3 EVEN 0 00 cualquier Si cualquier SI C4 C4 cualquier FI
14 14 11 17
l' l. 15 12 15 14 12 11 15 12
12 13 13 11
,.
M. xlmo IpI.u
23 23 22 22
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'682
m
T(pJco
74L5
cualquier selección salida (2) cu:lIquicr selección salida (3) salida G2A. G2B Gl salida cualquier selección salida (2) cualquier selección salida (3) habiliulrión salida cualquier selección Y cualquier selección Y Y cualquier dalo Y cualquier dalo Y habilitación habilitación Y cualquier selección salida cualquier dato salida habilitación salida selección salida cualquier dalo salida habilitación SlIlida e l-3 cualquier Pi cualquier Pi O ~ cualquier PI
eo '381
H••
74AHCT / FCT
34 46 38
38 41 41
8. 1 15
35
11
l.
l'
12 20 18 25
24 29
32 30 38
17
15
2.
21 18
24 23
32
O
14 14 21 23 7 7 7.5 10.5 • .5 10
31 15 15
21 42
50
45
35
50
24
24 24
66
'6
21
6'
15
'O
58 60
11 11 18
12 14
24 17 17 27
~
20 21
21 33
30 23
cualquier Fl cualquier Fi
20 35
15
30
34
53
O. ~
31
32 15 15 15
47
O
PECiO
pECO ~TO
PGTa
26 26 26 2.
69 69 69 69
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-/ 0
-11 1 - 111
13
-114 - /14
20 21
14
11
'O
27
'O 10.5
22
20
2. 20
25 25
30
30
22
17 21 33
33 23
"
48 25
25 30 30
336
Capitulo 5
Prácticas de dlsei'lo lógico combinacional
Todas las entradas de una compuerta 551 tienen el mismo retardo de propagación con respecto a la salida. Advierta que las compuertas TIl habitualmente tienen diferentes retardos para transiciones BAJO a ALTO y ALTO a BAJO ('pUl Y IpuJ. pero las compuertas CMOS por lo regular no los tienen. las compuertas CMOS tienen una capacidad de excitación de sal ida más simélrica. de modo que cualquier diferencia entre ambos casos no tiene importancia. El retardo desde una transición de entrada a la correspondiente transición de salida depende de la trayectoria interna que toma la señal cambiante. y en circuitos grandes. la trayectoria puede ser difere nte para distintas combinaciones de entrada. Por ejemplo. la compuerta XOR 74LS86 de 2 entrndas se construye a panir de cuatro compuertas NANO como se muestra en la figura 5-7 1 . Y tiene dos trayectorias con longitudes diferentes desde cualqu ier entrada hacia ta salida. S i un ll entrada es BAJO. y 111 otra se modifica, el cambio se propaga a través de dos compuertas NANO y observamos el primer conjunto de retardos que se muestran en lit tabla 5-2. Si unll entrada es ALTO y 111 otm se modifica. el cambio se propaga internamente a través de tn!S compuertas NANO. y observamos el segundo conjunto de retardos. los dispositivos 74LS 138 Yel 74LS 139 presentan un comportamiento en la tabla 5-3. Sin embargo. las partes correspondientes CMOS no muestran estas diferencias: son 10 suficien temente pequeñas como para ser ignoradas.
5.2.4 Análisis de temporización Para analizar con precisión la temporización de un circuito que contiene varios dispositivos SSI y MS I. un diseñador tiene que estudiar su comportamiento lógico con bastante detalle. Por ejemplo. cuando se conectan en serie las compuertas inversoras ITl (NANO. NOR. etc.). un cambio de BAJO a ALTO en la salidll de una compuerta produce un cambio de ALTO a BAJO en la siguiente. y así 1115 diferencias entre tpLH y lpHL tienden a promediarse. Por otra pane, cuando las compuertas no inversoras (ANO. OA. etc.) se conectan en serie. una transición provoca que todas las sal idas cambien en la misma dite(:ción, y de este modo tiende a crecer la bte(:ha entre tpUl y tpHL' Como lector. usted tendrá el privilegio de efectuar esta clase de anál.isis en los problemas propuestos 5.8-5. 13. El análisis se vuelve más complicado si hay dispositivos MSI en la trayectoria de retardo. o si existen múltiples trayectorias desde una señal de entrada detenninada para una señal especffica de salida. De esta fonna. en circuitos grandes. el análisis de todas las diferentes trayectorias de retardo y las direcciones de transición puede ser muy complejo.
Sea:ión 5.3
PLD combinacionales
Para permitir un análisis simplificado del "peor de los casos", los disenadores a menudo hacen uso de una especificación simple del rt'taroo ~II el JNor d~ los casos, que es el máximo de las especificaciones Ipl.H y 'pHL' El retardo del peor de los casos a travts de un circuito se calcula entonces como la suma de los retardos en el peor de los casos de los componentes individuales, los cuales son independientes de la dirección de transición y otrns condiciones del circuito. Esto puede dar una visión demasiado pesimista del retardo total del circuito. pero ahorra tiempo de diseno y garantiz.n el funcionamiento del circuito.
rt!/Umo ~n l!/ ~or d~ los casos
5.2.5 Herramientas para análisis de temporización El uso de sofisticadas herramientas CAD para el disei\o lógico facilitan el análisis de tcmporiz.nción. Sus bibliotecas de componentes por lo regular contienen no sol:l.Ihente los símbolos lógicos y los modelos funcionales para diversos elementos lógicos. sino tambitn sus modelos de temporización. Un simulador nos permite aplicar secuencias de entrada y observar cómo y cuándo se producen las sttliclns. Por lo regular usted puede controlar el uso de los valores de retardo: mínimos. típicos o máximos o alguna combinación de los mismos. Incluso con un simulador, no se ha librado por completo del atolladero. Por lo ge· neral el disenador suministra I a.~ secuencias de entrada para las que el simulador deberla producir las salidas. De este modo, se necesitará tener una buena idea de lo que se busca y de cómo estimular su circuito, para producir y observar los retardos del peor de los casos. Algunos programas de análisis de temporizoci6n ptw\en calcularen fonna automática todas las trayectorias de retardo posibles en un circuito e imprimirlas en una lista ordenada, comenzando con la más lenta. No obstante. estos resultados pueden ser demasiado pesimistas, ya que algunas trayectorias pueden no utilizarse durante el runcionamiento normal del circuito: el disenador debe aplicar su inteligencia para interpretar los resulla· dos de manera apropiada.
5.3 PLD combinacionales 5.3.1 Arreglos de lógica programable Hist6ri~nte,
los primeros PLD fueron arrrs10s de lógica progranwbfe (PLA. progro· mmable logic arrays). Un PLA es un dispositivo ANl).(}R combinacional de dos niveles. el cual se plt'tk programar para quc mala cualquier expresión lógica de suma de productos. sujeta a las limitaciones de taJnano del dispositivo. La.~ limitaciones son • el número de entradas (n), • el número de salidas (m), y • el número de ténninos de prodUCIO (P). Podemos describir un dispositivo de este tipo como ''un PLA de n x m con p ttrminos de producto". En general. p es bastante menor que el número de minitérminos den variables (2"). De este modo. un PLA no puede reaJi7N funciones lógicas arbitrarias de n entradas y m salidas; su utilidad está limitada a funciones que puedan expresarse en fonna de suma de productos empleando p o menos términos de producto. Un PLA de n x In con p términos de producto contiene p compuenas AND de 2n entradas y m compuenas OA de p entradas. La figura 5-2 1 muestra un PLA pequenocon
337
arrt!8/o de lógica progrom(Ib/~
( PU,
~nlrodas
salidas tl""inos d~ producto
338
Capftulo 5 Précticas de diseño lógico combinacional 11
12 13
"-1:
----'-01
02
Figura 5-21 Un PLA de 4 x 3 con seis términos de producto.
EsIClI}(m~sfllsiblts PUl
diagromo PLA
cuatro entradas. seis compuertas ANO, tres compuertas CA y tres salidas. Cada entrada se conecta a un buffer que produce tanto una versión \'erdadera como una complementada de la senal para su uso dentro del arreglo. Las conexiones potenciales en el arreglo esuin indicadas por X; el dispositivo csui programado paro establecer solamente IIl$ conexiones que realmente son necesarias. Las conexiones necesarias se hacen mediante fusiblu, que son conexiones de fusible real o ceklas de memoria no volátil, dependiendo de la tecnología como se explica en las secciones 5.3.4 y 5.3.5. De e.~ta fonna , cada una de las entradas de la compuerta ANO puede.ser cualquier subconjunto de las señales primarias de entrada y sus complementos. De manera similar. cada una de las entradas de la compuerta CR puede ser cualquier subconjunto de las salidas de la compuerta ANO. Como se ilustrn en la figura 5-22. se puede utilizar un diagrama más compacto para representar un PLA. Por otra parte. el fo""alo de este diagrama se parece a la configuración interna real de un chip PLA (por ejemplo. la figura 5-28). Figura 5-22
11
Representación compacta
12
de un PLA 4 x 3 con seis términos de producto.
13
. •
"f'
~
" Pl
P2
P3
.
P'
P,
Pe 01
02 03
Sección 5.3
PLO combinacionales
339
" 13
14
P1
P2
P3
P4
P5
P6
0'
:=:::
-02
'--' -03
Figura 5-23 Un PLA de 4 x 3 programado con un conjunto de tres
ecuaciones lógicas.
El PLA de la figura 5-22 puede efectuar cualquiera de lreS funciones lógicas combinacionales de 4 entradas. que se pueden escribir como sumas de productos. utilizando un total de seis o menos ténninos de productos diferentes, por ejemplo: 0 111 · 12+ 11 ' · 12' · 13' · 14' 02 _ 11 . 13' + 11' . 13 . 14 + 12 03 '" 11 . 12 + 11 . 13' + 11 ' . 12' . 14' E.<¡:tas ecuaciones tienen un total de ocho ténninos de productos, pero los primeros dos ttrminos en la ecuación 03 son los mismos que los primeros términos en las ecuaciones 01 y 02. El patrón de conex ión programado en la figura 5-23 coincide con estas ecua·
ciones lógicas. A veces una salida PLA debe programarse para que sea un I constante o un Ocons-
tanteo No hay problema. como se muestra en la fig ura 5-24. El término de producto P1 siempre es 1 debido a que su línea de producto no está conectada a ninguna entrada y por lo
tanto siempre está en nivel ALTO; este término I constante controla la salida 01. Ningún término de producto controla la salida 02. que siempre es O. Otro método para obtener una salida Oconstante se muestra para 03. Ellérmino de producto P2 está conectado a cada variable de entrada y su complemento: por consiguiente. siempre es O (X . X' '" O). · ·
""
" 13
,
,
·
" " p,
P2
Figur a 5 - 24 UnPLA de4 x 3
.
± P3
p,
.
P5
programado para
producir salidas
i
constantes O y 1.
0'
,
02
O
03
O
PO
S(ltil/tU CtllU/Onlt!s dr
pu.
340
Capítulo 5 Prácticas de disei'io lógico combinacional
Nuestro PLA de ejemplo tiene muy pocas entradas. salidas y compuenas ANO (lénninos de producto) como parJ. ser muy útil . Un PLA de n entradas podrfa utilizar posi. blemente tanto como 2" ténninos de producto. para realizar lodos los miniténninos de n variables posibles. El número real de ténninos de producto en los PLA comerciales lÍpicos es bastante menor. del orden de 4 a 16 por salida. sin tener en cuenta el valor de n. El 5ignetics 825 100 era un ejemplo tfpico de los PLA que se comercializaron a mediados de los años 1970. Tenfa 16 entradas. 48 compuen as ANO y 8 salidas. Asf. tenfa 2 X 16 x 48 '" I S36 fusibles en el arreglo ANO y 8 X 48 '" 384 en el arreglo OA. Los PLA como el 82S I00 han sido susti tuidos IX"" dispositivos PAL. CPLD y FPGA. pero con baStllItte frecuencia se sintetizan los PLA personalizados para realizar lógica combinacional compleja en el interior de un ASIC más grande.
5.3.2 Dispositivos lógicos de arreglo programable dispositil'O
d~
Mgica d~
arrtglo programabl~ (PAL)
PALl6L8
Un caso especial de PLA. Y el tipo de PLD que se utiliza con mayor frecuencia en la actualidad. es el dispositil'o Mgico d~ arreglo progrumab/~ (PAL programm(lb/~ l l rru)' logicJ. A diferencia de un PLA. en el cual tan to el am:glo ANO como el OA son programables. un dispositivo PAL tiene un arreglo OR fijo. Los primeros dispositivos PAL" empleaban tecnología bipolar compatible con TI1.. y se comercializaron a final es de la década de 1970. Las innovaciones cla\'e en los pri meros dispositivos PAL, aparte de la inlrOducción de un acróni mo fácil de recordnr. fueron el uso de un arreglo DR fijo y tenninales bidireccionales de entrodalsalida. Estos ideas están presentes en el PALl6L8. que se muestra en las fi guras 5-25 y 5-26. Y en una de las estructu ras PLD combinacionales que se utiliZ.!ln con mayor frecuencia en la actualidad. Su nrreglo ANO programable tiene 64 renglones y 32 columnas. que están identificados par.! piOpósitos de progrnmaciÓD mediante los pequeños números en la figuro. y 64 x 32 '" 2048 fusibles. Cada una de las 64 compuenas ANO del arreglo tiene 32 entradas quesoportan 16 variables 'i sus complementos; de aquí el " 16" en "PALI 6L8".
-N. Del T. En inglh. el acrónimo PAL no debe conrundi rse con la palabro "pal"' que sig-
nifica amigo.
Se xlón 5.3
.' ..... ... .
PLD combinacionales
.............. ....
,, _~I'"I----~~-'77~~~~""C=""~""~~~C==='--------------' ' " " "" "",,, , " _+'~",,-,
0'
_~'~",,-,
'"
(16)
• _..,.'~'!'"
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\111
Figura 5·25 Diagrama lógico del PAl18L8.
'"
341
342
Capítulo 5
Prácticas de diseí'io l6gico combinacional
,
, ,
,• , ,
Figura 5-26
Sfmbolo lógico tradldonal para el PAL 16LB.
compfl~na d~ Irabili/addn
d~S(lIi¡Ja
,• 11
PALI6L8
11 12 13 14 15 16 17
18 19 110
01 102 103
104 105 106 107
08
" " "
" " " " "
Ocho compuertas A ND están asociMas con cada terminal de salida del PAL I6U1. Siete de ellas proporcionan entrnd~s par1) una compuerta DR fija de 7 entradas . La octava. que llamamos compllerra de habiliración de salida, está conectada a la entrado de habilitación de tres estados del buffer de salida; el buffer se habilita solamente euondo la compuerta de hnbililación de salida tiene una salida 1. De este modo. una salidadel PAL16U1 PI 'Cde efectuar soIwnente las funciOlICS lógicas que se pueden CSCI ¡bit como sumas de siete o menos ténninos de ¡xoducto. Ca
o todas las 16 entrn
y tierra (las tenninrues de las esquinas. 10 y 20). Esta magia es el resultadodc seis terminales bidirca:ionalcs (13-18) que pueden emplearse: como entradas. salidas o ambas. A continuación se resumen ~ y otnlS diferencias entre el PALI6L8 y una estructura PLA: •
El PALl6L8 tiene un arreglo OA fijo, con siete compuertas AND que están conectadas en fonna permanente a cada compuerto OA. Las solidas de lo compuerta ANO no pueden companirse; si dos compuerta... OR necesitan un término de producto. éste debe generarse dos veces. • CadII SlIlida del PAL 16U1tienc unn seftul individual de habilitación de so.Iida de U"CS estados. que a su vez está controlada por una compuerta ANO dedicada (la compuerta de habilitación de salida). De esta forma. las salidas pueden programarse corno siempre habilitadas. siempre deshabilitadas o habililadas por un término de producto que involucra a los dispositivos de enlrnda.
Sección 5.3
• •
PLO combinacionales
Existe un inversor enlre la salida de cada compuerta OA y la tenninal externa de l dispositivo. También se pueden utilizar como enlJ"adas seis de las tenninales de salida. denominadas lenninafn de EIS. Esto proporciona muchas posibilidades para Ulilizar cada tenninal de flS, dependiendo de cómo se encuentre programado el dispositivo: -
ttrminal de
Si una compuena de cOnlrol de salida de la tenninal de E1S produce un O constante. entonces se habi litará la salida y la tenninal se empleará estrictamente como una enlrada. Si la señal de entrada en una leoninal de EIS no es utiliz.ada por ninguna compuerta del arreglo ANO. enlonces la tenninal se puede utilizar estrictamenle como una salida. Dependiendo de la programación de la compuena de habilitación de salida. la salida siempre puede estar habilitada. o puede estar h3bilit3da solamente para cienas condiciones de entrada.
Si una compuerta de control de salida de la tenruna! de EJS produce un 1 constante. entonces la salida siempre estará habilitadn, pero In tenninnl todavfa se puede utilizar como una cnlmda. De este modo, las salidas se pueden utilizar para generar "ténninas de 3yuda·· de primer paso para las fu nciones lógicas que no se pueden realizaren un solo paso (con el número limitado de ténninos ANO que están disponibles para una sola salida). Mostraremos un ejemplo de este caso en la página 365. - En otro caso, cuando una tenninal de FJS siempre está habilitada como salida, la salida se puede utilizar como una entrnd.l para las compucnas ANO que afectan a la misma salida. Es decir, podemos incrustar un circuito secuencial de retrooIimentación en un PALI6L8. Volveremos a analizar este caso en la sección 8.2.6. El PAUOL8 es otro PLD combinacional similar al PAL 16L8, excepto que su encapsulado tiene cuatro tenninales adicionales "sólo de entrada", y cada una de sus compuertas ANO tiene ocho entradas adicionales. Su estructura de salida es la misma que lo del PALl6L8.
5.3.3 Dispositivos lógicos de arreglo genérico En la sección 8.3 presentaremos los PLD secuenciales, que son dispositivos de lógica
programable que proporcionan Hip.flops paro algunas o todas las salidas de compuerta ORoEstos disposith·os se pueden programar para que realicen una amplia variedad de funci ones útiles de circuito secuencial.
PAL10UJ
m
343
344
Capitulo 5 Prácticas de diseño lógico combinacional
lógica de 0'1l'8'0 genlrico dispositil'O GAL GALJóV8
GALl6V8C
polaridad de Ullid/l
PALCEI6 V8 GAUOV8 P,\LCEZOV8
Un tipo de PLD secuencial, que fue presentado por vez primera por la empresa Lauice Semiconductor. se conoce como lógica de arreg lo gem!rico o disposilim GAL. y es particularmente popular. Un ti po de dispositivo GAL simple. el GALl6V8. se puede configurar (mediante programación y un correspondiente patrón de fusibles) para simular un ANO·OA. flip- fl op y la estructura de salida de una amplia variedad de dispositivos PAL combinacionales y secuenciales. incluyendo el PALl6L8 que presentamos anterionnente. Además. el dispositivo GAL se puede borrar (en fonna el6ctrica) y volver a programar. La fi gura 5·27 muestra el diagrama lógico para un GALI6V8. el cunl se ha confi · gurado como un dispositivo estrictamente combinacional. semejante al PAL 16L8. Esta configuración se consigue mediante la programación de dos fusibles de "control de arquitectura", que no se muestran. En esta configuración. el dispositivo se conoce como un GAL/6V8C. El punto más importante quc se ndvierte con relación al diagrama lógico del GALl6V8C, en comparación con el del PALl6L8 de la figura 5·25, es la inserción de una compuerta XOR entre cada salida OR y el buffer de salida de tres estados. Una entrada de la compuerta XOR se "eleva" a un valor I lógico pero es conectada a tierra (O) a través de un fusible. Si el fusible eslli intaclo. la compuerta XOR deja pasar la salida de la compuerta OR sin modificar. pero si el fusible se funde. la compuerta XOR invierte la salida de la compuerta DA. Enlonces. se puede decir que este fusible controla la polaridad de salida de la terminal corTespondiente de salida. El control de la polaridad de salida es una caracteóstica muy imponante de los PLD modernos. incluyendo el GALI6V8. Como lo discutimos en la sección 4.6.2. dada una función lógica para minimizar. un compilador ABEL encuentra las expresiones núnimas de suma de productos tanto para la función como para su complemento. Si el complemento produce menos ttnninos de producto. se puede utili7.ar l\i el fusible de polaridad de salida del GAL 16VB se confi gura par.:¡ inversión. A menos que se cancele. el compilador realiza la mejor selección en forma automática y establece los patrones de fu sibles apropiadamente. Diversas compaiiJas fabrican un dispositivo que es equivalente al GAL l6V8. deneminada PALCE/6V8. También existe un dispositivo GALde 24 ternlinaJes. el GAL20V8o el PALCE20V8. que se pueden configurar para simular la estructura del PAL20L8 o cualquier PLD secuencial. como se describe en la sección 8.3.2.
Sección 5.3
PLO combinacionales
,, -"'~'--~77C7~~~~~~~~~~~~---------------' ••• •••• I
.... "
" " " . . . . " . . . . . . " . , . . . . . . . . . . . . , . ..
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(lZI 011
.
'"
(111
'" Figura 5-27 Diagrama lógico CS&I GAL16VeC.
345
346
Capitulo 5 Prácticas de diseno lógico combinacional
~
" 12
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1r "l1'
~
12
12'
-+.
1:::: "
'"'"
-{;¡:::::
", '
p,'
P2'
P, '
P"
PS'
P<'
Figura 5-28
01
Un PLA de 4 X 3 construido utilizando compuertas
02
de colector abierto tipo TTL Ylógica de diodo.
plllno A NO
" Iallo DR
u lllbón fflsibl~
,
,
, ,
03
·5.3.4 Circuitos PLD b ipo lares Existen diversas tecnologías de circuito para construir 't programar físicamente un PLD. Los primeros dispositivos PLA y PAL comerciales usaban circuitos bipolares. Por ejemplo. la figura 5-28 muestra cómo se puede construir oon untl tecnologra Tn. bipolar el circuito PLA 4 X 3 del ejemplo de la sección anterior. Cada conexión potencial se realiza con un diodo que está conectado en serie con un eslabón fusible, que puede estar ptescnu: o ausente. Si el esltlb6n está presente. entonces el diodo conecta su entrada en una función ANO de diodo. Si el enlace está ausenle. entonces la entrada eOlTCSpondiente no tiene efecto sobre esta fu nción ANO. Una función ANO de diodo se realiza ahí. porque todas 'i cada una de las líneas horizontales de "entmela" que se conectan a través de un diodo a una Hoca \'ertical "ANO" (en pmticular). deben estar en ALTO a fin de que la linea ANO cst~ en ALTO. Si una línea de entrada está en BAJO. entonces lleva a nivel BAJO Il todas las lineas ANO con las que está conectada. Esta primera matriz de elementos de circuito que realizan la función ANO se denomina el pla/Jo ANO. Cada Unea ANO está seguida por un buffer inversor, de modo que se obtiene una función NAN O global. Las salidas de las funciones NANO de primer nivel son como binadas por otro conjunto de funciones programables ANO de diodo, que una vez más. están seguidas por inversores. El resultado es una estructura NANO-NANO de dos niveles que es funcionalmente equivalente a la estructura PLA ANO-OR que se describió en la sección anterior. La matriz de los elementos de circuito que efectúan la función OR (o la segunda func ión NANO. dependiendo de cómo se vea) se conoce como p lano OR Un chip PLD bipolar se fabrica oon todos sus diodos presentes. pero con un diminuto eslabónfi/J"iblt' que está en serie con cada uno de los diodos (los pequeños garabatos en la figura 5-28). Cuando se aplican patrones e.c;peeiales de entrada al dispositivo. se .. En esta obra las secciones opcionales están marcadas con un asterisco.
Sección 5.3
11
11
11' 12
13 14
Va:
IZ 13 13'
PLO combinacionales
347
-+-
14 14'
O.
T-
02
Figura 5·29 UnPLAde4 x3
03
construido utilizando lógica eMOS.
pueden seleccionar eslabones individuales mediante la aplicación de un vollnjc allo (10-30 V). lo que vaporiza los eslabones seleccionados. Los primcros PLD bipolares tenfan problellUlS de confiabilidad. En ocasiones los patrones almacenados se modificaban debido a eslabones que se vaporizaban en forma incompleta. y por lanto podfan "regenemse". A veces ocuman fallas intennitenles debido a los fragmentos que notaban en el interior del encapsulado del e l. Sin embargo. estos problemas se han solucionado en gran parte, en la aclualidnd se utiliza una tcenologln ba.~ lant e conliable de eslabones fusibles en los PL.D bipolares.
"5.3.5 Circuitos PLD CMOS Aunque todavía se encuentran disponibles. los PLD bipolares se han reemplazado en gran medida por los PLD de eMOS con gmn número de ventajas. incluyendo la facilidad de reprogrnmación y el reducido consumo de energía. La figura 5-29 muestm un diseño CMOS para el circuito PLA 4 x 3 de la sección 5.3.1 . En lugar de un diodo. se tiene un tr.msistor de eanal-Il con una coneltión progmmable en cada intersección entre unn línea de entrnda y una línea de palabm. Si la entrada es BAJO. cntonces eltransistorc.~tá "apagado", pero si In entrada se encuentra en ALTO, e! trnnsistor se "enciende". lo que lleva a la línea ANO a BAJO. En términos genemles. se obtiene una función ANO de entrada invertida (es decir. una función NOR). Esto es semejante en estructum y función a una compuerta normal NOR CMOS de k entradas, excepto que se h:lJl reempla1.ado los k trnnsistoteS de arranque de can31-p (que se conectan en serie) con un resistor de arranque pasivo. En la práctica, el arranque está fonnado por un transistor sencillo de canal-p con polarización constante. Como se muestro a color gris en la figuro 5-29. los efectos que se obtienen al utilizar una compuer1a ANO con entrada invusortl se cancelan cuando se utilizan las Ifneas opuestas de entrada (complementadas) paro! cada entrnda. en comparación con la
348
Capítulo 5
Prácticas de diseño lógico combinacional
• • • compue rta """flotante compuerta -":::~.¿, no notante
I
I
lineas de entmda balo actIVas
I F igura 5-30 Plano ANO de un EPLD utitizando tmnsistores
dilpositil'O d~ /6gico pmgronu/bl~ y bQrmhll'
(EPWJ
Inlllsis/or MOS dI': r ompul'rU/ jlOImrl~
•
MOS de compuerta
'~-~--~' V'
flotante.
lineas ANO alto activas
figura 5-28. Cabe indicar que la conexión entre el plano ANO y el plano C A no está im'enida. de modo que el plano ANO realiza una verdadera fu nción ANO, Las salidas de las funciones ANO de primer nivel se combinan en el plano CA por otro conjunto tle fu nciones NOR con conexiones prognlfl13bles. La salida de cada función NOA está seguida de un inversor. de modo que se re:diza una verdadero! función ORoy la towlidad del PLA efcctlla una func ión ANO·OA. En las tcenologlas PLD CMOS. los eslabones progrnmables que se muestran en la figura 5-29 no son del tipo fusible. En dispositivos no programables. tales como los chips personalizados VLSI. la presencia o ausencia de cada eslabón se establece en la mascarilla o plantilla de metal que se genera durante la fabri cación del dispositivo. Sin embargo. la tecnología de programación que se utiliza con mayor frecuencia es la que se aplica en los EPLD CMOS. como se analiz.a a continuación . Un dispasitil'o de f6gjcQ programable borrable (EPW, I!rluQble fJrogrammoble logic del';ct') se puede programar con cualquier configuración de enlace deseada. pero también se puede "bOllar" paro regresarlo a su estado original . ya sea de muncra electrónica o exponiéndolo a luz ullro!violeta. ¡No. el borrudo no provoca que aparezcan o desaparezcan súbitamenle los enlaces! En vez de ello. los EPLD utilizan una tcenologla diferen te. denominada "MOS de compuerta "mante". Como se muestro en la figura S-JO. un EPLD utiliza Irollsiswrt's MOS dI! COlnfJUtrtll }lolllt/te. Un transistor de esta naturaleza tiene dos compuertas. L, compuena "Hotame" no se se conecta y está rodeada por un material aislante que tiene una impedancia extremadamente elevada. En el estado original. de fabricación, la compuena "otante no tiene ninguna carga y no afcctala operación del circuito. En este estado. todos los transistores están "conectados": es decir. existe un enloce lógico presenle en todo punto de cruce en los planos ANO y DA . Para programar un EPLD. el programador aplica un voltaje elevado a la compuerta no fl otante. en cada sitio donde no se desea un enlace lógico. Esto provoca una ruptura
Sección 5.3
PLD combinacionales
temporal en el material aislante y permite que se acumule una carga negativa en la com· puena fl otante. Cuando se e limina el voltaje alto. la carga negativa pennanece en la compuena fl otante. Durante las operaciones siguientes. la carga negativa impide que el transistor se "encienda" cuando se aplica una senaJ de nivel ALTO a la compuena no fl o. tante: el tr.I.nsistor está desconectado del circuito. Los fabricantes de EPLD afinnnn que un bit que ~ programadoen la fonna apropia· da conservará el 70% de su carga durante al menos 10 años. incluso si la parte se almacena a 125°C, de modo que para la mayor parte de las aplicaciones se pnede considerar que la programación es pennaoente. Sin embargo. los EPLD también se pueden bomr. Aun cuando algunos EPlD antiguos se ensamblaban en un encapsulado que tenta una tapa transparente y empleaban luz para borrarlos. en la actualidad los dispositivos más populares son PW e1lclricam~nlt! borrables. Las compuenas flotantes en un PLD eléctricamente borrable están rodeadas por una capa extremadamente gruesa de material aislante, y se pueden borrar mediante la aplicación de un voltaje que tiene la polaridad opuesta al voltaje de carga de la compuena no fl otante. De esta fonna. el mismo equipo que se utiliza para programar un PLD tamb i~n se puede utilizar para borrar un EPLD antes de programarlo. Los PLD "complejos". de mayor escala (CPLD). tambi~n utiliun la tecnología de programación de compuena flotante. Incluso los dispositivos más grandes. frecuente· mente conocidos como an?glos de compumas pro8ramables (FPGA.field·pro8mmmable sate armys). utilizan celdas de memoria de lectura/escritura para controlar el estado de cada conexión. Las celdas de memoria de lectura/escritura son volátiles: no mantienen su estado cuando se desconecta la energía de aJimentación. Por consiguiente, la primera vez que se aplica la energía de aJimentación al FPGA, se debe inicializar toda su memo· rin de leet\.lra/eserill,lra para I,In estado ql,le especifica una rnemorin externa no volátil. Est:l. memoria por lo regular es ya sea un chip de memoria programable de sólo lectura (pROM, pm8mmmable read·only memory) que está unido dim:tamcnte al FPGA. o fonna parte de un subsistema microprocesador que inicializa al FPGA como parte de la inicialización total del sistema.
349
PLD ~Ilr:,rir:am~nt~ borrablt'
arrrg/a d~ r:ampUUIlI progranwblt' (FPGIt }
"5.3.6 Prueba y programación del dispositivo Se utiliza un equipo especial para vaporizar fusibles, cargar transistores de compuena flotante o hacer cualquier cosa que se necesite para programar un PLD. Este equipo, que se encuentrn en nuestros días en casi todos los laboratorios de diseño digital e instalado. nes de producción. se conoce como progmmtulor di' PW O un programador de PROM.
113.gen p otea a P)f
re:h
~
aJlor
programudur dI' PLD progromlldor ti" PROM
350
Capitulo 5 Prácticas de diseño lógico combinacional (Se puede utili7.ar con memorias programables de sólo lectur,¡, " PROM", as{como también parn PLD,) Un equipo típico para la programaciÓn de PLDs incluye un conector o conectores donde se insertan las terminales de los dispositivos que se van a progrnmar, y un progrnma que "descarga" los patrones de progrnmaciÓn deseados en el equipo, por lo regular mediante la cone~ ión del mismo a una PC. los equipos programadores para PLD hacen que el PLD opere en un modo especial para realizar la programación. Por ejemplo. un equi po progrnmador de PLD programa ocho fusibles de los PLD quese ('escriben en este capflulo como se explica a continuación: l . El voltaje de una terminal se eleva a un valor alto y predeterminado (del orden de 14 V) para llevar al dispositivo en el modo de programación. 2. Se selecciona un grupo de ocho fusibles al aplicar una "dirección" binaria a ciertas entradas del dispositivo. (Por ejemplo, el 82S 100 tiene 1920 fusibles. y por tanlO requerirla 8 entl1ldas para seleccionar uno de 240 gru pos dc 8 fusibles). 3. Se aplica un valor de 8 bits a las solidos del dispositivo para especificar la programaeión deseada para cada fusible (las salidas se utilizan como entradas en el modo de programación). 4. Se eleva el voltaje de una segunda terminal a un valor alto y predeterminado dUl1lnte una cantidad específi ca de tiempo (por decir 100 microsegundO!!) parn programar lO!! ocho fusib les. 5. Se baja el voltaje de la segunda terminal predeterminada a un nivel bajo (cercano a OV) para leer y verificar la programación de los ocho fusibles. 6. Se repi ten los pasos 1 a 5 para cada gru po de ocho fusibles.
progromnbilidlld 1m
s;st,m/l
¡Jlluto JTAG
Muchos PLD. especirumente los CPLO má.~ grandes. incluyen la función deprogra-
I//ilbi/idad t ll ti sistttnlJ. EsIOquiere decir que el dispositivo se puede progrnmnr cunndo está instalado y soldado en el sistema. En este caso. los patrones de fusión se aplican en serie al dispositivo. para esto se utilil.3n cuatro señales y tenninalcs adicionales. denominadas el puerto nAG, el cual está defi nido por el est1ndar IEEE 11 49.1. Estas señales e..~h\n definidas de tal modo que se pueden conectar "en cadena" varios dispositivos en la misma tarjeta de circuito impreso. Esto pc:illlile la selección y programación de los mismos durnllle el proceso de fabricación de la uujeta. con lo que se utiliza solamente un puerto JTAG y un conector especial. No se necesita una fuente de alimentación especial de voltaje elevado; cada dispositivo utiliza un circuito inlemo de carga parn generare! voltaje necesario para la programación. Como se habrá notado en el p-1SO anterior (el paso número 5), los patrones de fusión se verifican confonne se programan en el dispositi\"O. Si frula la programación de un fusi· ble al primer intento. se repite la operación; si vuelve a fall ar la programación después de algunos intentos, entonces se descarta el dispositi\"O (con frecuencia con gl1ln perj uicio y premeditación). Aunque la verificac ión del paltÓn de fusión de un dispositivo prueba que sus fusi· bies se el"lCuentren adecuadamente programados. no asegura que el dispositivo realil.ará la función lógica que esiá especi fi cada en esos fusibles. Esto es verdadero porque el dispositivo puede tener defectos internos, tales como conCJl;iones faltan tes entre los fusibles y los elemenlOs del arreglo ANO-OR. La única fonna de probar todos los defectos consiste en poner el dispositivo en su modo normal de operación. aplicar un conjulllo de ellll1ldas lógicas nonnales, y observar
Sexlón 5.4
las salidas. El diseñador puede especi fi car los patrones requeridos de entrada y sal ida, también conocidos como vectores de prueba. como Jo mostramos en la sección 4.6.7. o éstos se pueden generar en forma automática con la ayuda de un programa especial de generoción de vectores de prueba. Sin tener en cuenta cómo se genemron los vectores de prueba. la mayor parte de los equipos programadores de PLD tienen la capacidad de apliear entradas de vectores de prueba a un PLD y verificar sus salidas comparándolas con los resultados esperados. l..n mayor pane de los PLD tienen unfusible de seguridtuJ que. cuando se programa. deshabilita la capacidad de leer los patrones de fusión del dispositivo. Los fabricantes pueden programar este fusible para evitar que otros lean los pauones de fusión del PLD para copiar el diseño de su producto. Incluso si se programa el fusible de seguridad. los vectores de prueba siguen funcionando. de modo que el PLD se puede verificar.
Decodificadores
fusible de s,guridad
5.4 Decodificadores Un decodificador es un circuito lógico con varias entrndas y salidas que convierte las entradas codi fi cadas en salidas codificadas. donde Jos códigos de entrnda y de salida son diferen tes. El código de entrada generalmente tiene menos bits que el código de salida. y hay un mapeo unfvoco desde las palabra.~ del código de entrada hacia las palllbras del código de salida. En un mapeo ¡mil·oco. cada palllbra de código de entrada produce una palabro de código de salida diferente. La estructura general de un cireuito decodificador se ilustm en la fi gura 5-3 1. Las entradas de habilitación. si se hallan presentes. deben ser afirmadas para que el decodificador efectúe 5U función de mapeo normal . De otro modo. el decodificador mapea todus las palabras del código de entrada en una sola, "deshabilitada", palabro de código de salida. El código de entrada que se utiliza con mayor frecuencia es un código binario de n bits. donde una palabra de n bits representa uno de 2" diferentes valores codificados. normalmente los enteros de O hasta 2" - l . En ocasiones un código binario de n bits es lnIncado para representar menos de 2/1 valores. Por ejemplo. en el código BCD. las combinaciones de 4 bits 0000 hasta 1001 representan los dfgitos decimales O a 9, y las combinaciones 1010 hasta I I1 1 no se utilizan. El código de salida que se utiliza con mayor frecuencia es un código J de m, que contiene m bits. donde un bit está activo en todo momento. De este modo, en un código 1 de 4 con salidas activas alias. las palabras de código son 0001 , 0010. 0 100 Y 1000. Con salidas activas bajas. las palabras del código son 11 10. 1101 . 1011 Y011 J.
palabra de
."..., de enlr8da entradu de habi~ta6ón
•••
~{
• ••
,._ ... ."...,
de salida
F i g u r a 5·31 Estructura de circuito decodificador.
dtrodificador
mal"o 14/1(\"0(;0
35 1
352
Capítulo 5
Prácticas de diseño lógico combinacional
Tabla 5-4
EnbltCU.
Tabla de verdad para un
decodifteador binario de 2 a 4.
EN
11
Salid". 10
, ,
O I I I I
O O
O
I
O 1
1
I
Y3
Y2
Yl
YO
O O O O
O O O
O O
O
1 O
O O
I
1 O O O
I
5.4.1 Decodificadores binarios d..r:odijicador binario
t n/roda 'lIIbili,ad(. d«Odificar
Fig ur a 5-32 Un decodificador de 2 8 4: (8) entradas y salidas; (b) diagrama lógico.
E1 circuito decOOificador mis común es un decodificador de n 3 2~ odecodificador binario. Un decodificador de esta clase tiene un código de entrada binario de" bits. y un código de salida J de 2~. Se utiliza un decodificador binario cuando se necesita activa exactAmente una de las 2" salidas basado en un valor de entrada de ti bits. Por ejemplo. la figura 5·32(3) muestra las entradas y salidas. y la tabla 5-4 es la tabla de vcrdad de un decodificador de 2 ti 4. La palabra de código de entrada l. 10 representa un entero en el intervalo de O ti 3. La palabra de código de salida Y3. Y2. Y1. YO tiene Vi igual ti 1 si y sólo si la palabra de código de entmda es la representación binaria de i y la en/rado de habilitación EN es l . Si EN es O. entonces todas las salidas son O. Un circuito a nivel de compuerta para el decodificador 2 a 4 se muestra en la figuro 5-32b). Cada compuerta AND decodifica una combinación de la palabro de código de entrada 11 , 10. La tabla de verdnd del deeodificlldor binario introduce una notación "sin importancia" pam combinaciones de entrnda. Si uno o más valores de entrada no afectan Jos valores de salida para alguna combinación de las entradas restanles, se marcan con una "x" paro esa combinación de entroda. Esta convención puede reducir en gron medida el numero de renglones en la labIa de verdad, adem:b de hacer las funciones de las entradas más daras. El código de entrada de un decodificador binario de n bits no necesita representar los enteros desde O hasta 2" - l. Por ejemplo, la tabla 5-5 muestra la salida en código
"v dectdl'.. iidoo-
2 ••
o
11
EN
,
YO
•
-l
•
YO Yl Y2 Y3
11
10' 10 11' 11 EN I I
-f
EN ("
-l Ibl
Yl
Y2
Y3
Sección 5.4 Posición del disco
12
11
10
(1'
O O O O 1 1 1 1
O O 1 1 1 1 O O
O 1 1 O O 1 1 O
45° 90' 135° IW'
225 0 21(1'
3 150
S./~
decodlflclldor binario YO
y, Y3 Y2 YO Y7
Tab la 5-5 Codificación de posición para un disco de codi· ficaci6n mecánica de 3 bits.
y. Y4
Gmy de 3 bits de un disco mecánico de codificación con ocho posiciones. l....as ocho posjciones del disco se pueden decodificar con la ayuda de un decodificador binario de 3 bits., con la asignación apropiada de señales hacia las salidas del decodilicador. como se ilustra en la ligur.! 5-33. Tampoco es necesario emplear todas la'> salidas de un decodificador. o incluso decodi fi car todas las combinaciones posibles de entrada. Por ejemplo. un decodificaclor decimal o BCD decodifica solamente las primem.~ diez combinaciones de enlr.ada bina· ria OOQO.. 100 1 para producir las salidas YO-Y9.
5.4.2 Símbolos lógicos para elementos de mayor escala Antes de describir algunos decodificadores MSI de la serie 74 (que están disponibles en el mercado). necesitamos discutir los lineamientos generales para dibujilr los símbolos lógicos de elementos lógicos de mayor escala. La regla más básica indica que los símbolos lógicos se dibujen con las entrddas a la izquierda y las salidas a la derecha. Los c.ltIremos superior e inferior de un s(mbolo lógico normaJmente no se ulilizan para reali1.at conexiones de sellal. Sin embargo. en oca· siones. las conexiones explícitas de aJimentacioo y tierrn se muestran en la parte superior e inferior. especialmente si estas conexiones se realizan en las tcnninales "no eslándilr". (En la mayoría de las panes MSI. las tenninaJes de aJimentación y tierrn se encuentran en las esquinas del encapsulado. por ejemplo. en las lenninales 8 y 16 de un encapsulado DIP de 16 tcnninales.)
derodif· ...b"
"e o
SHAFTIO SHAFTlt SHAFTl2
"
ENABLE
EN
12
Figura 5-33 Usode un decodificador
va v, v,
OEG45
binario 3 a 8 para decodificar un código
OEGl35
G.ay.
V3
OEG90
v, v, V6
Y7
DEGO
OEG315 OEG270
DEGl80 DEG225
Decodificadores
J~c:od;ficud(Jr decimal
llecodijinufor BCD
353
354
Capítulo 5 Prácticas de diseño lógico combinacional
Como los símbolos de compuerta, los símbolos lógicos para elementos de mayor escala asocian un nivel activo con cada temlinal. Con respecto a los niveles acti,·os, es importante utilizar una convención consistente para nombrar las señales internas y las tenninales externas. Los elementos de mayor- escala casi siempre tienen sus nombrc.~ de senal, los cuales están definidos en términos de funciones realizac.bs delltro de sus esquemas simbólicos, como se expliell en la sccción ~. I .4 . Por ejemplo . 111 fig um S-34(a) muestra el símbolo lógico para una sección de un decodificador de 2 a 4 dual 74x 139. una parte MSl que describiremos e.xhaustivamentc en la siguiente subsecci6n. Cuando la cntrada G es asertiva, una de las salidas YO-Y3 es asertiva. como se selecciona mcdiillllC un código de 2 bits aplicado a las cntrndas A y B, Es evidente por el símbolo. que la lennina! de entrada G y todas las terminales de salida son activas bajas. Cuando aparece el símbolo 74x 139 en el diagrama lógico en una aplicuci6n real. sus entradas y salidas tienen señales conectadas a ooos dispositivos. y m
F ig u ra 5- 34 Sfmbolo lógico para una mitad de un decodiflcador de 2 a 4 dual 74)( 139: a) sfmbolQ convencional; b) nombres de señal predetermInados asociados con terminales externas.
l f2 7.xl 39
YO
G
l f2 74)(139 G_L
YO
G
y,
Y2 Y3
A B
lal
y, A
A
B
B
Y2 Y3 Ibl
YO_L Yl _L Y2_L Y3_L
Sección 5.4
1m J
1
rot
Decodificadores
d
•
5.4.3 El decodificador de 2 a 4 dual 74x139 Dos decodificadores de 2 a 4 independientes e idénticos están contenidos en una sola parte MSI, el 74x /39. El diagrama de cin:uito a nivel de compucr1a para este e l se mues. tra en la figurn 5·35(a). Nótese que las salidas y la entrada de habilitación del ' 139 son activas bajas. La mayoría de los decodificadores MSI fueron originalmente disciindos con salidas activas bajas puesto que las compuertas inversoras TI1. son por lo general más rápidas que las no inversoras. También advierta que el '139 tiene inversores extra en sus entrnc!as de selección. Sin estos inversores, cada entrada de selección presentarla tres cargas de eA o eD en vez de una, consumiendo mucho más del fan out de salida del dispositivo que controla.
74x1J9
F l gu r a 5 -3 5 El decodificador de 2 a 4 dual 74x139; (a) diagrama lógico, Incluyendo los números de terminales para un encapsulado en doble linea estándar de 16 terminales; (b) slmbelo lógico tradicional; (e) slmbelo lógico para un decodificador.
,., 1G_L
p, '$)
,. .,
,.
)3'
'" m
1YO_L
,
1Y3_L
1G
1VO 1V1 1V2 " 3
, ,"
,.
lY I _L
1Y2..L
74)(1 39
"
2VO 2V1
2G 2A
2Y2
2.
2Y3
(.) (12)
2G_L
(b) 2YO_L
(15) (1 ' )
2YI _L
11274)(139
VO V1 V2 V3
G ( lO)
2A
(' 4)
)9'
2.
2Y2_L
( ' 3)
2Y3_L
•
• (o)
•,
, ,
" "
,"
355
3S6
capItulo 5
Prácticas de disei'io lógico combinacional
Tabla 5· 6 Tabla de verdad para una mitad de un decodillcador de 2 a 4 dual 74x139.
En_
S.lIcU.
G_L
B
A
1
,
,
O O 1 1
O 1 O 1
o O O O
Y3_l
Y2_L
Yl _L
YO_L
1 1 1 1
1 1 1
1 1
1
O
O
1
O 1 1
O 1 1 1
Un símbolo lógico para el 74.-: 139 se iluslnl en la figura 5-3.5(b). Nótese que todos los nombres de sellal dentro del esquema del sfmbolo son activos a ltos (sin "_LOO) y que las burbujas de inversión indican entradas y salidas activas bajas. Con frecuencia un esquema. puede emplear un símbolo genérico parn apenas un decodificador, la mitad del '139. como se muestra en (e). En este caso, la asignación de la función gené rica a una u otro. miUld de un encapsulado' 139 en particular puede ser diferida hasta que el esquema se comple te. La tabla S-6 es la tabla de verdad para un decodificador tipo 74x 139. Las lab ias de verdad en los libros de datos de al gunos fabricantes uti lizan L y H para indicar los ni veles de voltaje de señal de entrnda y salida. de modo que no pueda haber ninguna ambigüed:vl labIa dt f unciont,
Figura 5·36 Otras maneras de simbolizar un 74x 139: al correcta pero no recomendable; bl incorrecta debido a las negaciones
dobles.
acerca de la fundón e l~trica del dispositivo; unu. tablu. de venbd escrita de esta manera se conoce a menudo como unu. toblo de funció n. Sin embargo, puesto que utilizamos la lógica positiva a lo largo de este libro, podemos emplear Oy 1 sin ambigüedad. En cuaJquiera de los casos. la tabla de verdad proporciona la función lógica en ténninos de las terminales utemas del dispositivo. Una tabla de verdad para la fu nción realizada dentro del esquema del sfmbolo tendrfa el aspecto de la tabla 5-4. excepto que los nombres de señal de enlrnda serian G. B. A. Algunos disei'ladores lógicos dibujan el sfmbolo paro el 74x 139 y otnlS funciones lógicas sin burbujas de inversión. En ~-ez de ello. utilizan una barra superior sobre los nombres de sefl,aI dentro del esquema del sfmbolo para indicar la negru:ión. como se iluslJa en la fi gura 5-36(a). Esta notación es consistente consigo misma. pero es inconsistente con nuestros estándares de dibujo para el diseno lógico en burbuja. El sfmbolo mostrado en (b) es absolutamente inconrcto: de acuerdo con este sfmbolo debe aplicarse un Ilógico. no el O. a la tenninal de habilitación paro habilitar el decodifi cador.
I r.! 74)(139
¡¡ (a)
A B
Vii
-YI
Y2
-Y3
lb)
Sección 5.4
1m
roteglQ 3.
ho d aul
d
5.4.4 El decodificador de 3 a 874x138 El 74)1138 es un decodificador de 3 a 8 MSI disponible comerciabpenle cuyo sfmbol o y diagrama de circuilO al nivel de compuerta se ilusU'an en la figura 5-37: su labia de verdad se proporciona en la lala 5-7. Como el 74x 139. el 74x l38 liene salidas activas bajas. y tiene tres entradas de habilitación (G1, /G2A, IG2B), Itxlas ellas deben ser asertivas para que la salida seleccionada sea asertiva. La función lógica del ' 138 es directa: una salida se afinna si y sólo si el decodificador está habilitado y la salida es seleccionada. De este modo, podemos fácilmente escribir ecuaciones lógicas parn una señal de salida interna tal como Y5 en Iérminos de las sei'\ales de enlrada intemas:
Y5 = G1 . G2A . G2B · •
• tw.bi litado
•
•
c · B' . A •
•
seleccionado
Sin embargo. debido a las burbujas de inversión, tenemos las siguiemes relaciones enlfe sci\ales internas y externas:
G2A - G2A_L' G2B G2B_L' Y5 Y5_L' Por lo tamo. si estamos interesados. podemos escribir la ecuación siguiente para la senal de salida cxlema Y5_L en ténninos de seí'lales de entrada externas:
Y5_L = Y5' = (G1 . G~L' · G2B_L' · c · B'· A)' = G1 '+ G2A_l +G2B_l+C'+ B + A'
DecodifICadores
357
Sección 5.4
Decodificadores
359
En la superficie. esta ecuación no se parece a lo que podriamos esperar para un decodificador. puesto que es una suma lógica en vez de un producto. Sin embargo. si se practica el diseño lógico en burbuja. no tiene que preocuparse por esto: sólo proporcione un nombre octh'O bajo a la señal de salida '1 recuerde que es activa baja cuando la conecte a 0lfllS entradas.
5.4.5 Dec od ificadores binarios en cascada Los decodificadores binarios múltiples pueden utilizarse para decodificar palabras de código más grandes. La figura 5-38 muestra cómo dos decodificadores de 3 a 8 pueden combinarse para hacer un decodificador de 4 a 16. La disponibilidad de entradas de habilitación tanto activas altas como activas bajas en cl 74x 138 hace posible habilitar una u otra direClamcnte basándose en el estado del bit de entrada más significativo. El decodificador superior (U1 ) está habilitado cuando N3 o O. mientras que el inferior (U2) se encuentro habilitado cuando N3 es l . Para manejar palabras de código incluso más grandes.. los decodificadores binarios pueden conectarse en cascada de manera jerárquica. La figura 5-39 ilustra cómo empicar
la mitad de un 74x 139 p3r.l. decodifi car los dos bits de mayor orden de una palabra de código de 5 bits. habilit.ando asf uno de cuatro 74x 138 que decodifican los tres bits de orden menor.
"v
74xl38 A
Gl G2A G28
,
NO NI N2
N3
,A ,e S
,
VO VI V2 V3 V, V, V6 Y7
EN_l
",. " " " o"
OECO_l OECt _l OEC2"l OEC3_l OEC4_l OEC5_l OEC6_l OEC7_l
,."
OEC8_l OEC9_l OEC10_l OEC11 _L OECI2-L OECI3_L OECI4J, OECI5_L
,
Ul 74xl38
,
Q,
G2A G2S
,A , ,e
S
VD VI V2 V3 V<
V, y, Y7
U2
"
"" "
o
,
Figura 5-38 Diseno de un decodiflC3dor de 4 a 16 utilizando los 74xl38.
360
Capftulo 5
Prácticas de
dise~o
lógico combinacional 74.138 6
,•
OECO_l OECC l OEC2..l OEC3_l OEC4_l OECS_l DEC6_l OEC7_l
G' G2A
G2B
NO
A
N'
B
N2
e U2 74.138
OECS_l OEC9_l OEC10_l DECll _l OEC1 :Ll OECI3_l OEC14_l OEC15_l
G, G2A G2B
,
112 74.139 ENJ_l
,G
NO
'A
'"
'B
,B ,e A
U3 74.138
•
DECI6_l OEC17_l OECI8_l OECI9_l OEC20J. DEC21 _l OEC22J. OEC23_l
•
EN' EN:Ll
"'
74.138
OEC24_l OEC25_l OEC26_L OEC27_L OEC28_l OEC29_l OEC30_l OEC3CL
F 19 u r o 5- 3 9 Disetlo de un decodificador de 5 a 32 uli1izando los 74xl38 y un 74x139.
Sección 5.4
Decodificadores
5.4.6 Decodificadores en ABEL y en los PLD Nada en diseño lógico es más fácil que escribir las ecuaciones PLD para un decodificador. Puesto que la expresión lógica para cada salida e.~ por lo regular sólo un término de producto simple, los decodificadores se adaptan con mucha facilidad a los PLD y utilizan pocos recursos de ténninos de producto. Por ejemplo. la tabla 5-8 es un programa ABEL para un decodilicador binario tipo 3 a 8 74x138 como se realiza en un PALI6L8. Advierta que algunas de las terminales de entrada y todas las terminales de salida tienen nombres activos bajos (sufijo ..J...) en las declaraciones de terminales, correspondientes al diagrama lógico en la figura 5-37. Sin embargo. el programa define también un nombre activo allo cohcspondieme para cada
señal de modo que las ecuaciones pueden escribirse todas "naturalmente", en ténn.inos de señales activas altas. Una forma a1lerna de conseguir el mismo efecto se describe en el cuadro de la página 363. T a bla 5· 8 Un programa ABEL para un 74x138 como deoodificadof blnario de 3 a 8.
rrodule Z74X138 title ' 74x138 Decoder PLD J . waker1y, Stanford Universi t y ' Z74X138 device ' P16L8 ' ; • Input and output pins A. 8 . C. G2A.....L. e2BJ,. e l 'lOJ,. 'l1J,.. 'l2J,. 'l3J,. 'i4_L. 'l5J"
Y6J,. 'i7J,
• Active-high signal names for readability G2A • !G2AJ,i G2B .. lC2BJ,; 'lO .. !'lOJ,.; Yl .. !Y1J,;
Y2 • !Y2 L ; Y3 • !'iJJ,: • !Y4J,;
y, Y5 y,
•
•
!'l5J,; • ! 'l6J,: TI • !Y7J,; • ConStAnt e xpress ion
rnB .. Cl " G2A " G2B;
equations !e , lB , •'A-• !C '- !B '- A; !e , lA; !C , A; • fNB • C& !B '- ·' A', Y5 • fNB • e • lB , A;
YO • Y1 •
El
y, y,
• • • •
•
El
ene! Z74X138
e, e,
.... ....
·'A ,' A;
pin 1, 2. 3, 4 . 5. 6; pin 19 .. 12 istype ' com';
361
362
Capitulo 5 Prácticas de diseño lógico combinacional
A
B C
""'-L
G2B_L Gl N.C·
F igura 5 -40 Diagrama lógico para el PAl16l8 Que se utiliza como un decodificador 74xl 38.
N.C· N.C · N.C ·
,
PA116L8
, 1211 , ,• ""15 , ," •" • 19 ~
"
01 102 103
lO< 105 106 107
08
110
" " " " ",. 13
"
YO_L Yl _L Y2_L
V3JY4_L
Y5_L Y6_L
VU
Z74XI38
También note que el progmma ABEl define una expresión constante paro ENB. Aquf, ENE no es una señal de entrnda o salida, sino memmente un nombre definido por el usuario. En la sección equ.ations. el compilador sustituye la expresión (Gl & G2A & G2B) dondeq uiem que aparezca ENB. La asignación de la expresión constunle a un nombre definido por el usuario mejor.! la legibilidad y mantenimiento de este progrJffia. Si tooo lo que se necesitaba ero un ' 138. se estaría mejor empleando un ' 138 teal en lugar de un PlD más costoso. Sin embargo, si usted necesita funcionalidad fuero del estlindar. entonces el PLD puede por lo regu lar conseguirlo de manero mucho más económica y fácil que una soludón basada en MSUSSI. Por ejemplo. si necesitamos la funcionalidad de un ' 138 pero con salidas allo activas, necesitaremos solamente cambiar una línea en las declamciones de terminal de la tabla 5-8: YO, Yl, V2, V3 , V4 , V5 , Y6 , Y7
pin 19 . . 12 istype 'can' ;
(También, las definiciones originales de YO-Y7 en la tabla 5-8 deben eliminarse.) Puesto que cada un!! de las ecuaciones requería un producto simple de seis variables (incluyendo las tres en la expresión ENB). cada ecuación complementada requiere una suma de seis términos de producto, menos que los siete disponibles en un PALl 6l8. Si usamos un PA1l6V8 u otro disposith'o con selección de pohuidad dc salida. entonces el compilador puede seleccionar emplear polaridad de salida no in\'enida solamente un ténnino de pnxlucto por salida.
T a b Ia 5-9 Declaraciones alternas para un decodificador binario de 3 a 8 tipo 74)(138. • Input and output pins A, B, e, lG2A, lG2B , Gl [YO, [vi. [12, [n, [Y4, lv5 , !v6 , !Y7
• Const Ant express ion ENB • G1 & G2A , G2B ;
pin 1. 2, 3, 4, 5, 6; pin 19 .. 12 istype ' can' ;
, Sección 5.4
1m 1M protegida por de
(.)
,A ,B
•
,e
•,
G2A
G2B
G. , Ne . ,• NC3 NC2
"
~)
Z74XI38
NC4
vo v. V, V3 V, VO
ve Y7
" " " " " " "
"
ho~
Decodificadores
363
de aUI)f
Z74XI38
~~
, ,
B e
•
G2B_L
• G2A..L •
G. ,• Ne . • Ne, • NC3
"
NC4
F ig ur a 5- 4 1
" V' _L " V2...L " Y3_L " y,,-l YO_L
Y5_L Y6_L
R L
"" " "
Posibles slmbolos creados en CAD para
el decodifICador basado en PLO, tipo 74x 138: al basado en la tabla 509, después de la inserción manual de burbujas de
Inversión; b) basado en la tabla 5·e.
364
Gapftulo 5 Prácticas de disei'lo lógico combinacional Otro cambio fácil es para proporcionar entradas habilitadas altemas que est4n rela-
cionadas con DA con las enlradas habilitadas principales. Para hacer esto. se necesita sólo definir tenninales adicionales y modificar la definición de ENB: pin 7, 8: • • •
EN2 • lm2J.: • • •
ENB • Gl & G2A , G2B I EN! I 00 : Este cambio expande el número de ténninos de producto por salida a tres, cada uno con una fonna semejante a VO • Gl , G2A , G2B , le , lB 'lA I ENl , IC & lB & lA I EN2 & IC & lB , lA; (Recuerde que el PALI6L8 tiene un inversor fijo y el PALI6V8 tiene un inversor seleccionable entre el arreglo ANO-OR y la salida del PLD, de modo que la salida real es activa baja como se desea.) Si se agregan las babilitadas extra a la versión del programa con salidas activas altas, entonces el PLD debe n:alizar el complemento de la expresión de productos de suma anterior. No es obvio de inmediato cuántos ténninos de producto tendrá esta expresión. y si se ajustará en un PALI 6L8, pero podemos utilizar el compilador ABEL para obtener la respuesta para nosotros:
!YO • e I B I A I !G2B & tENl & !EN2 ,
!G2A & lEN! & !EN2
,
IGl
&
! ENl & ! EN2;
La expresión tiene un total de seis términos de producto. de modo que se adapta en un
PALl6L8. Como un pellizco final. podemos agregar una entrnda para controlar dinámicamente si la salida es activa alta o activa baja. y modificar todas las ecuaciones como SIgue: •
roL
pin 9;
• • •
YO • roL S Ifm , IC & lB & ! Al ; Yl • roL S IENB , IC & !B & Al ;
· .. Y7 • roL S IENB ,
stllidi, uuxiliar
e,
B,
Al ;
Como un resultado de la operación XOR, el número de ténninos de producto necesarios por salida se incrementa a 9. en cualquier polaridad de tenninal de salida. De esta fonna, incluso un PALl 6V8 no puede implementar la función como está escrita. La funciÓn todavfa puede ser realizada si creamos una salida auxiliar parol reducir la explosión de los ténninos de producto. Como se muestra en la tabla 5- 10. asignamos una tenninal de salida para la expresión ENB (perdiendo la saJida Y7 _L) Ymovemos la
Sección 5.4
Decodificadores
T a b 1a 5- 1 O Fragmento de programa ABEL mostrando la lógica de dos • ••
•
• ().¡tput pins
YO_L. Yl_L,
Y2~,
pin 19, 18, 17, 16 istype 'com' ; pin 15 , 14, 13, 12 istype 'com' ;
Y3~
Y4J, . 'f5J, . Y6J,. EllB
equations Eh~
• GI & G2A , G2B I ENl , EN2;
YO • POL S (EllB ' le & lB' !A) ; · ..
ecuación ENB a la see<:ión equations del programa. Esl0 reduce el requerimiento de término de producto a cinco en cualquier polaridad. Apane de sacrificar una teoninal para la salida auxiliar, esta realizaciÓn tiene la desventaja de ser más lenla. Cualquier cambio en las entrndas a la expresión auxiliar debe propagarse a través del PLD dos veces, antes que alcance la salida fi nal Esto se conoce como la lógica d~ dos pasos. Muchas herramientas de síntesis PLD y FPGA pueden generar de manera automática lógica con dos o más pasos si una expresión requerida no puede realiurse sólo en un paso a través del arreglo lógico. Los decodificadores se pueden personalizar de otras fomlas. Una personaliz.oción común es para que una salida simple decodifique más de una combinación de entrada. Por ejemplo, supongamos que se necesita generar un conjunto de señales habilitadus de acuerdo con la tabla 5- 11 . Puede au mentarse un decodificador 74x 138 MSI como se muestra en la fi gura 5-42 para llevar a cabo la función requerida. Este enfoque, mientras que es polencialmente menos costoso que un PLD, tiene varias desventajas: requiere de relaroo y componentes adicionales para crear las salidas requerida~. y no se puede modificar fácilmente.
CS_l
RO_L
A2
A1
AO
Ssllds{s) plIr. •• fH"Cl6n
I
,
, ,
, ,
nmguna
para una función
I
, ,
Tab la 5-11 Tabla de verdad
ninguna
personalizada.
o
o
o
o
o
BILL..L. MARY_L
O
O
O
O
I
MARY_l , KATE_l
O
O
O
I
O
JOAN_l
O
O
O
I
I
PAULl
O
O
I
O
O
AN~L
O
O
I
O
I
FREO_L
O
O
I
I
O
OAV~L
O
O
I
I
I
KATE_l
,
de decodiflCaoor
lógica dtdospasos
365
366
Capftulo 5 Prácticas de diseño lógico combinacional
Figura 5-42
74)(138
.5V A
Circuito decodificador personalizado. CS_L RD_L
A' Al
, Gl ,• G2A G2B ,A ,B
A2
,e
.
"
YO Yl y, Y3 y, Y5 Y6
,
BILL..L 74x08
,
,
MAAY_L
"
JQAN_L
" " "•
,
'n
PAUL..L ANNA_L FRED_L
•,
DAVE...L
74x08
6
KATE...L
Una Mllución PLD al mismo problema se muestra en la tabla 5- 12. Advierta que este programa utiliza In convención de nombrado de tenninales de tenninal activa baja descrita en el cuadro de la página 363 (usted deberfa sentirse cómodo con cualquier convención). Cada una de las últimas seis ecuaciones utiliza una compuerta AN O simple en el PLD. El compilador ABEL también minimizacl la ecuación MAAV par.! emplear sólo una compuerta ANO. Las señales de salida alto activas podrían obtenerse precisamente cambiando dos Ifneas en la sección de declaración: pi n 19 , 18 , 11, 16 istype 'com'; pin 15, 14 , 13 , 12 iatype 'can';
BILL, MARY, JOAN, PAUL ANNA, fRE!) , CAVE, KATE
T a b la 5-' 2 Ecuaciones ABEl para un decodifICador personalizado. module CUS'IMOEC title ' CUstomized Decoder PLD J . Wakerly , Stanford University' CUS'IMOEx:: device 'P16L8';
• Input pins !eS, !RO, AO , Al.'" • OJtput pins !BILL, !MARY, !JOAN, !PAUL !ANtiA, !fRE!), !OAVE, !KATE equations BILL . eS&RO& ~.ARY "' es & RO & KATE.eS&RO& JOAN.eS&RO& PAUL • CS&RD& ANNA • eS&RO& rnED • CS&RD& CAVE • es & RO &
ene! CUS'IMOEX:
(tAl (tAl (!Al 1 tAl 1 tA2
& & & & &
pin 1.
,. 3.
4. 5,
pin 19. 18. 17. 16 istype ' can ' ; pin 15 , 14 . 13. 12 istype ' can ' ;
!Al & !AOI ; !AI & !AO W !", & !Al & AO • ", !AI Al lAO) ; Al Al & AO) ; ( ", & !Al & lAO) ; I ", , !AI & AO) ; ( ", & Al & !AO) ;
,,
,
,
Aa) ;
AO)
¡
Sección 5.4
Otra manero de escri bir las ecuaciones se muestra en la tabla 5- 13. En la mayoría de los aplicaciones. este estilo es más claro. especialmente si las entradas seleccionadas tienen significancia numérica.
T a bl a 5-13 Ecuaciones ABEL equivalen tes para un decodificador personalizado. AOOR • (Al,Al,AO];
equations BIIJ... .- es &: RO &: (ADDR •• O); MARY ,. KATE • JOAN .. PAUL .. ANNA . FREO . Dr\VE ..
es es
es es es es es
&: RO &: (ArR ... O) I
(AlU!. • ., 1);
&: RO &: (AlR •• 1) I &: RO &: (ADOR ,.,. 21;
(/Ill:R "" 7) ;
&: RO &: (ADOR .... 3):
&: RO &: (ADOR •• 4); &: RO &: (ADDR ... 5): &: RO &: (AOOR .... 6) ;
5.4.7 Decodificadores en VHDL Existen varias maneras de enfocar el diseño de decodifi cndores en VHDL. El enfoque m6.s primitivo seria escribir un equivalente estructural de un circuito lógico decodificador. como la tabla 5- 1410 hace para el decodificador binario de 2 a 4 de la figura 5-32. Se supone que los componentes and3 e inv ya existen en la tecnologfa destino. Naturalmente. esta convernión mecánica de un diseño existente en el equivalente de un3 list3 de red elimina el prop6!lito de emplear VHOL en primer lugar. En su lugar. podríamos querer escribir un program3 que utilice VHDL para hacer nuestro diseño de decodificador m6.s comprensible y con mejor mantenimiento. La tabla 5-15 muestra un enfoque para escribir código para un decodificador binario de 3 3 8 eQuivalente al 74x 138. que utiliza el estilo de flujo de dntos de VHDL. Las entradas de dirección A(2 downto O) y las salidas decodificad3s activas bajas 'eL (O to 7) son declaradas usando vectores para mejorar su legibilidad. Una instrucción se1ect numera los ocho casos de decodificación y asigna el patrón apropiado de salida acliva baja a una sena! interna de 8 bils Y_L_i . Este valor se asigna a la salida del circuito real Y_L solamente si lodas las enlradas habilitadas son afirmadas. Esle diseno es un buen comienzo. y funciona. pero liene una ralla pOlencia!. Los ajustes que determinan que dos entradas y todas las saJidas son activas bajas están enlcIT3dos en la instrucción de asignación fi nal. Aunque es cieno que la mayoría de los programas VHDL se escriben casi por completo con sei\ales activas bajas. si definimos un dispositivo con terminales externas activas bajas. en realidad deberíamos manejarlas de una manera más sistemática y rácil de manlener.
DecodifICadores
367
368
Capitulo 5
Prácticas de disefio lógico combinacional
Tabla 5·14 Programa VHDl estructural para el decodificador de la figura 5-32.
library IEEE ; use lEEE . s t dLlogic_1 164.al l ; entity V2t04dec is por t no, 11. EN: in SI'I)J..cGIC; YO, Yl , Y2 , Y3 : out STOJ.cGIC ) ; end V2t04dec ; a.rchitectur e V2t04dec..s o f V2 t o4dec is signal NOrI O, NOTI l : STO_LOGIC; cal"POllent inv port (1 : i n STDJ.CGIC ; O: out STO_LOGIC ) ; end CUilponent ; canponent and3 por t (ID , 11 , 12: in STDJlXHC ; o: out STO_LOGIC ) ; ene! COil(Xlilent ; beqin Ul : inv por t map (I O, NOTI O) ; U2 : inv port map (I 1,NOTI 1) ; U3 : and3 port map (NOTIO , NOTll ,EN, YO) ; U4 : and3 port map I I O, NOTl1 , EN, Yl) : U5 : and3 port map (NOTIO, 11. EN, 'i2) ; u6 : and3 por t map ( I D, 11. EN, Y3) : end V2t04dec_s ;
Te bl e 5 · 1 5 Programa VHOL eslllo fluJo de datos para un decodificador binario de 3 a 8lipo 74xl38. 1ibrary I EEE; use IEEE , s tdlJog i c~164.all ; entity V74x138 i8 pon (01. 02AJ., G2BJ, : i n STOJ OOIC; A: in STO_UXHC_vtt"lOR (2 downto O) ; '{J, : out STDJ.cGICVECIOR (O t o 7) J; end V74x 138; architecture V74xI38_a o f V74x138 is signa1 Y..L-i : STDJOOIC_VEX:IOR (O to 7) ; begin with A select Y_L_i <_ '01111111' when '000' , '10111111' when '001' , '11011111' when ' 010' , '1 1101111' when '011' , '1 1110111' when '100' , '1 1111011' when '101' , ' 11111101' when '1 10' , '11111110' when '11 1' , '11111111' when other s ; YJ, <~ Y_L_i when (Gl and not G2~L and not end V74x138_a ;
entradas de habilitación entradas seleccionadas -- salidas deccxl.ificadas
G2 B_L)~'1'
eIse '11111111' ;
Sección 5.4
Decodificadores
Ta b la 5-16 Arquitectura VHDL con un enfoque de mantenimiento para manipulació n de nivel activo. architecture V74x138_b of V74x13B is signal G2A, G2B : STD_LOGIC; signal Y: STO_LOGIC_VECTOR (O to 1) ; signal Y_s : STD_LOGIC_VECTOR (O te 1); beqin G2A <- not G2A..L; convert inputs G2B e_ not G2B_L; - - convert inputs y~ <* not y ; conver t outpouts with A select Y_ s
'10000000' '01000000 ' '00100000 ' '0001 0000 ' ' 00001000 ' '00000100' '00000010' '00000001' '00000000 '
~hen
when whe n when when ~hen ~hen ~hen
acti ve-high version of inputs -- acti ve- high version of outputs -- interna l signal
'000', '001', '010', 'OU', ' lOO', '1 01', 'UO', 'lU',
when others ; y C* Y_ s ~hen iG1 a nd G2A and G2B) • '1 ' el se "00000000· ; end V1 4x138J¡;
La tabla 5-16 muestra un enfoque de este tipo. No se hacen cambios a las declaraciones enti ty. Sin embargo, las versiones activas altas de las tenninales externas activas bajas son definidas dentro de la arquitectura V74x13 S_a, y se emplean ptoposiciones de asignación expUcitas panlla convenión entre las señales activas altas y activas bajas. La función misma del decodificador es~ definida en t6minos de s6~ las señales activas a1Ia5, pcobablemente la mayor ventaja de este enfoque. Otra ventaja es que el disefto puede ser f&cilmente modificado precisamente en unos cuanlOS lugan:s bien definidos si se fttIuieIen
cambios en los niveles activos externos.
1m
~e 1
prol
~ida
IX d
d
u
369
370
Capitulo 5 Précticas de diseño lógico combinacional
Ta b I a 5-17 Definición jer6rquica del decodificador tipo 741(138 con manipulación de nivel activo.
architecture V74x138_c oi V74x138 i8 signal G2A, G2S: STO_LOGIC; -- active-high version of inputs signal Y: STO_LOGICVECTOR fO to 7); -- active-high version of outputs component V3 to8dec pon (Gl , G2 , G3 : In STD_LOGIC): A: i n STD_LOGI C3EC'roR (2 downto O) ; Y: out STD_LOGIC_VECTOR (O to 7)) ; end component : begin G2A
Como se muestro en la tabla 5-17. la arquitectura V7 4xl3 8 puede ser definida de mancrn jerárquica, utilizando un componente completamente activo alto V3 to8dec que tiene su propia definición de estilo de fl ujo de dalas en la tabla 5- 18. Una vez más. no se requieren cambios en la definición de alto nivel de la entidad V7 4x13 8. La fi gura 5-43 ilustra la relación entre las entidades. Otro enfoque más para diseño de decodificador se muestra en la tabla 5-19. el cual puede reemplazar la arquitectura V3 toBdec_a de la tabla 5-18. En lugar de proposiciones
Tabla 5-18 DefiniciÓn de flujo de
datos de un decodificador de 3 a 8 activo alto.
library IEEE:
use
lEEE.st~109ic_1164.al1;
entity V3toBdec is port (Gl , G2. Gl : in STD-LQGIC : A: in STO-LQGIC_vEC10R (2 downto O); Y: out STOJ,OOI C'liECIOR (O te 7) J: end V3toBdec ; architecture V3toBdec_a of V3toSdec is siqnal Y_s : STD-LQGIC_Vtt'IOR (O to 7) : begin
with A select Y-fi <'10000000' when '000', '01000000' when '001', '00100000 ' when '010' , '00010000' when '011', '00001000' When '100', '00000100' When '101', '00000010' When '110', '00000001' when '111', '00000000' when others ; y <_ Y-fi when (G1 and G2 and G3)_'1' else '00000000'; end
V3toBdec_a :
Sección 5.4
Decodificadores
entidad V74xl:;(l
a n;:>r '9
(al
;:¡or de
1)0
de uto
lb)
F i gura 5·43 Entidad VHDL V74xl38: (a) nivel superior; (b) estructura interna usando arquitectura V74xl38_c.
maq
1 prO}
por
concurrentes, esta nrqui tectum utiliza un proceso y proposiciones secuenciales p3Tl"I defi nir la opcmció n de l decodificador en un estilo de comportamienlo. Sin embargo. una estrecho com parac ión de las dos arquiteclUnls muestr.l que en realidad no son lan diferentes
excepto por la sintaxis. architecture V3t08dec-p oE V3to8dec is signal Y_s: STD_LOGIC_VECTOR (O to 1); begin process lA , G1. G2, Gl, Y_s) begin case A '10000000' ; ....hen '000 ' ., U y_, ....hen '001' '01000000' ; '00100000' ; ....hen '010 • U when '011 ' -, U '00010000' ; when 'IDO' -, y_, <- '00001000' ; y_, <- '00000100' ; when 'lOl' y_, <- '00000010' ; when 'llO' y_, <- '00000001' ; when '111 ' when o thers ,,> Y_s <_ '00000000' ; end case ; ' l ' then y <_ Y- ,. if IGl and G2 and G3) else <- · 00000000 ' ;
"
.,
-,
,. ,,,-
-, -, -,
-
en' end process; end V3tolldec_b;
.
Tabla 5 · 19 Definición de arquitectura estilo de comportamiento para un decooificador de 3 a 8.
371
372
CapItulo 5
Prácticas de disel'lo lógico combinacional
Tabla 5-20 Definición de arqui1ec-
tUI8 verdaderamente de comportamiento pal8 un decodifICador de3aS.
architecture V3to8decS o f V3toSdec
lS
begin proces s [Gl , G2 , Gl , Al variable i : rnrEGER t ange O to 7;
begin Y
o
' 1 ' ; end if;
Como eje~plo final. una arq uitectura más de comportamiento en verdad, basada en procesos, para el decodificador de 3 a 8 se muestr.!. en la tabla 5-20. (Recuerde que la función CONV_ INTEGER rue definida en la sección 4.7.4.) De los ejemplos que hemos dado, éste es el único que describe la función del decodificador sin incrustar esencial· mente una tabla de verdad en el programa VHDL. A ese respecto. es más fl exible porque puede ser fácilmente adaptado para hacer un decodificador binario de cualquier tamaño. Al otro respecto. es menos fl exible en el sentido que no Iiene una tabla de verdad que pueda ser fácilmente modificada pam hacer decodifi cadores personalizados como el que especificllmos en 111 Illblll S- II .
"5.4.8 Decodificadores de siete segmentos pontalla de si~t~ S~nIf!"tos
d«OdifictllkJr dt sitlt stgnlf!ntos 74x49
Observe su mui\eca y probablemente verá una pantalla de sine segmentos. Este tipo de pantalla. que utiliza norma.lmente diodos emisores de luz (LEO. light-emitting diodes) o elementos de pantalla de cristal lfquido (LCD. liquid-crystal display), se utiliza en relojes,
cakuladora'i e instrumentos para exhibir datos decimales. Un dígito se exhibe iluminando un subconj unto de los siete segmentos de línea mostrados en la fi gura 5-44{a). Un decodificador de siete seg~ntos tiene el BCD de 4 bits como su código de entroda y el "código de siete segmentos", el eual se describe gráficameme en la figura 5-44(b), como su código de salida. La figura 545 Y la tabla 5·21 son el diagrama lógico y la tabla de verdad paro un decodificador de siete segmentos 74x49. Excepto por la extraña (¿astuta?) conexión de la entrada de blanq ueo BLL eada salida del 74x49 es una realización de producto de sumas mínimo para el segmento correspondiente, suponiendo elementos "sin
FI gu ra 5 - 44 Pantalla de siete segmentos: (a) identificación de segmento; (b) dlgitos decimales.
, (.)
(b)
Sección 5.4
Decodificadores
(., (11 )
)
r
:>
.,
~,
,
•
". •
•"
•, •" ,• ••
• e •o
:1=f
" •" I
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, '"
P'-<{>o-
- ~ A
l.
-t
l.
!:
, -(>o
'"
(1)
e
'" -l
o
•
)
=t
l' )
FI 9 uta 5 -45 El decodificador de slete segmentos 74x49: (a) diagrama lógico. incluyendo números de terminales; (b) slmbolo lógico tradicional.
}"
)
"" •
373
374
Capitulo 5
Prácticas de diseño lógico combinacional Tab l a 5-21 Tabla de verdad para un decodificador de siete segmentos 74x49.
Enu.cq. BI_L
D
e
B
A
a
b
,
d
•
I
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•
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O
O
importancia" paro las combinaciones de entrnda no decimales. La estructuro INVERSOR-OR-ANO utilizada para cada salida puede parecer un poco eXlraña. pero es equivalente bajo el teorema de DeMorgan generalizado a una compuerta ANO-ORINVERSOR, la cual es una estructuro compacta y bastante rápida paro ser construida en CMOS oTIL. Los elementos más modernos de pantalla de siete segmentos tienen decodificadores construidos dentro de ellos. de modo que una palabm BCD de 4 bits puede aplicarse directa~nte al dispositivo. Muchos de los más antiguos decodificadores discretos de siete segmentos tienen salidas especiales de \'oltaje alto o corriente alta que están bien elegidas para controlar elementos de pantalla grandes, de alta energfa . La tabla 5-22 es un programa ABEL para un decodificador de siete segmentos. Los conjuntos se utilizan para definir 105 patrones de dígitos para hacer el programa más legible.
Sección 5.4
Decodificadores
T a b 1a 5 - 2 2 Programa ABEl para un decodifICador de siete segmentos lipa 74)(49.
rrodule Z74X49H ti tle '5even-5egment JleCoder J . Wakerl y, Micro Design Resourees , Ine . ' Z7 4X49H deviee ' PI6L8' ; • Input »ins A,
e, e, o
p in 1 , p in 5:
BU.
2, J , 4,
• OJtput pins SEGA , saJe, SEn: . SaJE , SEGF, SBX
sex;o
pin 19 . 18, 17 , 16 istype ' C
• Defin itions
e l • !BU DIGITIN .o ID, e . B. A] ; SEGaJT .. ISEGA, SEGB, SEGC . SEGD. SaJE. SEGF , SEGGJ ;
• 5egment encodings far di gits DI GO • 11,1.1.1.1.1. 0J : DIGl • [0 , 1, 1, 0, 0, 0, 01 : DIG2 • [1 , 1,0 , 1,1. 0, 1] : DIGl • [1 , 1, 1, 1, 0, 0, 11 : DIG4 • [O , l , l,O , O, l , lJ : OlG5 • [I , O, I , I , O, l , IJ ; DIG6 • [1 , 0, 1,1 , 1, 1, 1] : OI G7 .. [1. 1, 1, 0, 0, 0,0] ; OIG8 • [1 . 1 . 1, 1. 1 , 1 , 1) ; OIG9 • [1. 1. 1,1, 0, 1, 1] ; DIGA • [1 , 1, 1. 0, 1,1. 11 ; OIGB • [0,0 , 1, 1, 1 , 1 , 1) ; DI OC • [1, 0 , 0 ,1,1,1 . 0] ; DIGO • [0,1,1 , 1, 1, 0, 11 ; DIGE • (1. 0, 0 ,1. 1. 1. 1] ; OI GF .. [1, 0, 0 , 0, 1, 1, 11 ;
,
o
, 1 ,
2
, J
, 4 , 5 , 6 , 7 ,
' tai l '
, , A
' taH ' included
,,
included
, b , ,
e
, ,
d E F
equatians SEG::XlJ' • ! BI " I I I I
i I I I
end Z74X49H
(DrGI TIN (DI GITIN (PI GITIN (DIGI TIN (DI GITIN (DI GITI N (DI GITIN (DIGITIN
• .o O) & DIG{) • .o 2) [. DIG2 •• 4) " DIG4 '"" 6) [. DI G6 •• B) [. DIGB •• 10) [. DIGA •• 12) [. Ola:: .- 14) " DIGE
I (DIGITIN •• I (DIGITIN • .o
,, ,
(DIGITIN (DI GITIN (OIGI TIN , (OIGITIN , (OIGI TIN f (DIGITIN
•• ... .o.
l) " DIGl
3J " DI G)
5) & DIG5 7) " DIG7 9) [. DI G9
•• 11) & DIGa •• 13) " DIGO ... 15) "OIGF );
375
376
CapItulo 5 Prácticas de diseño lógico combinacional
5.5 Codificadores codiflClJdQr
codificador 2~ (J n dtcodifirodor binario
Un código de salida del decodificador normalmente tiene más biL" que su código de entrada. Si el código de salida del dispositivo tiene m~"os bits que el código de entrada, el dispositivo por lo regular se conoce como un codifico/lor. Por ejemplo. considere un dispositivO con ocho bits de entrada representando un número binario sin signo. y dos bits de salida indicando si el número es primo o divisible entre 7. Podemos llamar a ese dispositivo un codificador afortunado/primo. Probablemente el codificador más simple de construir es un codificador binario o de 2" a n. Como se muestra en la figura 5-46(a).tiene precisamente la función contrnria a la de un d~ificador bifUIrio: su código de entrada es el código I de 2" y su código de salida es el binario de n bits. Las ecuaciones para un codificador de 8 a 3 con entradas 10-17 y salidas YO- Y2 se proporcionan a continuación: YO = 11 + 13 + 15+17 Yl _ 12+ 13+16+ 17 Y2 '" 14+ 15+16+ 17
El circuito lógico correspondiente se ilustra en (b). En general. un codificador de 2~ a 11 puede construirse a partir de n compuertas OA de 2~· 1 entradas. El bit i del código de entrada está conectado a laj compuerta OA si el bitj en la representación binaria de j es l . Figu r a 5·46 Codificador binario;
CodiI!c &dar
_rio
(a) estructura general ; (b) codificador de 3 a 8. ~
2" entradas
11 12 • •
•
• • •
,,.-'
(.)
'O -
11 12
YO YI •
• •
•
• •
13
n salidas
Y ~,
(b)
14 15 16 17
YO
rr
== > >
YI
--L
----\
Y2
-'
5.5.1 Codificadores de prioridad codificadas de I de 2~ de un decodificador binario de n bits se utilizan generalmente para controlar un conjunto de 2~ dispositivos, donde como máximo se supone que un dispositivo se encuentra activo en cualquier momento. Ahora bien, considere un sistema con 2~ ~ntradas. cada una de las cuales indica una solicitud de servicio, como en la fi gura 5-47. Esta estructura se encuentra a menudo en subsistemas de entrada/salida de microprocesadores, donde las entradas pueden ser solicitudes de interrupción. En esta situación, puede parecer natural hacer uso de un codificador binario del tipo mostrado en la figura 5-4ó para observar la.o¡ entradas e indicar cuál está solicitando servicio en cualquier momento. Sin embargo, este codificador funciona adecuadamente solamente si se garantiza que las entradas sean afirmadas como máximo una a la vez. Si Las
sa l ida.~
Secd6n 5.5
Codificadores
377
Codificador
de solicitud REal RE02 RE03 • •
• REQN
• •
•
• • •
Numero de soliCita ntes
F igu ra 5 -47 Un sistema con 211 soIici· tantes, y un ' codiflcador de solicitud' que Indica cuál seflal de solicitud se encuentra asertiva en cualquier momento.
pueden hac~rsc yarias solicitudes en forma simultánea. ~l codifi cador dará resultados indeseables. Por ejemplo. supongamos que las entradas 12 e 14 del codificador de 8 a 3 son ambas 1; entonces la salida es 110, la codificación binaria de 6. Ya sea 2 o 4, no 6, seria una salida útil en el ejemplo anterior, pero ¿cómo puede decidir el dispositivo de codificación cuál salida es útil? La solución es asignar prioridad 11 las !fneas de entrada, de manera que cuando se afinnen múltiples solicitudes, el dispositivo de codifi cación produzca el número del solicitante de prioridad más alta. Un dispositivo de esta clase se denomina un codificador d~ prioridad. El símbolo lógico para un codifi cador de prioridad de 8 entradas se ilustra en la fi gura 5-48. La entrada 17 tiene la prioridad más alta. Las salidas A2-AO contienen el número de la entrada a.<;t:nivn de más alta prioridnd. si la hay. La salida IOLE es aseniva si ninguna de las entrada'! es aseniva. A fin de escribir ecuaciones lógicas pam las sal idas del codificador de prioridad. primero definimos ocho variables intennedias HO·H7, de modo que Hi eS I si y sólo si ti es la entrndn I de más alta prioridad :
prioridod
codiJirudor de prioridad
H7 - 17
Codificador de prioridad
H6 - 16 · 17'
17
H5 _
"
15 · 16' · 17'
15
14
...
.. A'
Al)
~
HO ::: 10 · 11' . 12' . 13' . 14' . 15' . 16' . 17' Aplicando estas seflales, la'! ecuaciones para las salidas A2-AO son similares a las de un codifi cador binario simple:
A2
H4 + H5 + H6 + H7
Al
H2 + H3 + H6 + H7
AO
H1 + H3 + H5+H7
La salida IOLE es I si ninguml entrada es 1;
IOLE - (10+1 1 + 12+ 13+14+ 15 + 16 + 17)'
- 10' · 11' . 12' . 13' . 14' . 15' . 16' . 17'
12 11
'OLE
~
F igur a 5 · 4 8 51mbolo lógico para un codificador de prioridad genérico de 8 entradas.
378
Capitulo 5
Prácticas de diseño l6gico combinacional
5.5.2 El codificador de prioridad 74)(1 48 El 74;cJ48 es un codi fi cador de prioridad de 8 entradas MSI. disponible comercialmente. Su sfmbolo lógico se muestra en la figur.! 5-49 y su diugrama esquemático se ilustra en la fi gura 5-50. La principal diferencia entre e l y el codificador de prioridad "genérico" de la figura 5-48 es que sus sei\ales acti vus de entrada y salida están en estado activo bajo. También. tie ne una entrada de habilitaciÓn, EI_L. que debe ser asertiva para que cualq uiera de sus salidas sea ase rti va. La tabla de verdad completa se proporciona en la tabla 5·23. En lugar de una salida IDLE. el '148 tiene una salida GS_L que es asertiv:J cuando el dispositivo es habilitado y una o más de las entradas de solicitud son nsertiva.~ El fabricante llama a eslO "sclc:cciÓft de grupos" (Group Select. GS). pero es más f5cil record.lrlo como "algo obtenido" ("'Got Somcthing"). La sei\al EO_L es una solida habilitado diseñoda para ser conectada a la entrada EL L de otro ' 148 que maneja solicitudes de baja prioridad. EO_L es aserti va si EI_L es asertiva pero ninguna entrada de solicitud eS aserti va: de este modo, puede habilitarse un ' 148 de baja prioridad. La fig ura 5-5 J ilustra cómo cUOlro 74x 148 pueden conectarse de esta manero! para aceptar 32 entradas de solicitudes y producir una salida de 5 bits. RA4·RAO, indican· do el solicitante de prioridad más alla. Puesto que las salidas A2·AO de como miximo un '1 48 se habililarán en cualquier momento, las salidas de los ' 148 individuales pue· den funcionar ron dispositi\'OS OA para producir RA2-RAO. De igualmnnera, las salidas individuales GS_L pueden combinarse en un codificador de 4 a 2 para producir RA4 y RA3. La salida AGS eS aserti va si cualquier salida GS es asertiva.
74x /48
, •,
,
70411.148 El 17 ~
A2
15
Al
" "1312 ""
AO
,
" " ~
GS EO
, , , "
"
F i gura 5-49 srmbolo lógico para el codificador de prioridad 1411.148.
T a b 1a 5 ·23 Tabla de verdad para un codificador de prioridad de 6 entradas 14x1 46.
Entred. .
Sal/cM.
EI_L IO_L 11 _l 12_L 13_L 14_L 15_L 16_l 11_L
A2_L Al _L AO_l GS_l EO_l
I
,
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,
O O O O O
, , ,
O
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I
I
I
O
Sección 5.5
"
CodifICadores
". (15)
~* 1, .
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f+-r )
cf> ~
( '
(5)
'"
q:
FI gura 5·50 Diagramal6gico para el codificador de prioridad de 8 entradas 74xl48, incluyendO los numeros de terminales para un encapsulado en doble Unea de 16 terminales estándar.
)
¡III
379
380
Capitulo 5
Prácticas de disei"to lógico comblnaclonal
AE031 _L AE030_l RE029_L RE028_L
A2
Al Aa
RE027_L RE026_L RE025_L
GS
,o
RE02"_L
U,
RE023_L RE022_L AE02I _L
A2
Al Aa
RE02O_L RE019_L
74.00
GS ,O
AE018_L AE017_L RE016_L
U5
U2
74.00
RE015_L AE01"_L RE013_L
A2
RA2
Al Aa
RE011 _L AE010_L RE09_L RE06_L
,,,,,O
GS ,O
RAl U3
RE07_L RE06_L REOS_L AE04_L RE03_L RE~L
RE01 _L REOO_L
"
_
" "" " "
Al AO
12
GS
n
'o
•
U6
AA<>
A2
-RGS
"'
F i gura 5 - 51 Aqul se muestran ruatro 7411148 en cascada para manejar 32 solicitudes.
Sección 5.5
5.5.3 Codificadores en ABEL y PLD Los codificadores pueden diseftnrse en ABEL utilizando una ecuación eJ\plféila pam cada una de III.S combinaciones de entrada. como en 13 tabla 5-8 de la página 36 1. o utili· zando tablas de verdad. Sin embargo. puesto que el número de entradas es por lo regul3r
grande. el número de combinaciones de entrada es muy grande. y este método con frecuencia no es práctico. Por ejemplo, ¿cómo especificaríamos un codifi cador de prioridad de 15 entradas para enltadas PQ-P14? ¡Obviamente no queremos tratar con todas las 2 15 posibles combinaciones de entrada! Una manem de hacer esto es descomponer la función de prioridad en dos partes. En primer lugar. escribimos ecuaciones par.! 15 variables Hi (O S i s: 14) de lal manera que Hi es I si Pi es la enlroda afirmad3 de más alta prioridad. Puesto que por definición como m;b:imo una variable Hi es I en cualquier momento, podemos combinar las Hi en un codificador binario para obtener un número de 4 bits identificando la entrada afirmada de má... alta prioridad. Un programa ABEL que utiliza este enfoque se muestra en la tabla 5·24, y un diagrama lógico para el codificador empleando un solo PAl20LS o GAL20V8 se propOrciona en la figura 5-52. Las entrndns PO-P14 son asertivas para indicar solicitudes, teniendo P141a más alta prioridad. Si EN_L (Enable) es aseniva. entonces las salidas Y3_L- YO_L proporcionan el número (bajo activo) de la solicitud de más alta prioridad. y GS es aseniva si cualquier solicitud se encuentra presente. Si EN_L eslá negada. entonces las salidas Y3_L- YO_L están negadas y GS está negada. ENOUT_Lestá afinnada si EN_L está afirmada y no se encuentra presente ninguna solicitud. Nótese que en el programa ABEL, las ecuaciones para las variables Hi son escritas como "expresiones constantes", antes de la declamción equa t ions . De esta forma, estas sei\ales no serán generadas explícitamente. Más bien. serñn iOCOl porndas en las subsiguientes ecuaciones para YO· Y3. que el compilador manipula para obtener expresiones de PAl2Ol8 PO PI
P2 P3
P, PS P6 P7 P8 P9 PlO
P11 P12 P13
Figura 5-52
1
, 1211 , 13 •, 14 15
• •, 19 7
" 11
"
" "
16 17 16
110 111 112 113
01
" " Kl3 "., 104
ENOUT_L
102
105 106
.
YO_L Y1 _L Y2_L
V3J.
"
GS
107
08
'14 PRIQRt5
." .
Diagrama lógico para un codiflCadof de prioridad de 15 entradas basado en PLD.
Codificadores
381
382
Capitulo 5
Prácticas de diseño lógico combinacional
Tabla 5 · 24 Un programa ABEl para un codifICador e prioridad de 15 entradas.
rrodule PRIOR15 title ' 15- Input Priority Encoder PRIOR15 device 'P20LB ' ; • Input and output pins PO . . P14 , E2LL Y3J.. Y2_L. YlJ" YOJ., GS, EN:Xn'J,
ptn 1, .11, 13, 14, 23, 16 , 17 : pin 18 , .·21, 15. 22 istype 'can ' ;
• Active-Ievel translation EN '" 1ENJ,: EU:Ur '" i ElnTrJ,: 'f3 z iY3J,: Y2 • iY2J,: Yl " iY1J, : YO '" IYOJ,:
• Constant expressions H14 • EN&P14: H13 .. EN&iP14¡.P13: HI2 • EN&iPI4&!PI3&P12; HI1 • EN&iPI4&!PI3&!PI2&PII: HIO," EN&iP1 4&!P13&!P12& Pll&PIO; • H9 '" EN&!PI4&!PI3& !P12& Pll&IPIO&P9 ; HB • EN&!PI4&!PI3&!P12& pll&lPIO&lP9&PB; H7 • EN&IPI4&!P13&!P12& Pll&lPlO&IP9&1P8&P7 : H6 • EN&! PI4&!PI3& !PI2& Pll&!PIO&!P9&!P8&!P7&P6; H5 • EN&!PI4&!PI3& !P12& Pll&!PIO&!P9&!P8&1P7&!P6&P5 ; H' • EN&!P14&!P13&!P12& Pll&IPlO&IP9¡'IPS,IP7&lP6&IPS¡.P4; H) • EN&lP14&!P13&!P12& PII&JP10&1P9&lPS&lP7&JP6&! P5& !P4&PJ; H2 • Di&! PU&! P13¡.! P12¡. P11&IPIO&IP9&¡PS&lP7&!P6&IP5& lP4&¡P)&P2 ; H1 • EN&!P14&!P13&!PI2& Pll&!PIO&!P9&!P8&1P7&IP6&!P5&!P4&IP3&!p2&PI ; HO • EN&lP14&!P13&!PI2& Pll&! PIO&! P9& 1P8& 1P7&! P6&! ps& 1P4& ¡ P)&! P2& I PUPO; equations 'fJ • H8 t H9 Y2 .. H4 i H5 YI '" H2 I HJ YO '" HI I H3 GS • ENOUT z end
I HIO I HII I Hl2 I HIJ I H14;
• H6 , H7 I H12 I HI3 I H14; • H6 • H7 , HIO I HII I HI4 : • H5 I H7 I H9 I HII • HIJ;
EN&(PI4iP13IPI2'PlllpIOIP9IP8IP7IP6IPSIP4IP3IP2IPlIPO): EN&!P14&!PI3&IP12&!Pll&!PIO&!P9&!P8&!P7&¡P6&IP5&!P4&!P3&!P2&!PI&IPO;
PRIORl5 suma de productos mfnimllS. A medida que se producen. cada salida Vi tiene solamente siete términos de producto, como se puede ver de la estructura de las ecuaciones. El codificador de prioridad puede diseñarse aún más inlUitiv3mente empleando la instrucción WHEN de ABEL. Como se muestra en la labia 5-25. una serie de proposiciones WHEN profundamente anidadas expresan precisamente la función lógica del codificador de prioridad. Este programa produce con exactitud el mismo conjunto de ecuaciones de salida que el programa anterior.
Sección 5.5
ABEL aHemo para el mismo codificador de prioridad de 15 entraClas.
Tabla 5-25
IOOdu1e PRIOR1sW title ' 1s-Input Priority Eneoder ' PRIQRlsW deviee ' P20La ' ; · Input and output pins PO . . Pl4. ENJ, Y3_L. Y2J,. Yl_L. YO_L. GS. ElO]l'_ L
pin 1. . 11. 13, 14. 23. 16. 17 ; pin 18 .. 21. 15. 22 istype 'can ' ;
· Active-Ievel translation EN • ! Elt.L ; m:x.rr • ! Etnrl'J,; • Set definition YJ, " ['i3J, . Y2J,. YU. '{0J,1;
equations WHEN !EN ffiEN !'{J, a O; • ELSE WHEN Pl 4. 'IlW IYJ, • 14 : · • ELSE WHEN PI3 ffiEN IYJ, • 13; ELSE WHEN P12 THEN !'{J, a 12; ELSE ¡.,~ Pll 'ffiEN !'{J, a 11 ;
Note: !YJ. • • • aetive-high Y can ' t de f ine aetive-high y set due to ABE!'. set quirks
ELSE WHEN PI O THEN !YJ, • ID:
ELSE WHEN ?9 THEN l 'C.L '" 9 ; ELSE \\'HEN P8 THEN !YJ, " 8; ELSE WHEN P7 THEN ! YJ, " 7 ¡
ELSE WHrn P6 THEN ! 'r'J, " 6; ELSE WrIDi PS THEN ! YJ, • 5 ; ELSE WHEN P4 THEN l YJ, " 4 ; ELSE WHEN P3 niEN ! YJ, " 3; EI..SE \'i'HEN P2 'l1iEN ! YJ, a 2; ELSE 'ro'HEN PI "rnEN [YJ, • 1: ELSE WHEN PO THEN !YJ, " O; ELSE ( ! YJ." O; EN:JJ1'" 1; );
GS • EN&(P14'P13'P12IPllf Pl Otpg'PSI P7'P6'PS'P4 iP31P2'P¡'PO!; end
Codificadores
PRIORlsw
5.5.4 Codificadores en VHOL El enfoque para la especificación de codificadores en VHDL es semejame al enfoque de ABEL Podríamos incrustar el equivalente de una tabla de verdad o ecuaciones explícitas en el programa VHOL. pero una descripción de componamiento es bastante más imuiliva. Puesto que la construcción IF-THEN-ELSE de VHOL describe mejor la acción de dar prioridtld y está disponible solamente con un proceso, utiliuunos el enfoque de comportamiemo basado en procesos, La labIa .5-26 es un programa de componamiento VHOL para un codificador de prioridad cuya función es equivalente al 74x 148. Hace uso de un ciclo FOR paro buscar
383
384
Capitulo 5 Prácticas de diseño lógico combinacional Ta b la 5·26 Programa VHDl de comportamiento para un codificador de prioridad de 8 entradas tipo 74x148.
1ibrary IEEE; use lEEE .süQ.logic_1164.all; entity V74x148 i9 port ( EI~ : in STD_LOGIC ; ¡ J.: in STD_IOOIC_vex:='IUR
(7 downto O) ;
A....L: out STDJlXjICVECJOR (2 downto O) ; EOJ., GS_L: out STDJlXjIC I,
end V74x148; architecture V14x148p oí V74x148 is signal El : STO_LOGIC ; signal 1: STO_LOGle_VECTOR (7 downto O) : signal EO, GS : STD_LOGIC; signal A: STD_LOGICVEC'J'QR (2 downto 01 ;
active ·high act i ve·high active·hi gh active·high
version version version version
input of i nput s of out puts of outputs
begin
process (EeL , J_L, El. 00, GS , 1, A) variable j : INTEGER range 7 downto O; begin <- not ECL: .. convier te entrada I <- not I_L: •• convierte entradas 00 <_ '1' : GS <- ' O' ; A <- '000' ;
El
if (El)- 'O' then Ea <- 'O' ; el se for j in 7 downto O l oop i E I(jI_'!" then
GS <- ' 1' ; EO <- 'O' ; A <- CONV_STD_LOGIC_VEC'roR(j , 31 ; exi t ; end H ; end loop ; end if; EO_L <_ not EO; -conver output GS_L <_ not GS; - convert output A-L <_ not A; - convert outputs end process ; em:l V7 4xl48p;
una entrada, comenzando con la entrada de más alta prioridad. Como algunos de nuestros programas anteriores. realiza expUcilamente la conversión de nivel activo al principio y al fi nal . También recuerde que la función CONV_STD_LOGI C_VECTOR (j , nI fue definida en la sección 4.7.4 para convertir de un entero j a un STD_LOGIC_VECTOR de una longitud especifi cada n. Este programa se modifica fácilmente para utilizar un oroen de prioridad diferente o un número dislinto de entradas o para agregar más funcionalidad lal como para hallar una segunda entrada de más alta prioridad. como se explora en la sección 6.2.3.
Sección 5.6
Dispositivos de tres estados
5.6 Dispositivos de tres estados En las secciones 3.7.3 Y 3.10.5 describimos el diseño el&:mco de dispositivos CMOS y TTL cuyas salidas pueden estar en uno de tres estados: O. 1 o Hi-Z. En estn sección mos-
traremos cómo hacer uso de éstos.
5.6.1 Buffers de tres estados El dispositivo más básico de lreS estados es un buffu (o controlador) d~ trt'$ ~$tados. Los sfmbolos lógicos para cuatro buffen de tres estados que son físicamente dife· ren tes se ilustran en la fi gura S-53. El símbolo básico es el de un buffer no inversor [(a). (b») o un inversor [(e). (d)]. La señal extra en hl parte superior del sfmbolo es una entrada de Iwbilitacioo d~ trt'$ ~tadru. la cual puede ser activa alta ( a), (e») o activa altn (b). (d»). Cuando la entrada de habilitación se encuentra afmnada. el dispositivo se compona como un buffer ordinario o iO\'ersor. Cuando la entrada de habilitación está negada. la salida del dispositivo "flota". es decir. se va a un estado desconectado de alta impedancia (Hi-Z) y fu ncionalmente se comporta como si no estuviera allf. Los dispositivos de tres estados permiten que múltiples fuentes compar1an una sola "línea de reunión", mientras que solamente un dispositivo "dialoga" en la !foca a la vez.. La figura s..54 nos propoiIciona un ejemplo de cómo puede hacerse esto. Tres bits de entrada SSRC2- SSRCO. seleccionan una de ocho fuentes de datos que pueden conuolar una sola Una. SDATA. Un decodificador de 3 a 8. el 74,, 138. asegura que sólo una de las ocho Uneas SEl sea aseniva a la vez. habilitando únicamente un buffer de tres estados para controlar SDATA. Sin embargo. si no todas las Uneas EN se encuentran asenivas. entonces ninguno de los burren. de tres estados es habilitado. El valor lógico en SOATA se encuentra indefinido en este caso. Figura 5-53 Va rios buffers de tres estados: (a) no inven ido, habilitación activa alta; lb) no invenrdo, habilitación activa baja; (e) inve rtido, habilitación activa alta, (dI inven ido, habilitación activa baja.
(.)
(b)
na npr "9 ja
(o)
je
(d)
hos
je
;luto
buffu dr trrs es/ados con/rolador de '~I ~s/ados
385
386
Capflulo 5
Prácticas de diseflo l6gico combinacional
linea de reunión de 1 bit
74)1138
- - SOATA
SSRCO-o SSRCl
SSRC2
Fig ura 5-54 Ocho fuentes que comparten una lInea de reunión de tres estados.
Los dispositivos tfpicos de tres estados están diseñados de modo que entren al
cOIlfro/llacif1n
rie/N¡KJ muuro
estado Hi-Z más rápido de 10 que salen del mismo. (En términos de las especificaciones en un libro de datos. ,plZ y ' pllZ son ambos menores que rpn.. y rpZlI: véase también la sección 3.7.3.) Esto significa que si las salidas de dos dispositivos de tres estados están conecUldas a la misma Hnea de reunión, y simultáneamente deshabilitamos una y habilitamos la olfa, el primer dispositivo se saldrá de la línea de reunión antes de que la segunda se ponga en contacto. Esto es importante porque, si ambos disposith'os fueran a controlar la lInea de reuniÓn al mismo tiempo, y si ambos eSluvier.tn intentando mantener valores de sn1ida opuestos (O y 1), entonces fluióa corriente exce.~iva y creaóa ruido en el sistema, como lo discuti mos en la secciÓn 3.7.7. Esto se conoce a menudo como cOllfromaci(m. Por desgrucill. los retardos y sesgos de temporización en los circuitos de control hacen dificil asegurar que las entradas de habilitaciÓn de dife~ntes dispositivos de tres estados cambien "simultáneamente". Incluso cuando esto es posible, surge un problema si los dispositi\'os de tres estados de familias lógicas con velocidades diferentes (o inclusive diferentes e l fabricados en distintos dfas) se conectan a la misma línetl de reunión. El tiempo de encendido (tpZL o 'pZH ) de un dispositivo "rápido" puede ser más bre\'e que el tiempo de apagado (tpLZ o tpllV de uno "lento", y las salidas todavfa pueden estar en conf1iclo. La ünica manera realmente segura de emplear dispositivos de tres estados es disenar una lÓgica de control que garantice un tit!lIIfHJ lIIut!no en la línea de reunión,
Sección 5.6
xx
SSRC[20J 7 ENI
SOATA
O
, XX , XX
XX
:=: W
m¡b;(~
3
387
,
'-1
P ,
Dispositivos de Ires estados
"""'"",-
tt
O
V- r-
r-
S
R
Figura 5·55 Diagrama de temporl· zaclón para la linea de reunión de tres estados.
m',(",""", ,
tiampo mueno
durante el cual ninguno la esté controlando. El tiempo muerto debe ser suficientemente largo para dar cuenta de las diferencias, en el peor de los casos, entre los tiempos de apagado y encendido de los dispositivos y de los sesgos en las señales de control de tres estados. Un diagrama de temporización que ilustra esta clase de operación para la lfnea de reunión de la figura 5·54 se muestra en la figura 5-55. Este diagrama de temporitación también ilustra una convención de dibujo para señaJes de tres estados: cuando se encuentra en el estado Hi -Z, se exhiben como un nivel "indefinido" entre O y l .
5.6.2 Buffers de tres estados SSI y MSI estándar Como las compuertas lógicas, se pueden incluir dh'ersos buffcrs de tres estados independientes pueden en un solo encapsulado de e l tipo ss!. Por ejemplo. la figura 5-56 ilustra las terminales externas del 74x125 y del 74x126, cada uno de los cuales contiene cuatro butTcrs de tres estados no inversores independientes en un encapsulado de 14 terminales. Las entrndas de habilitación de tres estados en el ' 125 son aC1ivns bajas y en el '126 son activas altas. La mayor parte de las aplicacione.~ de línea de re unión utili7.an un bus con mru. de un bit de datos. Por ejemplo, en un sistema microprocesador de 8 bits. el bus de datos es de ocho bits de ancho. y los dispositi\'OS periféricos normalmente sitúan los datos en el bus ocho bits a la \·ez. De este modo. un disposith'o periférico habilita ocho controladores de tres estados para controlar el bus. todos al mismo tiempo. Las entrddas de hmbilitación independientes, como en el ' 125 Yel ' 126. no son necesarias. De esta forma. para reducir el tamaño del encapsulado en las aplicaciones de bus ancho. la mayoria de las partes MSI comúnmente utilizadas contienen múltiples bufJers de tres estados con entradas de habilitación comunes. Por ejemplo, la figura 5-57 muestra el diagrama lógico y el s(mbolo para un separddor 74x$4/ de tres estados no ''1
., '"
74](t25
,., rOl
t 131 (12)
t ll )
74](126 l ID)
'"
'1
'"
1"
(13)
''1
( 12)
,.,
"'
74xlZ5 74x126
74.d41
Figura 5-56
'"
(1 1)
110]
'"
'1
'"
Terminales externas de los buffeTS de tres estados 74.125 y 74.126.
388
Capftulo 5
Prácticas de diseño lógico combinacional 7.x54,
Gl _L
G2..l
G'
",
".
G2
, , A2
"
AJ
V2
• A3
(b)
•M ,• "
YO
A7
Y7
" " " "
AJ
A2
"" "" •" " " • va " "
A3
M
Figura 5-57
"
El buffer OCIal de tres estados 74x541: (a) diagrama lógico, incluvendo numeros de terminal para un encapsulado en doble linea de 20 terminales estándar; lb) slmbolo lógico tradicional.
F i gura 5 -58 Empleo de un 74x541 como un puerto de entmda de micropro-
cesador.
'"
11')
01
1m V2
,.,
'" ,O)
'" '" " '" "
A7
'o)
DO
o, o, o,
•
.. ......
• •
O<
OS 08 07
•• • •
.. .......
{18)
" YO
". " ¡U )
{ 13)
{12)
111 )
v,
" Y7
v,
Sección 5.6 O_L
O'R
{l ll
'"
;-
,. ,3)
(1el
rr
<€!-
.,
.,
lO'
AS
~l9>
lO)
~
'"
~
,O)
..
rr>
<€l-" O,
~
~
., "" " .. " •, .. .. .. • .7 "" • .. .. " O'R
Aa
~
'"
o
, ., , o '" ,
""
rr rr
M
Oispositivos de Ires estados
(1 8)
(15J
(14)
-r
( 1:1)
". (11 )
M AS
B3
..
B2
B3
lO
.7
'b)
B5
.. .7
Figura 5 · 59 El transceplor octal de
..
tres estados 74x245: (a) diagrama lógico: (b) sfmbolo lógico tradicional.
,.)
inversor octal. Octal quiere deci r que la parte contiene ocho buffers individuales. oc/al Ambas entrodas de habili tación, G 1_L Y G2_L debe n eslar afirmadas para habilitar las salidas de tres estados del dispositivo. Los pequeños símbolos rectangulares den tro de los sfmbolos de separador indican histi resis. una caracterfstica eléctrica de las enlnldas hUltresis que mejoran la iMlunidOO a1 ruido, como lo expticamos en la sección 3.7.2. Las enlJ';)das del
74x54 1 por lo regular tienen 0.4 \'0115 de hillléresis. La figura .5-58 muestra parte de un sistema miciopnx:esador con un bus de dalos de 8 bits. 06(0-7], y un 74ó41 que se utiliza como puertO de entrnda. EJ miclopcocesador selecciona el Pueno de Entrada 1 al afirmar INS EL1 y solicitar una opemc:ión de lectura mediame la aserción de AEAD. El 74x54 1 responde al controlar el bus de datos del microprocesador con cintos de entrada suministrodos por el usuario. Pueden seleccionarse otros pucnas de entrada. cuando se afinna una línea INSEL diferente junio con READ.
389
390
Capitulo 5
Prácticas de diseño lógico combinacional
Figura 5-60 Buses bldirecciooales
y operación del lransceplor. •
Bus A
74x245
ENTFA..l
AToe Circuitos de conl/Ol
l~G
., " " • .. " • " . •, I OIR
, Al ,
A2
B2 B3
A'
B4
.. "" .. "
AS A6
•S
• A7
.7
• AS
BusB •
i 74.d40 74x240 74.{UI IfVlJSCtlllQr dt bus
74x245
Muchas otras variedades de buffers de tres estados octales se encuentran disponibles comercialmente. Por ejemplo. el 74x540 es idéntico al 74x54 1 excepto en que contiene buffers inversores. El 74x240 y el 74x241 son semejantes al '540 y al ' 541, excepto que aquéllos se encuentran divididos en dos secciones de 4 bits. cada uno con una sola Unea de habilitación. Un lmnsc~plOr de bus contiene pares de bulTers de tres estados coneelados en direcciones opuestas entre cada par de tenninales de manera que los datos pueden transfe rirse en cualquier dirección. Por ejemplo. la figura 5-59 de la página anterior ilustra el diagrarrw lógico y el sfmbolo parn un trnnscep(or octal de tres estados 74x245. La entrada
Sección 5.6
Dispositivos de tres estados
Tabla 5-27 Modos de operación para on par de buses bidireccionales.
Opentel6n
o
o
Datos de lI'llnsferencia desde una fuente en el bus B ha!¡tll un destino ~ n el bus A.
O
I
Datos de tnmsrerencia desde una fue nte en el bus A hasta un destino e n el bus B.
I
Datos de: tnms(erencia en los buses A y B en (arma independiente.
OIR dctcnnina la dirección de lnlJIsferencia, desde A hasta B (OlA = 1) o de B hacia A (OlA = O). El buffer de tres estados para la din:cción seleccionada se habilita solamcnte si G_l es asertiva. Un tmnsceptor de bus por lo regular es utilizado entre dos bu.J~.J bidirecciona/~.J. como se muestra en la figura 5·60. Son posibles tres diferentes modos de opernción. dependiendo del estado de G_l y OlA. como se mueslrn en la tabla 5-27. Como es habilUaI. es la responsabilidad del diseñador asegurar que ningún bus sea controlado en a1gl1n momento pot dos dispositivos. Sin embargo. pueden presentarse transferencias independientes donde ambos buses sean controlados al mismo tiempo. cuando ellnlJIsceptor está deshnbilitado. como se indica en ell1ltimo renglón de la tabla.
bus bidirf!ccirmal
5.6,3 Salida s de tres estados en ABEL y PLO Las aplicaciones PLD combinacionales en las secciones anteriores han empleado las tenninales de EIS bidireccionales (102-107 en un PAL I6L8 o GALI6V8) de manera estática. es decir. siempre habilitadas o siempre deshabilitadas de salida. En tales aplicaciones, el compiludor puede tener cuidado de programar las compuenas de habilitación de salida apropiadamente: todos los fusibles fundidos o todos intactos. De manera predeterminada en ABEL. una terminal de salida de tres estados se programa para estar siempre habilitada si su nombre de señal aparece en d iado izquierdo de una ecuación. y siempre deshabilitada en ca.ro contrnrio. Las lemlinales de salida de tre5 estados tambil!n se pueden controlar en fornm dinámica. mediante una sola entrada. mediante un tl!rmioo de producto o. empleando lógica de dos pasos. mediante una expresión lógica más complejo., En ABEL. se vincula un s/ffijo de a/riblllo . OE n un nombre de señal en el lado izquierdo de una ecuación para indicar que la ecuaci6n se aplica a la habilitaci6n de salida para la señal. En un PALJ6L8 o GAL 16V8, la habilitaci6n de salida está conlrolada por una compuerta ANO simple. de modo que el lado derecho de la ecuación de habilitación debe reducirse a un solo término de productO. La tabla 5-28 muestra un simple fragmento de programa PLD con control de tres estados, Adaptado del programa para un decodificador tipo 74x 138 en la tabla 5-8. este programa incluye un control OE de salida. de tres estados para todas las ocho salidas del decodificador. Nótese que se define un conjunto Ypara permitir que todas las ocho habililociones de salida se especi fiquen en una sola ecuación: el sufijo , OE se aplica a cada miembro del conjunto. En el ejemplo anterior. las terminales de salida YO-Y7 se encuentroln siempre habili· tOldaS o flotando. y se utilizan estrictamente como 'lerminales de salida", Las tenninales de EIS (102-107 en un 16L8 o l6V8) pueden emplearse como 'lerminales bidireccionales";
sufijo d~ (Jtribu/Q , Dé
391
392
Capitulo 5 Prácticas de diseño lógico combinacional T a b I a 5·28 Programa ABEL para un decodifICador binario de 3 a 8 tipo 74xl38 con control de salida de tres estados,
rrKXiule Z74X138T title '74x13B Oecoder with Three-State Output Enable' Z74X13BT device ' P16L8'; •
ln¡:lUt pins A. B. C. !G2A. !G2B. G1. lOE pin 1. 2. J • 4. S. 6. 7 •' • CXltput pins pin 19 . 18. 17. 16 istype ' can ' ; l YO. iY1. l Y2. IY3 ! Y4. iY5. ! Y6 , !Y7 pin 15. 14. 13. 12 istype ' can ' ; • Constant expression ENB • Gl &: G2A &: G2B; Y .
[YO .. Y7 ) ;
equations Y.DE • OE; YO • ENB • le
&: !B &: '• A •.
• • •
Y7 • ENB •
C.
B•
A,
ene! Z14X138T
es decir, se pueden utilizar en forma dinámicnmenle como entmdas o salidas dependiendo de si la compuerta de habilitación de salida está produciendo un O o un 1, Una aplicación de
ejemplo de las terminales de E/S es un transccptor de bus de 2 bits y cuatro vfas con las especificaciones siguientes:
• El transceptor maneja cuatro buses bidireccionales de 2 bits. A( 1:2]. B{1:2]. C(1:2Jy D[1:2J. • La fuente de datOS para controlar los buses se selecciona mediante tres entradas de selección. 5{2:0], de acuerdo con la labia 5·29. Si 52 es O, 10li buses se conlrolan con un valor constante, de otro modo son conlroladOli poruno de los otros buses, Sin embargo. cuando la fuente seleccionada es un bus, el bus fuente se conlrola con OO. Tabl a 5-2 9 Códigos de selección de bus para un trans-
captor de bus de cuatro vlas,
S 2
S
1
S
F.,."te
O
Sfllecc/on.cht
O O O O
O O
O
00
I
01
I I
O
10
I I I I
O O
O
I I
O
8us A Bus B Bus e
I
Bus O
I I
"
SeccIón 5.6
Tabla 5-30 Un
Dispositivos de tres estados
ABEl para un transceptOf de bus de 2 bits 'i cuatro vlss.
module XCVR4X2 tit1e 'Four+way 2-bit Bus Transceiver ' XCVR4X2 device 'P16L8 ' ; • Input píos
.
AH, AlI tADE, !BOE, !ODE, !DOE, !MOE SO , SI, S2 • Output and bidirectional pins
pin 1. 11; pin 2, J , , 5, 6, pin 1 , 8, 9,
AlO, Ala Bl, 82, Cl , C2 , DI, D2
pi n 19, 12 istype 'can ' ; p," 18, 17 , 16, 15, U, lJ istype 'can ' ;
• 5et definitions ABUSO .. [AlO,AlO} ; ABUSI • [AH ,AlI ) ;
BBUS CBUS OBUS SEL
.. • • •
[Bl,82 ) ;
[Cl ,C2};
[DI. 02) ; [S2 ,Sl,SO) ; OONST. (Sl,SO) ;
• Constants SELA • SELB. SELC .. SEL[).
11,0,0); {1,0,1}; [1 ,1, 0} ; [1.1.1);
equations ABUSO. OE • />DE &: MOE ¡ 8BUS.OE • OClE &: MOE; CBUS.OE • QOE & MeE; OBUS.OE • OOE &: MOE; ABUSO .. !S2&COOST I (SEL•• SELB)&BBlJS BBUS • !S2&OONST t (SEL• • SELA)&ABUSI CHUS • !S2&CQNST I (SEL•• SELA)&ABUSI DBUS • !S2&CONST , (SEL•• SELA)&ABUSI
I I I i
(SEL•• SELC)&CBUS (SEL. .. SELC)&CBUS (SEL•• SELB)&BBUS (SEL•• SELB)&BBUS
I I I ,
(SEL•• SELD)&OBUS ; (SEL• • SELDI&OBUS; (SEL•• SELDI&DBUS; (SEL •• SELC)WCBUS ;
end XCVR4X2
• Cada bus tiene su propia señal de habilitación de salida. AOE_L BOE_L COE_l o OOE_L También existe una señal de habilitación de salida "maeslnl", MOE_L EllnlnSccptOrconlrOla un bus particular si y sólo si MOE_l y la seña] de habilitación de salida para ese bus se encuentran afinnadas en conjunto, La tabla 5-30 es un programa ABEL que realiza la función dcl transccptor, De acuerdo
con las ecuaciones ( . DE) de habilitación, cada bus está habilitado a la salida si MOE y su propia OE están afinnadas. Cada bus está controlado con S1 y SO si S2 es O. y con el
393
394
Capítulo 5
Prácticas de diseño lógico combinacional
PAl16L8
1
AOE_L BOE_L COE_L
00"-, MOE_L
SO F ig u ra 5-61 Entradas V salidas PLD para un transceplor de bus de 2 bits V cuatro
51
52
,
,
•
••
,
,• "
11 12 13 14 15 16 17 18 19 110
01 102 103 104 105 106 107
08
"" " " "
B2
el C2 01
"
""
., Al
-
D2
A2
XCVR4 X2
vlas.
bus seleccionado si se elige un bus diferente. Si el mismo bus es elegido. la ecuación de salicb se evalúa a O. y el bus es controlado con 00 como es requerido. La figurn 5-61 es un diagrama lógico para un PAL I6L8 (o un GAL16V8) con las entrndas y salidas requeridas. Puesto que el dispositivo tiene solamente seis tenninales bidireccionales y la especificación requiere ocho. el bus A utiliza un par de tenninales para entrnda y olro para salida. Esto se refleja en el programa mediante el uso de señales separudas y conjuntos para la entrada y salida del bus A. Tab l a 5-3 1 Oeclaraciones del paquete
Ieee 11 64 para STD_ ULOG I C y STO_LOGIC .
PACKAGE std_logic_1164 IS logic state syste~ (unresolved¡ TYPE st
'.' -
);
unconstrained array of std_ulogi c TYPE st
RANGE <>
I OF st
resolut ion function FUNCTION resolved I s ; st
Secci6n 5.6
Dispositivos de tres estados
Tabla 5-32 Cuerpo del paquete IEEE 1164 para STD_ULC)(JIe y STO_LOCHe.
PACKAGE 800Y IS local type TYPE stdlogic_table IS ~~Y { std_ulogic,
st~ulogic)
o: std_ulogic;
resolution function CONSTANT resolution_table : stdlogic_table ;_ {
--
I
U
I I I I I I I I I
' U' , ' U' , ' U' , •U' , ' U' , •U' , 'U' , ' U' , •U' ,
o
x
1
z
w
L
H
-
' U' , 'U ' , ' U' , ' U' , •U' , ' U' , ' U' , ' U' ' X ' , ' X' , ' X' , ' X' , • X' , ' X ' , ' X ' , ' X' ' X ' , • O' , ' X' , ' O' , • O' , ' O' , ' O' , ' X' ' X' • ' ,x' , · 1 ' , ' 1 ' . ' 1 ' , ' 1 ' . ' 1 ' • ' X' ' X ' • ' O' • · 1 ' , ' Z ' • • W' , ' L' , ' H' , ' X' ' X ' • ' O' , · 1 ' , ' w' • •W· , 'W ' , ' W' , ' X' ' X ' , ' O' • · 1 ' , ' L' , ' H' , , L' , ' H ' , , X' ' X ' , ' O' , · 1 ' , ' H' • ' W' , 'W ' , ' H' , ' X' ' X ' , ' X' • • X' , ' X' • ' X' , ' X' , ' X' • ' X'
I,
resolved I VARIABLE result
fUNCTION
, ,,
I, 1. I, 1. 1. I, I, 1. I,
, , -- , U ,, -- , X , -- O , -- 1 , Z -- H ,, I I
L
,H,
-- , - ,
,.
,,
st4-uloqic_vector I RE'I'URN st4-uloqic l ' st4-ulogic ' Z ' : ··Weahest state default
BEGIN
.- the test for a single driver is essential other wise the loop would return ' X' for a single driver o[ ' . ' and that .- would conflict with t he value of a single driver unresolved. signal IF (s' LENGTH _ 1) THEN RE'l'URN s{s'LOW) ; ELSE FOR i IN s'RANGE LOOP
resul t
:_
resol utioll.-table (resu! t. si i)) ;
END LOO?; END IF: RE'I1JRN resul t;
oro resolved ;
*5.6.4 Salidas de tres estados en VHOL VHDL por sf mismo no tiene operndores y tipos integrados paro las salidas de tres estados. Sin embargo. tiene primitivas que se pueden utilizar paro crear señnles y sistemas con comportamiento de tres estados; el paque te IEEE 11 64 emplea estas primitivas, Como un comienzo, el tipo STD_LOOIC del IEEE 11 64 define ' z ' como uno de sus nueve posibles valores de señal: este valor es e mpleado para el estado de a lta impedancia. Usted puede asignar este valor a cualquier señol STO_LOGIC, y las definiciones de las fu nciones lógicas eslándar consideron la posibi lidad de entradas . Z' (ge ne rol men te una e ntrado 'Z ' provocará uno salida ' U' ).
395
396
Capitulo 5 Prácticas de disel'lo lógico combinacional
SWblipi) rrswtdlO
STD_ ULOGIC lipi) rrswillO fUllción di! rt!soludón
Dada la disponibilidad de las señales de tres estados, ¿cómo creamos buses de tres estados en VHDL? Un bus de tres estados generalmente tiene dos o más controladores, aunque los mecanismos que discutimos funcionan bien con solamente un controlador. En VHOL. no hay construcción de lenguaje explicita para unir salidas de tres estados en un bus. En cambio, el compilador automáticamente junta señales que son controladas en dos o más procesos diferentes. es decir, las señales que aparecen en el lado izquierdo de una instrucción de asignación de señal en dos o más procesos. Sin embargo, las señales dcben tener el tipo apropiado, como se explica a continuación. El tipo STO_LOGre IEEE 1164 está definido en ~Iidad como un subtipo ''resucito" de un tipo sin resolver: SlV_CJLCX:;IC. En VHDl, un tipo resudlO se utiliza para cualquier señal que pueda ser controlada en dos o más procesos. La definición de un tipo resuelto incluye una/unción dl' rtsolución que es llamada cada vcz que se hace una asignación a una señal que tiene ese tipo. Como su nombre lo indica, esta función resuclve el valor de la señal cuando tiene múltiples controladores. las tablas 5-31 y 5-32 de las páginas anteriores muestran las definiciones IEEE 1164 de STD_ULOGIC, STO_LOGI C y la función de resolución " resolved", Este código utiliza un arreglo bidimensional r eso1u ti on_table para delenninar el vulor final de STO_LOO I C producido por n procesos que controlan una señal para n valores posiblemente diferentes pasados en el vector de entrada s . Si, por ejemplo, una señal tiene cuatro controladores, el compilador de VHOl automáticamente construye un vector de 4 elementos con los cuatro valores de controlador, y pasa este vector a r esol ved cada vez que cualquiera de los valores cambia. El resultado se pasa de regreso a la sinlUlación. Nótese que el orden en el que los valores de señal controlados aparecen en S no afecta el resultado producido por resol ved. debido a la fuene ordenación de "fuerzas" en la reso1ution_tab1e: ' U' > ' X' > '0 ' , '1 ' > ' W' > ' L', ' H' > ' -', Es decir. una vez que una señal es parcialmente resuella para un valor panicular, nunca se ~sucl ve adicionalmente para un valor "más ~bil": y los conHictos 0/1 y I1H siempre se • resuelven para un valor indefinido más fuene ( , X' o ' W' ). De este modo, ¿se necesita conocer todo esto a fin de emplear salidas de tres estados en VHDL? Bien, habitualmente no, pero puede ayudar si sus simulaciones no coinciden con la realidad. Todo lo que se requiere normalmente para usar salidas de tres estados dentro de VHDl es decllll1ll' las señales correspondientes como de tipo STD_ULOGIC, Por ejemplo, la tabla 5-33 describe un sistema que utiliza cuatro controladores de tres estados de 8 bits (en cuatro procesos) para seleccionar uno de cuatro buses dc 8 bits, A. B, e y D, para manejar un bus de resultado X. Recuerde que la construcción "(others "':> ' Z ' )" denota un vector de todas las Z. con cualquier longitud que sea necesaria para satisfacer diado izquierdo de la asignación. VHOl es lo suficiente flexible para poder usarlo para definir OITOS tipos de operación de bus. Por ejemplo, se podría definir un subtipo y función de resolución para salidas de drenaje abieno de tal modo que se obtenga una función ANO alambrada. Sin embargo. rara vez se tendrá que utilizar esta caractcrlstica: las defini ciones para tipos de salidas específicas en los PlD, FPGA YASIC por lo regular ya están hechas en las bibliotecas que proporcionan los proveedores de componentes.
Sección 5.6
Dispositivos de tres estados
Tab la 5-33 Programa VHDl con cuatro controladores de tres estados de 8 bits.
entity V3statex i5 pott I
• G_L: ln STEO_LCX;IC; SEL: in STED_LCX;IC_VECTOR
11., B,
(l
downto O);
e, o: in STD_LOGICVECTOR
{l
X: out STO_LOGICVECTOR 11 to 81 I; end V3statex;
architecture V3states of V3states lS begin process IG_L, SEL, Al beqin ir GJ.-'O ' and SEL _ 'DO' then X el se X <: (others :> ' Z, ); end if; end process;
<_ A;
process (G_L, SEL, B) beg i n iE G_L_ 'O' and SEL _ '01' then X <_ B; else X <- lochers -? 'Z ' ); end if ; end process; process tG_L, SEL, el begin if G_L.'O ' and SEL • 'ID' then el se X <_ lothers _> ' l ' l : end if; end process;
x <_ c;
process (G_L, SEL, O) beqin if G_Lz'O ' and SEL ~ '11' then X <~ o; el se X <_ lothers _> ' Z' ); end if; end process; end V3states;
to SI;
Habilitación de salida global -- Selección de entrada 0,1,2.3, •• > A,a,C,O -- Buses de entrada -- Bus de salida (tres estadosl
397
398
Capitulo 5 Prácticas de diseño lógico combinacional
5.7 Multiplexores Un mU/lip/f'J:or es un imenuptor digital: conecta los datos desde una de 11 fuentes hasta su salida. La figura 5.62(a) ilustra las entradas y salida.o¡ de un multiplexor de " emradas y b bits. Existen n fuentes de datos, cada una de la.,> cuales es de b bits de ancho, y se tienen b bits de salida. En los multiplexores tipicos que están disponibles en el mercado, " = l. 2. 4. 8 o 16, y b = 1, 2 o 4. Existen .r entradas que seleccionan entre las n fuentes. de modo que.r '" 10g2"l1. Una entrada de habilitación EN permite al multiplexor "hacer su trabajo": cuando EN = O, todas las salidas son O. A un multiplexor a menudo se le denomina de manera abreviada: mI«. La figura 5-62(b) muestra un circuito intenuptorque es aproximadamente equivalente al multiplexor. Sin embargo. a diferencia de un intenuptor mecánico, un multiplexor es un dispositivo unidireccional: la infonnación fluye solamente desde las entradas (a la izquierda) hacia las sal idas (a la derecha). Podemos escribir una ecuación lógica general para una salida de multiplexor:
mulliplt.wr
r
, -, iY", LEN . Mj . iOj ¡oO
AquÍ, el símbolo de sumatoria represema una suma lógica de términos de producto. La \
das esj, cada salida iY es igual al correspondiente bit de la entrada scleccionnda. iOj. Los multiplexores son obviamente dispositivos útiles en cualquier aplicación e n la cual las datos deben ser conmutados desde múltiples fuentes hado un destino. Una aplicación común en computadoras es el multiplexor entre los registros del microproceslldor y su unidad aritmética lógica (ALU. por sus siglas en inglés). Por ejemplo. considere un (b)
Figura 5-62 Estructura de multiplexor: (a) entradas y salidas; (b) equivalente funcional.
'00 'D' •
,y
10,...1
200 2D'
multiplexor
(. )
habilitaCión
,
selGcclól'
,
EN
2Y
SEL
20,...'
00
n fuentes de datos
D' •
•
Do-'
•
y
b
salida de datos
"'" 00' •
bY
• •
000-' SEL
EN
Sección 5.7
Multiplexores
399
procesador de 16 bits en el que cada instrucción tiene un campo de 3 bits que especifica uno de ocho registros por utilizar. Este campo de 3 bits se encuentra conectado 11 la.. entradas de selección de un multiplexor de 16 bits y 8 entrndu. Las entrndas de datos del multiplexor están conectad:!... a los ocho registros y sus salidas de datos eslnn conectadas a la ALU par.! ejecutar la instrucción empleando el registro seleccionado.
5.7.1 Multiplexores MSI estándar Los tamnilos de los multiplexores MSI disponi bles comercialmente e.'itán limitados por c.1 número de terminales disponibles en un encapsulado de el de bajo precio. Los multiplexores comúnmente empleados vienen en encapsulados de 16tenninalcs. En un extremo se encuentrn el 74x / 5/. mostrndo en la figur:l. 5-63. el cual selecciona entre ocho entrndas de I bit. Las entradas de selección están nombradas C. B y A donde e es más signifi· cativo numéricamente. La entrada de habilitaciÓn EN_l es activa baja se suministran tamo "ersiones de salida activas altas (Y) como acti\'a.~ bajas (Y_ l ).
'"
74xl5J
Figura 5-63 El multiplexor de 1 bit, 8 entradas 74x151: (a) diagrama lógico. Incluyendo numeros de terminales para un encapsulado en doble linea de 16 bits estánciar; (b) slmbo!o lógico tradicional.
03_ ' ' ' - -_ __
t 1.1
7'h1 5 1 EN
(13)
A
"• Be ,• 0'00
""
v
,
v
, '" 03
" '"05 " " 0'
06
"
(.)
(b)
•
400
Capitulo 5 Prácticas de diseno lógico combinacional Tabla 5·34
Entt»t».
Tabla de verdad para
un multiplexor ele 1 bi1, 8 entradas 74x151 .
EN_L
,
e
,
B
, , , , , , , , , , , ,
O
O
O
O
O
O
O
O
O
O O O
O
O
,
00
DO'
D' D2 D3 D' DS
D" D2' D3'
O
O
O
O
O
Y_L
Y
A
, ,
O
O
SaIUJ..
04'
DS'
06
06'
D7
D7'
F I gura 5 -64 El multiplexor de 4 bits, 2 entradas 74x157: (a) diagrama lógico, incluyendo números de terminales para un encapsulado en doble linea de 16 bits estándar; (b) slmboIo lógico tradicional. (' ~l
'b'
'" {>o-
'"
,. '" 2A
'"
.. ., 3A
lA
2A
)-
~
,.,
;t
" .,
'"
., "
('~J
~
3A
)-
". " ••
. • • .. " " .. " ,
(U )
t' 3)
, , ~~ ,,
".
,y ,y
•
,
3Y
•
"
Sectl6n 5.7
SaI_
En_ G_L
S
1Y
3Y
4Y
I
,
2Y
O
O
O
O
O
O I
2A 20
3A
O
'A 'O
4A 40
30
Multiplexores
401
Tabla 5-35 Tabla de verdad para un multiplexor de 4 bits, 2 entradas 74x157.
La tabla de verdad del 74xl51 se muestra en la tabla 5-34. Aquí, una vez más, hemos extendido nuestra notación para tablas de verdad. Hasta ahora, las que hemos presentado han especificado una salida de Oo 1 para cada combinaci6n de entrada. En la tabla del 74x 151, solamente algunas de las entradas se enumeran bajo el encabezado de "entradas Cada salida está especificada como O. 1 o una función lógica simple de las entradas restantes (por ejemplo, DO o 00'). Esta notaci6n ahorra ocho columnas y ocho renglones en la tabla y presenta la función 16gica con más claridad que la haría una tabla más extensa. En el olro extremo de los multiplexores en encapsulados de 16tenninales, tenemos el 74xl57, mostrado en la figura 5-64, el cual selecciona entre dos entradas de 4 bits. Tan sólo para confundir las cosas, el fabricante ha nombrndo a la entrada de selección S y la entrada de habilitación activa baja G_L Nótese tambitn que las fuentes de datos son H
•
nombradas A y 8 en lugar de DO y D1 como en nuestro ejemplo gentrico. Nuestra nota· ción de tabla de verdad extendida hace la descripción de los 74xl57 muy compacta. como se muestra en la tabla 5-35. • Entre el 74x 15! y ei i'4~ 157 se encuentra el 74x153, un multiplexor de 2 bits y 4 entradas. Este dispositivo. cuyo símbolo lógico se ilustra en la figura 5·65, tiene entmdas de habilitación separadas (1 G. 2G) para cada bit. Como se muestra en la tabla 5-36, su función es muy directa.
En_ 1G_l
2G_l
Sol_
O
A
1Y
,eo
O O O O O O O O
O O O O
O O
O
I
O
I
I
I
O
I
O O
I
I
o
I
I
I
I
O O
O
I
O
I
O O O O
I
I
I
I
I
I
,
I
I
I
,
2Y
, e, , e2
2CO 2C' 2C2
, e, 'e2 , e3
2C3 O O O O
,es ,eo
O O O O O
2CO 2C' 2C2 2C3 O
Tabla 5-36 Tabla de verdad pa.a un multiploxOf de 2 bits, 4 entradas 74x153.
74x lS7
74xJS3
Figura 5-65 Sfmbolo lógico t.adicional pa.a e174xl 53.
., ,
74x1 53
A
.. , ,•
ICO le l l e:!
IV
,
1C3
ro
"
oco 201
" 2C3 " ""
>Y
•
402
74x25/
74x251 74x257
Capitulo 5
Prácticas de diseí'\o lógico combinacional
Algunos multiplexores tienen salidas de !reS estados. La enltada de habilitación de un multiplexor de este tipo, en lugar de forlM las salidas a cero, las fuerza al estado Hi·Z. Por ejemplo, el 74x251 es idtntico al ' 151 en sus tenninales de salida y en su diseño de lógica intema, a excepción que Y yY_L son salidas de !reS estados. Cuando la entrada EN_L es negada. en lugar de forzar las salidas para que sean negadas, éstas son forzadas al estado Hi·Z. De manera similar, el 74x253 y el 74x257 son versiones de tres estados del ' 153 Ydel ' 157. Las salidas de tres estados son especialmente útiles cuando los multiplexores de n entradas se combinan para fonnar multiplexores más grandes, como se sugiere en la siguiente subsettiÓD.
5,7.2 Expansión de multiplexores Raro vez el tamaño de un multiplexor MSI satisface lascaractensticas del problema práctico. Por ejemplo. sugerimos al principio que un multiplexor de 16 bits y 8 entrados podría seruti· lizado en el diseño de un procesador de computadora. Esta función podrfll ser reaiiwdo mediante 16 multiplexores 74x 15 I de 8 entrndas, 1 bit o celdas equivalentes ASIC, si cada una manejara un bit de todas las entradas y la salida. El campo de selección de registro de 3 bits del procewIot estaría conectado a las entradas A, B Ye de los 16 multiplexores, de modo que todos seleccionarían la misma fuente de registro en cualquier momento dado. El dispositivo que produce el campo de selección de registro de 3 bits en cste ejem· plo debe tener suficiente fan out para manejar 16 cargas. Con los e l de la serie 74LS, esto es posible porque los dispositivos tfpicos tienen un fan out de 20 cargas LS· TIL. Con todo, cs afonunado que el ' 15 l fuero diseñado de tal modo que las entradas A. B Ye presenten solamente una carga LS·TrL al circuito que lo controla. Tc6ricamente, el ' 151 podría haber sido diseñndo sin el primer conjunto de tres inversores mostrado en las entradas de selección en la figura 5-63, pero entonces cada entrnda de selección habría presentado cinco cargas LS·TIL Ylos controladores en la aplicación de selección de registro necesitarlan un fan out de 80. VIra dimensión en la que los multiplexores pueden expandirse es el nUmero de fue ntes de datos. Por ejemplo, supongamos que necesitamos un multiplexor de 32 entra· das y l bit. La figura 5-66 ilustra una manera de construirlo. Se requieren cinco bits de selección. Un decodificador de 2 a4 (una mitad del 74x1 39) decodifica los dos bits de selección de mayor orden para habilitar uno de cuatro multiplexores 74x 15) de 8 entradas. Puesto que solamente un ' 15 I se encUentra habililado a la vez. las salidas del ' ) 51 pueden funcionar con un dispositivo DA para obtener la salida final.
Sección 5.7
" "
Multiplexores
403
•
'"" ".
.
,
14al!1
". '" ".
, ,
'"
'" =
'"
~
"" "" "" '" '" "" ""
, , Figura 5·66 Combinación de varios 74x,51 para hacer un multiplexor de 32 a 1.
404
Capítulo 5
Prácticas de diseflo lógico combinacional
1m 9
1P
h
o egida por
Jtor
El multiplexor de 32 a J tambi!!:n puede construirse utilil.llndo los 74x25 1. El circuito es id!!:ntico al de la figura 5-66, excepto que la compuena NANO de salida es eliminllda. En cambio, las salidas Y (y si se desean, Y_L) de los cualrO '25 1 simplemente se unen entre si. El decodificador' 139 asegura que como máximo uno de los '25 1 tiene sus salidas de tres estados habilitadas en cualquier momento. Si el ' 139 está deshabilitado (XEN_ L se encuenlra negada), entonces lodos los '25 1 se encuentran deshabi litados, y las salidas XOUT y XOUT_L están indefinidas. Sin embargo, si se desea. pueden conectarse resislores desde cada una de estas señales hasta +5 volts para llevar la salida al nivel
ALTO en este caso.
Figura 5-67
,.) SRCA SRce SRCC
Un multiplexor que controla un bus y un demult¡plexor que recibe el bus: a) equivalente de Interruptor; b) slmbolos de diagrama de bloques.
·•
~a
1p
m ~ , p'"
OSTA OSlB OSTe
.,
•
•
SACZ
OSTZ DSTSEL
'b)
SACA SAca SRCC
MUX
BUS
OMUX
•
SACZ
•
SACSEl
OSTSEl
• • •
DSTA .- OSTB OSTC OSTZ
Sección 5.7
Multiplexores
405
5.7.3 Multiplexores, demultiplexores y buses Un multiplexor puede ser utilizado para seleccionar una de 11 fuentes de datos para trnnsmitirse sobre un bus. En el ouo extremo del bus, puede ulilizar.se un d~mulliplexor para dirigir los datos del bus a uno de m destinos. Una aplicación ase, utilizando un bus de I bit. es descrita en términos de nuestra arnllogfa del intenuptor en la figura 5·67(a). De hecho, los diagramas de bloques para circuitos lógicos a menudo describen muhiplexores y demuhiplexores utilizando los sfmbolos con forma de cuña en (b), para sugerir de manera visual cómo una selección de entre múltiples fuentes de dalos se consigue direccionar sobre un bus y dirigirse a una selección de entre múltiples deslinos. La función de un demultiplexor es justamente la in\'ersa de la de un multiplexor. Por ejemplo. un demultiplexor de n salidas y 1 bit tiene una entrada de dalos y s entradl ; para seleccionar una de n '" 21 salidas de datos. En operación normal, todas las salidas excepto la seleccionada son O; la salida seleccionada es igual a la entrada de datos. Esta definición puede generalizarse para un demultiplexor de" salidas y b bits: un disposith'o así tendría b entradas de datos y sus s entradas de selección eligen una de n '" 2J conjuntos de b salidas de datos. Un decodificador bmario con una entrada de habilitación puede utiliz.arse como un demultiplexor. como se muestra en la figura 5-68. La entrada de habilitación del decodificador se conecta a la línea de datos y sus entrodas de selección determinan cuál de sus !fncas de salida es conuolada con el bit de datos. Las Uneas de salida restantes son negadas. De este modo. el 74x 139 puede uülizarse como un demultiplexor de 2 bits y 4 salidas con entradas y salidas de datos activas bajas y el 74x l 38 puede ser empleado como un demultiplexor de I bit y 8 salidas. De hecho, el catálogo del fabricante presenta por lo regular estos el como "decodificadores/demultiplexores" . da :odiflcador de 2 8 4
(.) SReOATA DSTSELO DSTSEL l
YO
OSTOOATA DST10ATA
A
y, y, y,
•
112 74~1 39
(b)
G
dt'mulfipluQT
SRCOAT"-.L
OST2DATA
OSTSELO
OST3DATA
DSTSEL1
G
YO
OSTOOATA....L OST1 OAT"-.L
A
y, y,
Y3
OST30AT"-.l
•
F i gu ra 5 -68 Uso de un decodlflcador binario de 2 a 4 como un demultiplexor de 4 salidas y 1 bit a) decodificador genérico; b) 74x139.
5.7.4 Multiplexores en ABEL y PLD Los multiplexores son muy ráciles de diseñar empleando ABEL y PLD combinaciona-
les. Por ejemplo, la runción de un multiplexor 74xl53 de 2 bits y 4 entradas puede duplicarse en un PALl6L8 como se ilustra en In fi guro 5-69 y la tabla 5-37, Vale la pena fijarse en varias carnctcrlsticas del diseño y programación basados en PLD: •
Los nomhf'es de sedal en el progrnma ABEL varfnn ligeramente de los nombres de sei\al para un 74x 153 en la figuro 5-65 de la página 401 , puesto que ABEL no permite que se utilice un número como el primer cadcter de un nombre de señal.
•
Un 74x l 53 tiene doceentrodas, mientras que un PALI6L8 tiene solameme diez entradas. Por lo tanlo, dos de las entradas del ' 153 son asignadas a las terminales de E/S del 16L8, las cuales ya no son utilizables como salidas.
OST20AT"-.L
406
Capftulo 5
Prácticas de diseño lógico combinacional A B
GI _l elO
el1 e12 e 13
GU C20
e21
Fig ur a 5-69
e22
Diagrama lógico para el PAl16l8 usado como un
C23
,
,
PAl1618 11 12 13
, ,• 15 ,• l. ,• "1819 14
"
01 102 103 lO<
105 106 10' 06
110
multiplexor tipo 74)(153.
" " " "
"" " "
Tabla 5-37 Programa ABELpara un multiplexor de 2 bits y 4 entradas tipo 74)( 153.
Y2
Z7 4XI S3
• Las salidas del ' 153 (1Y Y 2Y) se asignan a las terminales
•
N.C. N.C. N.C. N.C.
19 y 12 del 16L8. las cuales son utilizables solamen/e como solidas. Esto se prefiere sobre la asignación olas terminoles de E:JS: dada una elección. es mejor dejar terminales de EJS que terminales sólo de salida como repuestos. Aunque las ecuaciones del multiplexor en lo tabla están escritas de manera bastante natural en la fo rma de suma de productos. no se mapean directamente sobre la
modulé Z14X153 title '14x153-1ike multipl exer PLD . Z14X153 device ' P16LB ' ; • Input and output pins
A, B, GI-L, G2-L elO . e1l , e12 . e13 C20 , C2I , C22, e23 Y1 , Y2
pin pin pin pin
. Active-Ievel conversion GI • lGI~; G2 . !G2-L ; equations Yl • Gl &:
,,
( !B &:
•
Y2 • G2 "
(
&:
elO
lB " A&. e11 B , !A &: Cl2 B , A" e13); lB &: !A " e20 !B &: A &: e21
•• .. • ..
end Z14X153
!A
lA " e22 A&C23);
17, 18, 1, 6; 2, 3. 4. 5;
1 , 8, 9, 11 ; 19, 12 istype 'can' ;
Sección 5.7 1'fl
•
I I
B,
e invertidas para el multiplexor de 2 bits y 4 entradas tipo 74)(153.
A& !C13
Gl) ;
!\'2 • ( l B & I lB & I B, I Gl) ;
.. •
407
Tabla 5·38 Ecuaciones reducidas
(lB &: !A " !CIO I !B &: A& lC11 B' !A &: !C12
•
Multiplexores
lA & !C20
A& !C21 lA & !C22 A& !C23
estructura de11 6L8. debido al inversor entre el arreglo ANO-CA y las tenninales de salida reales. Por consiguiente. el compilador ABEL debe complementar las ecuaciones en la tabla y. entonces, reducir el resultado a la fonna de suma de productos. Con un GAL 16V8, podría utiliUlnC cualquier versión de las ecuaciones. Las funci ones del multiplexor son todavfa más fáciles de expresar utilizando con· juntos y relaciones deABEL Por ejemplo. la tabla 5-39 muestra el programa ABEL para un multiplexor de 8 bits y 4 entradas. No se incluye la instrucción device. porque esta fu nción tiene demasiadas enlTadas y salidas que adaptar en cualquiera de los PLD que hemos descrito hasta ahora. Sin embargo. es bastante obvio que un multiplexor de cualquier tamaño puede especificarse en apenas unas cuantas Uneas de código de este modo.
Tabla 5-39
lliOdule 1!'I,1X4in8b title ' 4-Lnput , 8·bit wide multiplexer . Input and output pins !G pino pino 51. .50 Al . . A8 , Sl. .as. Cl. .CS , 01. ,08 pino pin istype 'C(I\\' ; Yl. . YS • Sets
SEL • (Sl. .50) ; A .. {Al. .AS] ; B
~
(61. .88 ];
C • {Cl. . CSI ¡ o~
[01.. 08] ;
y .
[Yl. . ya ] ;
equations Y. OE • G;
WHEN {SEL •• 01 "rnEN ELSE WHrn {SEL •• 11 EL5E WHrn {SEL n 21 ELSE WHrn (SEL .... 3) end 1Il.lX4inSb
'f • A;
THEN Y • B; THEN Y ~ C; THEN Y .. o:
• · , ·
PLO '
()Jtput enable for 'f rus 5elect inputs, 0·3 ~.> A-O 8-bit input ruses A, B. C, O 8-bit three-state output tos
Programa ABEL para un multiplexor de 8 bits y 4 entradas.
408
Capitulo 5
Prácticas de diseflo lógico combinacional
Tabla 5-40 Tabla de funclooes para
un multiplexor especializado de 18 bits
Y4 entradas.
EntrJtda pan
S2
SI
SO
..reccl6n
O O O O 1 1 1 1
O O 1 1 O O 1 1
O
A
1
B
O 1 O 1 O 1
A
e A
o A B
Del mismo modo. es fácil personalizar fu nciones del multiplexor con la ayuda de ABEL Por ejemplo. supongamos que se necesita un circuito que seleccione uno de c ua· tro buses de 18 bits. A. B, o D, para controlar un bus F de salida de 18 bits, como se especifi có en la tabla 5-40 mediante tres bits de control. Existen más combinaciones de
e
bits de control que entradas de multiplexor. así que un multiplexor e5tlindarde4 entradas no es suficiente para cumplir los requisitos ( vtase el ejercicio 5-61). Puede diseñarse un multi plexor de 4 c nlrudas y 3 bits con el comportamiento requerido pam adaptarse e n un PALl6L8 o GALl6V8 como se ilustra en la figura 5-70 Y la tabla 5-41. y pueden empicarse seis copias de este dispositivo para hacer el multiplexor de 18 bits. De manera alternativa. podría emplearse un solo PLD más grnnde. En cualquiera de los casos. el programa ABEL es muy fácil de modificar para diferentes criterios de selección. Puesto que esta fu nción utilil.a todas las terminales disponibles en el PALl6L8.
tendríamos que hacer la asignación de terminales en la fi gura j·70 cuidadosamente. En panicular. tendríamos que asignar dos señales de salida a las dos terminales sólo de salida (0 1 y 08) a fin de maximizar el número de terminales de entrada disponibles.
F i gura 5 -7 0 Diagrama lógico para el PAL 16L8 que se utiliza
como un muttipteKor especializado de 3 bits y 4 entradas.
so SI S2 AO Al
A2 BO 81 B2
CO Cl
C2 DO
DI 02
..r
,
PALl6L8
, 11 ,• •, " "15
•, • •
"
~
17 18 19 11 0
01
'02 103 104 105 106 107
08
MUX41N39
'-
" "" " "
.
""
- FO
Fl
F2
Secci6n 5.7
Multiplexores
T a b I a 5-41 Programa ABEl para un multiplexor especializado ele 3 bits Y 4 entradas.
module mu~4 in3b title 'Speci oli~ed 4-input, 3-bit MUltiplexer' mux4in3b devi ce ·P16L8· ; • Input and output pins pin 16 .. 18; • Select inputs pln 1..9. 11. 13. 14; • Bus inputs pin 19 , 15 , 12 istype 'can' ; • Bus outputs
52 .. 50 Aa . . Al, SO .. 82 . eO .. e2 , DO . . D2
Fa • . F2
•
• Sets SEL .. ¡S2 .. S0] ; A " IAO .. A2) ; S .. IBO .. 52) ; C • !eO .. C2) ; D .. IDO • . D21 ¡ F • !FO .. F2];
equations WHEN ELSE ELSE El...SE
(SEL•• O) f WHEN (SEL•• WHEN (SEL"" WHEN (SEL".
(SEL". 2) I ISEL-_ 4) I (SEL•• 6) THEN F .. A¡ 1 ) I ISEL... 7) 'MiEN F .. B¡ 3) THEN F "C ; • 5) THEN F " D;
end mux4in3b
Tl
9 nP
~por:Je
h S:Je
Jto
5.7.5 Multiplexores en VHOL Los multiplexores son muy fáci les de describir en VHOL. En el estilo de flujo de dntos de arquitectura. la instrucción SELECT proporciona la funcionalidad requerida. como se: muestra en la tabla 542. la descripción VHDL del multiplexor de 4 entradas y 8 bits. En una arquitc:cturu de comportamiento. se emplea una in.strucción CASE. Por ejemplo. la tabla.5-43 muestra una arquitectura baudacn procesos para 111 mismacntidad mux4 in8b. Como en ABEL. es muy fáci l ~rson¡j li 1.ar el criterio de selecciÓn en un programa multiplexor VHDL Por ejemplo. la tabla 5-44 es un programa en estilo de componamien. 10 para un multiplexor especializado de 4 entradas y 18 bits con el criterio de .selecciÓn de la tabla 5-40. En cadn ejemplo. si las entradas sc:leccionooas no son válidas (por ejemplo que conlengnn U o X). el bus de salida .se establece como "desconocido" paro ayudar a Clipturar errores durnnle 111 simulación.
409
410
Capftulo 5
Prácticas de diseño lógico combinacional
Tabla 5 · 42 Programa VHDL de flujo de datos para un multiplexor de 8 bit s y 4 entradas.
library IEEE;
use IEEE .std_logi c_1164 .all ; entity mux4 in8b is port { S: in STD_LOGIe3ECTOR (1 downto 01 ; A, S, e, D: in STD_LOGICVEt:'OOR 11 to 81 ; Y: out STO_LOGre_VECTOR (l to 8)
-- Seleet input s 0-3 Data bus input Data bus output
~~>
A-D
I,
end mux4 in8b; arehitecture mux4 inBb oí mux4in8b is begin with S select y <~ A when ' 00' , B when '01', e when '10', D when '11', (othen => 'U') \l/hen others ; -- this creates an 8 bits vector oí 'V ' end mux4in8b;
Tabla 5-43 Arquitectura de componamiento para un multiplexor de 8 bits y 4 entradas.
' tecture oux4in8p of mux4in8b is begin processlS, A, S, e , DI begin case S ¡, when '00 • ., y « A, B, \l/hen ' O1 • , y when '10' , y < • e, \l/hen '11 • , y O, \l/hen others *> Y <* (others ~ > ' V' ) ; -- 8-bit vector of ' V' end case ; end process ; end muxHn8p;
.. .
.. ..
5.8 Compuertas OR Exclusivas y circuitos de paridad OR Exclusivo (XOR) NOR Exclusivo (XNOR) Equivalencia
5.8.1 Compuertas OR Exclusivas y NOR Exclusivas Una compuerta OR Exclusivo (XOR) es una compuerta de 2 entradas cuya salidu es I si exactamente una de sus entmda.~ es l. Visto de otra manera, una compuena XOR produce un I si sus entradas son diferentes. Una compuerta NOR Exclusivo (XNOR) o de Equivalencia es precisamente la opuesta: produce un I si sus entradas son 1115 mismas. Unll
Compuertas C A Exclusivas y circuitos de paridad
Sección 5.8
Ta bl a 5- 44 Progra m a VHOl de comportamiento para un multiplexor de 3 bits V 4 e ntradas. library IEEE ; use IEEE . st4-loqic_1164 . all ; entity nux4inSb is port { S: ln STO_LOOICVECTOR (2 do-... to 01 ;
~.
A, 5 , C, D: in STO_LOOIC_VEC'I'OR f1 t o 18) ; Y: out STD_LOGIC_VECTOR tI to l S)
Se1ect inputs 0-7 u:> ABACAOAS Data bus inputs Da ta bus output
);
e nd r.rux4in3b; a rchitecture rnux4 in3b of mux4in3b 15 beqin process {S, A, B, C, DI va r iable i : INTEGER; begin case S ¡, when ' 000 • -010 ' -100'110 ' s> Y <: A; 'IU ' _:> Y <- B; when ' 001 . .... he n •011 ' _:>Y< _ C; ....hen ' 101 ' _>Y<_D; whe n others _:> Y <_ (others _> 'U') ; ~ ~ lS-bit vector oí 'U' end case ; end process ;
I
I
ene mux 4.in3p ;
tabla de verdad para estas fu nciones se muestro en la tabla 5-45. La operación XOR en ocasiones se denota medianlC el sfmbolo " $ ". es decir.
X $ Y = X' · Y+X · Y' Aunque el O A EXCLUSIVO no es una de las funciones básica... del álgebra de conmuta· ciÓn. las compuertas XOR discretas son bastante utilizadas comúnmente en la práctica. La mayoña de las tecnologías de conmutación no pueden d ectuar la función XOR en forma directa: en cambio, emplean diseños de compuertas múltiples como los mostrados en la fi gura 5·71 .
X
Y
X 6l Y (XOR)
(X fB Y)'
O
O
O
I
O
I
I
O
I
O
I
O
I
I
O
I
(XNOR)
T a bl a 5·4 5 Tabla de verdad para funciones XOR y XNOR.
(JI
411
412
capitulo 5 Prácticas de disei'lo lógico combinacional
(.)
(b)
x
Fi gu ra 5 -71 Diseños de compuerta múltiple para la función XOA de 2 entradas: a) ANO-OA: b) NANO de tres niveles.
(.)
(b)
)) >)) >- ---
---
----
11>-
--
F I gura 5·72 Sfmbolos equivalentes para a) compuertas XOA; b) compuertas XNOA. Los símbolos lógicos para las funciones XOR y XNOA se muestmn en la figuro 5·72.
Existen cu:uro símbolos equivalemes para cada función. Todas estas alternativas son consecuencia de una regla simple: • Cualesquiera dos sei'lales (entradas o salidas) de una compuerta XOR o XNOR pueden complementarse sin cambiar la función lógica resultante.
74.,86
En el disei\o lógico en burbuja. seleccionamos el sfmbolo que expresa mejor 13 función lógic3 que se está n::3lizando. CU3tro compuertas XOR se proporcionan en un solo CI SSI de 14 tenninales, el 74x86 ilustrado en la figura 5·73. Las nuevas fami lias lógicas SSI no ofrecen compuertas XNOR. 3unque están fácilmente disponibles en las bibliotecas ASIC y FPGA Ycomo primitivas en los HOL.
Fi gura 5-7 3 Terminales externas de
:)) ) ,
la compuerta XOR
dé 2 entradas 741186 cuádruple.
;)) )'
,:)) :: ))
) , ) "
Secclón 5.8 (a)
11
~
• 13
Compuertas CA Exclusivas y circuitos de paridad
¡-, ••
"
•
)) )>--000
IN
lb)
413
11
• ---ti____ 13
"-1 _/ •
•
•
• •
"L.-/
-000
•
1M
IN~L/
Fi gura 5- 74 Compuertas XOR en cascada: a) conexión en cadena; b) estructura de árbol.
5.8.2 Circuitos de paridad Como se muestra en la figura 5-74(a), 11 compuertas XCR pueden conectane en cascada para formar un circuito con n + I entrnd3s y UI\3 sola salida. Eslo se conoce como un circuito dt' parUkuJ impar. polque su salida es 1, si un número impar de sus entradas es l . El circuito en (b) también es uno de paridad impar. pero es más rápido porque sus compucnas se coocctan en una estructura tipo árbol. Si la salida de cualquicrcircuito es invertid3. obtenemos un circ.,ito de paridad por, cuya salida es I si un número par de sus entmda~ es l.
cirr:lli,o d~ f1llridad Impar
cirr:uilo dtl paridad par
5.8.3 El generador de paridad de 9 bits 74x280 En lugar de construir un circuito de parid3d de bits múltiples con compuertas XOA discretas. es másec0n6mico poneruxlas las compuertas XCR en un solo encapsulado MSI. que solamente liene disponibles las entr:ldas y salidas primarias en las ~rminales exlernas. El generador de pruidad de 9 bits 74x280. que se mueslra en la fig ura 5-75. es un dispositivo de esta clase. TIene nueve entradas y dos salidas que indican si un número par o impar de entradas es 1.
5.8,4 Aplicaciones de verificación de paridad En 13 sección 2.15 describimos los códigos de detección de errores que hacen uso de un bit extra, denominado el bil de paridad. para det~lar errores en la tr.msmisiÓn y almacenamiento de los datos. En un código de pruidad par, el bit de parid3d se elige de modo que el número 10lal de bits I en una ¡xalabra de código sea par. Los circuilos de pruidad como el 74x280 se utilizan tanlO para generar el valor correcto del bit de paridad. cuando una palabra de código es almacen3da o tr.msmitida. como para verificar el bil de paridad, cuando una palabra de código es recuperada o recibida.
74x280
414
Caprtulo 5 Prácticas de disei'io lógico combinacional
(b)
,•
A
• " e
,.)
" o " FE ", G
,
A
EVEN 000
, ,
H
•1
•
e
1)
o E
"
F
G
1m
~e
prol
~id 1 IX
d
10 d
lU
EVEN
"
H 1
OOD
FI gura 5- 7 5 El generador de paOOad Impar/par de 9 bits 7411280: a) diagrama lógico, Incluyendo los números de terminales para un encapsulado en doble linea de 16 bits estándar; b) sfmbolo lógico tradicional. La figura 5-76 muestra cómo se puede utilizar un circuito de paridad paro detecUlr enores en la memoria de un sistema de microprocesadoc". La memoria almacena bytes de 8 bits, más un bit de paridad para cada byte. El miCiOiJi'OCeSador utiliza un bus bidireccional 0 [0:71 para transferir los datos hacia y desde la memoria. Se emplean dos Irneas de control RO y WR, par.! indicar si se desea una operación de lectur.! o escritura y una señal de ERROR se activa par.! indicar elTQfCS de paridad durante las operaciones de lectura.
No se muestran detalles completos de los chips de memoria, tales como las entradas de direccionamiento: los chips de memoria se describen con detalle en el capitulo 10. Para verificar la paridad. solamente noS interesan las conexiones de datos a la memoria.
1m
~e
ro!
I(l
,u
Sección 5.8
Compuertas QR Exclusivas y circuitos de paridad
,•
•
415
ERROR
Ul
0[0:7]
,"LS04 ,
RO WR
r-
74x280
, '"o, • A B "" eO D2 00 O<
" FE '" ", G DO
,
,
, """" , "RP • , Ul
RD_L
U3 REAO
EVEN
t!
000
•
'"O, p,
'"
D3
O<
" "
H
DO
u,
WR1TE
O'NO
OOUTO
D1Nl
ooon
DIN2
00UT2
DIN3
00UT3
D.N4 D1N5
OOUT' 00UT5
D.N6
00UT8
DIN7
00Vf7
- fIN
PO
,
Chips de memoria
74x541
Gl G'
" , Al 000 , A2 001 002 • , 003 AA 004 ,• ASAS 005
A3
006
007
POUTJ
Figura 5-76 Generación de paridad y ~rilicacl6n para un sislema de memoria de 8 bits de ancho.
Para almacenar un byte en los chips de memoria, especificamos una dirección (que no se muestra), colocamos el byte en 0[0-7]. generamos su bit de paridad en PIN yacti. vamos WR. La compuerta AND en la entrada I del 74x280 asegura que I es O, excepto durante las operaciones de lectura, de modo que durante las cscrilUms la salida del '280 depende solamente de la paridad de los dalas del bus D. La salida ODD del '280 está conectada a PIN, de tal forma que el número total de unos almacenados es par. Para recuperar un byte. especificamos una dirección (que no se muestra) y activamos RD: el valor del byte aparece en DOUn 0-7) y su paridad se presenta en POUT. Un 74lt541 controla el byte en el bus D. y el '280 verifica su paridad. Si la paridad de la palabra de 9 bits DOUT(D-7).POUT es impar durante una lectura. la sellal de ERROR se afirma. Los circuitos de paridad tambitn se utilizan con códigos de corrccrión de errores como los códigos de Hamming, que se describen en la sección 2.15.3. Mostramos la matriz de verificación de paridad para un código Harnming de 7 bits en la figuro 2-13 de la página 63. Podemos corregir errores en este código como se muestra en la figura 5· 77. Una palabra de 7 bits, posiblemente con un error. se presenta en DU[1-7]. Tres 74lt280 calculan la paridad de los tres grupos de bits definidos por la matriz de verificación de paridad. Las salidas de los ' 280 (orman el sfndrome, el cual es el número del bit de entrada erroneo. si existe. Se emplea un 74x 138 para decodificar el sfndrome. Si éste es cero. la señal NOERROR_L es asenivu (la cual tambitn podrfa llamarse ERROR). De otro
• A7 • AS
Yl y, Y3 y. Y5
YS 'n
Y8
" " " " " " "
'" "'" 00 O<
'"
" O, " U.
416
Capftulo 5
Prácticas de disel'\o lógico combinacional
0U(1 ·7J •
"'" "'" ,"'"
...
• •"""'" •• " eo evEN o!... "E " ," o 000 • ,H
..
•1
""
E1 _L 2
•e
"" " "" " o " FE ", G
..
,
EVEN
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• Ol • G2A • G2B
U,
DUO
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2
R
000 •
"""'" • "'" • • .... " •e , "o " ", o
'" "" EU • <::f
74J; 138
•1
000
•
SYNQ SYNl SYN2
,
• , 2
B
e
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YO Yl y, Y3
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YO
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Y5 Y8 Y7
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DUO 1!!'..L12
"
74_86
• 00-'3
"
...
U5
,
" -'
1 1 DeJA
7"_86
:s oc_u
" J. 2
•
,
... " ... "
U8 I OC_LI
U6
9"0U1 U3
" oc_u
U5
.... DUO
H
•1
OOJ.~
U5
:'~
H
DUO
•
"" "'-"
7'b2BO DUO
DC_L.[I :7J
U5
UI
"" •• •
...'xl " ...
,, "
F
NOERFt<>R-L
.
10
"J. •
e
OC..L7
U8
Flg u ra 5-77 Circuito de corrección de errores para un código Hammlng de 7 bits.
modo. el bit erTÓncO se C0l 1igc mediante complementación. La palabra de código COlTe· gida aparece en el bus OC_L Advierta que las salidas activas bajas del ' 138 nos llevan a utilizar un bus acti· vo bajo DC_L Si requerimos un bus DO activo alto, podríamos haber puesto un i nve~ discreto en cada entntda O saJida de XOR. O haber empleado un decodificador con sali· das activas bajas. o haber usaclo compuenas XNOR.
Sección 5.8
Compuertas OR Exclusivas y cil'Ctlitos de paridad
5.8.5 Compuertas OR Exclusiva y circuitos de paridad en ABEL y PLD La función OR Exclusivo es denotada en ABEL por el operador $ y su complemento. la función NOA Exclusivo. se denota por ! $. En principio. estos operadores pueden uti·
lizarse libremente en expresiones ABEL. Por ejemplo. se podrfa especificar una salida PLD equivalente'a la salida EVEN de174)(280 utilizando la siguiente ecuación ABEL: EVEN . ! ("$ B $e S O S E$ F$G $ H$ 1) ;
Sin embargo. la mayoria de los PLD reali7.an expresiones mediante el uso de lógica AND·OR de dos ni\'eles y tienen poca. si es que alguna, capacidad de realización de fun· ciones XOR directameme. Por desgracia, el mapa de Karnaugh de una función XO R de n entradas es un tablero de ajedrez con 2,,- 1 implicantes principales. De este modo. la realización del producto de sumas de la ecuación simple amerior requiere de 256 t~rmi n os de producto. mucho más allá de la capacidad de cualquier PlD. los denominados PLD serie X realizan una función XOA de dos entradas directamente en una estructura de tres niveles que utiliza una compuena XOR simple para combinar dos productos independientes de sumas. Esta estructura resulta ser útil en el diseño de contadores. Sin embargo. para crear funciones XOR mnyores. un diseñador de tablero nonnalmente debe utilizar un componente especializndo generador/verificador de paridad, como el 74)(280. y un diseñador ASIC debe combinar compoenas XOA individuales en un árbol de paridad de múltiples niveles, similar al de la figura 5· 74(b) de la página 413.
5.8.6 Compuertas OR Exclusivo y circuitos de paridad en VHOL Al igual que ABEL. VHOL proporciona operadores primitivos. xor y xnor. para especi· ficar funciones XOR y XNOR (xno r esll1 disponible solamente en VHOL-93). Por ejemplo, la tabla 546 es un programa estilo fl ujo de datos para un dispositivo XOR de 3 enll"adas que utiliza la primitiva x o r . También es posible especificar XOR o funciones de paridad en forma de comportamiento. como se hace en la tabla 5-47 para una función de paridad de 9 entradas semejante a la 74)(280. T a b I a 5·46 Programa VHOl estilo de flujo de datos para un dispositivo XOR de 3 entradas.
library I EEE; use l EEE .s t dlJogic-l164. all : entity vxor3 is jX)rt
! A, B. C; i n STO_LOGIC; Y: out S'ItU.•CX:;IC
l, end vxor 3;
architecture vxor 3 of vxor 3 beqin y < _ A xor B xor C; end vxor 3;
18
417
418
Capitulo 5
Prácticas de diseño lógico combinacional
T a b I a 5-47 Programa VHOl de comportamiento para un verificador de paridad ele 9 entradas.
library IEEE ; use IEEE . st4-1ogic_1164.all : entity parity9 is part ( 1 : in S'l'DJOOIC_VEt."IOR / 1 to 9) ; EVDI . 000 : out sroJ,CX;IC I, end parity9 ; architecture parity9p of parity9 i s beqin process ¡I) variable p : SI'DJOOIC : beqin p : _ 1(l) ;
for j in 2 to 9 loop ir l (j) _ '1' then p : _ not p ; end if; end loop;
000
<- Pi EVEN <_ not p ;
end process ; end parity9pi
Cuando un programa VHDL que contiene func iones XOR grandes es si nletizado. la herramienla de sínlesis lo hará mejor si puede realizar la función en la tecnologfa del dispositivo objetivo. No es cuestióo de magia, si intcnlamos implantar el progrolma VHOL de la tabla 5-47 para un PLD 16V8, ¡no cabrá! Las bibliotecas típica.. AS IC y FPGA contienen funciones XNOR y XOR de dos Y tres entradas como primitivas. En los ASIC y CMOS. C'J"IS en\(a(b s primitivas por lo regular se realiz.:¡n en foona eliciente al niVel de transistores empleando compuertas de transmisión, como se muestra en los ejercicios 5.56 y 5.73. Pueden ooru;truiI'.iC árboles XOR r.ípidos y compoctos utilizando estas primitivas. Sin embargo. las herrnmientas de síntesis típicas VHDL no son lo sufi cientemente inteligentes para crear una estructura de árbol eficaz desde un programa de componamiento como el de In tabla 5-47. En su lugar. podeIIIO§ utili7.ar un progrnma estructural para obtener exactamente lo que queremos. Por ejemplo, la tabla 5-48 es un programa estructural para una [unción XOR de 9 entradas que es equivalente al 74x280 de la figura 5-75{a) en cstructurJ y función. En este ejemplo. hemos empleado el componente! previamente definido vxor3 como el bloque de construcción básico del árbol XOR. En un ASIC. reemplazaríamos el vxor3 con una primitiva XOR de 3 entradas de la bibliotl."C
Sección 5.9 Tabla 5-48
Comparadores
41 9
veriftcadorde paridad tipo 74x280.
library IEEE: use IEEE.stdllogic_1164. all: entity V7 4x2BO is port ( 1: in SI'tU..ooICva:ItJR (1 t o 9): EVEN, 000: out SI'D_LCX:1IC 1, ene! V74x2S0 :
architecture V7 4x2S0s of V74x2BO ia carplnent vxor3 port (A, B, C: in STD~IC: Y: out end caup,:ment; signal Y1, Y2, 11, Y3N : STD~IC;
STD~IC) :
begin Ul: vxorJ port map 11(1) , 1 (21. 1 (3) , y1) : U2 : vxor 3 port map (1( 4', 1(5" 1 (6) , Y2) ; U3 : vxor 3 port map (!(71. I (S L 1(9), Y3) ;
Y3N < _ not Y3; U4: vxor 3 port map (Yl, Y2, Y3 , 000) : 05: vxo r 3 port map (Yl, Y2, Y3N, EVDlI: end V74x2S0s ;
para devolver el sfndrome de 3 bits de un vector de entrada DU de datos de 7 bits sin corregir. En el proceso "principal", el vector de enU'ada OC de datos COllcgidos se establece, al inicio. igual a DU. La función CONV_INTEGER. que defi nimos en la sección 4.1.4, se utiliza para convenir el síndrome de 3 bits a un entero. Si el síndrome es distinto de cero, e) bit correspondiente de OC se complementa para corregir el supuesto error de l bit. Si el síndrome es cero. o no hay error o se ha presentado un error ¡ndetectable: la salida NOERROR se establece de acuerdo con ello.
5.9 Comparadores La comparación de la igualdad de dos palabras binarias es una operación comúnmente utilizada en sistemas de cómputo e interfaces de dispositivos. Por ejemplo, en la figura 2-1(a) de la página 56, mostramos una estructura de sistema en la cual los dispositivo están habilitados al comparar una palabra de "selección de dispositivo" con una "ID de dispositivo" predeterminada. A un circuito que compara dos palabras binarias e indica si son iguaJes se le conoce como comparador . Algunos comparadores intetpretan sus palabras de entrada como números con signo o sin signo y también indican una relación aritmética (mayor o igual que) entre las palabras. Estos dispositivos se denominan a menudo comparadof't!s dI! magllitud.
comparador
comparador dI: rrulgnillld
420
Capitulo 5
Prácticas de disei"lo lógico combinacional
T a b laS -4 9 Programa VHOl ele comportamiento para correcdón ele errores de Hamming. libraxy IEEE: use lEEE.stdLlogic_1164 .all; use lEEE.stdLlogíc_unsigned.all; entity harneorr is port ( 00 : IN STDJÁXaC_VfÚOO 11 to 1); OC: a.rr STDJOOIc..va:lOR 11 to 7); OOERROR.: wr STDJ,.cX;IC l; end haocorr; architecture hamoorr of harneorr lS function syndrare (O: S'I!U.a::ac..VEX:IOR) retum STOJlXiIC3EX:IOR i s variable SVN: SI'DJ.a:nc..va:"luR (2 downto O);
begin
SYN{Ol
: _ 0(1) SYN(l) :_ 0(2) SYN(2)
:- 0(4)
xoc 0(3) xor 0(51 xor 0(71; xor D(3) xor 0(6) xor 0(7); xor 0(51 xor 0(6) xor 0(71;
return(SYN); end_; begín procesa (00) variable i: INTEGER;
begin OC <_ 00;
í : _ COOV_!N'I'EX;ERIsyndrare(OOI) ¡ if i _ O then NOERROR <_ 'l'; else OOERRCR <_ ' O', OC(i) <_ not 00(11; end iC ; end process; end haJIcorr;
5.9.1 Estructura del comparador Las compuertas CR Exclusivo y NOR Exclusivo pueden visualizarse como compara·
dores de I bit. La fi gura 5-78(a) ilustra una intell'retaci6n de la compuerta XOR 74x86 como un comparador de I bil. La salida activa alta. DIFF, es asertiva si las entradas son diferentes. Las salidas de cuatro compuertas XOR son operadas con OR para crear un coffipanldor de 4 bits en (b). La salida DIFF es asertiva si cualquiera de 105 pares de bits de entrada son diferentes. Con suficientes compuertas XOR y compuertas CR bastante anchas. pueden construirse comparadores con cualquier número de bits de entrada.
Sección 5.9
(b)
AO
80
., Al
(.)
A2
B2 11474)(86
AO 80
;)) )'
DIFF
UI
A:J
B3
, 2
,• ,
" " "
Comparadores
"><86 3
DIFFO
,1>,)2
Ul
,
2
DIFF1
3
"
, ..'lO 3
UI
•
, OF01 _L
DIFF2
,,><02 5
•
• DF23_L
U2
DIFF3
UI
F I9 u r a 5-78 Comparadores utilizando el 74)(86: al comparador de 1 bit: b) comparador de 4 bits.
5.9.2 Circuitos Iterativos Un circuito ituutü'o es un tipo especial de circuito combinacional, cuya estructura es la moslTllda en la figura 5-79. El circuito contiene " módulos idémicos, cada uno de 105 cuales tiene entradar y salidas primarias, además de entradar y salidas en cascada. Las entradas en cascada más a la izquierda se denominan en/radas de fro ntera y se encuentran conectadas a valo~s lógicos fijos en la mayoría de los circuitos iterativos. Las salidas en cascada más a la derecha se conocen como salidas defronte ra y por lo ~gular proporcionan infonTIación importante. Los circuitos iterativos son muy apropiados para problemas que puedan resolverse mediante un algoritmo iterativo simple: l . Establez.ca Co en su valor inicial y establezca j en O. 2. Haga uso de C¡ y de PI, para delenninar los valores de PO, Y CI • I . Inc~menle
i. 4. Si i < n, vaya al paso 2. 3.
421
En un circuito iterativo, el ciclo de pllSOS2 a 4 se encuentro "desenrollado" al proporcionar un circuito combinacional por separado, que realiz.a el paso 2 para cada valor de i.
circuilo iltrutil'O t ntradDs y solidas primari(u
tntrados y so/idas m cascodn salidas de frontera
DIFF
422
Capitulo 5 Prácticas de diseño lógico combinacional enlradas primarias "-
p,o
ti
p,
Co
/
>CI
el
módulo CO
PO
salida
p"
entrada IIfICBscada
en CBscada
ti p,
e,
mód,"
eo
e~,
• • •
>e,
PO
entradas de frontera
PO, '~------------~v~------------~
salidas primarias
F 19 u ra 5- 79 Estructura general de un circuito combinacional iterativo.
Ejemplos de circuitos iterativos son el circuito comparador, que se estudia en la subsccción siguiente, y el sumador de rizo, de la sección 5.10.2. El comparador de 4 bits 74x85 y el sumador de 4 bits 74x283 son ejemplos de circuitos MSI que se pueden utilizar como los mOdulos individuales en un circuito itemtivo más gmnde. En la sección 8.6 exploraremos la relación entre los circuitos iterativos y los correspondientes circuitos secuenciales que ejecutan el algoritmo de 4 pasos anterior en pasos discretos de tiempo. 5.9.3 Un circuit o c o m parador iterativo Dos valores de n bits X y Y se pueden cOlllparnr bit por bit uti lizando un bit simple Ea¡ en cada paso. para seguir la pista de si lodos los pares de bits han sido iguales hasta ahora:
l. Establezca EO¡, en 1 y establezca i en O. 2. Si Ea¡ es I y X¡ y V¡ son iguales. establezca Ea¡. 1en 1. Si no. establezca Eai+l en O. 3. Lncremente i. 4. Si i < n. vaya al pa'iO 2. La figura 5-SO ilustra un circuito itcr.1IÍvo correspondiente. Advierta que este circuito no
I
,
tiene salidas primarias; la salida de fron tera es todo lo que nos imeresa. Otro circuito iteralivo. como el sumador en rizo de la sección 5. IO.2. liene salidas primarias de in te~ . Si puede seleccionar entre el circuito comparador itcr.1tivo de esta subsección y uno de los comparadores paralelos que se mostró anterionnente. probablemente prererirá el comparador parnleto. El comparador iterativo implica un ahorro mfnimo, si no es que ninguno. y es muy lento a consecuencia de que las scibles en cascad:! necesitan tiempo para "propagarse" desde el módulo más a la izquierda hasta el módulo más a la derecha. Los circuitos itenltivos que procesan más de un bit a la vez. utilizando módulos
Sección 5.9 (O)
,
.
XO
YO
x,
y,
X2
x
y
x
y
X
CMP
Eca
Ea'
x
(.)
Ea,
Ea, Eca EO> CMP
y
Ea,
Comparadores X(N-l ) Y(N-l)
Y2
-T CMP Eca
423
Ea,
x "h • ••
EO(N- l )
CMP
eOI eco
ECN
CMP
FIg ura 5-80
Eca
Un circuito comparador
iterativo: al
módulo
para un bit; b) circuito
ECli
completo,
como el comparador de 4 bits 74x85 y el sumador de 4 bits 74.11.283, tienen mucho más probabilidad de ser utilizados en diseños prácticos,
5,9,4 Comparadores MSI estándar Las aplicaciones del comparador son tan comunes que varios comparadores MSI se han desarrollado en fonna comercial. El 74x85 es un comparador de 4 bits con el srmbolo lógico mostrndo en la figura 5·8 1. PlOporciona una salida mayor que (AGTBOUT) y una salida menor que (ALTBOUTl, as! como también una salida de igualdad (AEQBOUT), El 'S5 también tiene ~mradas ~II cascada (AGTBIN, ALTBIN, AEOBIN) para combinar múltiples 'SS, a fi n de crear comparadores para más de 4 bits. Tanto las entradas en cascada como las salidas se encuentran arregladas en un código 1 de 3, puesto que en funcionamiento nonnal exactamente uno entrada y una salida deberlan ser ascnivas, Las entradas en cascada se definen de modo que las salidas de un '85 que compara bits menos significativos estt n conectadas a las entradas de un 'S5 que compara los bits
, ALTBIN , AEOBIN • AGTBIN
", BOAO " A' " " AlB2 " ", A3
.,
B3
, ALreoUT , AEOOOllT , AGTBOlIT
Fig ura S-81 Símbolo lógico tradicional para el comparador de 4 bits 74x85,
74x85
tntmd(lS t n r(lseudo
424
Capítulo 5
Prácticas de diseño lógico combinacional
....
.
,
, '"
74x85
ALTBIN AEOBIN AaTlllN NJ
AlTllOOT
AEoeoor AGTBOOT
.,
Al
"
A2
"
Al B3
.I ,I
FI gura 5-82 Un comparador de 12 bits que utiliza 74x85.
..
, ..,
más signifi C 8 ) + (A = 8 ) . AGT81N AEOBOUT AlTBOUT -
(A = 8) . AE081N (A< 8)+(A = 8 ) · AlT8IN
anteriores subexpresiones entre paréntesis no son expresiones lógica.'! nonnales: en vez de ello, indican una comparación aritmética que se presenta entn: las entr.vl~s fJ..3.AO y 63-BO. En otras palabras, AGTBOUT es asertiva si A > B o si A = B YAGTBiN es asertiva (si los bits de orden mayor son iguales, tenemos que observar los bits de orden menor para la respuesta). Veremos csta clase de expresión de nuevo cu!lOdo examincmos el diseño del comparador ABEL en la sección .5 .9 ..5 . Las compamcioncs aritméticas pueden expresarse utili7.ando expresiones lógicas nom\ales. por ejcmplo. Ln.~
(A > B) = A3 · aa'+
(A3 (j) 83)' . A2 . 8 2' + Figura 5-83 Sfmbolo lógico
tradicional para el comparador de 8 bits 74)(682.
(A3 (j) 83)' . (A2 (j) 82)' . A1 . 81 ' + (A3 (j) 83)' . (A2(j) 82)' · (A' (j) 8' )' · AO · 8 0'
Tales expresiones deben sustituirse en las ecuaciones seudológicas anteriores para obtener ecuaciones lógicas genuinas paro las salidas del compamdor. También se tienen disponibles divef1>OS comparadores MSI de 8 bits. El mtis simple es el 74x682. cuyo símbolo lógico se ilustra en la figura 5-83 y cuyo diagrama lógico
Sección 5.9
Comparadores
Figura 5·84 Diagrama lógico pa
.,.
-, ~ )-
L¡
)-
~
=q
~
, .,
l~
=a-
~
=!~
-,
1
m
TI J::E =
=a-
llli-
=a- r
~
~ =
.
el comparador de B bits 74x682, incluyendo I0' numeros de terminales para un encapsulado en doble Unea de 20 terminal
:jf
~
425
,
PEOO. L
Sección 5.9
Comparadores
En la expresión lógica anterior, la comparación de cada bit toma una función XOR
de 2 entradas. Puesto que una (unción XOR de 2 entradas se puede realizar como una suma de dos términos de producto, la expresión completa puede ser efectuada en un PLO como una suma relativamente modesta de 2n términos de producto: (Al&! Sl
t
!A1 &Sl ) i
(A2&!B2
t
lA2&&B2 ) I • • •
t
(An &lBn j
lA.'l&&:Bn)
Aunque ABEL tiene operadores relacionales para comparaciones menor que y mayor que, las expresiones lógicas resultantes no son tan pequenas o fáci les de derivar. Por ejemplo. considere la expresión relacional "A<8". donde [An • . Al J y [8n .. 81 J son conjuntos con 11 elementos. Para construir la expresión lógica correspondiente. ABEL primero construye n ecuaciones de la forma ~i
~
( tAi & (Bi I
~i-l)
t (Al & si &: Li - l)
para i := I hasta n y LO = O por definición. Ésta es. en efecto, uno definición iterativa de la funció n menor que. comenzando con el bit menos significativo. Cada ecuación Li dice que. desde el bit i. A es menor que 8 si Ai es O y 8i es loA era menor que 8 desde el bit anterior. o si Ai Y 8i son ombos I y A era menor que 8 desde el bit anterior. La expresión lógica para "A<8" es sencillamente la ecuación para Ln. De este modo. después de crear las n ecuaciones anteriores. ABEL las colapsa en una ecuación simple para Ln involucrando solamente elementos de Ay de 8. Se hace esto mediante la sustitución de la ecuación Ln - 1 en el lado derecho de la ecuación Ln. sustituyendo luego la ecuoción Ln -2 en este resullado, y asf sucesivamente. hasta sustituir O por LO . Finalmente. se deriva una expresión núnirna de s... ma de productos del res... hado. El colapso de un circuito iterati\'o en una. realización de producto de sumas de dos niveles crea una expansión exponencial de términos de producto. La función de comparación .. <" sigue este patrón. requiriendo 2" - 1 ténninos de producto para un CQmparador de " bits. De esta forma. los comparodores mayores de unos cuantos bits no se pueden realizar en forma práctica (en un solo paso) usando un PLD. Los res ... ltados para comparadores ",," son idénticos. naturalmente. y las expresiones lógicas para "" ,." y " <,," son, por 10 menos, tan malas. siendo los complementos de las expresiones para "<" y ">". Si empleamos un Pill con control de polaridad de salida. la inversión es libre y el número de términos de producto es el mismo; de otro modo, el número mínimo de lérminos de producto después de la inversión es de 2"+2,,- 1_ 1.
5.9.6 Comparadores en VHDL VHDL tiene operadores de comparación para todos sus tipos integrados. Los opemdores de igualdad ( "'} y d~jj8ualdad (; _) se aplican a todos los tipos: paro tipos arreglo y registro. los operandos deben tener iguol tamaño y estructura. y los operandos se comparan componenle por componente. En muchos ejemplos de este capftulo. hemos utilizado el operador de igualdad para comparar una señal o vector de señal con un valor constante. Si comparamos dos señales o variables. el motor de síntesis genera ecuociones semejantes a las de ABEL en la subsección anterior.
iguoldad, ~ dtsigulMad. /.
427
428
Capitulo 5 Prácticas de dlsei'io lógico combinacional Los otros operadores de comparación de VHDL. > , <. >" , y <" se aplican solamente a tipos enteros, tipos enumerados (tales como STD_ LOGIC) y arreglos unidimensionales de tipos' enteros O de enumeración, E1 orden entero del más pequeño aJ más grunde es el orden natural, de menos infinito a más infinito, y los tiposenumerndos emplean el orden en
ellque1los elementos del tipo fueron definidos, desde el primero hasta el último (a menos que eiplfcitamente se modifique la codificación de enumeración empleando un comando específico para el motor de síntesis, en cuyo caso la ordenación es la de esa codificación), La ordenación parn los tipos arreglo es definida de manera iterativa. comenzando con el elemento más a fa izquierda en cada arreglo, Los arreglos siempre se comparan de izquierda a derecha, sin tener en cuenta el orden de sus intervalos de índice ("to" o "down to" ), El orden del par más a la izquierda de elementos desiguales es el orden del arreglo, Si los arreglos tienen longitudes distintas, y todos los elementos del arreglo más corto coinciden con los elementos correspondientes del más extenso, entonces el arreglo más corto se considera el menor, El resultado de todo esto es que los operadores de comparación integrados comparan arreglos de iguaJlongitud del tipo BIT_ VECTOR o STD_ LOG I C_ VECTOR como si representaran enteros sin signo, Si los arreglos tienen diferentes longitudes. entonces los operadores no producen una comparación aritmética válida, la que se obtendría mediante la extensión del arreglo más cono con ceros hacia la izquierda; hablaremos más de esto en un momento, La labia 5-50 es un programa VHDLque produce lodas las saMas de comparación prun comparar dos enteros sin signo de 8 bits, Puesto que los dos vectores de entrada A y B lienen longitudes igullles. el programa prod uce los resultndos desendos,
Tabla 5-50 Programa VHDL de comportamiento para comparaci6fl de enteros sin signo de 8 bits.
l ibr-ary IEEE;
use
l EEE , st~ogi ~1 1 64_ al l;
enti ty vcompar-e i5 por-t ( )
,
A, B: in STDJ (X';I C_va:IOR (1 downto O) ; eJ, NE, GT , GE, LT , LE : out STDJ,CGIC
end vcxxrpare; ar-chi t ectur-e vcompar-eJr-ch of vcwpare is
begin pn)(:{!ss (A, al begin eJ <- ' O' ; NE <;_ 'O' ; GT <_ 'O' ; GE if A _ a then Ea <_ '1' ; end if ; if A /_ a then NE <_ ' 1' ; end i f; if A > B then GT < _ '1' , end i f ; íf A >~ B then GE <_ '1' ; end if ; if A < B t hen LT <_ ' 1 ' ; end if , if A <_ B then LE < _ ' 1' ; end i E; en(] process;
end vcompare_dr-ch
<;_
'O' ; LT < .. 'O ' , LE <.. 'O' ,
Sección 5.9 Para pcnnitir operaciones aritméticas y comparaciones más flexibles, el estándar IEEE 1076-3 creó un paquete estándar. std_logic_arith. el cual define dos nuevos tipos importantes y un montón de funciones aritméticas y de comparación que operan en ellos. Los dos nuevos tipos son SIGNEO y UNSIGNEO: type SIGiED is arr ay lNA'IURAL range 01 of SIDJlX;IC; type UNSIGNED is array (NAnlRAL range <>1 of STDJCCIC;
Como !OC puede ver, ambos tipos !OC encuentran definidos precisamente como arreglos de longitud indetenninada de STO_LOGIC. sin !OCr diferentes de STD_ LOGIC_VECTOR. El punto importante es que el paquete también define nuevas funciones de comparación que son invocadas cuando alguno o ambos operandos de compamción tienen uno de los nue~ vos tipos. Por ejemplo. define ocho nuevas funciones "menor-que" con las siguientes combinaciones de parámetros: functíon function funct i on funcrion function functíon function function
'<' '<' '<' '< ' '<' '<' '<' '< '
(L : UNSIGNED; R. UNSIGNED) retum OCOLEAN¡ (L : SI GNED; R. SICM:D) return B(X)LEAN; (L : UNSIGNED; R. SI
De este modo. el operador "<:" puede utilizarse con cualquier combinación de los operandos SIGNED, UNSIGNEO e INTEGER: el compilador selecciona la función cuyos tipos de parámetro satisfagan los operandos reales. Cada una de las funcioncsse define en el paquete para que haga "lo correcto". incluyendo la reaHz.ación de conversiones y extensiones apropiadas. cuando !OC utilizan operandos de diferentes tamaños o tipos. Los otros cinco operadores relacionales, "'. / " . <". >, y >:. proporcionan funciones semejantes. Con el paquete IEEE_std_log ic_ar i t h. se pueden escribir programas como el de la tabla 5·5 l . Sus ocho vectores de entrada de 8 bits. A. 8. C. y O. tienen tres tipos diferentes. En las comparuciones que involucran /l., B, YC. el compilador automáticamente selecciona la versión correcta de la funci ón de comparación; por ejemplo, para "11.<8" !OClecciona la primera función" <" anterior, porque ambos operandos tienen tipo UNSIGNEO. En las comparaciones que involucran a D. se emplean conversiones de tipo explfcitaso La suposición es que el diseñador quiere que este particular sTD_frxaC_VECTQR sea interpretado como UNSIGNED, en un caso. y como SIGNEO. en el otro. El punto de imponancia que hay que comprender aquf es que el paquete stcLlogic_ari th no hace suposición alguna acerea de cómo se interpretarin los STO_LOG I C_VECTORs; el usuario debe especificar la conversión. Otros dos paquetes, std..logic_signed y std_logic_unsigned. hacen suposiciones y son útiles si todos los STO_LOGIC_VECTORs serán interpretados de la misma manera. Cada paquete contiene tres versiones de cada función de comparación de modo que los STD_ LO(fIC_VECTORs se interpretan como SIGNED o UNSI GNEO, respectivamente. cuando !OC comparan con cada uno de los otros o con enteros.
Comparadores
429
430
Capftulo 5
Prácticas de diseño lógico combinacional
T a bl a S-51 Programa VHOL de comportamiento para comparación de enteros de B bits de diversos tipos.
library IEEE: use IEEE . st~logic_1164 . al1 : use lEEE . st~logic_arith . al l: entity vcampa ¡x>rt (
,
lS
A, B: in UNSIGNED (7 downto O) ; c: in SIGNEO (7 downto O) ; O: i n STDJ.('GIC3EL'lOR (7 downto O) ; UT_B, B_GE..C, A..Fl? c . CJIDJ . DJUG. DJffiG :
out STDJ..(XiI C
) end vcatpa :
archi t ec t ur e
vc~arch
oE vcompa is
"",in
procesa (A , B. e, Dl begin A..LT~
<_ ' 0 ' ; B_GE..C <" 'O' : Ayn C <" 'O ' : C.."NEG <" 'O' : D~IG <" ' O' ; D.."NEG <" ' O' ;
if A < B then
~T_B <"
'1' ; end i E;
H B ,.. C then 8_GE..C <- ' 1' : end ir ¡
if A " C then A..~C <_ ' 1' ; end i f;
end process ; end vcompa_arch :
Cuando una (unción de comparación se especifica en VHDL. la realización de la misma como un producto de sumas de dos niveles toma los mismos téoninos de producto que en ABEL. Sin embargo. la mayorfa de las máquinas de sfntesis de VHDL realizaron el comparador como un circuito iterativo con bastante menos compuertas, aunque más ni veles de lógica, Asimismo. mejores máquinas de sfntesis pueden detectar oportunidades para eliminar circuitos comparadores completos. Por ejemplo, en el programa de la labia 5-50 de la página 428. las salidas NE. GE. YLE podrían realizarse con un inversor cada una. como los complementos de las salidas EQ, LT, Y GT, respectivamente,
*5.10 Sumadores, restadores y ALU Sllmador
rtstad'If
La suma es la operación aritmética que se realiza con mayor frecuencia en los sistemas digitales. Un slunadQr combina dos operandos aritm~ticos que utilizan las reglas de suma que se describen en el capftulo 2. Como demostramos en la sección 2.6. las mismas reglas de suma y por consiguiente los mi smos sumadores. se emplean tanto para mlmcros sin signo como para los de complemento a dos. Un sumador puede efectuar la resta como la suma del minuendo y el sustmendo complementado (negado). pero también es posible construir circuitos "1tadores que hagan la resta directamente. Los dispositi vos MSI denominados ALU. descritos en la sección 5. 10.6, efectúan la suma. la
Sección "5. 10
Sumadores, restadores y ALU
431
resta o cualquier operación de acuerdo con un código de operación que se suministra al dispositivo. ·5.10.1 Medio sumadores y sumadores completos El sumador más simple, conocido como un medio sumador. suma dos operandos de 11U!dio sumadQr I bit X y Y, Yproduce una suma eJe 2 bits. La suma puede abarcar desde el Ohasta el 2, lo cual requiere de dos bits para expresarse. El bit de menor orden de la suma puede nomo brarse HS (suma media, por sus siglas en ingh!:s) y el bit de orden mayor puede llamarse ca (acarreo de salida, por sus siglas en inglés). Podemos escribir las ecuaciones siguientes para HS y ca: HS",X + Y o ",X, y'+X'·y CQ ·X · y
Para sumar operandos con más de un bit, debemos prever acarreos entre posiciones de bits. El bloque de construcción pard esta opemción se conoce como un sumador comple/o. Apane de las entradas X y Y de bit de sumandos. un sumador completo tiene un bit de acarreo de entrada. CIN. La suma de las tres entradas puede abarcar de O a 3, lo que aún puede expresarse con sólo dos bits de salida, S y COUT, teniendo las ecuaciones siguientes: s -
-
X
X · Y' . CIN' + X' . Y . CIN' + X' . Y' . CI N + X . Y . CIN
COUT _ X · Y+X · CIN +Y · CIN
Aqu(; S es I si un número impar de las enlradas es 1, y COUT es I si dos o más de las entradas son l . Estas ecuaciones representan la misma operación que fue especificada mediante la tabla de suma binaria en la tabla 2-3 de la página 32. Un circuito posible que reali7.3. las ecuaciones del sumador completo se muestra en la figura 5-86(a). El símbolo lógico correspondiente se ilustra en (b). En ocasiones, el s(mbolo se dibuja como se nluestra en (e), de modo que se pueden dibujar sumadores completos en cascada más cuidadosamente, como en la subsección que sigue. sumado!' completo
x y
elN
(. )
----
-s
----
-eOUT
sr-
x y elN
eOUT
x
y
(b)
COUT
(o)
S
elN
Fi gura 5-86
Sumador completo: (a) diagrama de cirC\Jito al nivel de compuerta; (b) símbolo lógico; (c) slmbolo lógico alterno adecuado para representación en cascada.
432
Capitulo 5 Prácticas de diseño lógico combinacional
"5.10,2 Sumadores iterativos ("en rizo") sumador ittralú'o ("'en
riw~)
Dos palabras binarias. coo n bits cada una. pueden sumarse con un sumador itt rati~'O: una cascada de n da pas de sumadca.s complctos, cada una de las cuales maneja un bit. La fig ura 5·87 ilustra el circuito para un sumador iterativo de 4 bits. La entrada de acarreo para el bit menos significalivo se establece nonnaJmente a O y la salida de acarreo de cada sumador completo se conecta a la entrada de acarreo del siguiente sumador completo más significativo. El sumador iterativo es un ejemplo clásico de un circuito iterativo, como se definió en la sección 5.9.2. Un sumador iteralivo es lento, puesto que en el peor de los casos un acarreo debe propagarse desde el sumador completo menos significativo hasta el más significativo. Esto ocurre si, por ejemplo. un sumando es I1 ... I1 YcI otro es 00 ... 01 . Suponiendo que todos los bits del sumando se presenten de manera simuhánea. el retardo, en el peor de los casos, es t AllO
= tn a...
+ (n
- 2) • 'a.c.....
+ tc:1aS
donde l XYCouI es el retardo desde X hasta Y para COUT, en la etapa menos significativa: 'CiftCcM es el retardo desde CIN hasta COUT, en las etapas intcnnedias. y tOaS es el rctardo desde CIN hasta S, en la etapa más significativa. Un sumador rápido puede construirse al obtener cada salida de suma s; con sólo dos ni''eles de lógica. EsIO pvede Uevarsc a cabo al escribir una ecuación para SI en ténninos de Xo-x i , YO-Yi Y Coo "expandiendo" la multiplicación o la suma para obtener una expresión de producto de sumas, y construyendo el circuito correspondieote ANO-DR u OA-AND. Desgraciadamente, más allá de ~ IIIS expresiones resullanll:$ lienen demasiados ténninos, requiriendo de demasiadas compuertas de primer nivel y más entradllS de las que por lo regular son posibles en la compuerta de segundo nivel. Por ejemplo, aún suponiendo que Co = O. un circuito AND-OR de dos niveles para S:! requiere 14 AND de 4 entradas, cuatro AND de 5 entradas y una compuerta O A de 18 enlT3das; los bits de suma de mayor orden son todavía peores. No obstante, es posible conslnlir sumadores con solamente unos cuantos niveles de retardo utilizando un número más razonable de compuertas, como veremos en la sección 5. lOA.
"'5.10,3 Sustractores (restadores) Una operación de resla binaria análoga a la suma binaria también se especificó en la tabla 2-3 de la página 32, Un restMor completo maneja un bit del algoritmo de resta binaria, leniendo bits de entrada X (minuendo), Y (sustraendo) y SIN (préstamo entrada),
Figura 5-87 Un sumador iterativo de 4 bits.
"
Y,
x
y
eOUT elN
s
X
"
COUT
s
Y,
'.
y.
Y
X
Y
el"
o,
COUT
s '1
el"
Yo
'.
Y
X
eoUT elN
s
Sección ·5.10
Sumadores. restadores y ALU
y bits de salida D (diferencia) y BOUT (pr6tamo salida). Podemos escribir las ecuaciones lógicas correspondientes a la tabla de resta binaria como sigue:
o 80UT
X EB Y EB SIN X' · Y+ X'· BIN+Y · BIN
Estas ecuaciones son muy semejantes a las ecuaciones para un sumador completo, lo que no deberla sorprendemos. Demostramos en la sección 2.6 que una operación de resta de complemento a dos, X - Y. puede realizarse mediante una operación de suma, a saber, sumando el complemento a dos de Ya X. El complemento a dos de Yes Y + 1, donde Y es el complemento de bit a bit de Y. Tambi~n demostramos en el ejercicio 2.26 que un sumador binario puede emplearse para efectuar una operación de resta sin signo X - Y. al realizar la operación X + Y + l . Confirmamos que estas instrucciones son verdaderas al manipular las ecuaciones lógicas anteriores: BOUT = X' ·Y+X'· BIN+Y · BIN BOur = (X + Y') . (X + BIN') . (Y' + BIN')
= X . y' + X . BIN' + y' . SIN'
teorema generalizado de DeMorgan distribución de la multiplicación
0= XGlYGl81N
= X Gl y' E9 81N'
complementación de entradas XOR
PW1lla última manipulación. recordemos q\,le podemos complementar las dos entradas de una compuerta XOR sin cambiar la función realizada. En comparación con las ecuaciones para un sumador completo, las ecuaciones anteriores nos dicen que podemos construir \,In restador completo a partir de un sumador completo. como se ilustra en la figura !HSM. Sólo por razones de claridad. hemos dado un nombre fi cticio al circuito sumador completo en (a) el "14x999". Como se observa en (c). podemos interpretar la función de este mismo circuito flsico como la de un restador completo dándole un nuevo sfmbolo con seftales de sustraendo. prtstamo enlrllda. prtstamo salida activas bajas. De esta forma. para construir \,In restador iterativo para dos operandos acth'OS altos de n bits. podemos utilizar n 74x999 e inversores. como se muestra en (d). Advierta que para la operación de resta, la entrada de prtstamo del bit menos significativo debe· rla ser negada (no préstamos), lo qu~ significa para una entrada activa baja que la terminal flsica debe ser I o ALTO. Éste es justo el caso opuesto al de la suma. donde la misma tenninal de entrada es un acarreo de entrada activo alto que es O o BAJO. Al reuoceder a las matemáticas del capftulo 2. podemos demostrar que esta clase de manipulación funciona para todo circuito sumador y restador. no solamente para sumadores y restadores iterativos. Es decir. cualquier circuito sumador de n bits puede hacer.oe funcionar como un restadrr al complementar el sustraendo y al tratar las señales de acaneo de entrada y acarreo de salida como prtstamos con el nivel activo opuesto. El resto de esta secciÓn trata SÓlo sobre circuitos de suma. en el entendido de que se mooifican con facilidad para efectuar la resta.
433
434
Capitulo 5
(.)
Prácticas de diseño lógico combinacional
,
,
,
x
~)
(o)
y
74..... CIN
COUT
X
,,
Y
BCXJT
, ,
BlN
X
BIN
o
S
•
• (d)
.,....,
y,.....
,
74.....
Y,
,
lO
,4>""
, b_L"
,
,
,
~x-'--- y
x 74.....
BIN
BOUT
,
b_L,...., 5
74 ..... BCXJT BIN
o
o
• d~,
~x-'--- y
,
b_ L0>-2
...
b_L, s
74.....
U. 1
o
• d~
BIN
BOUT
,
• "o
F I gura 5-88 Disei'\o de restadores utilizando sumadores: (a)sumador completo; (b) restador completo; (c) interpretación del dispositivo en: (a) como un sustractor completo; (d) sustractor en rizo.
*5.10.4 Sumadores de acarreo anticipado La «uoción lógica para sumar el bit i de un sumador binario puede en realidad escribirse de manera bastante simple: Se introduce más complejidad cuando expandimos la C¡ anterior en términos de Xo - XI_l' Yo - YI- l ' YCoo y obtenemos un vcn:iadero desorden al expandir los XOR. Sin embaJBo. si (lca,rPO Ul1IicifNllJo
gu,trociófI dt ocarTto
Pl"OfXlgoci6n d~ aca,rPa
deseamos renunciar a la expansión. podemos al menos racionalizar el diseño de la lógica de c j usando ideas de acarreo anlicipadQ. discutidas en esta subsección. La fi gura 5·89 mueSlnl la idea básica. El bloque denominado "Lógica de Acarreo anticipado" calcula cjcn un número fijo y pequeño de nh'eles lógicos para cualquier valor razonable de i, Dos definiciones son la clave para la lógica de acarreo anticipado: e Para una combinación panicular de entrndas x / Yy/. se dice que la etapa i de sumador gtnero un acamo si 'produce un acarreo de salida de I (e i .. t = 1) independiente de las enlnldas en Xo - x¡...¡. Yo - Y¡...¡ _YCa· e Para una combinación particular de enlnldas Xi y Yi- se dice que la etapa i de sumador propaga el acarreo si produce un acarreo de salida de I (C;"1 = 1) en la presencia de una combinación de entrada de Xo - X¡_l ' Yo- Y¡_I' y Co que provoca un acarreo de enlrada de I (Ci = 1).
Sección °5,10
Xi-!
'o y., Yo
'.
• • •
•• •
lógica de acarreo anticipado
Sumadores, restadores y ALU
Fig ura 5-89 Estructura de una etapa
de un sumador de acarreo anticipado,
En correspondencia con estas defini ciones, escribimos las ecuaciones lógicas para una señal generada de acarreo, Q¡. y una señal propagada de acarreo, Pi' para cada etapa de un sumador de acarreo anticipado: 9¡ - x¡' y¡ p¡ - x¡ +Y¡ Esto es. una etapa genera incondicionalmente un ncarreo si tanto uno como el otro de sus bits de sumando son l . y propaga acarreos si por lo menos uno de sus bits de sumando es l . La salida de acarreo de una etapa puede ahora escribirse en ténninos de las señales generada y propagada: Ci+1
= g¡+ p¡' c¡
Para eliminar el rizo de acarreo. expandimos de manera recursiva elténnino c¡ para cada etapa y distribuimos la multiplicación para obtener una expresión ANO-cm de dos niveles, Empleando esta t6cnica, podemos obtener laS siguientes ecuaciones de acarreo para las primeras cuatro elapas de sumador:
el C,
-
!lo + Po . "o 9¡+P¡ ' CI 9¡+P¡ ' (Qo+Po' Co) 9¡+PI ' Qo+p¡,Po ' Co
e,
-
9 2 + P2 ' ~
g2 +P2 ' (gl +PI ' 90 + P I ' Po ' Co) 92 + P2 ' 9 1 + P2 ' PI '
e,
-
90 + P2 ' p¡ , Po ' Ca
9j +Pj' Cj 9j +Pj' (92+ Pl' 9¡ + Pl ' p¡' Qo+Pz ' PI' Po ' Co) 9j+Pj' 91 +P3' P2' 91 +P3' Pz' PI ' 9o+P3' P2 ' p¡ ' Po ' Co
Cada ecuación corresponde a un circuito con apenas tres niveles de retrudo; uno para las señales generada y propagada. y dos para el producto de sumas mostrado, Un sumado r de acarrro anticipado utiliza ecuaciones de tres niveles como éstas, en cada etapa de sumador, para el bhxlue etiquctado "acarreo anticipado". en la figura 5-89, La salida de
slInllldor dr acarrro anlidpatla
435
436
Capitulo 5
Prácticas de diseño lógico combinacional
suma partl una etapa es producida al combinar el bit de acarroo con los dos bits de sumando para la etapa. como lo moslraInOS en la figura. En la subsección siguiente estudiaremos algunos sum:xlores MSI comercialcs y los ALU que utilizan el acarreo anticipado.
74xZ83 74x81 74x283
, CO , , BO , Al)
SO
, .,
51
Al
" " " "
A2
B2 Aa B3
• ,
" 53 " , 52
*5.10.5 Sumadores MSI El 74:c283 es un sumador binario de 4 bits que rorma sus salida.~ de acarreo. y suma con sólo unos cuantos niveles de lógica. utilizando la técnica del acarreo anticipado. La figura 5·90 es un srmbolo lógico para el 74x283, El antiguo 74:c83 es casi idéntico. excepto por sus tenninales de salida. las cuales tienen ubicaciones no estándar para la alimentación y la tierra. El diagrama lógico para el '283. que se mucslfa en la figura 5·9l,liene apenas algunas diferencias con respecto al diseño general de acarreo anticipado que describimos en la subsección anterior, En primer lugar, sus sumandos se denominan A y B en lugar de X Y Y: nada de otro mundo, En segundo. produce versiones activas bajas de las señales generada de lIClllTCQ (gt> y propagada de acarreo (p/). puesto que las compuertas inveni· da.~ son generalmente más rápidas que las no invenidas, En tercero. se aprovecha del hecho de que podemos manipular en rorma algcbraica la ecuación de suma media como sigue: hs¡
XI
e Yi ,
XI' YI
C4
+ Xi
,
' YI
,
"
Xl' Yi +X¡'Xi +X¡ (Xi + Vi) , (X/
Figura 5-90 srmbolo lógico
(Xi
tradicional para el
sumador binario de 4 bits 74x283.
,
' YI+Y¡'Yi
+ y/)
+ Yi) , (Xi ' Y¡)' ,
Pi' 9¡
De este modo. una compuerta ANO con una entrada invertida puede utilizarse en lugar de una compuena XOR para crear cada bit de la suma media, Finalmente. el ' 283 crea las señales de acarreo empleando una estructura INVER· SOR·OR-ANO (el equivalente de DeMorgan de un ANO.OR- INVERSOR), el cual tiene aproximadamcnte el mismo retardo que una compuerta de inversión CMOS o 111.
simples. Esto requiere una breve explicación, puesto que las ecuaciones de acarreo que derivamos en la subsección anterior son empleadas en una ronna ligeramente modifica· da. En particular. la ecuación Cit L utiliza elténnino p ¡ , Q¡ en vez de Q¡, Esto no tiene erecto sobre la salida. puesto que P,' es siempre I cuando g¡ es 1, Sin embargo, permite que la ecuación sea ractorizada como sigue: Cit l
Pi' 9¡"+ p¡ , ci p¡' (9¡ + c¡)
Esto conduce a las siguientes ecuaciones de acarreo. que son utilizadas por el circuito: CL
Po' (9o+Co)
C2
PI'(91+ c l)
- P,·(9 , +Po·(90+eo) - PI ' (91 + Po) ' (9t + 90+ Co)
Sección '5.10
Sumadores, restadores y ALU
-
Flg ura 5-91 Dlagrama lógico
pam el sumador hinario de 4 bits 74><283.
B3
"
'"
,¡
''') "~o
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p,'
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437
438
Capitulo 5 Prácticas de disei'lo lógico combinacional
P2 ' (9 2 + Cil
C3
= P2'(9l+ PI '(91+Po)'(91+Qo+ Co» P2' (9 2+ PI) ' (92+ 91 + Po)· (92+ 91 + 90+<;') C4 = P3' (g3+ c3) - P3' (93+P2' (92+ P¡)' (92+91 + Po) . (9 2+ 9 1+9o+Co» - P3' (93 + P2)' (93+ 92+ PI) ' (93+92+ 91 + Po)· (93 + 92+ 91 +Qo+Co) Si usted ha seguido la derivación de estas ecuaciones y puede obtener las mismas mediante la lectura del diagrama lógico del '283, entonces ¡felicidades, está progresando rápidamente en el álgebra de conmutación! Si no, es recomendable que repase las secciones 4. 1 y 4.2. El retardo de propagación desde la entrada CO hasta la salida C4 del '238 es muy breve, aproximadamente el mismo que el de dos compuertas invertidas. Como resultado, $ufluIdQfe$ ilerotiros en gnllN' con más de cuatro bits pueden hacerse simplemente nI poner en cascada las salidas y cnlradas de acarreo de los '238, como se muestra en la figura 5-92 para un sumador de 16 bits, El retardo de propagación tOlal desde CO hasta C16 en este circuito aproximadamente el mismo que el de ocho compuertas invertidas,
sumador ;t~ml;'V en grupo
:::;::¡::==========;-
X[15:0] Y[15:0J
74iG!83
74x283
CO- ~'
eo ~AO
Figura 5- 92 Un sumador iterativo en grupo de 16 bits.
' eo
so '
~Y0
6 BO
Ó-X1 I Yl
3 At 2 81
SI
,. A2.
52
} ~ ,~
15
1
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52
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53 10 S3~ ~.!..3 11 1183 ":':"'_~C4~~9;;-1 Ul
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74X283
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, co -;:'V.:-'- 'IS"lA' BO X5
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C4
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3 Al
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':::---"1 Y1 11 B3
-=--7i AO
'" '" , Al
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52 " :: 52 f
'" ,
so '
S3 "
so
"
X'~
:1
1.
so '
."
,
."
SI
81
A2.
,,-' '=",-,"'"1 B2 Y X1S 12 ",;:,,;-",,~ ~
53 10 C4
U2
5 15
ce'- - __ C16
___________~::::::~~U~·~__l "__
51"15:01
Sumadores, restadores y ALU
Sección "5.10
439
-5.10.6 Unidades lógico·aritméticas MSI (ALU) Una unidad Mgico-arilmltica (ALU. arilJllm~lic Ulullogic wlil) es un circuito combina· cional que puede efectuar cualquiera de diversas operaciones lógicas y aritmélic3s diferentes en un par de operandos de b bits. La operación por realizarse se especifica mediante un conjunto de enlrndas de selección de función. Las ALU MSI Ifpicas tienen operandos de 4 bils y de tres a cinco cmradas de selección de función, pennitiendo que se realicen hasta 32 diferentes (unciones. La fi gura 5-93 es un sfmbolo lógico para la ALU de 4 bits 74x 181. La operación realizada por el ' 181 es seleccionada por M y las entradas S3-S0, como se detalla en la tabla 5-52. NÓlese que los idemificadores A, 8 YF en lu labia se refieren a las palabras de 4 bits A3-AO, 83-BO y F3-FO; y los símbolo ' y + se refi eren II las operaciones lógicas ANO y ORo La entrada M del 18 l selecciona entre operaciones aritméticas y lógicas. Cuando M ::: 1, se seleccionan las operaciones lógicas. y cada salida Fi es unn función sólo de las corre5pond ieme.~ entradas de datos, Ai y Bi. No se propagan acarreos entre etapas y la entrada CIN es ignorada. Las salidas 53-50 seleccionan una operaciÓn lógica particular; cualquier.. de las 16 diferentes funciones lógicas combinacionales en dos variables puede ser seleccionada.
unidad lógica y ari""l lico (ALUI
74,r18/
T a b Ia 5·52 Funciones realizadas por la ALU de 4 bits 74x1 81. F igura 5 · 93 srmbolo lógico para la ALU de 4 bilS 74)(181 .
Función
Entlada.
53
S2
SI
SO
O
O
O
O
F :: A ~nos
O
O
O
J
F = A . S men05 I más CIN
F "" A' F : A'+ S'
O
O
J
O
F :: A · S'~nos lmásC IN
F = A'+ S
O
O
I
I
F = 11 11 m&$ CIN
F = 111 1
O
J
O
O
F :: A más (A + S') m:ls CIN
F = A' · S'
O
J
O
J
F '" A . S mis (A + S') mM CIN
F :a S'
O
J
J
O
F <:: A mel\Oi S menos 1 mM CIN
F ", AGl S'
,
O
J
J
J
J
O
O
O
F = A + S' más CIN F <:: A má~ (A + B) m.h CIN
F s A + S' F _ A'· B
" "
F "" A más B mis CIN
F =- A Gl B
1rI : D (arlrm4tlca)
I más CIN
Al "" 1 (l6glca)
J
O
O
J
J
O
J
O
F :c A . B' más (A + B) más CIN
F. e
J
O
J
J
F = A + 8mú CIN
F :: A+ 8
J
J
O
O
F = A más A mis CIN
F = OOOO
J
J
O
J
F = A· B más A mú CIN
F "" A· B'
J
J
J
O
F = A · B' más A mis CIN
F :: A · B
J
J
J
J
F ::: A mis CIN
F"" A
74)(1 81
•, SO
SI 52 53
,• •, M CIN
, "ro
" "
G P
A• •
.
Fa
•
Al
.,
FI
"
A2
F2
"
AO SO
B2 Al
B3
F3 COUT
" "
440
Capitulo 5
Prácticas de disei'lo lógico combinacional
74rl81 74.d82
Figura 5-94 51mbolos lógicos para los ALU de 4 bits: (a) 74x381 : (b) 74x382.
Cuando M _ O, se seleccionan las operaciones aritméticas, los acarreos se propagan entre las etapas y CIN se utiliza como una entrada de acarreo a la etapa menos significativa. Para operaciones más grandes de cuatro bits, pueden ponerse en cascada múltiples ALU ' 18 1 como el sumador iternti\'O en grupo de la figura 5·92, con la salida de acarreo (COUT) de cada ALU conectada a la entrada de acarreo (CIN) de la siguiente etapa más significativa. Las mismas señales de selección de función (M. S3-S0) se aplican a lodos los ' 18 1 en la cascada. Para realiz.ar la suma de complemento a dos, emplealnos $3.$0 para seleccionar la operación "A más B más CIN". La entrada CIN de la ALU menos significativa se establece nonnalmente en O duranle las operaciones de suma. Para realizar la resta de complemento a dos, utilizamos 53·50 para seleccionar la operación A menos B menos CIN. En este caso. lo entrada CIN de lo ALU menos significativa se establece nonnalmenle a 1, ya que CIN octúa como el comp1emcnlo del pr6l1amo duranle la resta. E! ' 181 proporciOl'l3 otras operaciones aritméticas. tales como "A menos 1 más CIN", que son útiles en algunas aplicaciones (por ejemplo, decremento en 1). Tambi~n proporciona un monlón de operaciones aritméticas extrañas, tales como "A . B' más (A + B) más CIN", que casi nunca son usadas en la práctica, pero que "salen" del circuito gratis. Advierta que las entradas de operando A3_L - AO_L y B3_L- BO_L y las salidas de función F3_L- FO_L del ' 181 son activas bajas. El '1 81 también puede ser utilizado con entradus de operando y salidas de función activas altas. En este caso. debe construirse una versión diferente de la tabla de funciones. Cuando M = 1, las operaciones lógicas todavía son realizadas, pero para una combinación dada de entmda en $3- S0. la función obtenida e.~ precisamente la dual de la numerada en la tabla 5-52. Cuando M _ O, se efectúan las operaciones aritm~ticas, pero la labia de fu nciones es, una vez más. dife· rente. Consulte una hoja de dalOS del ' 181 para más detalles. Otrns dos ALU MSI. d 74.d81 Yel 74.d82 mostrados en la figura 5-94, codifican sus cntradas de selección de manera más compacta, y proporcionon solamente ocho diferentes pero útiles funciones, como se detalla en la tabla 5·53. La única diferencia entre el '381 yel ' 382 es que uno proporciona salidas de acarreo anticipado en grupo (lo que explicaremos a continuación), mientras que el otro proporciona salidas de desbordamiento y acarreo iterativo. (. )
fb)
74x381
,• SO , SlS2
"3
elN AO
•, 80 Al
, Bl ., " B2 " " "
Aa
B3
G
•
."
F• F1
•
F2
"
F3
"
,
74x362
, SlSO , S2
OVR
"3 CIN COIJT AO F. •, 80 Al F1
, Bl
" "'-B2 "" Al " B3
". • •
F2
"
F3
"
S ecei6n '5.10
Sumadores, restadores '1 ALU
44 1
Tab la 5·53
Entrad••
S 2
S
S
1
O
O
O
O
F = OOOO
O
O
I
F ", B menos A menos I más CIN
O O
I
O
F ", A
I
I
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I
O
F = A EB B
I
O O
I
F .. A + B
I
I
O
F ", A · B
I
I
I
F = 11 11
Fum;J6n
rnt'nQS
Funciones realizadas por las ALU de 4 bits 74x381 '1 el 74 x382.
B menos I más CIN
*5,10,7 Acarreo de grupo anticipado EJ ' 181 Yel '38 I proporcionan salidas dc acorf"l!o dI! 8n1PO anticipado que pennilcn que múltiples ALU se pongan en cascada sin acarreos itcrati\'OS entre los grupos de 4 bits.
acarrro dt Ilnt{JO anticipado
Como el 74x283, las ALU utilizan (lcarrco anticipado para producir acarreos internamente. Sin embargo, también proporcionan salidas G_L y P_L que son sci\ales de acarreo anticipado para todo el gru po de 4 bils. La salida G_L es a.'>Cniva si la ALU genera un acarreo, es decir, si llega a producir un acarreo de salida (COUT '" 1), exista o no un acarreo de entrada (CIN _ 1): G_L = (g) + P3' 92 + P3' P2' 9, + P3' P2 ' PI ' 90)'
l.3 salida P_l es asertiva si la ALU propaga un acarreo, es decir, si llega a producir un acarreo de salida, en caso de existir un acarreo de entrada: P_l = (Pl· p, . P, . Po)' Cuando las ALU se ponen en cascada, las salidas de acarreo de grupo anticipado pueden combinarse en dos ni,'eles de lógica para producir la cntrada de acarreo para cada ALU. Un cirm;ro de acurrto tmticipado. el 74:(/ 82 ilustr.ldo en la figura 5-95 , n::aliza esta operación. Las entradas del ' 182 son CO, la enlr.lda de acarreo a la ALU menos significativa ("ALU O") y GO- G3 y PO - P3, las salidas generada y propagada de las ALU 0- 3. Utilizando estas entradas, el ' 182 produce entradas de acarreo Cl - CJ para las ALU 1- 3. La figuro! 5-96 mueslr.l las conexiones para un ALU de 16 bits que emplea cualro '381 y un ' 182. las ecuaciones de acarreo del ' 182 se obtienen al ~di stribui r la suma" en la ecuación básica de acarreo hacia adelante, eslUdiada en la sección 5.10.4: ej+ 1
g¡ + p¡' c¡ - (g¡ + Pi) . (9/ + c¡)
Expandiendo para los primeros tres valores de i, obtenemos las siguientes ecuaciones: Cl (GO + PO)· (GO + CO) C2 = (G 1 + P1)· (G1 + GO + PO) · (G 1+ GO + CO) C3 - (G2 + P2) · (G2+ G1 + P1) · (G2 + G1+GO + PO) · (G2 + G1 + GO + CO)
dt acar~o onl;cipado 74.tl82
cifrNito
7"~ 1 B2
," •,
,
.
", •
CO GO PO
Gl Pl 02 P2 G3 P3
Cl C2
ca G P
" " • ,"
Figura 5-95 5 1mbolo lógico para
el circuilo de acarreo anticipado 74)(182.
442
Capítulo 5 Prácticas de
d jse~o
lógico combinacional
Figura 5-96 Una ALU de 16 bits usando un sumador hacia adelante de grupo.
es
c"
1=== =
G"'-L PALU-
u. ALUD
AL"' 74x381
so
., 51
C," AD
..•• 00
'"B2
'" B3
_ _ _ _ _ _ F[15:0J
Sección ·5.10
El' 182 realiza cada una de e..¡las ecuaciones con sólo un
ni~'eI
Sumadores, resladores y ALU
de retardo: una compuena
INVERSOR-OR ANO. Cuando más de cuatro ALU se encuentran en cascada, ~Stas se pueden dividir en "supergrupos", cada uno con su propio' 182. Por ejemplo. un sumador de 64 bits tendría cuatro supergrupos, cada uno con cuatro ALU y un '182. Las sal idas G_ L y P_ L de cada '182 pueden combinarse en un • I 82 del siguiente nivel, puestO que ellas indicllr\ si el supergrupo genera o prop3ga acllfTeOS: G_L = « G3 + P3) . (G3+G2 + P2) . (G3+G2+G1 + P1 ) . (G3+G2 +G 1 + GO))'
P_L =(PO · Pl · P2 · P3)' "5.10.8 Sumadores en ABEL y PLD ABEL respalda los operadores de suma ( ... ) y resta (- ) que se pueden aplicar a conjuntos. é stos son interpretados como enteros sin signo: por ejemplo. un conjunto con n bits representa un enlero en el inlervalo de Oa 2" - l . La resta se realiza mediante la negación del sustraendo y su posterior suma. La negación se efectúa en complemento a dos: es decir. el operando es complementado bil a bit y entonces se agrega \. La labia 5-54 muestra un ejemplo de suma en ABEL. La definición del conjunto para SUM fue hecha un bit más amplia que los sumandos para acomodar el acarreo de salida del MSB: de otro modo e.<¡le nca.rreo sería descartado. Las definiciones de conjunlo para los sumandos fueron extendidas a la izquierda con un bit O para coincidir con el
lamaño de SUM. Aun cuando el programa sumador es extremadamente pequeño, le loma bastante tiempo compilar y generar un inmenso número de lénninos en el prodUCIOde sumas de dos niveles mrnima. Mientras que SUMO tiene solamente dos ténninos de prodUCIO, los ténninos subsiguienlcs SUMi tienen ¡5 . 2/ - 4 lénninos, o 636 ténninos para SUM7 ! y el acarreo de salida (SUMB) tiene 280 - 1 '" 255 lénninos de producto. Obviamente. los sumadores con más bits prácticamente no se pueden realizar utilizando dos niveles de lógica. Tabla 5 -54 ProgramaABEL para un sumador de 8 bits.
module add
title 'Adder Exercise' , Input and output pins A1 .. AG, B7 •. 80 pino
SUMa .. SUMO • 5et definiti~1s A. [o. A7 .. AGJ; B. {O. B1 .. 80J; SUM " [SUM8 .. SUMO];
equations SUM • A • B:
end
,,1<,
pin istype
' ca!\ ' :
443
444
Capítulo 5 Prácticas de dise"'o lógico combinacional
dirrr,jI'Q @CARRY
Reconociendo que los comparadores y sUl1lll.dores grandes aún son necesarios en los PLD de tiempo en tiempo, ABEL proporciona una directa @CARRY que le dice al compilador que sintetice un sumador iterativo de grupo con n bits por grupo. Por ejemplo, si la instrucción "@CARRY 1 ;" se incluyera en la tabla 5-54. el compilador crearla ocho nuevas señales como los acarreos hacia fuera de las posiciones de bit O hasta 7. Las ecuaciones para SUMl hasta SUM8 usarían estos acarreos intemos, creando as! esencialmente un sumador iterativo de 8 etapas con un ~tatdo, en el peor de los casos, de ocho pasos a travfs del PLD. Si se empleara la instrucción "9CARRY 2 ;" el compilador calcularía acarreos dos bits a la vez. creando cuatro nuevas señales para acarreos fuera de las posiciones de bits 1,3,5 Y7. En este caso, el número máximo de tfnninos de producto necesarios para cualquier salida todavfa es razonable, solamente 7, Yla trayectoria de retardo en el peor de los casos tiene sólo cuatro pasos a través del PLD. Con tres bits por grupo (@CARRY 3;). el máximo número de ténninos de producto se eleva ti 28. lo que es poco práctico. Un caso especial que es frecue ntemente utilil..ado en ABEL y PLD es la suma o resta de un 1 constante. Esta ope,ación se utiliza en la definición de contadores. donde el estado siguiente del contador es precisamente el estado actual más I para un contador "hacia arriba" o menos 1 para un contador "hacia abajo". La ecuación para. el bit i de un contador "hacia arriba" puede ser estnblecida simplemente en palabras: "complemente el bit i si el conteo está habilitado y todos los bits menores que i son 1" . Esto requiere sólo i + 2 términos de producto parn cualquier valor de i. Ypuede reducirse, además. a sólo un ténnino de producto y una compuena XOR en algunos PLD y CPLD.
*5.10.9 Sumadores en VHOL Aunque VHDL tiene operadores integrados de suma (+ ) y resta (-). solamente trabajan con ti pos entero. real y físico. Específicamente 110 trabajan con ti pos BIT_VECTOR del tipo IEEE estándar STO_ LOGIC_VECTOR. En cambio. los paquetes estándar definen estos operadores. Como explicamos en la sección 5.9.6, el paquete IEEE_std_logic_arith defi ne dos nuevos ti pos de arreglo, SIGNEO y UNSI GNEO, y un conjunto de func iones de comparación para operandos del tipo INTEGER, SI GNED. o UNSIGNEO. El paquete define también las operaciones de suma y resta para las mismas clases de operandos. además de STO_ LOGIC y STO_ULOGIC, para operandos de I bit. El gran número de func iones de suma y resta sobrepuestas puede hacer menos obvio el tipo que tendrá el resultado de suma o resta. Nonnalmente. si uno de los operandos es de tipo SIGNED. el resultado es SIGNED: si no es UNSIGNED. Sin embargo, si el resultado es asignado a una señal o variable de tipo STO_LOGrC_VECTOR. entonces el resultado SIGNED o UNSIGNEO se conviene en ese tipo. La longitud de cualquier
Sección '5.10 library I EEE;
use IEEE.stdL)ogic_1164. al1 ; use IEEE .st«-logic_arith.all ;
enti t y vadd i s
Sumadores, restadore s y ALU
Tabla 5-55 Programa VHDl para sumar y restar enteros de 8 bits de diversos tipos.
port ( A, B: in UNSIGNED 17 da..nto O) ;
C: in SIGNED 17 da..nto O) ¡ O: in STOJ..
I, end vadd ;
architecture vaddLarch of vadd is beg in S..: _ ['O' &- Al • ( ' O' &- Bl ; T..:aA . C ;
U ..:_ C + SI~1ED (D) ; V < _ e - UNSIGNED(D); end vadcl.arch;
resultado es normalmente la del operando más extenso. Sin embargo. cuando un o~ran· do UNS I GNEO se combina con UD S I GNED o un INTEGER. su longitud se incrementa por 1 para acomodar un bit de signo de O. y entonces la 10ngilUd del resultado es determinada. Incorporando estas consideraciones. el programa VHDL en la tabla 5-55 muestra sumas de 8 bits para varios operandos y tipos de resultados. El primer resultado. S. se declara de 9 bits de longitud suponiendo que el diseftador se encuentra interesado en el acamo de la suma de 8 bits de los operandos UNSIGNED A Y B. El operador de concatenación & se utiliza para extender A y B. de modo que la función de suma regresará el bit de acarreo en el MSB del resultado. El resultado siguiente. T. tambif n es de 9 bits de longitud. puesto que la función de suma extiende el operando A UNSI~ cuando se combina con el operando e SIGNEn. En la lercernsuma. un STD_LOGICVECTOR o de 8 bits es convertido en tipo a SIGNE!) y combinado con e para obtener un resullado U SIGNE[) de 8 bits. En la última instrucción, D se convierte en UNSIGNED. automáticamente extendida por un bit. y restada de C para producir un resullado V de 9 bil'i. Puesto que la suma y la resta son bastante costosas en t&minos del número de compuertas requeridas. muchos motores de síntesis VHDL intentarán reutilizar los bloques de sumador siempre que sea posible. Por ejemplo. la tabla S·S6 es un programa VHDL que incluye dos sumas diferentes. Más que construir dos sumadores y seleccionar la salida de uno con un multiplexor, el motor de síntesis puede construir sólo un sumador
445
Capitulo 5 Prácticas de disei'lo lógico combinaclooal Tabla 5-56 Programa VHDl que permite sumador compartido.
library IEEE: use lEEE.st~logic_116 4. all : use
IEEE . st~logic_4I"ith . all :
ent i t y vaddshr is port (
,
A. S. C. D: in SIGNED (7 downto O) ; SE!.. : i n SI'DJ.,OOIC ; s : out SIGNE!) (7 do.m.to O)
) ene! vaddshr ;
archi t ecture vaddshr_arch of vaddshr
lS
begin
S
<_
A • B When SE!..
~
'1' else C • D:
end vaddshr_ar ch :
y seleccionar sus enU"adas con la ayuda de mulliplexores. creando potencialmente un cir· cuito completo ml1s pequeño.
*5.11 Multiplicadores combinacionales ·5.11 .1 Estructuras de multiplicador combinacional En la sección 2.8 esboZJlITlOS un algoritmo que utiliza n corrimientos y sumas para mulo
miltiplicador
combinlldOlUlI
tipl icar números binarios de n bits. Aunque el algoritmo de suma y acarreo de salida emula la fonna en que hacemos la multiplicación de números decimales con papel y lápiz. no hay nada inherentemente "secuencial" o "dependiente delliempo" acerca de la multiplicación. Es decir. dadas dos palabras de entrada de " bits X y Y, es posible escri· bir una tabla de "erdad que exprese el producto P = X • Y de 211 bits como una fu nción combi"acional de X y Y. Un multiplicador combinllciO/UlI es un circuito lógico con una tabla de verdad de esta clase. La mayor pane de los métodos de la multiplicación combinacional están basados en el algoritmo de suma y acarreo de salida de papel Y lápiz. La figura 5·97 ilustra la idea básica para un multiplic:vklf de 8 X 8 para dos enteros sin signo, el multiplicando X = xrr.X,x.x~rlXo Y el multiplicador Y = Y7YY's)'-IYJYlYIYo- llamamos a cada renglón un
Figura 5-97 Productos parciales en un multiplicador de 8 x 8.
448
Capftulo 5 Prácticas de dlsei'lo lógico combinacional
Figura 5·99 Inlerconexiones para un multiplicador combinacional más rápldo de 8 x 8 .
+
multiplicador s«uencifl l
Juma de ~rrro
afmllf:eruulo
cualquier entrada hacia cualquier salida de un sumador completo son iguales, digamos t po.! . entonces la lnIyectoria en el peor de los casos pasa a travts dc 20 sumadores y su retardo es de 20tpd' Si los retardos son diferentes, entonces la respuesta de~nde de los retardos relativos; véase el ejercicio 5.83. Los mllltip ficadons st!Cuencia/u utilizan un sumador simple y un registro para acumular los productos parciales. El registro de producto parcial es inicializado al pri· mer componente de producto, y para una multiplicación de nx n bit.., se toman n - 1 pasos y el sumador se emplea n - I veces. una vez por cada uno de los 11 - l componentes de producto restantes por ser sumados al registro del producto parcial . Algunos multiplicadores secuenciales utilizan un truco conocido como s uma de. acamo almtlCe.nodo para ~Iernr la multiplicación. La idea es romper la cadena de llCaI"mO del SUIllador iterativo para IUlI lar el retardo de CN1a suma. Esto se hace aJ aplicar la saMa del acarreo del bit i durante el paso j a la entrada de acarreo para el bit j + 1 durante el paso siguie.nte ,j + l . Después de que se suma el último componente de producto, se necesita
Sección '5.11
Multiplicadores combinacionales
un paso más en el que los acarreos se conectan de la manera habitual y se pennitc el cielo itel1l.tivo desde el úhimo hasta el bit más significativo. El equivalente combinacional de un multiplicador de 8 X 8 utilizando suma de acarreo almacenado se muestr.l en la figura 5-99. Nótese que el acam:o de salida de cada su mador complcto cn los primeros siete renglones está conectado a una enlruda de un sumador debajo de él. Los acarreos en el octavo renglón de los sumadores completos están coneclados para crear un sumador iterativo convencional. Aunque este sumador utiliza exactamente la misma cantidad de lógica que el anterior (64 compuertas ANO de 2 entradas y 56 sumadores completos). su retardo de propagación es sustancialmente más cono. Su trayectoria de retardo en el peor de los easos pasa a trovés de solamente 14 sumadores completos. El retardo puede ser mejorado aún más utilizando un sumador de acarreo anticipado para el último renglón. La estructura regular de multiplicadores combinacionales los hace idenles para la realización Vl.SI y ASIC. La importanCia de la multiplicación rápida en los microprocesadores, video digitaJ y muchas otras aplicaciones ha llevado n muchos a estudiar y a desarrollar estructums y circuitos aún mejores para los multiplicadores combinacionales: consuhe las Referencias.
·5.11.2 Multiplicación en ABEL y PLO ABEL proporciona un operador de multiplicación· , pero puede ser empleado solamente con señales, números o constantes especiales individuales, no con conjuntos. De este modo, ABEL no puede sintetizar un circuito multiplicador a partir de una ecuación simplecomo "P::X · Y," Con todo. se puede utilizar ABEL para especificar un multiplicador combinacional si se le divide en varia.. panes más pequeñas. Por ejemplo, la tabla 5-57 muestro el diseño de un multiplicador de 4x4 sin signo, cuya estructura general es igual la de la figura 5-97. página 446. Las expresiones se utilizan para definir los cualrO componentes de producto PCl . PC2 , PC3 , YPC4,Ios cuales se suman entonces en la sección de equatio ns del programa. Esto no genera un arreglo de sumadores completos como en la fi gura 5-98 o en la 5-99. En "ez de ello. el compilador ABEL truncará obedientemente la ecuación m:xiule ll1.I14x4 title ' 4x4 Combinational Multiplier ' XJ .. XO, YJ . . YO p i n¡ • rrul tlpli cand , m.lltiplier P7 • • PO p in istype 'con' ; • product p • [P7 . . POI :
Pel Pe' Pe3 Pe,
• yo. • Y1 • Y2
• Y3
,,
,
(O , 0, 0, O,X3 ,X2,Xl,XO) : ( O, 0 , O,x3,X2,xl, xO, J; (O , 0 ,X3,X2,XI,XO, O, 01 ¡ [O . X). Xl, Xl . XC, O, O, Ol ,
°
equations P • Pel • PC2 • Pe3 end 1lll14x4
~
PC4¡
Tabla 5-57 Programa ABEl para un multiplicador combinacional ele 4X4.
449
Sección ·5.11
Muhiplicadores combinacionales
library IEEE; use IEEE.std_logic_1164.all; entity vmu18x8p is port ( X: i n STD_La:;IC_VECl'OR (7 downto O) ; Y: i n STD_tJX;ICVEC'l'OR (7 downto 01 : P: ou t STD_tJX;IC_VECTOR lIS dawnto DI ) ; end vmu18x8p; ar chitecture vmu18 x8p_arch oC vmu18x8p i s functian KA.)" (Il, r 2, 13 : STD_tJX; rCI return STD_tJX;IC lS beqin return (( 11 and 12) or 11 1 and 131 or (12 and 13)) ; end ¡.t.AJ ; beqin p r ocess IX, VI t ype array8x8 i s array (O to 7) o f STD_ tJX; rC_VECTOR 17 downto DI ; variable PC : array8x8: bits de componente de producto variable PCS : array8x8; -- bits de suma del sumador complet o variable PCC : array8xB; -- bits de salida de acarreo del sumador complet o variable RAS, RAC: STD_UOGIC_VECTOR (7 dawnto 01 : -- suma del sumador en ri zo begin -y bits de acarreo for i in O t o 1 loop for j in O t o 1 loop PCli l( jl : _ Y(il and Xlj) ; -- cálculo de bits de componente de producto end loop; end loop; for j in O to 1 loop PCSIO¡¡jl : = PC(O)(j); inicializar primer renglón 'virtua l ' PCC(Ollj) :_ ' O' : sumadores (no mostrados en la figura ) end loop; for i in 1 to 1 loop -- hacer todos los sumadores completos excepto el último renglón Cor j in O t o 6 l oop PCS(i) (j) :_ PClillj) xor PCS (i-ll(j ~ l) xor PCCli-l)(j) ; 1'CC(i) (jI :- MAJIPC(i) Ij) . pcs (i- 1) Ij - 1) , I'CCli-ll (j)) ; PeS¡i)(1) :_ PC(i)(7) ; -- senal de suma de l sW2dor 'virtual ' que está en el extremo izquierdO end loop; end loop; RAC¡O) : _ ' O' : for i in O to 6 loop -- sumador en rizo final RASlil :_ PCS(7)(i _l) xor PCCPlI i ) xor RACli); RACli - l) :. MAJ IPCS(7)li . l). PCC(7l1i ). RACliJl; end loop; for i in O to 1 loop PH) <_ PCS l i ) 10) ; -- primeros 8 bits de producto de las SU/M.S del sumador -- completo end loop; for i in 8 to 14 loop p(i ) <- RASli-8); siguientes 1 bits de las swr.as del sumador en rizo end l oop; PllS1 <. ~C(1); último b it del a carreo de l sumador en rizo end process ; end vmu18x8p_arch;
451
Tabla 5-58 Programa VHOL de comportamiento para un multiplicador combinacional de 8><8.
452
CapItulo 5 Prácticas de diseño lógico combinacional
T abla S- 59 Arquitectura VHDl estructural para un multiplicador
comblnaclooal de 8X8.
architecture vmu18x8s_arch of vmu18x8s lS component AN02 port! lO , Il : in STD_LOOIC; o: out STD_LOOIC ); end cornponent; COl!lpOnent XOR3 pon I lO, n, 12: i n STO_LOGIC; O: out STO_LOGIC ): end C·Oo"iipo~.nent: coa~nent MAJ -- función mayoría, O • 10' !1 , 10' 12 + 11 ' 12 por t l JO, 11, 12: i n STO_L(X;IC; o: out STD_LOGIC ); end component : type array8x8 lS array (O to 7) of STO_LOGrC_VECTOR (7 downto O) : signal PC : array8x8; - - bits de componente de producto signal PCS : array8x8: -- bits de suma de sumador completo signal PCC: array8x8; -- bits de salida de acarreo de sumador completo signal RAS, RAC: STO_LOGIC_VECTOR (7 downto O) ; -- s~, acarreo beqin gl : for i in O to 7 genera te -- bits de componente de producto 92 : tor j in O to 7 generate Ul : AND2 port map IY(i) , Xlj). PC(i)(j)) ¡ end generare ; end generate; g3 : tor j i n O to 7 generate PCSIO)lj) ... PCIO)(j) ; -- inicia1iur sumadores ' virt ual es ' -- de primer renglón PeCIO)(j) <" , O' ; end generate: g4:foriinl to 7 generat e -- efectuar los sumadores completos , -- a excepción del úl timo renglón 95: for j in O tO 6 genera te U2 : XOR3 port map IPCIl) (JI , PCSli-I1 (j+ll.PC(:li-ll (j) , PeS(il (jll ; U3 : MAJ port InaP ( Pe(O (jl ,PeS (i- ¡ ) (j o!) ,PCC(i-l) O) ,PeC(i) (j)) ; PCSli)(7) .. . PC(i) (7) ; -- salida de suma del sumador 'virtual ' -- que está en el extremo izquierdo end generate ; end generate; RAC(OI ... ' O' ; g6 : for i in O to 6 generate -- suoador iterativo final U7 : XOR3 port map (PCS(7) (i . l), F'CC(7){i ) , MC t i ) . RAS l i )) ; u3 : MAJ port I:Iap (PCS(7) (i+l) , PCC(7)(il. RACtil, RAC{l +i )) ; end genera te ; g7 : for i in O to 7 generate P (i ) ... PCS ( i l (O) ; obtener l os primeros 8 bi ts de producto -- de las sumas del sumador completo end generate; g8: for i in 8 to 14 generate P!i l ... RAS(i -8); -- obtener los siguientes 7 bits e las sumas del sumador en rizo end generate ; PtlS) ... RACn); -- obtener el úl timo bit del acarreo del sumador -- en rizo
Sección ·5.11
Multiplicadores combinacionales
sumadores completos "virtuales" del renglón 0, no mostrados en la figura. cuyas saJida~ de suma iguaJan el primer renglón de bits de pe, mientras que su acarreo de salida es O. El tercer ciclo anidado fo r corresponde al arreglo principal de sumadores en la fi gura S-99. todos excepto el último renglón, el cual es manipulado por el euarto cielo fo r . Los últimos dos ciclos f e r asignan las salidas de sumador aplOpiadas a las señales de ~Iida del multiplicador. El programa de la tabla S-S8 puede ser modificado para emplear VHDL estructural como se muestra en la tabla 5-S9. Esle enfoque proporciona un control completo al diseñador sobre la estructura del circuito que es sintetizado, como puede deseane en una reaJizoción ASIC. El programa supone que las arquitecturas para AND2 , XOR3 y MAJ3 han sido definidas en Olro Silio, por ejemplo. en una biblioteca ASIC. Este programa hace buen uso de la instn¡cci6n genera te para crear los arreglos de componentes utiliz.ados en el multiplicador. La instrucciÓn genera te debe tener una etiqueta y. de modo similar para una instrucción de iteraciÓn f o r -1 oop. especifica un esquema de iteración para controlar la repetición de las instrucciones encerradas den!ro del mismo. Dentro del for-generate, las instrucciones enctJl'd1S pueden incluir cualquier instrucción concurrente. instrucciones IF-THEN-ELSE. y niveles adicioTUllcs de construcciones de ciclos. En ocasiones, las instrucciones genera te se combinan con IF-THEN-ELSE para producir una especie de capacidad de compilación condicional. Bien. dijimos que habíamos reservado lo mejor para el rmal, y aquí lo tenemos. La biblioteea IEEE s tcL10g ic_ari th que presentamos en la sección S.9.6 define funciones de multiplicación para tipos SIGNED y UNSIG NED. y sobrepone estas funciones sobre el operador ...... De esta fOMa. el programa de la tabla 5-60 puede multiplicar números sin signo con una simple instrucción de asignación de una línea. Dentro de la biblioteca IEEE s td_1og i c_ar i t h, la función de multiplicación se define de manera "eonductista", esto es. de comportamiento. con la ayuda del algoritmo de suma y corrimiento. Podríamos haber moslrndo este enfoque desde el principio de esta subsección, pero entonces usted no habría lerdo todo lo demds, ¿o si!
library IEEE , use IEEE.st~logic_l164.all; use IEEE,st~logic_arith.all; ent ity vrnu18x8i is port ( x ; in UNSIGNED (7 downto O) ; y; in UNSIGNED (7 downto O); P; out UNSIQreD 115 downto 01
I;
end WlU18x8i;
architecture vmu18x8i_8rch oC vrnu18x8i lS begin
X • y; end WlU18x8i_arch; p <_
Tabla 5-60 Programa VHDl verdad&ramente de comportamiento para un muHipllcador combinacional de 8><8.
453
'
irulTUU i6n
gener"te
454
Capftulo 5 Précticas de diseño lógico combinacional
Referencias
na n
I
~hc
do uto
Referencias Los diseñadores digitales que quieran mejornr sus códigos escritos deberlan comenzar por leerel clásico Elements ofStyle, tercera edición, de William Strunk. Jr. y E. B. White (Allyn & Bacon. 1979). Probablemente la guia más económica y concisa y. a pesar de ello, sumamente útil para la escritura técnica es Tire Elem etlts of Technical Wriring, por Gil!)' Blake y Roben W. 81y (MacmilJan. 1993). Parn un tratamiento más encicJo¡Xdico. véase Handbook of Tt'C/f/l ical Writing, quinta edición. por Brusaw, Alred y Oliu (St. Manin's Pn:ss, 1997). El estándar ANSUJEEE pam sfmbolos lógicos es Std 9 1-1984. IEEE Standanl Gropllic Sytlloo/sfo r Logic Fun ctiolls. Otro estándar de interés parn diseñadores lógicos es el ANSUIEEE 99 1-1986. Logic Cim lit Diagrams. Estos dos estándares y otros diez. incluyendo los sfm bolos estándar y conectores de señal. se pueden encontrar en una obrll de refere ncia práctica. Electrical and Electronics G raplr ic and UltU Symbo/s and Re¡eref/Ct'. DesignOlions Sial/daros Col/ection, publicadll por el IEEE en 1996 (www. ieee . org). Los dispositivos lógicos reales se descri ben en hojlls de especificaciones técnicas y manuales técnicos que publican los rabricantes. Las ediciones actualizadas de los manuales de datos se publican con cierta periodicidad. pero recientemente la tendencia ha sido minimiZllr o eliminar las ediciones en papel y. en su lugar. publicar informllci6n Ilctunliz.nda en la red de intemet (la Web). Dos de los principales proveedores con los sitios más detallados son Texas Instruments (www . ti . com) y Motorola (www-. mo t.com).
Para una rami lia 16gica dada. como la 74ALS. todos los fabricanles numeran generalmente especiticaciones equivalentes. de manera que pued.a consegUIrlo con sOlo un manual de datos técnicos por familia. Algunas especificaciones. en especial las de temporización, pueden variar un poco entre rubricantes, de modo que cuando la temporizaci6n está muy ajustada. es mejor verificar un par de diferentes ruentes y emplear la temporización del peor de los casos. Eso es mucho más fácil que convencer a su depana. mento de fabricación para que solamente adquiera un componente con un proveedor determinado.
455
456
Capítulo 5
Prácticas de diseño lógico combinacional Los primeros dispositivos PAL fueron inventados en Monolitbic Memories. Inc. (MMI) en 1978, por 10M Binner 'i H. T. Chua. Los inventores consiguieron la patente de Estados Unidos número 4,124,899 para su invento, ¡y MMl los recompensó comprándoles unos automóviles nuevos marcas Porsche 'i Mercedes, respectivamente! Viendo el valor de esta t/!Cnología (los dispositivos PAL, no los automóviles), Advanced Micro Devices (AMO) adquirió MMI a principios de la década de 1980 y se convirtió en un desarrollador 'i proveedor principal de los nuevos PLO y CPLO. En 1997. AMD transfirió sus operaciones de PLD a una subsidiaria. Vantis Corporation. la cual fue vendida en 1999 al antiguo competidor Lattice Semiconductor. Algunos de los mejores recursos para el aprendizaje del diseño basado en PLO son proporcionados por los fabricantes de los PLO. Xilinx Corporation. que comenzó en el negocio de FPGA. también hace CPLO. y publica un extenso Xilinx Dala Book en rusti· ca (San José, CA 95 124, 1999) Y en la Web (www.xi linx . com). De manera similar, los inventores de GAL, Lattice Semiconductor tienen un detallado lAltiu Dala Book (Hillsboro. OR 97 124, 1999) Y un sitio Web (www.latticesemi. com). Un anáJisis más detallado del fu ncionamiento interno de los dispositivos LS I y VLS I, incluyendo PLO, ROM y RAM, puede hallarse en textos de electrónica tales como Microelectronics. segunda edición. de 1. Millman y A. Grabel (McGraw.Hill, 1987) y VLSI Engineering de Thomas E. Dillinger (Prenticc Hall, 1988), Por el lado técnico del diseño digital. multitud de obras de texto estudian los prin· cipios del diseno digital, pero solamente unos cuantos tralan los aspectos prácticos del diseno. Un excelenle y breve libro enfocado a las prácticas del diseño digital es Tht! \VellT~mpered D igifal D esign, de Roben B. SeidenSlicker (Addisoo-Wesley. 1986). Contiene cientos de ';proverbios" fácilmente accesibles de disefio digilaJ, en áreas que van desde la filosofía de diseño de alto ni'¡el hasta la capacidad de fabricaciÓn .
Problemas propuestos S.I
S.2 S.3 S.4 S5
5.6 5.7 5.8
PiOporcione
ejempl05 de cirt:uitos lógicos combinacionalClll que requier.'!n mi/e.r }' mi/e.r de mil/Olla de reng.looes para describir una tabla de verdad. Para cada circuito, describa sus entradas y salida(s) e indique exactamente cuántos renglones contiene la tabla de verdad: no nea:sira escribirla. (Sugermda: puede hallar tales circuitos jUgO en este capiIlIJo). Dibuje el símboJoequivnlente de DeMorgan par.a unacompuerta NANO 74x30 de 8 entrndas Dibuje el símbolo equivalente de DcMorgan para unacompoena NOA 74x27 de 3 entrnd!!S ¿Qu~ hay de erróneo en el nombre de la seiial "READV"? Puede llegarle a molestar tenefque seguir la pisra de los niveles activos de todas las setlalClll en un circuito lógico. ¿ Por ~ no emplear soIamcnte chips no im-ersores, de modo que todas las senales sean acth-as alla5? Verdadero o falso: en el diseño lógico en burbuja, las salidas con un a burbuja pueden cona.:tarse solamente I entradas con una burbuja. Un sistema de comunicación digiral está siendo diseftado con 12 puenos de red idénticos. ¿Qut tipo de estructura esquemática es probablemente la más apropiada para el diseño? Determine el retardo de ¡nopagación má¡¡ imo exacto desde IN hasta OUT del cirt:uito de la ligur.'! XS.8, tanto para transiciones BAJO a ALTO como para ALTO a BAJO, utiliundo la información tic temporización datla en la tabla 5-2. Repita. con la ayuda de un númcro de retllrdo, simple en el peor de los casos, para cada compuerta. y compare sus resultados. Haga un comentarlo 8CCrt:a de estos últimos. U'eS
Problemas propuestos
, ,
741 SOO
,
IN _ - ' _ --,
..
"
74LSOO
OUT
, U2
Fi gura X5 .8
u, 5.9
5.10 S. I I
5. 12
Repita el problema 5.8. sustituyendo los 74HC I 00 por los 74LSOO. Repita el problema 5.8. sustituyendo los 74LS08 por los 74LSOO. Repita el problema 5.8. l ustiruyendo los 74AHCI'02 por los 74LSOO. con la ayuda de las entradas O constantes en lugar de 1M l constantes. y empleando temporización t[pica en vez de la máxima. Haga la estimación del relardode propagll.:ión mfnilTlQ desde IN hasta OUT pamel circuito mostrado en la figura )(5. 12. Justifique su respuesta.
IN
5. 13
5. 14 5.15 5.16
5.17 5.18 5.19
," . . " - "u,. "
,
,,
, ,'
74lS86
741 SB6
OUT
u,
u,
Detennine el retardo de propagación máximo exacto desde IN hasta OUT del circuito en la figura X5.12tallto para Innsiciones BAJO. ALTO como para ALTO a BAJO, utiliz.an• do la infonnaci6n de temporización d",h en la tabla S-2. Repita. con la ayuda de un nl1roero de retardo en el peor de los casos simple para cada compuerta. y oompare sus resultados. Haga un comentarlo actlU de estos últimos. Repita el problema 5. 13. $uSliruyendo 10$ 74HCT086 por los 74LS86. ¿Qul! se esper.u1a que fuera más r.1pido. un decoc:Iificadorcon salidas Illtoactivas o uno con salidas bajo acti vas7 Con la ayuda de la infonnación en la tabla 5-3 para oomponentes 74LS, detennine el retardo de prop88oción mil:imo desde cualquier entrada hasta cualquier salida en el circuito dccOOificador de 5 a 32 de la figura 5-39. Se puede utilizar el ml!todo de allAlisis Mdel peor de los casosM. Repita el problema 5. 16. efectuando un análisis detallado para cada dirección de tnlJIsición. Y compare sus resultados. Dibuje los dfgitos creados porun dccodlficadorde siete segmentos 741149 para las entr.ldas no decimales 10 t Ohuta I L11. Demuestre cómo construir cada una de las si8uientes funciooes lógicaJI de salida simple o múltiple. utiJiundo uno o mAs decodificadofes binan05 74xl 38 o 74xl39 y compuertas NANO. (Sugenmcia: Carla reaJizaciÓD deberla ser equiyaJente a una suma de minitúminos.)
(.) F ::Ex,v.z(2.4.7)
(b) F ". n A,8.C<3.4.5.6. 7)
(,) F :: EA,B,c,O(2.4.6. 14)
(d)
F :: f.w,x, v,z(O.I. 2.3. S. 7. 11 . 13)
(,) F ,. f.w,x. y(1.3.5,6)
(O
F '" I AJI .C<0, 4.6) G ... Ic,o.e(I.2)
G '" Iw,x,y(2.3, 4.7)
Figura X5 . 12
457
458
Capítulo 5 Prácticas de diseño lógico combinacional
,.
7':0:139
'A
"
ro
' YO
m >Y,
,__ de lfKn6n de , bit
,
>Y3 ,YO
Q
m
BSACl
lA 28
,y,
""
R
s T
Fi gura X5 . 21
u
v w --5OATA
5.20
5.21 5.22
5.23 5.24
5.25
5.26 5.27 5.28
Comc:nzando con el diagrama lógiro para el codificador de prioritbd 74x148. escriba las ecuaciones lógicas para sus salidas ~l, A1 _L Y AO_L ¿Cómo difieren de las ecua· ciones ~ge~ricas" dadas en la sección 5.5.1? ¿~ lerrible equh-ocación Juy en el cirt:uito de la figunII )(5.211 Sugiera un cambio que elimine ese gra\'e problema. Utilizando la información de las labias 5+2 y 5· 3 para los componentes 741.5. detennine el n::1llrdo de propagaciÓD máximo desde cualquier entrada. hasta cualquier salida en el circuito multiplexor de 32 a 1 de la figura 5·66. Se puede emplellf el rnttodo de análisis del "peor de los casos··. Repita el problema 5.22 utilizando componentes 74tlcr. Un 4rllo1 de paridad de 11 entnldas puede COf\Suuil'1e con compuertas XOR en el Clitilo de la figura 5·74 (a). ¿Bajo qué cirt:unstancias un 4rllo1 de paridad con n-entrada, (que se forma con compuertas XNOA) realium exactamente la misma función? Con la ayuda de: la información en las tablas 5·2 y 5·3 para los componentes 141.5. determine el retanio de: propagación máximo desde el bus DU hasta el bus OC en el circuito de corrección de ello;-es de la figuru 5-11. Se puede utiJi7.af el rntlodo de análisis del '"peor de los casos". Repita el ejercicio 5.25 utilizando componenles 74Hcr. Comenzando con las «uaciones drvlas en la sección 5.9.4. c.scriba una upn::sión lógica completa panlla sulida ALTBOUT de l 14x85. Escriba una expresión algebr.!.ica pana ~. el Icrcer bil de suma de un sumador binario. como una [unción de entradas Xo- x" X2' 'lo- VI' Y'12. Suponga quc Ca" OYno intenlc "dis· tribuir la muhiplicación" o minimiz.ar la expresión.
460
Capitulo 5
Prácticas de diseno lógico combinacional 5.40
5.4 1 Figure X5.40
Vuelva a disellMel decodificador de siete segmentos MSI 74x49 de manef"olq ue los dlgilos 6 y 9 tengan MCQIa"' CQInO 5e ilustra en la figura XS.40. ¿Se arecta algullO de los pntrollCli de dfgitos para las enlnldas no decimales 101 llalla la 111 1 por su nuevo disello7 Comcnzando con el programa ABEL en la tabla 5-22, escriba un pn>gnuna paro un de<»difieador de siete segmentos CQn lu mej
•
5.42
(b ) ¿Ou~ es lo que lIaCC' el circuito? Sea especIfico y e" ptique todas las entradas y salidas.
(e) Dibuje el símbolo lógico que iría en la hoja de datos de este circuito. (d ) E5crib::l un programa A B EL o V H D L de componamienlo pan el circuito. (e) ¿Con qué bloq ues de roruuucci6n estándar compile el nuevo circuÍlo1 ¿Piensa usted que tendría f"ito romo una parte MSI? 5.43
5.44
5.45
5.46 5.47
5.48
re
Un sepandor de tIeS estados I rontrola diel entradas Fe I Yun ruillor de arranque de 4.7 ka a 5.0 V. Cuando la sulida cambia de BAJO a Hj.z. llaga la estimación de l. canudad de tiempo que transcurre patll que hu entradas FCT vean ha salida de nivel ALTO. EstablelCl ClIalquíer suposición que haga. En un bus de tres C'Slactos, 10 sepwdores R:T de tres estrados controlan 10 entmd.:t
Ejercicios
Figura X5.42
5.49
5.50
S.5 1 S.52 5.53
5.54
Un propósito del ejercido 5.48 era demostrar que 00 siempre es posible mantener la consistencia en la notación de: nivel activo a menos que: estemos dispuestO! a definir sfmbolos lógicos alternativos para partes MSI que: puc:dan utilizarse en di(c:rc:ntc:s maneras. Defina un slmbolo alterno de l 74x l48 que: proporcione esta consistencia en el ejercicio 5.48. Disc:i\c: un circuito combirt3CionaJ oon ocho entradas de solicitud bajo activas, AO_ L A7_L. YochosaJidas, A2. - AO, AVAUD, B2 - SO YBVALIO. Las entradas AO_L - A7_ L Ylas salidas A2. - AO y AVAUO se definen como en el ejercicio 5.48. Las salidas B2 - SO Y BVAlID identifican la entrada de solicitud con la segunda prioridad más alta que es ascrti\"I. Deberla ser capaz de discl\.at este circuito con menos de sc:is paquetes SS! y MSI. pero no uti lice m:l.s de: lOen cualquier caso. Repita el ejercicio S.SO utiliz.ando ABEL. ¿El dildlo queda bien en un solo GAL20VII7 Repita el ejercicio S.SO utilil.a1ldo VHDL. Cree: un tipo VHDL. basado en IEEE 1164, que: modele salidas de colector abieno, donde: la escritura de saJidasjuntas cn:an una función ANO alambrada. T4Illbifn deberla modelar un elemento de resistor de ammque tal que: si 00 hay resistor de a.mmquc: y ningún dispositivo se encuentra controlando el bus. enlonces se produce una senal "desoo~ocida". Pruebe sus definiciones al modelare! drcui to en 115 figuras X3.92 para todas las combinaciones de entrada, tnnto con R I Pf1$Cnte como ausente. Oiselic: un multiplexor de S bits y 3 enlrndas que se ajuste en un encapsulado el de 24 terminales. Escriba. la tabl:! de "erdad y dibuje un diagrama lógico y el sfmbolo lógico p:tr.l su multiplexor.
461
462
Capitulo 5 Prácticas de disei'io lógico combinacional
A __
~Z
0-+-1 Flgur. X5 .55 5.55
5.56 5.57
S---'_ _ _4 - _
Escriba la tabla de verdad y un diagrama lógico pnra la función lógicl realizada por el cit(:\li to CMOS en la figura 5.55. (El circuito contiene compuena!i de tr.ln$J1\isión, \as cuales fueron JlRSenladac en la sección 3.7.1.) ¡,Qui! función lógica es efectuada por el circuito CMQ5 mostrado en la figura X5,S6? Un famoso diseil.aoor lógico decidió abandonar la ensei\anz.a y hacer fonuna otorgando las licencias del diseAo de circuito mostr.KIo en la figura X5 .57. (a) Etiquete las entradas y salidas del circuito con nombres de sefíal apropiados. incluyendo ilKiicaciones del nive l 3Ctivo,
(b) ¿Qué es lo que hace el circuilo'! Sea especifico y explique todas las entradas y salidas. (e) Dibuje el sfmbolo lógico que iría en la hoja de datos de este circuito. (d) Escriba un programa ABEL o VHDL de componwniento JKlI1I el cin:uito.
(e) ¿Con qué bloques de constnJcción estándar compitc el nuevo circuito'! ¿Piensa usted que tendrla l'xito como una parte MS I?
5.58 5.59 5.60 5.61
Escriba un programa VHDL para el multipluor 74x 157 C()IJ la tabla de funciones mostrada en la tabla 5-35. Escriba un programa VHOL para el multiplexor 74x 153 con la tabla de funcione..~ mostrada en la tabla 5-36. Demueslrl:CÓmo realizar el multiplexor de 18 bits y4 entrada.~ con la funcionalidad descrita en la tabla 5-40 utilizando 18 dispositivos 74x 15 1. Demuestre cómo realizar el multiplexor de 18 bits y 4 entradas con la funcionalidad de la tabla 5-40 usalKio nuc\'e dispositivos 74x I 53 Y un "COI1venidor de código" con entradas 52 - SO Y salidas C 1,CO de tal modo que [C1 .COj ". 00-11 cuando 52 - 50 selecciOllCn respectivamente A - D.
Flgur. X5 .56
~Z
o~
Ejercicios
Flgur. X5 .57 5.62 5.63
5.64
.5.65 5.66 .5.67
5.68
Diseñe un circuito combinac:ional de 3 entr.ldas y 2 salidas que efeclóe la oonvel1iión de código especificada en el ejercicio anter1Ot. con la ayuda de compuertas discTelllS. Agregue una entrada de control de salida de tres estados ~ al progruna multiplexOt VHDL en la tllbla 5-43. Su solución deberla tener solamente un proceso. Un dtspk":ador rdpido (tmsÚllor tn cfrcwJo) de 16 biu en un circuito lógico combinacional con 16 entradas de datos. 16 salidas de datos y 4 entradas de ronuol.. La JX1labra de salida es igual a la palabra de entrada. girada en un mlmero de posiciones de bit especificado por las entradas de control. Por ejemplo. si la palabra de entrada es igual a ABCDEFGHIJKLMNOP (cada letra representa un bit). y las entradas de control son 0 101 (5). entonces la palabra de .!alida FGHIJKlMNOPABCDE. Disei\e un despluador rápido de 16 biu con la ayuda de partes MSI combinacionales discutidas en este caprtulo. Su disello deberla contar con 20 o menos Cl. No haga un esquema completo. ~no que dibuje y describa su diseoo en tfnnil'lOS genernles e indique los tipos y la cantidad total de CI que se fIXIuleren . Escriba un prognuna ABEL pan! el dc5plaudol' rápido del ejercicio .5.64. Escriba un programa VHDL para el desplazador nipido del ejercicio 5.64 . Un disenador digital que construyó el circuito en la figun!. 5.76 accidentalmente utilizÓ unos 74xOOen lugarde los'OS en el circuito, y encontr6queel circuito todavfa funcionaba. excepto por un cambio en el nivel activo de la scaal EAAOA. ¿Cómo rue esto posible? Un circu ito de paridad impar con 2~ entradas puede construirse con 2" - I CQfIlpuc:rta5 XOA. Describa dos estructuras direrentes para esle circuito, una de las cuales proporcione un retardo de propagación de entrada a salida mínimo en el peor de tos casos y el otro ofrezca un máximo. Pata cada estructura, establezca el namero del peor de los casos de Jos reumlos de compuena XOA, y de5criba una situación donde lal t5UUClura puede ser preferida sobre la otra.
•
du plazador tn barril
463
464
Capitulo 5
Prácticas de diseño lógico combinacional
./"
A
"-
TI -
z
r
TI
= 8
Figura X5 .73
e
S.69 S.70 5.71
5.72 5.73 5.74
S.75
5.76
I
{>o-
-
J
(>o--
Escriba un a1goritmo iterativo de 4 pasos correspondiente al circuito comparudor iterativo de la figura S-SO. Escriba un progf1lma VHDL para un comparador iterativo de 16 bits em pleando la esllUCtUf1l de la figuf1l ,SoSO. Haga uso de la capacidad "generilte" de VHDL Diseik un comparador de 16 bits con laa)'uda de eincO 74x85 en una eSllUCtUf1llipo árbol de U1I modo que el retardo mbimo para una comparación sea igual a dos VC«5 el retanlo de un 74x85. Escriba un programa VHDL para un dispositi\'O con la funcionalidad de un 74x85. Escriba la tabla de verdad y un diagrama lógico para la función lógica efectuada por el circuito CMOS en la figuf1l X5 .73. Disefte un comparador semejante al 74x85 que utilice el orden en cascada opuesto. Es decir, para efoctuiU una comparación de 12 bits. las salidll.'l en cascada del comparador de orden 5UperiOr controlarla IIl.'l enlrlldas en cascada del comparador de orden medio. )' las salidas de orden mediocontrolañan las ent radu de orden inferior. No se necesita hacer un disefto y esquema lógicos completos; una tabla de verdad y una nota de aplicación mostrando la interconexión para un comparador de 12 bits serán suficientes. Diseñe un companulor de 24 billl utilizando tres 74x682 y compuenas ooieionales como sean requeridas. Su circuito debería comparar dos ml meros sin signo P )' a de 24 bit5 )' producir dos billl de ulida que indique n si P "" Q o si P > Q . Con la información de la tabla 5-3, detennine el mbimo retardo de propagación desde cualquier entrada de bu5 A o B. hasta cualq uier salida de bus F del sumador de acarreo hacia adelante de 16 bits de la figura 5-96. Se puede emplear el ~todo de an:!.lisis de l "'peQrde los casos".
Ejercicios
5.77
5.78 5.79
5.80
5.81 .5.82
Comenzando con el diagrama lógico para el 74x283 en la figura 5·91. escriba una expresión lógica para la salida S2 en tfnninos de las entradas 'J demueslte que en realidad iguala ellCrCCr bit de suma en una suma binaria como se aftnna. Se pt"""e suponer que Co .. O (es decir, ignore <:0). Consultando la hoja de datos de un circuito de acarreo anticipado 74LS 182, determine si sus salidas salisfacc.n o DO las ecuaciones dadas en la sección 5.10.7. Haga la eMimación del número de tfrminos de prodooo en una expresión de producto de $limas mínima para la salida el} de un sumador binario de 32 bilS. Sea algo más específico que al decir "miles y miles de millones", y justifique su respuesta. Dibuje el diagrama lógico para una ALU de 64 bits utilizando diec~is 74xl81 y cinco 74S1825 para acarreo anticipado completo (dos niveles de '182). Panllos ' 181, se neceo ~1.I1T1051nlr solamente las enuadas CIN y Ia.\ 53Jidas G_L Y P_L Escriba un modelo VHDL para una ALU 74x l81. Muestre cómo construir las cuatro funciones que se presentan a continuación empleando un encapsulado SSI y un 74x 138.
F1 ",X'· V' · Z'+X · V · Z F3 _ X' · y . Z'+X · Y'· Z 5.83
5.84 5.85
F4 .. X · Y' · T+X' · Y · Z
Determine el retardo de propagación en el peor de los casos del multiplicador en la figura 5-98, suponiendo que el retardo de propagación de cualquier entrnda de sumador hasta su uJida. de suma es dos veces el tiempo del retardo a la salida de acarreo. Repi ta, suponiendo Ja relación opuesta. Si se estuvim diseftando la celda del sumador a partir de un borndor, ¡,quf trayectoria favorecerla con el retardo mas breve? ¿Exisle un equilibrio óptimo? Repita el ejercicio anterior para el multiplicador en la figura 5-99. Oisefte un decodificador personalizado con la tabla de función en la tabla X5.85 utilitando partes MSI 'J SS!. Minimice el nlimero de encapsulados de el en su diseño.
A2
.,
,
,
O O O O
O O
O
,
O
1
O
,
O O
I
O
I
,
O
I
I
O
I
CS_L 1
5.86 5.87 5.88
F2==X' · Y' · Z+X · Y · Z'
,
.-
S.1k» /»,.
AO
, , O
, I
, O
, I
Tabla X5 . 85
mnguna BILL-.L MAAY_L JOAN_L
PAUL...L ANNA.,L FAED_L DAVE_L KATE_L
Repita el ejercicio 5.85 utiJii'.llldo ABEL y un solo OALI6V8. Repita el ejercicio 5.85 con la ayuda de VHDL B,cadoen el c6digode Hammjng ulilizadoen el programa VHDL de la tabla Son. escriba un programa VHDL para una entidad de codificador Hamming con entradas de datos de 4 bilS y salidas codificadas de dalos de 7 bits.
465
466
Capítulo 5 Prácticas de diseño lógico combinacional 5.89
EmpleandoABEL )' un GAL16V8 simple, diselle un multiplexor pcrsonalil"doron cuatro buses de entrada de 3 bits p, a, R, T '/ tres entrndas de selección 52 - SO que elijan uno de 105 buses para controlar un bus Y de u lida de 3 bits, de acuerdo con la tabla X5.89.
Ta bl a X5, 89
5.90
5.91
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51
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5.93
I
Disc:i\c: un multiplexor personalizado con cuatro buses de entrada de 8 bits p, a. R y T. seleccionando uno de los buses para controlar un bus Y de salida de ocho bits de acuerdo con la tabla X5.89. Use dos 74.1. 153 Yun convertidor de código que: mapce los ocho valoru posibles en 82 - SO pan cuatro códigos seleccionados para el ' 153. Elija un código que minimice el tamal\o Y retardo de plOpagación del convertidor de código, Oise:i\e un muiliplexOt personalizado con cinco buses de entrada de 4 bits A. S, C. O y E. sc:lecciolUlQoo uno de los buses para controlar un bus T de salida de 4 bits, de acuerdo con la tabla X5.9 1. No puede uti lizar más de tres el MSI y SSI. Entnn:Js ".ra
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52
51
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Repita el ejercicio 5.9 1 con 'a ayuda dcABEL y uno o más disposith"Os GAlJPALdc este capftu lo. Minimice el nllmelO y tllmlltto de los dispositivos GAL Discflc un verifICador de igua"'w' de 3 bits ron .seis entrlldas. SLOn2-OJ V GRANT[2 - 01 y una salida activa baja. MATCH_lo Las entr.lda.s SLOT están ooncctadas a valores fijM cuando el cireuito es instalado en el sistcma. pero 1M va lores GRANT cambian de base cn un ciclo dUr.lIIte el (uociOfUlmiento normal de l sistcma. Uti1iz.ando solamente panes SSI y MSI que apan::cen en las tablas 5-2 y 5·3. disene un comparador con el relardo de propagllCión máximo más cortO posible desde GRANT(2-0 J hasla MATCH_L. (Nota: El autor ten!a que rcsol\'cr CSlC problema "en la vida real" para recoctar 2 ns el retardo de trayectoria cótica cn un diseno de sistema de 2S MHl..)
468
Capitulo 6 Ejemplos de disei'lo de circuitos combinacionales que debe hacer un disei'lador cuando un circuito entero no se ajusta dentro de un solo componente. Un enfoque basado en VHDL es especialmente apropiado para disei'l os mayores que seron reali:z.ados en un solo CPLD, FPGA o ASIC, como se describe en la tercera sección. Se puede advenir que estos ejemplos no están dirigidos a un CPLD o FPGA especifico. En cambio, t:ste es uno de )os beneficios del diseño basado en HDL: la mayoría o la tOla· lidad del esfuerzo de diseno es ''transponable'' y puede ser dirigido a cualquiera de una variedad de tecnologías. Los únicos prerrequisitos para este cap(tulo son los capltulos anteriores. Las tres secciones están escritas de modo que sean muy independientes entre sr, de manera que usted no tenga que leer acerca de ABEL si está interesado sólo en VHDL, o viceversa. También. el resto del libro está escrito de modo que pueda leerse este capítulo ahoro o saltarlo y regresar después a él.
6.1 Ejemplos de diseño de bloques de construcción 6.1 .1 Desplazador rápido (barrel shifter) IItspfa:,ador r dpido
Un desplazador rápido es un circuito lógico combinacional con n entradas de datos. n salidas de datos y un conjunto de entradas de control quc especifican cómo desplazar los datos entre la entrada y la salida. Un desplazador rápido quc es partc dc un CPU mi· croprocesador típicamente puede especificar la dirección del desplazamiento (izquierda o derecha), el tipo de desplazamiento (circular. aritmético o lógico) y la cantidad dc desplazamiento (por lo regular de O a n - 1 bits. pero en oca~ iones de 1 a n bil~). En esta subsección examinaremos el diseno de UD desplazador rápido de 16 bits simple que hate solamente desplazamientos circulares a la izquicrUa. utilizando una en· trada de control de 4 bits 513:01 para especificar la cantidad del desplazamiento. Por ejemplo. si la palabra de entrada es ABCOEFGHGIH KLMNOP (donde cada letra re· presenta un bil) y la entrada de control es 0101 (5). entonces la palabra de salida es FGHGIHKLMNOPABCDE . Desde un punto de vista basado en VHOL. este problema es decepcionantemente simple. Cad •• bit de salida puede obtenefse de un multiplexor de 16 entradas controlado por las entradas de control de desplazamiento. Por el otro lado, cuando examinemos los detalles del diseño usted vem que existen compromisos entre la velocidad y el tamafto
del circuiLO. Consideremos en primer lugar un diseno que utili:z.a multiplexores MSI comercia· les. Un multiplexor de un bit y 16 entradas puede construirse empleando dos 74xi51 aplicando 53 y su complcmento a las entradas EN_L y combinando las salidas de datos y _L con una compuerut NANO, como lo mostramos en la figura 5-66 para un multi· plexor de 32 entradas, Las entrndas de control de desplazamiento de orden inferior, 52 - 50. se conectan a las entradas de selección de nombre semejante al de los ' 151. Completamos el diseno mediante la replicación de este multiplexor de 16 entradas 16 "cccs y conectando de manera apropiada las entradas de datos. como se muestra en la figura 6-1 . El ' 15 1 superior de cada par está habilitado mediante 53_L. y el inferior por 53: los bits seleccionados restantes se encuentran conectados a todos los 32 ' 151 . Las entradas de datos 00-07 de cada' 151 están conectadas a las entrudas DIN en el orden mencionado de izquierda a derecha.
•
Sección 6.1 0I"41!5:8]
Ejemplos de diseilo de bloques de construcción
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469
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74)[151 DOUT[ 15:0)
Un enfoque para la construcción de un desplazador rápido de 16 bits.
S(2-<11
S{3:0J
El primer renglón de la lab ia 6- t muestra las carnctcrísticas de este primer enfoque.
AlmJedor de 36 chips (32
74~151,
4 74x.OO y 116741\04) se \.Ililizan en la realización
MSl/SSI. Podemos reducir e510 a 32 chips ree mplazando los 74x 151 con 74x25 1 y uniendo sus salidas Y de tercer estado en conjunto, como se tabula en el segundo renglón. Ambos dise~os tienen carga muy pesada en las entradas de control; cada uno de los bits de control 512:01 debe estar conectado:1 la enO'ada de selección de nombre semejante en
cada uno de los 32 multiplexores. Las entradas de datos también se encuentran con una carga bastante pesada: cada bil de da tos debe conectarse a 16 diferentes entradas de dalOS del multiplexor, correspondientes a las 16 cantidades de desplaz.amiemo posibles.
Sin embargo. suponiendo que las pesadas cargas de: datos y control no retarden demasiado las cosas. el enfoque basado en el 74x25 I produce el retardo de datos más corto. con cada bit de datos pasando a travts de sólo un multiplexor. De manera alternativa. podríamos construir el desplazador rápido utilizando 16 multiplexores 74x lS7 de 4 bits y 2 entradas. como se tabula en el último renglón de la tabla. Comenzamos utilizando cuatro 74xl S7 para hacer un multiplexor de 16 bits y Compo•.,.,,,. muh, [,eXtH 74x1S1 74x251 74xl53 74d57
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, 4
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Tabla 6-1 Propiedades de cuatro diferentes enfoques de diseno para desplazadores rápidos.
•
470
Capitulo 6
Ejemplos de diseño de circuitos combinacionales
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Figura 6-2 Un segundo enfoque para la construcción de un desplazador nlpido de 16 bits.
2 entradas. Entonces, podemos conectar un primer conjunto de cuatro ' 157 controlados por SOpara desplazar a la izquierda la palabra de entrada por Oo 1 bit. Las salidas de datos de este conjunto están conecladas a las entradas de un segundo conjunto, controlado por S 1. que desplaza a la i7.quierda su palabra de enlrada por Oo 2 bils. Continuando la cascada. un tercer y cuano conjunlos son controlados por S2 y S 3 para desplazar selectivamenle por 4 y 8 bits, como se muestra en la fi gura 6-2, Aqul, las entradas lA-4A y 1 B-48 Y las salidas 1Y-4Y de cada '157 se encuenlnUl conectadas a las seiiales indicadas en el orden numerado de izquierda a derecha, El enfoque basado en el ' 157 requiere solamente la mitad de paquetes MSI y tiene menor carga sobre las enlmdus de CQIlU'OI y datos, Por otra parte. tiene el retlrdo de traya:toria de datos más largo. puesto que cada bit de datos debe pasar a trJ,\'és de cuatro 74xJ57, A la mitad entre los dos enfoques. podemos utilizar ocho multiplexores 74x 153 de 2 bit.. y 4 entnwbs para construir un multi plexor de 16 bits y 4 entrOOas. Ponierxkl en cascada dos conjuntos de~, pcxIcmos emplear 513:21 para despla7N de forma selectiva por O, 4, 8 o 12 bits y 5 [1 :0] para desplazar por 0-3 bits. Este enfoque ticne las cnracterfsticas de desempeño mostradas en el tercer renglón de la tabla 6-1 y podóa aparecer como el mejor compromiso s.i usvd 00 necesitara tener el retardo de datos absolutamente ~ corto posible. La misma clase de consideraciones se aplicarla si usted estuviera construyendo el desplawdor rápido con celdas ASIC en vez de partes MSI. excepto que usted estarlo. contando área de chip en vez de paquetes MSUSSI. Las bibliotecas de celda ASIC típicas tienen multiplexores de I bit de ancho. por lo regular realizados con compuenas de transmisión CMOS. con 2 a 8 entradas. Para construir un multiplexor más grande se tiene que reunir una combinación apropiada de ccldas más pequeñas. Aparte de la clase de selecciones que encontramos en-el ejemplo de MSI. se tiene la complicación adicional de que los retardos CMOS son altamente dependientes de la carga. De este modo. dependiendo del enfoque. usted debe decidir dónde agregar buffers a las líneas de control. las líneas de datos o ambas para minimizar los relardos relacionados con la carga. Un enfoque que parece adecuado en leona. antes de analizar estos retardos y agregar burrers. en la práctica puede generar menos relardo o mayor área de chip que otro.
472
Capitulo 6
Ejemplos de dlsefio de circuitos combinacionales
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Sección 6.1
Ejemplos de disei'lo de bloques de construcción
a burb). Podemos utilizar las salidas Al-AO del codificador de priorídad directamente como el exponente mientras que el caso de no hallar el I produce A2-AO = 000. El hecho de "seleccionar cuatro bits" suena como hacer una "selección" o una operación de multiplcxión. El exponente de 3 bits detennina cuál conjumo de cuatro bil5 de B elegiremos. de modo que podemos emplear los bil5 del exponente para controlar un multiplexor de 4 bil5 Y 8 entradas que selecciona los cuatro bits apropiados de B para ronnar M. Un circuito MSI que resulta de estas ideas se ilustra en la figura 6-3. Contiene varías optimizaciones:
•
•
• •
Puesto que el codificador de prioridad MSl disponible. el 74x148. tiene entrudas activas bajas, el número de entrada B se supone que está disponible en un bus activo bajo B_Lf10:0J. Si sólo se tiene disponible una versión activa alta de B. entonces pueden utilizarse ocho inversores para obtener la versión activa baja. Si reOcxiona acerca de la operación de conversión, se dará cuenta de que el bit más significativo de la mantisa. m). es siempre l . excepto en el caso de no hallar el l . El ' 148 tiene una salida GS_L que indica este caso, lo que nos pennite eliminar el multiplexor para m ). El ' 148 tiene salidas activas bajas, de modo que los bilS del exponente (EO_L--E2_L) son producidos en fonna activ'd baja. Naturalmenle, tres inversores podrían utilizarse para producir una versión activa alta. Puesto que todo lo demás es activo bajo los bits de mantisa activa baja. se emplean, también. Los bits activos ailos también están fácilmente disponibles en las salidas EO_Ldel ' 148yY_L del ' 151.
En sentido estricto, los multiplexores en la figura 6-3 están dibujados de manera inc" ..mlec"'la. El sfmbolo del 74x 151 puede dibujarse en rorma alternativa como se muestra en la figura 64. En palabras, si las entradas de datos del multiplcxOf" son activas bajas, entonces las salidas de datos tienen un nivel activo opuesto al mostrado en el sfmbolo original. El sfmbolo de "datos activos bajos" setfu preferible en la figura 6-3. puesto que los niveles activos bajos de las entrnc\as y salidas del '15 1 coincidirían entonces con sus nombres
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Figura 6-4 51mboIo lógico alterno paftl el multiplexor de
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8 entradas 74x151.
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473
474
Capitulo 6
Ejemplos de disei'io de circuitos combinacionales
de sei\aJ. Sin embargo, en aplicaciones de almacenamiento y transferencia de datos, los diseñadores (y el libro) no siempre "se guían por el manual". En general. por el contexto. un multiplexor (o un registro de bil'i multiples, en la sección 8.2.5) no olteru el nivel activo de sus datos.
6,1,3 Codificador de prioridad dual Con bastante frecuencia los bloques de construcción MSI necesitan un poco de ayuda de sus amigos (ordinariamente compuertas) para llevar a cabo el trubajo. En este ejemplo, nos gustarla consuuir un codifi cador de prioridad que identifique no sólo la más alta sino también la señal alinnada con la segunda prioridad más alta de entre un conjunto de ocho entradas de solicitud. Supondremos paro este ejemplo que las entradas de solicitud son activas bajas y se llaman RO_L-R7_L donde RO_L ticne la más ruta prioridad. Utilizaremos Al-AO y AVALlO para identificar la solicitud de más alta prioridad, donde AVALlO es afinnada solamente si por 10 menos una cntrada de solicitud es afinnada. Emplearemos 82-80 y BVAUO para identificar la solicitud de la segunda prioridad más ruta, donde BVALlD es afirmada solamente si no por lo menos dos entradas de solicitud son afirmadas. Enconlnlr la solicitud de más alta prioridad es bastante fácil : podemos únicamente utilizar un 74x148. Para hallar la solicitud de segunda más alta prioridad. podemos emplearolro ' 148, pero sólo si primero "ponemos fuero de combate" la solicitud de más alta prioridad antes de aplicar las entradas de solicitud. Esto puede hacerse utilizando un decodificador para seleccionar una señal para dejar (uera de combate, basado en A2-AO y AVALlD desde el primer '148. Estas ideas son combinBdas en la solución mostrada en la figura 6-6. Un decodificador 74x 138 aflnna como máximo una de sus ocho salidas, correspondientes a la entrada de sol icitud de más alta prioridad. Las salidas son alimentadas a una fila de compuenas NANO parn "apagar" la solicitud de más alta prioridad. Un truco que se usa en esta solución es obtener las salidas activas altas desde los ' 148, como se muestra en la figura 6-5. Podemos renombrar las salidas de dirección A2_l-AO_L para que sean activas altas si también cambiamos el nombre de la entrada de solicitud que está asociada con cada combinación de salida En panicular, complementamos los bits del número de solicitud. En el s{mbolo redibujodo. la entruda de solicitud 10 tiene la prioridad más alta.
Figura 6-5 Símbolos lógicos alternos para el codilicador de prioridad de 8 entradas 74x148.
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476
Capitulo 6 Ejemplos de diseño de circuitos combinacionales
6.1.4 Comparadores en cascada
En la sección 5.9.4, mostramos cómo los comparadores 74x85 de 4 bits pueden ser colocados en cascada para crear comparadores más grandes. Puesto que el 74x85 utiliza un esquema en cascada serie, puede ser empleado para construir comparadores arbitrariamente grandes. El comparador 74x682 de 8 bits, por otm pane. no tiene en absoluto ninguna entrada ni salida en cascada. De este modo, a primera vista puede crce~ que no es posible utilizarlo para construir comparadores grandes. Pcro esto no es \·erdad. Si se piensa acerca de la naturaleza dc una comparación grande. cs claro que dos entradas amplias. digamos de 32 bits (cuatro bytes) cada una, son iguaJes solamente si sus correspondientes bytes son iguales. Si estamos intcOlando hacer una comparación mayor que o men~r que, eOlonces los correspondientes bytes más significati\'os que no sean iguales detenninan el resultado de la comparación. Haciendo uso de estas ideas, la figura 6-7 utiliza tres comparadores 74x682 de 8 bits para hacercomparacioncs dc igua.ldad y mayor q ue sobre operandos de 24 bits. Los resultados de 24 bits son derivados de los resultados individuales de 8 bits utilizando lógica combinacional pam las siguientes eculICiones: PEOO = E02 · EO' . EQO PGTQ :: GT2 + EQ2 · GT1 + EQ2 · EQ1 . GTO
Este enfoque de expansión "paralelo" es en realidad más rápido que el esquema de cascada serie del 74x85, porque no sufre el retardo de propagar las seriales en cascada a través de una cascada de comparadores. El enfoque paralelo puede utilizarse para construir comparadores muy anchos empleando lógica ANO-QA de dos niveles para combinar los resultados de 8 bits, limitados solamente por las resuicciones de convergencia de la lógica ANO-OA. Los comparadores lIrbilnulamente grandes pueden haC1:1"8e si se utili7.an niveles adicionales de lógica para hacer la combinación.
6.1 .5 Comparador dependiente del modo Con mucha frecuencia, los requerimientos para una uplicación de circuito digital se especifi can de una manera que hace obvia la solución de un M$ I u Olro bloque de construcción. Por ejemplo, considere el siguiente problema: •
Diseñe un circuito combinacional cuyas entradas son dos enteros binarios sin signo de 8 bits. X y Y. Y una señal de control MIN/MAX. La salida del circuito es un entero binario sin signo Z de 8 bits tal que Z = min(X,Y) if MINIMAX ::: l . y Z ::: max(X,Y) si MINlMAX = O.
Este circuito es bastante flÍcil de visuali7.ar en témlinos de funciones MSI. Claramente. podemos utilizar un comparador para determinar si X > Y. Podemos emplear la salida del comparador para controlar mulliplexores que producen min(X.Y) y max(X.Y) y podemos utilizar otro multipleltorparn seleccionar uno dcestos resultados dependiendo de MINIMAX. La figura 6-8(a) es el diagrama de bloques de un circuito correspondienle para este enfoque. Nuestra primera solución se enfoca a las tareas, pero es más costosa de lo necesario. Aunque tiene tres multiplexores de dos entradas. hay nada más dos palubrolS de entr.tda, X y Y. que al fina l se se leccionan y se producen a la salida del circuito. Por lo lanto,
Sección 6.1
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Ejemplos de diseoo de bloques de construcción
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"1102
• U5
deberíamos ser capaces de utilizar justo un multiplexor simple de dos entradas y emplear alguna otn.lógiea para averiguarqu4!; enlmda debe seleccionan;c. Este enfoque se iluslrII en la figura 6-8{b) y (e). La "otra lógiea es efecti vamente muy simple. pues utiliza preM
"1102
F i gur a 6-7 Clrcutlo comparado' de 24 bits.
478
Caprtulo 6 Ejemplos de diseflo de circuitos combinacionales
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MINIMAX
==:-;:==:::;-, ...
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y= , Y)
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F i gura 6- 8 Circuito comparador dependiente del modo: al diagrama de bloques de una solución de "primer-corte"; bl diagrama de bloques de una solución más electiva en costos; el diagrama lógico para la segunda solución.
Secci6rI 6.2
1m 9 npr
E}emplos de disel"lo usando ABEL y PLD
h)s je
Jto
6.2 Ejemplos de diseño usando ABEL y PLD 6.2.1 Desplazador rápido Un desplazador rápido. definido en la página 468, es buen ejemplo de algo que no se diseñe utilizando los PDL. Sin embargo. podemos darle buen uso a ABEL para describir una fu nción de desplazador rápido y tambi~n veremos por qu~ un desplazador rápido tipico no es una buena adaptación para un PLD. La tabla 6-2 muestra las ecuaciones para un desplazador rápido de 16 bits con la misma funcionalidad del ejemplo de la página 468 (hace desplazamientos circulares a la izquierda únicamente, utilizando una entrada de control de 4 bits S(3 .. 0) para especificar la cantidad de desplazamiento. ABEL hace fácil especificar la funcionalidad del circuito completo, sin preocupamos de cómo el circuito puede dividirse en múltiples chips. Tam· bi~n. ABEL genera obedientemente una expresión mínim3 de SUrntl de productos para cada bit de salida. En este caso. cada salida requiere 16t~nninos de producto. La división del desplazamiento de 16 bits en múltiples PLD es una tarea dirfcil en dos maneras diferentes. Primero. deberla ser obvio que la naturaleza de la función es tal que todo bit de salida depende de cada bit de entrada. Un PLD que produce. digamos. la salida DOUTO. debe tcner todas las 16 entradas DIN y todas las euatro entradas S disIxm.ibles para ello. De este modo. un GALl6V8 en definitiva no puede ser empleado; sólo tiene 16 entradas. El GAL20V8 es semejante: al GALl6V8. con la adición de cuatro terminales sólo de entrolda. Si utilizamos la totalidad de las 20 entradas disponibles. nos quedamos con dos tenninales sólo de salida (correspondientes a las salidas superior e inferior en la figura 5-27 de la página 345). De este modo. parece posible que podrfamos rea lizar el desplazador rápido utilizando ocho chips 2OV8. produciendo dos bits de salida por chip. No. todavía tenemos un problema. La segunda dimensión de dificultad en un desplazador rápido basado en PLD es el número de lérminos de producto por salida. El desplazador rápido requiere 16. mientras que el 20V8 proporciona solamente 7. Estamos atorados. ya que cualquier realización del desplazador rápido en los 20V8 va a requerir lógica de paso múltiple. En esle punto. estaríamos mejor infonnados al examinar las opciones de división o partición a lo largo de las \fncas. como 10 hicimos en la sección 6.1.1.
479
480
Capitulo 6
Ejemplos de diseño de circuitos combinacionales
Tabla 6-2 Programa ABE L para un desplazador rápido
de , 6 bits.
module barre116 title '16-bit Barrel Shifter ' • Inputs and Outputs
pl.n; pin istype 'com ' ,
DINIS .. DINO, 53 .. 50 IXXTrIS •• fXX1l'O S • [S3 .. 50J,
equations [IXXTrlS .. !XX1I'O 1
• (S•• l) , •
•
(S.. O)
[DINlS .. DIN01 I & [DIN14 . . DINO, OINI5j I (S••2) [OINU .• DINO, DIN15 . • DIN14 J (S·.3) & [DIN12 .. DI NO, OINI5 . . DIN131
,, ,
• • •
•
(OINl .. DmO , OINI5 . . DIN4 J (S··12) (S•• 13) & rOIN2 . . DINO, onU5 . . DINl] (S·.14) & (DINl. .DINO, OINI5 .. DIN2] (DIND,DINlS . . DINI). I (S .. 15 )
•
end barre116
El desplazador mpido de 16 bits puede ser real izado sin mucha dificultad en un dis-
positivo prognunable más grande, es decir, un CPLD o un FPGA con suficientes tenninales de EJS. Sin embargo, imagine que estuvi6ramos intentando diseñar un desplazador rápido de 32 O64 biu. Claramente. necesitaríamos utilitat un dispositivo con todavía más tenninales de PJS, pc:¡o eso no es todo. El número de ~nni nos de producto y la gran cantidad de conexiones (todas las entrndas conectadas a todas las salidas) aún sería un reto. En realidad. un monlador típico CPLD O FPGA podrla tener dificultades re3lizando un desplazador rápido más grande con retardo pequeño o incluso sin retardo en absoluto. Hay un recurso critico que tomamos para conceder en los diseños de desplazador rápido de bloque de construcción dividido de la sección 6.1.1 : ialambres! Un FPGA está algo limitado en su conectividad intema. y un CPLD lo está más aún. De esta foona, incluso con modernas herramientas de diseño FPGA y CPLD. usted todavfa tiene que ''usar la cabeza" para dividir el diseí\o de una manera que ayude a las herramientas a efectuar su uabajo. Los desplall'ldores mpidos pueden ser todavfa más complejos de lo que hemos mostrado hasta ahora. Sólo por diversión. la tabla 6-3 muestra el diseño para un desplazador rápido que respalda seis diferentes clases de desplazamiento. Esto requiere todavfa más ténninos de producto. ¡hasta 40 por salida! Aunque nunca se construirla este dispositivo en un PLD, CPLD o FPGA pequeño, las ecuaciones minimizadas ABEL son útiles porque pueden ayudarle a comprender los efectos de algunas de sus selecciones de diseño. Por ejemplo. al modificar la codifi cación de SLA y SRA a [1 , . X. , O1 Y [1 , . X. , 1 j • se puede reducir el número total de téoninos de producto en el diseño de 624 hasta 608. Es posible ahorrar más t!nninos de producto al cambiar la codifi cación de la cantidad de desplazamiento para algunos desplazamientos (véase el ejercicio 6.3). Los ahorros provenientes de estos cambios pueden aprovecharse con ouos enfoques de disei\o.
Secclórl 6.2
Ejemplos de diseoo usando ABEl y PlD
Tabla 6-3 Programa ABEl para un desplazador en barril de 16 bits de modo múltiple.
uoJule barr116f Tit1e ' Mu1ti-mode 16-bit Barre1 Shifter' • Inputs and OUtputs OIN15 .. DINO, S3 . . SO , C2 • . CO ccur15 .. OCUI'O
p .l O;
pin istype 'com' ;
S. [S3 .. S0) ; e. [C2 .. eO) ; • Shift aroount and mode • MSB and LSB L • DIN15; R • PINO; ROL. (C ... {O, O, O]I ; ROR • (e ;oc (0.0.1)) ;
o
(O,1.0 ]) ; (0 .1.1 ]) ; [l.O , O)); [1. 0.1 ]) ;
o
SLL •
(e ••
SRL • (e .". SU>. • (e •• SRA • (e ••
o
o o o
Rotate (circular shi ft ) left Rotate (ci rcular shift) right Shift l ogica1 1eft (shift in Os) Shift logical right (shift in Os) Shift left arithmetic (replicate LSB) Shi ft right arithmetic (replicate MSB)
equations (ccur15 .. 0CUI'0¡ " ROL & (S.~O) , (OIN15 .. OINO] , ROL ' (S •• l) , (OIN14 .. OINO.DIN15] , ROL' (S •• 2) , (OIN13 . . OINO.DINI5 .. DIN141 , ROL' (Sa.15) & [DINO,DIN15 .. DDN1 ) I ROR ' (S ... O) , [OINI5 . . DINO} , ROR & (S .. I) & (DINO.DINI5 .. OIN1]
· ..
I ROR , (5 •• 14) & [DIN1 3 .. DINO, DINI5 . . DINI4] I ROR , (5··151 & [DIN14 . . DINO , OIN15J I SLL & (5 •• 01 & [OINI5 . . OINO) I SLL , (5•• 1) & (OIN14 . . OINO.O]
(5•• 14) , [DINI . . DINO. O. O, O, O,O , O.O .O. O, O, O, O,O, OI t SLL , (S •• 15) & IDINO, O, O. O. O. O, O, O,O,O. O. O, O, O,O,OI I SRL , (5•• 0) & (OIN1S . . 0INOj I SRL & (5 •• 1) , (0.DIN15 .. DINl] , SLL ,
• ••
I SRL , (5•• 14 ) , IO , O.O.0 . O,O, O, O,O. 0. O. O,O ,O,DINlS . . DIN14 J I SRL , (S•• 151 , [O , O.O . O.O , O, O,O ,O,O. O. O, O, O,O, DINI5] , SLA , (5•• 0) & (OIN15 .. DLNO) ISLA' (S.,,1) , (OIN14 . . OINO.R) · .. ISLA' (5 •• 14) , IDIN1 .. DINO,R.R. R.R.R,R,R.R.R.R.R,R,R.RI ISLA' (5•• 151 , [DINO.R,R,R ,R.R,R.R,R,R,R.R.R.R, R,R] I SRA , (S•• O) , IDlNI5 .. 0INO ] I SRA & (5··1) & IL,DIN15 .. DIN1] • ••
I SRA' 15 •• 141 , IL,L , L,L.L,L,L.L. L. L.L.L,L.L, DIN1S . . DIN14] I SRA' (S •• 15) , IL, L,L,L,L,L. L.L,L,L,L,L,L, L,L,DINn5 ) ; end barr1l6f
481
Sección 6.2 P-Terms
Tabl a 6 -7 Uso de término de producto en el PLO codificador de prioridad dual.
Fan-in Fan-out Type Namo
--------- ------ ------- ---- ---------Pin AVALIO 8/1 1 4/5 4/5 4/5 24/ 8 24 / 17 20/21 18/ 22 •••••••••
106 / 84
•• ••
11 11 11 11
1 1 1 1 1 1 1
Pin
Al
Pin ,in Pin Pin Pin Pin
Al
Ejemplos de diseí'io usando ABEl y Pl D
AO BV/\LID
"
81 SO
Be" P-Term Total : 76 Total pins : 16 Average P-TermVOUtput : 9
prioridad. Para hallar la entrada de prioridad de segunda mayor prioridad. excluimos una entrada. si su número de entrada coincide con el de mayor prioridad, el cual es A: De este modo, estamos empleando lógica de dos pasos para calcular las B salidas. La ecuación para AVALID es fácil: AVALID es 1 si las entradas de solicitud no son lodas O. Para calcular BVALID. operamos con O R todas las condiciones que establecen B en la instrucción WHEN.
lncluso con lógica de dos pasos. las salidas B uúlizan tantos términos de producto que no caben en un 16V8: la tabla 6-7 muestra el uso del ténnino de producto. La.~ salidas 8 emplean demasiados términos incluso para un 22V IO. el cual úene 16 términos parn. dos de sus terminales de salida y 8-14 parn. los otros. ¡En ocasiones usted sólo tiene que trabajar duro para hacer que todo se cumpla! Asr, ¿cómo podemos ahorrar algunos términos de producto? Un punto importante que se tiene que observar es que RO nunca puede ser la entrada afirmada de segunda más alta prioridad, y por lo tanto 8 nunca puede ser válida y O. De este modo, podemos eliminar la cláusula WHEN para el caso RO" " 1. Haciendo este cambio se reduce el número mfnimo de términos para 82 - 80 a 14. 17 Y 15. respectivamente. Casi podemos ajustar el diseño en un 22V IO. si podemos conacerun término fuera de la ecuación 8L Bien. intentemos rugo más, La segunda cláusula WHEN. para el caso RO•• 2,lambién raUa para hacer uso de lodo lo que sabemos. No necesitamos la completa generalidad de
a n ")1'
:!g j
"'1m' d
hos d
ulo
485
486
Capftulo 6 Ejemplos de disei'io de circuitos combinacionales
A! "O : este caso sólo es importante cuando ROes 1. Asf. reemplacemos las dos primeras líneas de la instrucción WHEN original con WHEN (RlKK1) & (ROKKl) THEN Brl ; Este sutil cambio reduce el número mlnimo de ténninos para 82-80 a 12. 16 Y 13. respectivamente. ¡Lo hicimos ! ¿Puede reducirse más el número de ténninos. suficiente parn ajustarse en un 16V8 mientras mantiene la misma funcionalidad'! No es prolxible. pero ¡dejemos eso como un ejercicio (6.4) para ellcelOr!
6.2.4 Comparadores en cascada En la sección 5.9.5 indicamos que las comparaciones de igualdad son fáciles de realizar
en PLD. pero que las comparaciones de magnitud (mayor que o menor que) de más de unos cuantos bits no son buenas candidatas para la reali7.aciÓn PLD. obedeciendo al gran número de ténninos requeridos. De esUl fonna. los comparadores se realiUlrt mejor utilizando componentes dc comparador MSI discretos o como celdas especi31izad3s dentro de una biblioteca FPGA O ASIC. Sin embargo. los PLD son muy adecuados para realizar la lógica combinacional utilizada en esquemas de "expansión en paralelo" que construyen comparudores más amplios de los más pequeños, como mostmremos aquí. En la seeción 5.9.4 presenUlmos cómo conectar comparadores de 4 bits 74x85 en serie para crear comparadores más grandes. Aunque un esquema en cascada serie no requiere lógica extrn para construir de fonna arbitraria compamdores más gi.lOdes. tiene 13 des\'cntaj3 principal de que el retardo se incrementa linealmente con la longitud de la cascada. En la sección 6.1.4. por otra panco mostramos cómo múltiples copias del comparador de 8 bits 74)(682 podían ser utilizadas en paralelo junto con 16gica combinacional para efectUtlT un3 comparación de 24 bits. Este esquema puede ser gencrali7.ado para comparaciones de amplitud arbitraria. La tabla 6-8 es un program3 ABEL que utiliza un GAL 22VIO para realizar una comparación de 64 bits. utili7.ando ocho 74x682s para combinar las Slllidas igual (Ea) y mayor que (Gn del byte individual para producir todas las seis posibles rel3ciones de los dos valores de entrada de 64 bits (=-. '#, >. ~. <. ~) . En este programa, cad3 Slllid3 PEQQ Y PNEQ se realiza con un lénnino de prod ucto. Las ocho salidas restantes utilizan ocho lénninos de producto cada una. Como ya mencionamos. el 22V 10 suministra 8- 16 t~ nn inos de producto por salida.
m:llCl pro 1
por
re h
JW
488
Capftulo 6 Ejemplos de disel'lo de circuitos combinacionales Tabla 6-9
Bits de control de modo para el comparador dependiente del modo.
."
...
O
O
O
I
I
O
I
I
ComPl'racl6n
J2·bil5 J I-bits JO..bits 00 Ulilil.ó1do
6.2.5 Comparador dependiente del modo Para el ejemplo siguiente, supondremos que tenemos un sistema en el cual necesitamos comparnr dos palabras de 32 bits bajo circunstancias normales. pero donde: en ocasiones debemos ignorar uno o dos bits de orden menor de las palabras de entrada. El modo de operación se especifica mediante dos bits de control de modo, M1 y MO, como se muestra en la tabla 6-9. Como ya lo hemos hecho notar, la comparación. suma y otras operaciones "iterativas" son por lo regular candidatas deficientes pM3 el diseño basado en PLD. porque una expresión equivalente de suma de productos de dos niveles tiene demasiados términos de producto. En la sección 5.9.5 calculamos cuántos términos de producto son necesarios para un comparador de n bits. Con base en estos resultados. con seguridad no estarfamos en la posibilidad de construir el comparador dependiente del modo de 32 bits o incluso una [meción de 8 bits del mismo con un PLD; el compM3dor de 8 bits 74x682 es apenas aproximadamente el chip sencillo más eficaz. posible que podemos utilizar para efectuar una comparnción de 8 bits. Sin embargo. un diseño basado en PLD es baso tante razonable para manipular la lógica de control de modo y la parte de la comparación que es dependiente del modo (los dos bits de menor orden). La fi gura 6-9 muestra un diseño completo de circuito que resulta de esta idea, y la tabla 6-1 1es el programaABEL paro. un PLD 16V8 MODECOMP que maneja la "Iógica aleatoria", Cuatro '682 se utilizan para comparar la mayorla de los bits, y el 16V8 combina las salidas del '682 y manipulan los dos bits de menor orden como una func ión del modo. Las expresiones intermedias EQ30 y GT3 O se definen para ahorrar escritura en la sección equat ions del programa, Como se muestrol en la tabla 6- 10, las salidas XEQY y XGTY utilizan 7 y 11 ttrminos de producto, respectivamente. De este modo, XGTY no se ajusta dentro de los 7 términos de producto disponibles en una salida 16V8. Sin embargo. éste es otro ejemplo donde tenemos algo de flexibilidad en nueStras selecciones de eodificación, Al cambiar la codificación de HODE3 Oa ( 1 , . X. l . podemos reducir los requerimientos de término de producto para XGTY a 7112 y por ello ajustar el diseño en un 16V8. Tabla 6-10 Uso de término de producto para el PLD MODECOMP.
P-Terms
Fan-in Fan-out Type
--
--- ----- ------ ------- ---- -------7/9
10
11/13
14
••••••••• 18/22
1 1
Pin Pin
"",y
I
Be.< P-Term Total ; 18
,
Total Pins : 16 Average P-Term/Output :
Sexión 6.2
Ejemplos de diseño usando ABEL y PLD
469
,,_ PO 00
Pl al P2
02 P P3 A'
P'
'" P5
, GT2-L
PGTO
as
PA.!.16V8
P6 06 P7
XEOY
A'
U,
Ul
,,-
XGTY
""""
PO 00
us MOOECOMP
Pl al P2
EOC L
02 P P3
"
PEOO
Q3
P'
'"P5
P
PGTO
05 P6 06
P'
A'
U2
FI 9 u r 8 ti - 9 Un comparador dependiente del modo de 32 bits.
1
GT3_l
490
Capítulo 6 Ejemplos de diseño de circuitos combinacionales
Ta bla 6-11 Programa ABEL para combinar ocho 74xS82 en un comparador de
64 bits.
rrodule modecUiP title 'Control PLD for Mode-Dependent Comparator' M:)()EX:Q{p
device 'PI6V8' ;
• Input and output pins MO. Mi, EQ2J" GT2_L, EQO_L, GTOJ, EQ1J" GT1J" EQ3J" GT3J,. xO, Xl. YO. Y1 XEQY. XGrY
pin 1. .6: pin 7 .. 9. 10. 15 .. 18, pin 19 , 12 istype 'can' ,
•
Active-Ievel converSl0n5 !Xl] • !EQ3..L: !Xl2 • !EQ2..L: !XlI • !EQIJ,: • ! moJo; Gr3 • !GT3..L; GT2 • !GT2J, : GrI • !GI'1J..; GTO • !GTOJ.;
"'"
•
Hade
definitions
t-f)DE32 • I [MI,MO } •• 10.0)) ; K)DE)l • ( [Ml,MO ) •• [0.1)) ; MJDE30 • I [Hl.!'¡O } •• 11.0)) ; "'DEXX • I [MI, MO } • • /l.I}) ;
o o o o
32-bit culiparison 3I-bit comparisan 30-bit cUiparison tJnused
• Expressions for 3D-bit equal and greater-than 8030 "' 803 " EQ2 " EQI " EQO: GI'30 "' GT3 I (EQ3 "G'I'2) i IEQ3 " EQ2 "GTI) t (EQ3 " EQ2 " EQI "
GTO) ;
equations WHEN I«)DE32 THrn (
XEQY; 8030 " (Xl ;:Y1) " (XO::YO); XGTY "' GT30 I (EQ30" ¡X1>YI)) , {8030'' (XI •• Y1) " (XO>YO)) ; }
J«)DE3I 'mEN { XEQY • 8030 " (XI •• Yl) ; XGTY "' GT30 I (8030'' ¡XI>Yl)) ;
ELSE WHEN
)
ELSE WHEN !ot:)DE3 O 'Illrn {
EQ30: XGTY "' GT30; XEQY • )
6.2.6 Contador de unos Existen varios algoritmos imponames que incluyen el paso de comarel número de biLS " ' " en una palabra de datos. De hecho, reciemememe se han extendido algunos conjumos de instrucciones para microprocesador par.¡ incluir el comeo de unos como una instrucción básica. El comeo de unos en una palabra de datos puede hacerse con facilidad como un proceso itemuvo, donde se explora la palabra desde un extremo hasta el otro y se incremema un contador cada vez que es encontrado un " 1". Sin embargo, esta operación debe ser realizada más rápidamente de ntro de la unidad lógica y aritmética de un microprocesador. Lo ideal seria que el comeo de unos se ejecutara tan rápido como cualquier oua operación
Sección 6.2 0[31 :OJ
Ejemplos de diseí'lo usando ABEL y PLD
491
ONESCNTl ONESCNT2
_ _ _..J U ,
_ _ SUM[4:0l
ONESCNTl
Figura 6-10 Posible partición para el circuito del contador de unos. U3
aritmética, tal como la suma de dos palabras. Por consiguiente. se requiere de un circuito combinacional. En este ejemplo, supondremos Que tenemos un requerimiento de construir un contador de unos de 32 bits como parte de un sistema mayor. Basados en el número de entrndus y salidas requerido. obviamente no podemos ajustar el diseño en un simple PLD clase 22VIO, pero podemos ser capaces de dividir el diseño en un número razonablemente pequeño de dispositivos PLD. . La figura 6- 10 iluslra una división o partición de este tipo. Dos copias de un pri mer 22V 10. ON ESCNT1 . se utilizan pan1 contar los unos en dos fragmentos de 15 bits de la palabra de 32 bits 0131 :0], cada uno con la tarea de producir una saJida de suma de 4 bits. Un segundo 22V lO, ONESCNT2. se utiliza para sumar las sumas de 4 bits y los Illtimos 2 bits de entrnda. El programa para ONESCNT1 es simple y decepcionante, como se mueSlra en la tabla 6-12. La instrucción " @CARRY 1" se incluye para limitar la cadena de aCarreQ a una etapa; como se explicó en lo. sección 5.10.8. esto reduce los requerimientos del tfnnino de producto a expensas de las salidas auxiliares y el retardo incremenlado. Tabla 6-1 2 Programa ABEl para
module onescntl t i tle ' Count the ones i n a l S-bit word'
contar los b its 1 en una
ONESCNTl device ' P22VIO';
palabra de 15 bits .
• Input and outt)Ut pins 014. .. 00 pin 1. . 11 , 13 .. 15, 23 ; SUH3 •• SUMO
pin 17 • • 20 ist ype
'caD' ;
equations 1; {SUM] •• SUMOI • DO + 01 .. D2 + 03 + Col + OS + D6 + D7 • OS + D9 .. 010 • D11 .. 012 .. 013 .. 014;
@CARRy
end onescntl
Sección 6.2
• Find moves in rows. RI I R12 R13 Rl1 R22 R2)
R31 R32 R33
• XI2 & Xl )" .. XII " Xl3 " ~ XlI " X12 " • X22 " X23 " • X21 " x23 " " X21 " X22 " • X32 " X33 " .. lO 1 " x3) & • x31 " x)2 & .. "' "' .. .. .. .. .. ..
move exists in cell xy
Rxy • . , a
XII & IVII ; X1 2 " !Y12 , xl3 " !Vl3; X21 , !Yl l ; !Y22; X2" X2) , !V23 ; X31 " !V31 ; X3 2 " !Y3 2; lO)' !Y3 3 ;
• Find moves in columns . CXy ell el2 ell e2l e22 e23 e l1 e32 Cl3
ss>
X21 & XlI & !XII & VII ; X22 " lO2" X12" V12: X23 " X33 " X13" V13; XII" lO1" X2l" Y21; X1 2 " X3 2 " X22" Y22: X13 " X33" Xl3" Y23: X11 " X2l" lOl" . Y31 ; X1 2 " X22" x3 2 " !Y32 : Xl] " Xl3" x33" !Y33 ;
• Find moves in diagonal s 011 .. X22 " 022 .. Xl! & 033 .. XII" El] .. X22 " E22 ~ X13 " Ell .. X13 "
X33" lO3 & X2 2 " XJl" X31" X22"
Ejemplos de disei'lo usando ABEL y PLO
Dxy
a move exists in cell xy
or Exy •• > a move exists in cell xy
Xll" '111 ; X22 & Y22; Xl3 " '133; xl] & '11) ; X22" Y22; Xl I" Y31 ;
• Combine moves for each cell . Gxy .... > a move exists in cell xy Gll Gl2 G13 G2l G22 G23 GJl G]2 G)]
.. .. .. .. .. .. " .. ..
Rll , cn I R12 • e12 ; Rl] • el] I Rl1 • e21 ; Rl2 • e22 I R23 • C23 ; R31 I C]l j RJ2 • e]2 ; RJ3 , e]3 I
011; E13 ; 022 , E22; E31: O)],
equations W!iEJII G22
rn~
KNE. 1'OVE22 ; 'I'lim J«JVE .. 1«JVE1l; 'I'HE}II IOJE .. JoCIIE13; 'IliEN J«JVE .. KJVE31 ; ~ !«JVE • JoCIIE33 ; 'I'HEN MJVE .. M)lJE12 ; THEN J«NE .. MJVE21; 'IlIEN KM: • KJVE23 ; THEN J«JVE .. KJI/E]2;
WJiElII GIl WHa.l G13 WHEN G31 WIW G)) WHEN G12 WHEN 021 WHDl G23 ELSE WHEN G32 ELSE J«JVE .. !'{)NE;
ELSE EL.SE ELSE EL.SE ELSE ELSE ELSE
end twoinrOW'
Tabla 6·13 (continuación)
495
496
Capitulo 6 Ejemplos de diseño de circuitos combinacionales
obtener tres en raya. El programa hace uso e:
P-Terms
Pan-in
Fan-out 1'ype Nome
--------- ------ ------- ---- ----------61 / 142 107 / 129 77 / 88 13] / 87
...--... .
18 18 17 18
1 1 1 1
Pi n Pi n Pin Pin
M:lVE3 M:lVE2 I
"
378/ 44 6
Be" P-Term Total : 332
Tota l Pins : 22 Average P-Term /()jtput : 83
Sección 6.2
Ejemplos de diseño usando ABEL y PLD
El juego del ''tres en raya" es el mismo juego incluso si giramos el tablero 9(}0 o 180°. Asr, el PLD lWOINHAF puede hallar movimientos para las celdas 33, 32, 3 1, 23 Y22 si giramos el tablero 180°. Debido a la manera en que definimos el estado del tablero, con un par separado de entradas para cada celda, podemos "girar el tablero" sencillamente al mezclar los pares de entradas de manera apropiada. Es decir, 33H l l, 32H1 2. 31HI3 Y23H2 1. Por supuesto. una vez que reocomodamos las entradas, TWOINHAF aún producirá códigos de movimientos de salida que cotlesponden a las celdas de la parte superior del tablero. Para que todo salga bien, deberíamos tmnsfonnar éstas en códigos para las celdas apropiadas en la mitad inferior del tablero. Nos gustarla que esta transformación tomara un mfnimo de lógica. Aquf es donde nuestra selección del código de salida se hace presente. Si se observó cuidadosamente el código MOVE definido al principio de la tabla 6-13, se verá que el código para una posición dada en el tablero girado 180° se obtiene al complementar e invertir el orden de los bits de código para la misma posición en el tablero sin girar. En OlraS palabras. la transfonnación de código puede hacerse con cuatro inversores y un reacomodo de los alambres. Esto puede hacerse "gratis" en el PLD que examina las sal idas de TWOINHAF. Probablemente usted nunca pensó que el ''tres en raya" podrla !'.Cr um diffcil. Bien, nos encontramos a la mitad del camino. La fi gura 6- 13 ilustra la partición del diseño como ahora lo continuaremos. Cada PLD TWOINROW de nuestra partición original es reemplazado por un par de PLD TWOINHAF. EL PLD inferior está precedido por un
497
498
capítulo 6
Ejemplos de diserto de ctrcuitos combinacionales
cuadro etiquetado "P", el cual pennuta las entrudas para girar el tablero 1800 • como lo discutimos con anterioridad. Igualmente. es seguido por un cuadro etiquetado "1" , que compensa la rotación mediante la transfonnación del código de salida; este cuadro en realidad será absorbido en el PLD que sigue. PICK1. La runción de PICK1 es muy directa. Como se mos tró en la tabla 6-15, simplemente selecciona un movimiento ganador o un movimiento de bloqueo si se tiene uno disponible. Puesto que existen dos tenninales de entrnda extrn disponibles en el 22V 10, los utilizamos para introducir el estado de la celda central. De esta manera. podemos realizar la primera pane del paso 3 del algoritmo "humano" de la página 492. para seleccionar la celda central cuando no hay disponible ningún movimiento ganador o de bloqueo. El PICK1 PLD utiliza al menos 9 ténninos de producto por salida.
T a b la 6-' 5 Programa ABEl para seleccionar un movimIento basado en cuatro entradas. module pickl Tit1e ' pick CXle Hove fran Four Possib1e ' PICKl device ' P22V10 ' ; • lnputs frcm ThOINHAF PLDs WlNAJ, . WlNAO pin 1 . . 4; 'Winning moves in ce11s 11,12,13,21,22 WINB3 .. WINBO pin 5 .. 8; 'Winning moves in ce1 l s 11,12,13,21,22 of ~otated grid BLKA3 .. BLKAO pin 9 .. 11 , 13 ; 'Blocking moyes in ce1ls 11,12, 13,21,22 BLKB3 .. BLKBO pin 14 .. 16, 21; 'Slocking moyes in cel ls 11,12,13,21, 22 of rocated grid • Inputa f~om 9~id :<22, Y22 pin 22 .. 23; 'Center cell: pick if no othe~ moves , Hove outputs t o PICK2 PUD 11JVE3 .. 11JVE0 pin 17 .. 20 istype 'com ' ; - Set s (WlNA3 . . WImO] ; BLKA .. [BLKAJ . . BLKAO] ;
WINA ..
WlNB .. (WlNB3 .. WINBO] ;
BLKB .. (BLKB3 .. BLKBO]¡
OOVE .. [HOVE3 .• M:lVE0];
• Non- r otated moye input and I>«JVEll . [1 , 0, 0, 0) ; JoIJVE12 .. MOVE21 • [O , O,O,I J: MOVE22 • MOVE31 • [1,0 , 1, 1); MOVE32 .. tolE .. [0 , 0, 0, 0) ;
output enooding (0 , 1,0,0]; JoIJVE13 : [0 ,0,1. 0] : [1 ,1,0, 0) : MOVE23 • [0,1,1,11: {1 ,1, 0, 1]: MOVE33 .. (1,1,1, 01 ;
equations h'HEN Wlw., ! . N:NE ELSE wtW WINB !.. ELSE WHEN BLKA ! ,. ELSE \
end pickl
'IlIEN l4)VE • WINA; fO.IE THEN l«lVE .. ! [WINBO _ •WINB3] ¡ tOlE THEN MOVE • BLKA: M:NE 'Il1EN MOVE • ! [BLKBO _,BLKB3] ;
!Y22
'l'HEN OOVE ..
MJIIE22:
, Map
~otated
coding
, Map rotatee! coding • Pick cente~ cell if it's empty
500
Capitulo 6 Ejemplos de diseño de circuitos combinacionales
ahorrar dos tenninales. El método que utilizaremos aquí es combinar las señales para las ce l da.~ del borde medio 12.2 1,23 Y32 paro producir cuatro señales E1 2, E21 , E23 Y E32 que son afinnadas si y sólo si las celdas correspondientes están vadas. Esto puede hacerse con cuatro compuertas NOR de 2 entradas y realmente deja dos entradas o salidas libres en el 22V 10. Suponiendo que las cuatrocompuenas NOR son la "otra lógica". la ubla 6- 16 proporciona un progruma paro el PLD PICK2. Cuando se debe seleccionar un movimiento, este programa utiliz.a la heurística más simple posible: selecciona una celda de la esquina si una está vada, de lo contrario se elige una celda del extremo medio. Este programa podría emplear alguna mejora, JX1Ique algunas veces ganará el jugador (\'é:lSl! el ejercicio 6.8). Por fortuna, las ecuaciones resultantes de la tabla 6- 16 requieren solamente de 8 a 10 tbminos por salida, de modo que se puede aumentar la "inteligencia" (véanse ejercicios 6.9 y 6. [O).
6.3 Ejemplos de diseño utilizando VHOL 6,3,1 Desplazado rápido En la página 468 definimos un desplozador rápido como un circuito lógico combinacio.
nal con n entradas de datos, n salidas de datos y un conjunto de entradas de control que especifican cómo desplazar los datos entre: la entrada y la salida. Mostramos en la seco ción 6.1. 1 cómo construir un desplazador rápido simple que realiza solamente despla. zamientos circulares a la izquierda empleando bloques de construcción MSI. Después, en la sección 6.2. 1, presentamos cómo definir un desplazador r.lpido más capaz utilizando ABEL. pero también señalamos que los PLO nonnalmcnte no son adecuados paro. Tea1i2.3r desplazadores rápidos, En esta subsecci6n demostraremos cómo puede emplearse VHDL para describir tanto el comportamiento como la estructura de los desplazadores rápidos para realización FPGA o ASIC. La labia 6- 17 es un programa VHOL de comportamiento paro un desplazador rápido de 16 bits que efectúa cualquicra de seis diferentes combinaciones de dirección y tipo de desplazamiento. Los tipos de desplazamientos son circulares, lógicos y aritméticos. como se definió anteriormente en la tabla 6-3 y las direcciones son, naturalmente. izquierda y derecha. Como se mostró en la declaración de entidad, una entrada S de control de 4 bits proporciona la cantidad de desplazamiento y una entrada de conuol e de 3 bits suministra el modo de desplazamiento (tipo y dirección), Utilizamos el paquete std_ logic _arith de IEEE Ydefmimos la cantidad de desplawmiento S como del tipo UNSIGNED de modo que podríamos utilizar después la función CONV_I NTEGER en ese paquete. Nótese que la declaraciOn de entidtld incluye seis definiciones de const:lnte que establecen la correspondencia entre modos de desplazamiento y el valor de C. Aunque no lo discutimos en la sección 4.7, VHDL pennite ponerconstanle, lipo, señal y otras declaraciones denlro de una declaración de entid:ld. Tiene sentido definir tales elementos dentro de la declllmCi6n deentidad sólo si deben ser los mismos en cualquier Illquiteclura. En este caso, estamos sujetando la~ codificaciones de modo de desplazamiento, de manera que deberían ir aquí. Otros elementos deberían ir en la definición de arquitectura. En la parte de arquitectura del programa definimos seis funciones, una para cada clase de desplazamiento en un STO_ LOGIC_VECTOR de 16 bits. Definimos el subtipo OATAWORO paru ahorrar escrituro en las definiciones de función.
Sección 6.3
Ejemplos de disei\o utilizando VHDl
50 1
Tabla 6 · 17 Descripción de comportamiento VHOl de un desplazador rápido de 6 funciones. library IEEE; use IEEE. st~l ogic_116 4.all; use IEEE. st~log i c_a rith . al l: entity barrel16 i5 port ( DIN ; in SIDJffiIC_VECI0R 115 oo.mto O); -s: in UNSICM:D (3 downto O) ; -C; in S'IDJ,OGIC_VEX:IOR (2 downto 01; -OCUI': out STDJ,O:>IC_vtX:'1VR 115 downto 01 -I, constant Lrotate : S'IDJCCICVECIOR '000'; constant Rrotate: SnUCCICVEX:lü R '001'; ' DI O'; COllstant Llogical : S'IDJ,OOICVtx:lOR '011'; constant Rlogical ; 5itlJ mIC_\ttx:lOR constant Larith: S'IDJ.cx:acvECIOR ' IDO'; constant Rarith: S'ID_LO:ncVEX:n.J:!. '101 '; end barre1l6;
,. ,.
,. ,.'" '"
architecture barrel1 6_behavi o ral of barrel16 i5 subtype DATAWJRD is STDJm ICVJ:x:lORI15 downto O) ; function Vrol (D: DAT~RD; s: UNSIQm») return DAT~ 15 variable N: INTEGER; variable TMPD: DATAWORD; begin N : _ cnN'JN'l'El'ER(S); 'IMPD : _ D; for i in 1 t o N loop TMPO :_ TMPO( 14 downto O) , 'I'MPD(15 ) ; end loop; return 'IMPD; end Vrol; • • •
begin process(DIN, S, Cl begin caae e la when Lrotate -> OCUI' <_ when Rrotate _> OCUI' <_ when Llogical - > OCUI' <_ when Rlogical -> OCUI' <_ _> DOUT <_ when Lari th _> DOUT <_ when Rarith _> null ; when other s end case; end process; end baIrel16-Pahavioral ;
Vr ol(DIN,SJ ;
Vror(DIN,S); Vsll(DIN,S); Vsrl(DIN,S);
Vsla(DIN, S) ; Vsra(DIN,S) ;
Entradas de datos Cantidad de desplazamiento, 0-15 Control de !!'('Xio salida de bus de datos
--
Defina la codi fi cación de los diferentes modos de desplazamiento
Sección
6.3
Ejemplos de diseiio utilizando VHDl
503
T a b la 6-1 8 Programa VHDl para un desplazador en barril de 16 bits para desplazamientos circulares a la izquierda solamente,
library IEEE; use
I EEE . st~logic_1164 , all;
entity ro116 is port ( OIN: in STD_LOGIC_VECIOR( 15 downto O) : -- Entradas de datos S : in STDJOOIC_'I1:CIOR () doomto O) ; -- cantidad de desplazamiento, 0- 15 IXUr : out STD_I..(X;ICva:lOR(l5 downto O) -- Salida de bJs de datos l,
end ro116 ;
architecture rol16_arch oí rol16 i s begin process(OIN, S) var iable x, Y, Z: STD_ltx;IC3EC'IOR(15 da.mto O) ;
begin if S(O).'l · then i f 5(1). ' 1 ' then i f 5(2). ' 1 ' Chen i f 5(3)= ' 1 ' then ene! process; end ro11 6_arch :
else X : . OIN: end i f; y :. X(I) downto O) & X(15 downto 14 ) : else y : _ X; end if ; Z : . Y(11 downto O) & Y(15 downto 12); else Z : . y ; end ii; DOUT
¡
NalUrahnente, el enunciado de nuesuo problema requiere un desplazador rápido que pueda despllll.llfSe tanto o lo izquierda como a la derecha, La tablo 6- 19 modifica el programa anterior para hacer desplazamientos circulares en cualquier dirección. Una entrada adicional. DIR. especifica la dirección de desplazamiento. O para la izquierda. I para lo derecha. Cado rango de desplazamiemo está especificado por una instrucción case que selecciona una de cuauo posibilidadM basado en los valores de DI R Yel bit de S que controlo ese rango. Adviena que creamos variables de 2 bits locales CTRLi para mantener el par de valores DIR y S (i) ; cada instrucción case es controlada por uno de estas variables, Usted desearía eliminar estas variables y controlar simplemente cada instrucción c a se con una concatenación " DIR & S (i J ". pero la sintaxis de VHOL no pennite eso porque el tipo de esta concatenación seria desconocido. Una herm.mienlll de sfntesis VHOL IIpica generará un multiplexor de 3 o 4 entradas para cada una de las instrucciones case en la lIIbla 6- 19. Una buena herramienta de sfntesis generará solamente un multiplexor de 2 entradas para la última instrucción case. De este modo. ahora tenemos un desplazador rápido que hará desplazamientos circulares a la izquierda o a la derecha, pero no hemos tenninado todavfa: necesitamos tener cuidado de Jos desplazamientos lógico y aritmético en ambas direccionc.... En la figura 6- 14 se presenta nuestra estrategia para tenninar el diseno. Comenzamos con el componente ROLR16 que acabamos de completar. y utilizamos Olra lógica para controlar la dirección de desplazamiento como una función de C.
504
Caprtulo 6
Tabl a 6 - '9
Ejemplos de diseño de circuitos combil'\8cionales Program a VHOl para un desplazador rápido de , 6 bits para desplazamientos circulares a la izquierda V a la derecha.
library IEEE; use IEEE.st~logic_1164 . all ; entity rolr16 port I DIN ; S, DIR:
in SnU,(XaCvt:X:ItlR(15 downto O) ; in S'I'1)joorcvaIOf!. 13 downto O); in STDJ.o:ac ;
ron:
out STDJ,.cxacva:lUR(l5 downto O)
I,
is
Entradas de datos cantidad de desplazamiento, 0-15 Dirección de desplazamiento, O_>L. l _>R salida de bus de datos
end rolr16;
architecture rol16r_arch of rolrl6 is begin process(DIN, S, DIR) variable x , Y, Z: STD_IOOIC_VEX:lúR(15 downto O) ; ~ variable CTRLO , C'I'RLl, C'I'RL2 , CI'RL3 : STDJ,OOIC_vuo'IúR ll downto al; begin CTRLO ; . Sial & DIR; CTRLl : * SIl ) & DrR; CTRL2 ;. S(2) & DIR; CTRL3 :. S(3) & DIR; case CTRLO is when '00' t '01' _> X : _ DIN; when 'lO' _> X : _ DINI14 da.mto 01 & DIN(l5); when '11' _> X :. DIN(O) & DINI15 downto 1); when others *> nul1 : end case; case CT'RLl is when '00' I 'al ' -> y :_ x; when 'lO' _> Y :_ XII) downto O) & X(15 downto 14 ); when '11' _> Y :_ XII downto O) & XI15 downto 2); when others * > null: end case; case CTRL2 i5 ..men '00' I 'al' z> Z :z Y; wheo 'ID' _> Z :. YIll downto O) & Y(15 da.mto 12); ..men '11' _> Z :_ YI) da.mto O) & Y(15 downto 4); when others _> null ; end case; case CTRL3 i5 when '00' I '01' .> tXX1i' <_ Z; when 'ID' I '11' _> ron <_ Z(7 dcwnto O) & Z(l5 downto a); ..men others _> null; ene case; end procesa; end rolI6r_arch;
A continuación debemos "arreglar" alguno de los bits de resultado si estamos haciendo un desplazamiento lógico o aritmético. Para un desplazamiento lógico o aritmético de 11 bits a la izquierda. es necesario establecer los 11 - I bits más a la derecha a Oo al valor del bit más a la d~ha original, respectivamente, Para obtener un desplazamiento lógico Oaritmético de n bits a la derecha, debemos establecer los 11 - l bits más a la derecha a Oo al valor del bit más a la derecha original, resptttivamente.
Sección 6.3
Ejemplos de disei'lo utilizando VHOl
507
arquitectura crea instancias de rolr16 y fi xup y tiene diversas instrucciones de asignación que crean seftales de control necesarias (la "otra lógica" en la figura 6-14). Por ejemplo, la primera instrucción de asignación afirma DlfLRIGHT si e especi· fica uno de los de.c¡plazamientos n In derecha. Las entradas de habilitaciÓn para los circuitos de acondicionamiento izquierdo y derecho son FIX_LEFT y FIlLRIGHT, Y están afirmados por desplazamientos lógicos y aritméticos izquierdo y derecho. Los valores de datos acondicionados son FIX_LEFT_DAT y FIX_RIGHT_DAT. Mientras que todas las instrucciones en la arquitectura se ejecutan de manera con· currente, se numeran en la tabla 6-22 en el orden del flujo de datos real para mejorar la legibilidad. Primero, rolr16 es instanciado para realizar el desplazamiento circular básico a In izquierda o a la derecha, como se especifique. Sus salidas están cooectadrlS a las entr.Klas del primer componente f i xup (U2 ) para manipular acondicionamientos para desplazamientos lógicos y aritméticos 11 In izquierda. A continUllCiÓII viene U3, una il1SlnJc..
Tabla 6·22 Arquitectura estructural VHOl para el desplazador rápido de 6 fun ciones.
architecture barre l16_s truc o f barre l16 is Call¡XPilent rolr16 DIN: in s: in DIR: in
);
port ( S'l'D_!..(X;ICva.'lQRI1S downto 01; UNSIGNED(3 da.mto O); STO_TCCle;
JXXlI' : out STDJ,.a:aC_VEC'lOR(l5 ene! COI!pOf1ent;
downto O)
Entradas de datos Cantidad de desplaza,uento. 0-15 Dirección de desplazamiento. O_>L. 1.. >R -- Salida de bJs de datos
ca,,,,,,,,,ent fixup port I DIN : in S'l'D_t..cr;ICVEL'lURIl5 downto O) ; Entradas de datos s: in UNSIGNED() downto 01; - - cantidad de desplazami ento. ·0- 15 Frn: in STDJ,OGIC; - - Habili t ación de acondicionanriento FDAT : in STDJ,CGIC; -- Datos de acondicionamiento IX.Ur : out STO_ t..cr;IC_VEC'IOR( 15 downto 01 Sal ida de rus de datos 1; ene! carponent ; signal OIILRIGHT. FIX~IGHT. FIXJUGHTJlAT. FIll..LETI'. FIJl.L.EPrJl.&.T: STDJ,OGIC; signal RCUI'. FWI'. RFIXIN. RFIXW1' : STOJ.tXiICva:IOR(lS dcMnto O) ; begin DIR-RlGHT < _ '1 ' when e .. Rrotate or e .. R10gical or e z Rarith else ' O' : FIX-LEFT ( ~ ' 1 ' when DI~IGHT.'O ' and IC _ Llogical or C z Larith) el se '0' ; FIXJRIGHT ( z '1 ' when DIR-RlGHT_' I ' and (C _ Rlogical oc e _ Rarith) else 'O' ; F I~EFT_DAT < _ DIN(O) when C _ Larith else 'O' ; Flx....RIGHTJlAT <00 DIN(l5) ...neo C .. Rarith else ' O' ; Ul : rolrl6 port map IOIN. S, DIR....RIGHT. RCUrl ; 02 : fixup port ma p (ROUT. s, FIXJ.Ef'T. FIXJ.EFTJl.&.T. Fa1I'l; U) : for i in O to 15 generate RFIXIN(il <~ FOUT(15- i) ; end generate; U4 : fixup port map (RFI XIN. S, FIXJRIGHT. FIXJRIGHTJlAT, RF IXCUI'I ; US : for i in O to 15 generate DOUT(i) < _ RFIXQUTllS-i) ; end generate; ene! barceI16_ struc;
•
508
Capftulo 6 Ejemplos de disei'lo de circuitos combinacionales
ciÓII generate 'jue invierte el orden de las entrn(las de datos par.! el siguiente compoflente Eixup (U4 ). 'jtJC: maneja los acondicionamientos para desplazamientos lógicos y aritrnttieos a la derecha. Finalmente U5 . otra instrucción genera te. deshace la in\'mión de bits de U3 . Advierta 'jue en sfntesis. U3 y U5 son meramente pennutaciones de alambres. Muchas otras an¡ uitocturas son posibles para la entidad original barre116. En el ejercicio 6.14. sugerimos una an¡uitcctura que habilita el desplazamiento circular para hacercc mediante la entidad rol16. la que utiliza solamente multiplexores de 2 entradas. en ve7. de la más costosa ro116.
6.3.2 Codificador de punto flotante simple Defini mos un formato de número de punto f1 mante simple en la página 47 1 y planteamos el problema de diseño de convertir un número del fonmtto de punto fijo al de punto f10tanle. El problema de detenninar el exponente del número de punto notante se mareaba bien en un codificador de prioridad MSI. En un HDL, el mismo problema se mapea en instrucciones anidlVlos "i f " . La tabla 6-23 es un programa de compor1llmiento paro el codifi cador de punto flotante. Dentro de la arquitCC1ura fpe nc_a rch. una instrucción anidada ,. i f " verifica el intervalo de la entrdda S y establece M y E de manera apropiada, Nótese 'jue el programa hace uso del paquele IEEE std_ logic_arith ; esto se hace para obtener el ti po UNSIGNED y las operaciones de comparnción que van junto con él. como describimos en la sección 5.9,6. Sólo para ahorrar texto. se define una variable SU para man tener el valor de B a medida que es com'Crtido al tipo UNSIGNED: alternativamente. podfamos haber eserito "UNSIGNED(SI " en cada cláusula anidada "i E". Aunq ue el código en la tabla 6-23 es completamente sintetizable. algunas herramientas de sfntesis pueden no ser lo suficientemente inteligentes para reconocer que las comparaciones anidadas requieren sólo un bit para ser vcrificados en cada nivel, y pueden en su lugar generar un comparador completo de 11 bits en cada nivel. Tal lógica seria mucho más grande y lenta que lo que, de OIro modo, seria posible. Si nos enfrentamos con este problema, siempre podemos escribir la arquitectura de un modo un poco distinto y más explfcitamente para ayudar a la herramienta. como se muestm en la tabla 6-24,
Sección 6.3
Ejemplos de diseflo utilizando VHDl
509
library IEEE; use lEEE .stdLlogic_l164.all; use lEEE.stdLloqic_arith.all;
Tabla 6-23 Programa VHDl
entity fpene i5
conversión de
de comporta-
miento para
port I
s:
in STOJOOI CVa:lOR(lO oo.mto 01 ; -- número de punto fijo M: out Sl'DJ,OOI C"ECl\JR(J downto 01; -- mantisa de punto flotante
E: out Sl'DJ,eGI Cvtt.'roR(2 downto Ol
)
,
punto lijo a punto flotante.
-- exponente de puntO flotante
end fpene:
archit ecture fpene~reh of fpene ia begin p roces5(Bl variable BU: UNSIGNED (lO downto DI ; begin BU : _ UNSIQmJ(B); if BU < 16 then M
O) ; E <_ '000'; 1 ) ; E < _ '001'; 2) ; E <_ '010 '; J); E <=< '011 '; 4); E <_ ' l OO' ; 5) ; E " '101 '; 6); E <_ 'UD'; 7) ; E" '111' ;
end if; end process ;
end fpene_arch;
arehitecture fpenee_areh of fpene i.
""'in process(B) begin
----
BilO) if elsif 8(9 ) elsif B( 8) elsif S(7) elsif B(6 1 elsif S(5 ) elsif Bi 4l else end if ; end process; end fpenee_arch;
' 1' ' 1' ' 1' ' 1' ' 1' ' 1' ' 1'
then H <_ SilO do./nto 7) ; E <_ '111 '; then H <_ SI 9 downto 6) : E <_ '110' ; then H <_ el 8 downto 5) ; • <- '101'1 then H <_ S( 7 cbmto 4) ; E " 'lOO'; then H <_ SI 6 downto Ji ; E" 'OU'; then H <_ BI 5 downto 21 : E <_ 'DIO' ; then M <_ BI 4 downto 1); E <_ '001' ; M <_ BI 3 downto 01 ; E <_ '000';
Tabla 6-24 Arquitectura VHDl aHemetive pal8 la conversión de punto fijo a punto lIotante.
Sección 6.3
Ejemplos de dlseoo utilizando VHDL
Tabla 6-25 Arquitectura VHDL de comportamiento para la conversiÓn de punto fijo a punto "olante con redondeo.
architecture fpencr_4rch af fpene i5 funetian round (BSLICE : SI'DJ.(X:jIC_va::ro'¡UOR( 4 downta 01) retum SID_lOOIC_VfL'IUR is variable BSU: UNSIGNED() downta O) ; begin if BSLICE(OI _ '0' then return BSLlCE(4 downto 11; else null ; BSU : a UNSIGNEO(BSLICE(4 downto 111 • 1; retum SIDJ.(X:jIC_Ve:;:lQR(BSlJI ; ene! if; end, begin
process(B) variable BU : UNSIGNEO(10 downto O, ; begin BU : _ UNSIGNED (BI ; then H < _ B( 3 downto O) ; E if BU < 16 then H <_ round(B( 4 downto elsif BU < 32-1 then H <_ round(B( 5 downto e1sif BU < 64-2 elsif BU < 128-4 then H <_ round(B( 6 downto elsif BU < 256-8 then H <_ round( B( 7 downto round(B( 8 downto elsif BU < 512-16 elsif BU < 1024-32 then H <_ round(B( 9 downto elsif BU < 2048-64 then H < _ round(B(lO downto H <_ 'U U ' ; else
<_ '000'; O)) : E < _
1)) 2)) 3)) 4))
511
; : ; ;
E E E E
<_
6)) ; E
<-
<_
'001' ; '010' ; '0 11' ; 'lOO' ; '101' ;
<_ <_ 5)) ; E <_ '110' ;
'111 ' ;
E ,_ "IU";
end H; end process ; end fpencr_arch;
Una vez más, los resullados de la síntesis para este programa de comportnmiento pueden o no ser eficaces. Además de las múltiples instrucciones de comparación. ahora debemos preocuparnos acerca de los múltiples sumadores de 4 bits que pueden ser sin· tetizados como resultado de las múltiples llamadas a la función round. En el ejercicio (6.15) se debe reestructurar la arquiteclUJ"3 de modo que solamente se sintetitt un suma· dor simple.
6.3.3 Codificador de prioridad dual En este ejemplo utilizaremos VHDl para crear una descripción de comportamiento de un codificador de prioridad PLD que identifica tanto la seña] afirmada de más alta prioridad como la de segunda más a1la prioridad enlre un conjunto de entradas de solicitud R (O a 7) , donde R(O) tiene la prioridad mayor. Haremos uso de A(2 downto O) YAVALID para identificar la solicitud de más alta prioridad. poniendo a I AVALID solamente si se presema una solicitud de más alta prioridad. De manera similar, utilizaremos B (2 downto O) YBVALID para identificar la solicitud de segunda más alta prioridad.
512
Capitulo 6
Tabla 6 · 26 Programa VHOL de comportamiento para un codificador de prioridad dual.
Ejemplos de disei'lo de circuitos combinacionales
library IEEE; use
lEEE.st~logic-l164 . al1¡
use
IEEE.st~logic_arith . all i
entity vprior2 is port ( R: in STDJffiIC_VEC'IOR lO to 7); 1\ , B: out sroJ,OGI~Vtt'IOR (2 d"",nto 01 ; AVIILID. BVALID: buffer SI'O.J..
end Vprior2 ;
architecture vprior 2_arch of Vprior2 is begin
processlR. I\VALID, BVALIDI begin AVALID
' O'; BVALID <_ 'O' ; 1\ <" '000'; B <"' '000';
for i in O to 1 loop
if R(il " ' 1 ' and I\VALID "' ' 0' then 1\ <- COOV3TDJ,O::;¡C_VZ:X::IOR(i,3) ; AVALID elsif Rlil • ' 1' and BVALID • 'O' then B < _ CCNV3nUCX:;¡C_VEX:'IOR I i, 3) ; BVALID
<_ ' 1 ' ; <- ' 1 ' ;
end if:
end loop: ero process; end Vprior2_arch:
La tabla 6-26 muestra un programa de comportamiento VHOL para el codificador de prioridad, En lugar del enfoque de " i f " anidado del ejemplo anterior, haremos uso de un ciclo " f o r " , Esle enfoque nos pellllitirá tener cuidado lanto de la primel a como de la segunda prioridad denlro del mismo ciclo, trabajando de la más aha hasta la más baja
prioridad, Además de std..logic_1l6 4. cl programa utiliza el paquete std.. logic_arith IEEE a fin de conseguir la función CONV_ STD_ LOGIC_VECTOR. También escribimos esta funciÓn explícitamente en la tabla 4-39 de la página 279, Como podemos ver en la tabla, los puertos AVAL I D y BVALI D están declarados como de modo b u f fe r. porque se leen dentro de la arquitectura, Si estuviéramos atorados eon una definición de entidad que declarara AVALID y BVALID en modo out, podríamos aún utiliUU' el mismo enfoque de arquitectura, pero se tendrían que declarar variables locales cOfTCSpon
514
Capftulo 6
Ejemplos de diseño de circuitos combinacionales
Tabla 6-28 Programa VHOL de
comportamiento para un comparador de 64 bits.
libr ary IEEE ; use lEEE. stdLl ogic_1164. all ; use I EEE.st~logic_uns igned . all ; entity c0mp64 is port I A, B: in STIUlXJIC_VEt'IúR (63 oo.m.to O) ; EQ , GT :
out STDJlXJIC ) ;
end ctIIP64;
architecture comp64_dICh of comp64 is begin
' 1' when A _ B else 'O ' ; GT <_ ' 1' when A > B else ' O' ; end comp64_arch; EQ <=
La tabla 6.28 es un modelo de componamiento simple de un comparador de 64 bits
con salidas igual y mayor que. Este programa uliliza el paqucle s td_ logic_unsigned IEEE. cuyas fun ciones de comparación integradas u atan lodas las señales dellipo STD_ LOGIC_ VECTOR como enteros sin signo. Aunque el programa es completamente sintetizable, la velocidad y el tamaño del resultado dependen de la "inteligencia" de la herramienta particular que se utiliza. Una ahemativa es construir el comparador mediante componentes más pequeños en cascada, tales como los comparadores de 8 bits. La tabla 6.29 es el modelo de comportamiento de un comparador de 8 bits. Unn herramienta particular puede o no puede sintetizar un comparador muy rápido a paror de este programa. pero es sc:guro que sea significalivameme más rápido que un comparador de 64 bits en cualquier caso. A continuación. podemos escribir un programa estruclurol que instancie ocho de estos comparadores de 8 bits y conecte sus salidas individuaJes a uavés de lógica adicional para calcular el resultado de comparación 101al. Una manero de hacer esto se muestra en la tabla 6-30. Una instrucción genera te crea no sólo Jos comparadores de 8 bits
Tabla 6-29 Programa VHOL para un
comparador de 8 bits.
libr ary I EEE ; use lEEE . stdLlogic_1164 .all ; use lEEE . stdLloqic_unsigned ,all ; entity cUllp8 is port ( A. B: in EQ, GT :
end
sroJ,OOI~Vtt' IOR
out STDJ m rC ) ;
c~8 ;
architecture comp8_arch of cUlIp8 is
begin EQ <_ '1 ' when A • B else ' O' ; GT < _ ' 1 ' when A > B else ' O' ; end comp8-
(7 do.mto O) ;
Sección 6,3
Ejemplos de diseño utilizando VHDL
5 15
T a b la 6 ~ 30 Arquitectura estructural VHDL para un comparador de 64 bits.
architecture camp64s_arch of c0mp64 is carponent coop8 part ( A. B: in Sn:u.o:;Ic",a:lOR (7 downto O) ; EQ, GT ; out Sl'DJlX>ICI ; end carponent; signal E)J8 . GTS ; SI'DJ.CX:aCVECIOR (7 downto O) ; _ , > para segmento de S bits signal SEQ. SGT ; sn:u ,.a.rC3&.'lOR (S downto O) ; cadena en serie de resultados de segllento beqin SEQ(S) <_ ' 1 ' ; SGT( S) <_ ' O' ; U1 ; for i in 7 downto O generate U2 : ca!4)8 par t map (A(7 . i -S oo.mto i · S) , B(7 +i - S downto 1" SI. ErJ8{i), GTS{i)) : SEQt i) <_ SEQ(i . 1) and EQ8ti) :
SGT(il <_ SGT(i+l) or end generate; EX:! <- SEQ (O ); GT <_ SG1'(0) ; end comp64s_arch ;
(SEQfi ~ l)
and GT8(i));
individuales, sino uunbit:n lógica en cascada que construye en serie el resultado 10lal de la etapa más significativa a la menos significativa. Una herramienla no compleja podría sintetizar un cin:uito comparador itermivo lento para nuestra arquitectura de comparador de 64 bits original en la tabla 6-28, En estn situnción, la arquitectura en la tllbla 6-30 produce un circuito sinteti1.ndo más rápido porque "empuja" de manera explfcita la información en cascada para cada segmento de 8 bits y los combina en un cin:uito combinacional más rápido (apenas 8 niveles de lógica ANO-OA. no 64), Una herramienla más sofi sticada puede allanar el comparador de 8 bits 11 una estructura no iterativa más rápida. similar al comparndor MS I 74x682 (la figu ra 5·84 en la página 425), y puede allanar nuestra lógica en cascada iterativa en la tabla 6-30 en ecuaciones de suma de productos de dos niveles semejantes a las de la solución ABEL de la página 487.
6.3.5 Comparador dependiente del modo Para el ejemplo siguiente. supongamos que tenemos un sistema en el cual necesitamos comparar do~ palabras de 32 bits en circunstancias nonuales, pero en cienas ocasiones debemos ignorar uno O dos bits de menor orden de las palabras de entrada. El modo de operación es especificado por los dos bits de control de modo. M1 y MO. como se muestra en la tabla 6-9 de la página 488, La funcionalidad deseada puede obteneJSe muy fác ilmente en VHOL utilizando una instrucción case para seleccionar el comportamiento por modo, como se obsen 'n en el programa de la tllbla 6-3 1. Éste es una descripción de comportamiento peñcClllmente buena y que es sintetizable por completo. Sin embargo. tiene una desventaja principal en la sfntesis: con toda seguridad, causará la creación de tres comparadores de magnitud e igualdad separados (32. 31 Y30 bits), uno para cada caso en la instrucción case, Los comparadores individuales pueden ser rápidos o no. como se discutió en
516
Cap¡tulo 6
Ejemplos de diseño de circuitos combinacionales
T a b la 6 - 3 1 Arquitectura de comportamiento VHOL de un comparador dependiente del modo de 32 bits,
library IEEE; use IEEE . stdLlogic_1164 ,al l: use IEEE . stdLlogic_unsigned . all ; entity Vtrodecrrp 1S port ( M: in SI'DJmIC_\iEL'IuR
dawnto 01 ; A. B: in STO_LO:iIC_VEC'IUR 131 oo.mto O) :
-- ""'" enteros sin signo
EO. GT : out STDJ..o:aC ) :.
-- resultados de comparación
(1
e n d _, architecture Vn'odecnp_arch of lJrI'odec:rrp is begin process 1M. A. al begin case M is when '00' _, if A _ B then EQ <_ ' 1' ; else EO <_ 'O' ; end i f ; if A > B then GT
else ElJ else Gr
<" •O· ; < _ • O' :
else ElJ else GT
<_ <_
end i f;
end if;
· O' ; end if ,
·o· ¡ end
if;
end proces5; end \froodecrrp_arch ¡
la subsección anterior. pero no nos preocuparemos acerca de la velocidad para este ejemplo. Una alternativa más eficiente es realizar sólo una compamción para los 30 bits de onlen alto de las entradas, utilizando lógica adicional que es dependiente del modo para dar un resultado final empleando los bits de orden bajo como sea necesario. Este enfoque se muestra en la tabla 6-32. Dos variables. EQ30 y GT30, se utilizan dentro del proceso para mantener los resultados ele la comparación ele los 30 bits de orden alto. Una instrucción case semejante a la de la arquitectura anterior se utiliza entonces para obtener los resullocIos finales como una función del modo. Si se desea. la veJocidnd de la comparación de 30 bits puede optimizarse utilizando los rnttodos que se analizaron en la subsección Mterior.
6.3,6 Contador de unos Varios nlgorilmos importantes incluyen el paso de contar el número de bits ""1" en una palabra de datos. De hecho, en fechas recientes. algunos conjuntos de inSlrucciones para microprocesador se han extendido para incluir el conteo de unos como una instrucción básicn. En este ejemplo. supondremos que se nos pide diseñar un circuito combinacional que cuente unos en una palabra de 32 bits como parte de la unidad lógica y aritmética de un microprocesador.
Sección 6.3
Ejemplos de diseflo utilizando VHOL
517
Tabla 6-32 Arquitectura más eflclente para un comparador dependiente del modo de 32 bits. archi tecture vrncxlecpe.-arch of Vrnodearp lS begin process CM, A, SI variable EQ30 , GT30: STO_LOGre ; -- result~dos de compar~ci6n de 30 bits begin if Alll downto 2) _ 8131 downto 21 t hen 8030 :_ ' 1' , else 8030 : . ' O' , end i f, i[ AI31 d~nto 2) , 81 31 downto 21 then GT30 :. ' 1', else GT30 : _ ' 0 ' ; end if; case M is when 'DO' ., i f B030. ' l ' and A(l downto O) ~ Bll downto O) then 90 <- '1 ' ; else 90 <_ ' O' , end if ; i E GTlO _' l ' or (9030_' 1' and A(l downto O) , Bll downto O)) then GT<: ' 1 ' ; elseGT<. ' O' ; ene! i[ , ...men '01" _, if B030. ' l ' and A(l) • BOJ chen EQ DJ < _ EQ30 ¡ GT <_ GT30 ; when other a a :> EQ < _ 'O ' ; GT < _ ' 0' ; ene! case; ene! process; end VlIDdecpe_arch;
El conteo de unos puede describirse con mucha facilidad mediante un programa de comportamiento VHDL, como se muestra en la tabla 6-33. Este programa es completa· mente sintetizable. pero puede generar una realización muy lenta y poco eficiente con 32 sumadores de 5 bits que se conectan en serie. library IEEE; use rEEE . st~logic_1 164.al1 ; use rEEE. s td-logic_unsigned.all ; entity Vcntls is part ( O: in STO_LOG r C_VECTOR (] l down t o O) ; SUM : out STo_LOGIe_VECTOR (5 downto O) ) ; end Vcnt l s ; architecture Vcntls_arch of Vcntls is begin process (O) vari able s : STO_LOGIe_VECTOR(S downto al ; beg in S : . ' 000000' ; for i in O to ]1 l oop i f o(i) _ '1 ' then S : _ S + '00000 1 ' ; end ir; end loop ; SUM <_ S ;
end p rocess ; e nd Vc ntls_arch ;
Tabla 6·33 Programa VHOL de comportamiento para un contador de unos de 32 bits.
Sección 6.3
Ejemplos de diseño utilizando VHOl
Tabl a 6· 34
architecture Vcntlstr_drch of Vcntlstr ia
Arquitectura estructural VHOl para un contador
component FA port ( A, S, e l: i n STDJ..(X;lC ; S , 00 : out S'ID_L031C ) ; ene! catplnent ; caItlO1Ient AOOER2 port
(
end cu,p:If\ent ;
A. S, in STD_t.lXICVEC'IOR(l downto Cl:
m
S,
"'"
de "unos" de 32 bits. O) ;
STD_ t.lXIC; STDJ..(X;lC_V&:IOR (2 downto O) I ,
A. S, in STD_L.CGICVECIORI2 downto e l: in STOJ,CGIC; S, STO_t.lXIC"'FUOR13 downto
O) ;
CUip:>flent ADDER4 port ( A, B: in STDJ,CX;¡C_VECIOR( 3 downto CI : in SI1U.cx:;IC ; S, out STDJ,.CX;I CVEC",,"'IOR( 4 downto end CUL\XInent;
O) ;
CUip:>flent ADOER3 port (
end carponent :
"'"
51 9
O)
O)
I,
);
CUiponent m::R5 port (A; in STDJ..(X;lCVECJOR(4 downto O) ; Cl: in STDJlXaC ; s: out STDJmlC_VEX:IOR(5 downto O) ) ; end CCllPJnent ; type Ptype ia array (O to 7) o f SI'DJ..(X;l C_vtX:IOiHl down t o 01 ; type Qtype la array (O to 3) of SI'DJ..
Las de fi niciones de las entidades de componente individual de l contador de unos y
arquitecturns, desde FA hasta INCR, pueden hacerse e n programas estructurnles o de co mponamienlo por separado. Por ejemplo, la labia 6-35 es un progrnma estructural paro FA. El resto de los componentes quedan como ejercicios (6.20 - 6.22).
520
Capitulo 6 Ejemplos de disei'io de circuitos combinacionales
Tabla 6 -35 Programa VHOL estructuml pam un sumador completo.
library I EEE; use lEEE . st~logic_1164 . all ¡ entity FA is
port ( A. B. CI : in STD_UXiIC; out STDJ.(X;IC ); S. OO . end FA ; archi t ecture FA-arch of FA is begin S <_ A xor a xor CI; CO <_ {A and BI or (A and el) or (B and ell ; end FA,..arch;
6.3.7 Juego de " Tres en raya" o " Gato" Nuestro último ejemplo es el disedo de un circuito CQmbinacional que selecciona el siguiente movimiento de un jugador en el juego de ·'Tres en rayo'· o '·Gato". En caso de que usted no esté fomilioriz.ado con el juego. vea las reglas que se expl icaron en el cuadro de la página 492. Repetiremos aquí nuestra estrategia para jugllr y ganar el juego: l. Busque un renglón. columna o diagonal que tenga dos de mis marcas (X o O dependiendo de qué jugodor sea yo) y uno celda vacía. Si existe una, ponga mi marca en la celda vacla; ¡yo gano! 2. Si no es asf. busque un renglón. columna o diagonlll que tenga dos de las marcas de mi ad\'er,¡ano y una celda vacía. Si existe una, ponga mi marca en la celda vado para bloquear una victoria potencial de mi oponente. 3. Si no, seleccione una celda basándose en la experiencia. Por ejemplo, si lo celda de en medio se encuentra abierta, por lo regular. ocuparla es un buen movimiento. De otro modo. las eeldas de las esquinas son buenas opciones. Los jugadores inteligentes también pueden detectar y bloquear un patrón en desarrollo de parte del adversario o ··prever" para seleccionar un buen movimicnlo. f".rra evitar la confusión entre .'0" y '·0" en nuestros programas llamaremos al se·
gundo jugador ··V... Ahora podemos pensar acerca de cómo codificar las cntrJdas y salio das del circuito. Las entrodas re pre.~ntan el estado actual del tablero de juego. Existen nueve celdas y cada celda tiene una de tres posibilidades (vada, ocupada por una X, OCU· pada por una Y). Las salidas representan el movimiento por hacer. suponiendo que sea el tumo de X. Existen solamente nueve posibles movimientos que puede efectuar un jugador, de modo que la salida puede ser codificada con sólo cuatro bits. Hay varias selecciones de cómo codificar el estado de uno celda. Debido a que el juego es simétrico, elegi mos una codificac ión simétrica que puede ayudamos m6s adelante: 00 La celda eSlá vacía. 10 La celda se encuentra ocupada con una X. 01 La celda se encuentra ocupada con una Y.
Sección 6.3
Ejemplos de diseño utilizando VHOL Ta bl a 6-36 Paquele VHOL con definiciones para el proyecto delires 9fl
1 ibrary IEEE; use IEEE.stdl)ogic_1164.all; pac kage T'M'defs
lS
type 'ITI'qrid is array 11 to ) ) of STDJ.Q:;rCVEX:IQRIl to )) : subtype 1Tluo ve is SI'D.J,.
constant constant constant constant constant constant
"""'w"
'I'I'Jmove <- ' 1000 '; '0100' ; 1'1'ltto ve ' 0010' , 1'tItt"J'le ' 0001', TI'lloove '1100' ¡ 'I'1'i!lo ve 'I'I'j¡¡ove ' 0111 ' , 1'I"H~ve '10U'; 1'I'jUlcwe 'U 01' ; 'U10' , 'I'I'ltto ve ' 0000' ; '1'1'luo ve
,. ,. ,. ,. ,. ,. ,. ,. ,.
•
end T'M'defs;
De este modo podemos codificar el estado del tablero de 3 X 3 en 18 bits. Puesto que VHDL sopona arreglos, es útil definir un tipo arreglo, 'I"j'Tgrid, que contiene elementos correspondientes a las celdas en el tablero. Puesto que este tipo será utilizado a lo largo de nuestro proyecto del "U'CS en raya", es conveniente poner esta definidónjunto con vanas otras que vendcln. en un paquete VHOL, como se muestra en la tabla 6-36. Sería natural definir TTTgrid como un arreglo bidimensional de STO_LOOIC. pero no todas las herramientas VHOL respaldan arreglos bidimensionales. En su lugar. lo definimos como un arreglo de STD_LOOIC_VECTORs de 3 bits. los cuale-'i son casi la misma cosa. Para representar el tablero del tres en raya. utilizaremos dos señales Xy Yde este tipo. donde un elemento de una variable es 1, si el jugador asf llamado tiene una marca en la celda correspondiente. La figura 6- 16 ilustra la correspondencia entre nombres de señal y celdas en el tablero.
1
2
3 T
X(ll/11 Yll lO)
XO lI 2 ) X(l)I)) Ylll (2) YUlm
2
X(210) Y(2) O)
XC2 1 ( 2 ) X(2) (2) YC21(2) Y(2) (2)
3
X(3) el) X(3) 121 XC) ) (2) Y01C1 1 YO)121 YDl (2)
Figura 6-16 Tablero de tres en raya y nombres de VH OL.
sel\al
521
522
Capitulo 6 Ejemplos de diseno de circuitos combInacionales
, y
Twoln Row 9
-1 '
9
PI CK
4
MOllE
y
WINMV
UI 4
MOllE
TwolnRow
MOllE
X 4
MOllE
Figura 6-17 Partición de entidad para el juego del "Tres en raya".
y
-
BU
U2
• , • y
U3
•
El paquete de la tabla 6-36 también define un tipo de 4 bits TTTmove para movimientos codi fi cados. Un jugador tiene nueve posibles movimientos. y un código más se emplea par.! el caso en que ningún movimiento sea posible. Estn codificación panicular fue elegida y empleada en el paquete sin otra razón que la misma codificación que fue ulilizada en la versión ABEL de este ejemplo en la sección 6.2.7. Al defin ir primero la codificación en el paquete, después podemos cambiar la definición sin tener que modi fi car las entidades que la utilizan (por ejemplo, véase el ejercicio 6.23). M:is que tratar de disei\ar el circuito para hallar movimientos del tres en raya como una simple enlidad monolítica, para nosotros tiene más sentido realizar su partición en segmentos más pequeños. De hecho, dividirlo de acuerdo con los incisos de la estrategia de tres pasos al comienzo de esta sección parece una buena idea. Cabe indicar que los pasos I Y2 de nuestra estrategia son muy similares; difieren solamente en que se invierten los papeles del jugador y el adversario. Una entidad que encuentre un movimiento ganador para mr puede también hallar un movimiento de bloqueo para mi adversario. ObselV.mdo esta cllr.tctcfÍstica desde otro punto de vista. una entid3d que encuentre un movimiento ganador para mí puede encontrar un movimiento de bloqueo para mr si las codificacionc., para mí y mi oponente se intercambian. Aquí es donde nuestra codificación simétrica vale la pena: podemos intercambiar los jugadores lan sólo con las señales X y Y. Con esto en menle. podemos utilizar dos copias de la misma entidad, TwolnRow, parJ efeclUar los pasos I y 2 como se ilustro en la figura 6- 17. Nótese que la señal X está conectada a la entroda superior de la primero entidad TwolnRow, pero a la entrada inferior de la segunda. Una tercera enticL:ld, PICK, seleccion3 un movimiento ganador. si se tiene disponible uno de Ul ; si no, selecciona un movimiento de bloqueo, si está disponible de U2: y. si no, utiliza la "experiencia" (paso 3) paro seleccionar un movimiento. La tabla 6-37 es un progrnma estructural VHDL para la entidad de ni"'el superior. GETMOVE. Además del paquete s t
SeccI<>n 6.3
Ejemplos de diseño utilizando VHDL
Tabla 6-37 Entidad VHOL estructural da nivel superior para seleccionar un movimiento en el juego "Tres en raya".
librAr)' IEEE :
use l EEE . st~logic_1 164 . all; use work.TTTdefs .all ; entity
GE'lKNE
523
is
port ( X, Y: 1n TTTgrid ; t«lVE : out '1'l'llllcl'Ie ); •
end GEmJVE: architecture
G~arch
of GE'I'M:JVE i5
ca liXJnent 'J\,oI nRow por t , X. Y: in
'1TI'grid ; KlVE : out S'roJO::;ICVECIORIJ downto DI ):
enc\ coo¡xment ; cal~nent
PICK port ( X, Y:
in WINMV. BLKMV : in
ene! calp::h1ent :
"""',
TT'I'grid ;
snU.(XJICIJfX:IOR(3 downto O) ; out STDJ,OOICVECIOR(J downto DI ):
be9in Ul : 'J'wolnRaw IXlrt rrap IX. y , WIN): U2 : TwolnRaw port rrap IY. X. BLK1; 03 : PICK port rrap IX, Y. WIN. BLK. t«lVEl; end G~arch :
La arquitectura de la tabla 6-37 solamente declara y utiliza dos compone ntes. TwoInRow y PICK. la c ua l definiremos en breve. Las unicas senales internas son WIN y BLK. que pasan movimientos ganadores y de bloqueo desde las dos instancias de Twol nRow a PICK. como en la figura 6-17. La par1e de instrucciones de la arquitectura tiene apenas tres instrucciones para ejemplificar los tres bloques en la fi gura. Ahora viene la pane interesante. el diseno de las e ntidades individuales e n la figu· ra 6-17. Comenz.aremos con TwoInRow. puesto que explica dos tercerns panes dci diseno. Su definición de entidad es muy simple. como se muestra en la tabla 6-38. Pero hay muc ho que discutir sobre su arquitectura. como 50e muestra en la ta.bla 6-39.
library IEEE;
use lEEE . stdLlogic_1164 . all;
use work .TTTde fs.all ; entity 'J'wolnRow i5 port , X. Y: in TT'I'grid; t«lVE : out TMOOve ); end 'J'..ooI nRow;
Tabla 6-38 Declaración de entidad
TwolnRow.
524
Capitulo 6
Ejemplos de diseflo de circuitos combinacionales
Tabla 6-39 Arquitectura de la entidad TwolnRow.
architecture TwolnRow_arch of TWolnRow is function R(X, Y: TTTgrid ; i, j : INTEGER) returo BOQLEAN 15 variable result: BOOLEAN; -- Encontrar 2 en rengl6n con celda vacía l , j . beqin result : . TRUE; for jf in 1 to 3 loop if jj • j then result :_ result and Xli) (jj).'O' and 'ftil (jj). 'O' ; else result : . result and X(i)ljj).'l' ; ene! if; end loop;
returo resulto end R;
function C(X, Y: TTTgrid; i, J : INTEGERI returo BOOLEAN is variable result : BOOLEAN ; begin -- E:ncontrar 2 en colll!lN con celda vacía i , j . result : . TRUE; for ii in 1 to 3 loop if i i . i then result : . result and X(iil(j) .'O' and Y(ii) (j). ·O' ; else result :. result and Xlii ) (j). ' l ' ; end if; end loop; retum result o ene! C;
function O(X, Y: 'l"M'qrid; L j : INI'I'LER) retum BOOLF.AN is Encontrar 2 en diagonal con celda vacía i , j . variable result : BOOLEAN ; beqin -- Esto es para la diagonal 11 , 22 , 33 . resul t :. TRUE; for i i in 1 to 3 loop if ii .. i then result :_ result and Xlii) (liJ.'O' and Y(iil IUI. 'O ' ; else result :. result and Xlii) (iil_'l' ; ene! if; end loop;
returo resulto end D;
function E(X, Y: 'I'l'Tgrid; i, j : INI'EGERI return
i5 Encontrar 2 en colll!lN con celda vacía i , j . -- Esto es para la diagonal 11, 22, 33 . ElX)LEl\N
variable result: BOOLEAN ; begin r esult :_ TRUE; for ii in 1 to 3 loop i f ii _ i then result : _ r esult and xlii )( 4- ii).'O' and Ylii)(4-ii).·O ' ; el$e result :. result and X(ii) (4-iil .. '1' ; end if ; end loop;
return resulto end E;
Sección 6.3
Ejemplos de dise~o utilizando VHDl
begin process (X , 't) variable GIl , G12, GIJ , G21 , G22 , G2J , GJI , GJ2, GJJ : BOOLEAN; begin GIl : ~ R(X,Y,I , 11 or C(X,Y.I,I) or D(X,Y, I ,I ); Gl2 : ~ R( X,Y,I, 2) or C(X, Y,I, 2) ; GIJ : = R( X, Y. I , J) or C( X, Y, I,J) or E(X , Y,I,J); G21 :. R(X,Y,2,l) or C( X. Y, 2, l) ; G22 :. R(X,Y, 2, 2) or C(X, Y,2 . 2) or O(X , Y. 2, 2) or EIX,Y.2. 2) ; G23 :. R(X,Y, 2, 3) or C(X,Y,2, 3) ; GJI :_ R( X, Y,3,1) or C( X.Y,J,I ) or E(X, Y, J , I) ; GJ2 :. R(X , Y, J , 2) or C(X.Y , J,2) ; G33 :. R(X, Y,J , J) or C( X, Y,J,J ) or OIX,Y , J.JI; if GIl then HOVE <_ HOVEI I ; elsif Gl2 then HOVE <_ HOVE12 ; elsif Gl3 then HOVE <_ HOVE13; elsif G21 t hen HOVE < _ MOVE2I; elsif G22 then HOVE <_ HOVE22; elsií G23 then HOVE <* MOVE23; elsií G31 then HOVE <_ HOVE31 ; elsif G32 then HOVE < _ MOVE32: elsi f G33 then HOVE <_ HOVE33: HOVE <_ lmE: else end if ; end procesa; end 'l\.IoInRotw_arch;
La arquiteclum define varias funciones. cada una de las cuales detennina si existe un movimiento ganador (desde el punto de vista de X) en una celda particular i.j . Existe un movimiento ganador si la celda i. j se encuentm vada y las OIms dos celdas en el mismo renglón. columna o diagonal contienen una X. Las funciones R y e buscan movimientos ganadores en el renglón y columna de la celda i.j . respectivamente. Las funciones D y E buscan en ambas diagonales. Dentro del único ptoceso de la arquitectura, se declaran nueve variables BOOLEAN G ll -0l3 pam indicar si codo una de lu celdas liene un posible movimiento g:m ooor. Las instrucciones de asignación al principio del r.lloceso establecen cado variable a TRUE si existe un movimiento asl'. llamando y combinando lodas las funciones apropiadas para
la celda i. j . El resto del proceso es una instrucción "i f"' profundamente anidada que busca un movimiento ganador en todas las celdas posibles. Aunque típicamente resulta en lógica sintetizada más lenta. se requiere el "í f" anidado en lugar de alguna fonna de instrucción "case". porque pueden ser posibles múltiples movimientos. Si no es posible un movimiento ganador. se asignll el valor "NONE".
Tabla 6-39 (continuación)
525
Ejercicios
Ejercicios 6.1
Explique tÓmo se puede realizar el desplazador rápido de 16 bits de la sección 6. l. 1 con una combinaciÓn de dispositivos 74x 1~7 y 74x I ~I . ¿Cómo se compara este enfoque con los otros en retardo y l'Onteo de panes?
6.2
Mucstre cÓmo se puede realizar el desplazador rápido de 16 bits de 111 sección 6.1.1 con ocho dispositivos ¡d~nt¡eos GAL22V lOs.
6.)
Encuentre un!!. codificación de las cantidades de desplll7.amiento (S [) : 01 ) y modos (e [2 : 01 ) en el desplu.ador rápido en la labia 6-3 que reduzca adicionalmente el numero tO(al de t~rmillOS de produeto utilixado! por el diseoo. Midifique el programa dc:1 codificador de prioridad dual de In tabla 6-6 par.! reducir de forma adicional d numero de tfrminos de producto requerido. Establezca si sus cambios incrementan el retardo del cimlito cuando se reali:w.n en un dispositi\"O GAL"2V 10. ¿Puede redocir los l~rm in05 de producto de manen! suficiente para incluir el discl'to dentro en un dispositi\'o GALI6V8? Aquf tenemos un ejerdcio donde: USted puede U!llll" el cerebro. como lo IU\·O que hllCer el autor cuando explicó la ecuoción para la salida SUMO, en la tabla 6-12. ¿Cada una de la~ salidas SUM1-$UM3 requiere mis o menos t~rminos que SUMO? Complete el diseño del circuito contador de unos en ABEL y basado en los PLD, el t ual se iniciÓen la sección 6.2.6. Utilice dispositi\'os PLD como el 22V 10 o ciruitos PLD m:1s pequellos par.l tr.Itar de minimizar el numero 100al de PLD. Cakule d retanlo total de su diseño en tfrmiOO5 de la cantidad total de retardos (debido a los dispositivos PLD) en el peor de los casos, en una trD.yectoria de sena! que va de entrada a Slllida Dc:1t.'mline OIroc6digo para los movimientOS del ~en raya (que se muestrnen la tabla 6-13) que tengllJl hu mismas propied:llle$ de rotación que el código original. Es decir, deberla ser posible compeosar para un giro de 180" del tablero utilizando solamente inyersom; y el reacomodo de alambres. Detenninesi lasecuociooes TWOINHAF todavfa se ajustarán eo uo solo 22VI0 haciendo uso del nuc\'O código. Utili7.ando un simulndor, genere ulla secuencia de movimientos en la aJaI el PI..D P ICK2 en la tabla 6-16 perden!. un juego de tres en n\ya. incluso si Xjoega primero.
6.4
6.5
6.ó
6.7
6.8 6.9 6.10
6.11 6.12
6.13
Modifique el prugrnma de la tabla 6- 16 para ofrecer al programa una mejor oportunidad de ganar, o por lo me nos de no perder. ¿Aun as( puede perder el nue\"O programa? Modifique tanto la ··otra lógica" en la figura 6-13 como el programa de la tabla 6- 16 par.l proport:ionar al programa una mejor oponunidad de gan.ar, o por to menos de no perder. ¿Aún asf puede perder su oue\'o programa? Estriba las funciones VHDL par,! Vr or. VsI l. Vsrl. Vala y Vsra en la tabla 6- 17 utili· zando las operaciones ror. sIl. sr!. sla. y sr" como se delinen en la tabla 6-3. La versión del drcuilo ilerati\'O de un fiX\Jp en la tabla 6-20 tiene una trayectoria de retardo en el peor de los casoJ, ron I ~ t ompuenas OR. que va desde el primer valor decodifica· do de i ( 14) hasta la sellal PSEL ¡O). Explique un truoo que reeOl1e esta troyectoria de retardo casi a la mitad sin ningun costo adicional (o sin un ¡;OS1O negativo) en las como puen as. ¿Cómo puede extenderse este II\J(:O adkionalmc:nte paro ahorrar compuenas o enlrudas de compuenas? Vuelva a C5(:ribir la definiciÓll de la entidad barrel16 de la tabla 6- 17 y la arquiteetUl"ll de la tabla 6-22 de modo que un bit de l'Ontrol de dirección simple se haga exp1fcitllmente disponible para la arq uitecturo.
527
528
Capítulo 6
Ejemplos de diseño de circuitos combinacionales
RO" 6
FIXUP
.,,"'e
I ,
Figura X6 . 14 6. 14
6.15
6. 16
6.17 6.18
6.19 6.20 6.21
6.22 6.23
y
ó.24 y
Figura X6 .24
Vue lva a escribir la definición de la arquiteclUra bar r el16 (ver tabla 6.22) para utili· zar la estructura que se indica en la figura X6.14. Utilice las entidades aistentes ROL16 y FIXUP; se deja 11 su selección encontrar MAGIC y la otra lógica. Escriba una \'mim de semicomport:unienlO o CSlI'UCfural de la arq uitectura fpenccarch de la tabla 6-25 que Genere: solamente un sumador en srntesis y que no genere com¡wndores de 10 bil5 múll iples parn la instrucciÓll an idada Ni t ... Repila el ejercicio 6. 15. incluyendo una definición estructural de un circuito de redondeo eficaz que realice la función rOWld Su circuito debe necesitar una cantidad considerablemenle menor de compoenas que un sumador de 4 bits. Vuelvu a disenar el codificador de prioridad dUIII VHDL de la sección 6.3.3 p;ll1l obtener un mejor rend imiento. como se sugiere en el úllimo pán'aro de la sección. Es4:rlba una arquitectura estructural VIiDL para un compar.lOOr de 64 bits que sea similllr al de la tabla 6-30. con la acepción que ahora el resullado de la rompal"oICiÓn se des;' rrolle en serie desde la etapa mtOO5 ~¡gnificati\'lI hast:l la más significali\'a. ¿Qut cambio si¡nificlui vo OCUlTe en la sfntesis de1 11ros.ramll VHDL en lu labia 6-3 1 si modificamos las instrucciooes en el caso "when others" a " null~' E5criba programllS de componamiento vnDL pan! los componenles "ADDERx" que se utilizan en la tabla 6-34. ~ba progr.mUl.'l de componamienlO VUDL para los componente:o¡ "ADDERx" de la tabla 6-34. Utilice una defi nición gentriea de modo que la misma entidad pueda ser ejem. plificada por ADDER2. ADDER3 YADDERS. además indique qu4! cambios deben hDcc~ en la tabla 6-34 para hacer esto. E$criba un progr.una VHDL C$lruclural para el componente "INCRS" de la labia 6-34. Aplicando una herramienta de s{nlesis VHDL. sintet ice el diseflo deli res en rJya de la sección 6.3.7. realice 10 anlerior en un FPGA y de lenni ne cuántos rec ursos internos utiliza. Posteriormente intente redueir los requerimientos de recursos esp«:itkando una codificación d ire~nte de los mo\'jmicntos en el paq uete TITdefs. El programa delt ~s en rnya en la sección 6.3.7 finalmente pierde conlra un oponente intel i gent~. si se aplica el estado dc::llablero que se mu~Stra en la figura X6.24. Utilice un simulador VHOLdisponible para demostrar que ~SIO es cieno. Lu~go modifiqu~ laenlidad PI CK para ganar en esla siluación y ~n otras semejantes. luego \'~rifique su disdlo empleando el si nlulador.
ea p í
lo
ios de diseño lógico cial In } 'prologl 1 por
au
os circuitos lógicos se clasifican cn dos tipos. "combinacional" y "secuenciaJ". Un circuito lógico combintlcio"u/ es aquel cuyas salidas dependen solamente de sus entradas actuales. La perilla girntoria selecloro de los ( canales en un televisor antiguo es como un circuito combinacional: su . selecciona un canal. para esto se basa solamente en su "entrnda" actual, la I de la perilla. n circuito lógico secuencial es aquel cuyas salidas dependen no sólo de sus I actuales, sino también de la secuencia ~da de entradas, nrbitrnriamenen el pasado. El circuito controlado por los botones de avance o retroceso 1en un receptor de televisión o en una videocllSetcra es un circuito secuen:elección del canal depende de la secuencia anterior de pulsaciones de avan;eso. por lo menos desde que se comenzaron a ver las imágenes con 10 honterioridlld. y quizás más hachl atrás hasta el momento en que se conectó sitivo en la pared por primera vez. e modo que es poco práctico. y con frecuencia imposible. describir el tamiemo de un circuito secuencial por medio de una labia que enumere las como una runción de la secuencia de emrnda que haya sido recibida hasla el !o preseme, Parn saber qué hacer a continuación. se necesita saber qué se ha asta ahora. Con el selector de cMales de TV, es imposible detemlinar qué encuentra seleccionado actualmente observando 1M sólo la secuencia Mlepulsaciones en los bolones de avance y retroceso. si observamos las 10 mes anteriores o las 1.000 Mteriores. Se necesita más inrormaci6n. el estami" del seleclorde canales. Tal vez la mejordefinici6n de "eslIldo" que yo he
529
530
capitulo 7 Principios de disei'io lógico secuencial
visto sea la de Herbert Hellerman, publicada cn Digital Computer Syltems PrincipJel (McGraw-Hill. I967): ~suulo l'fJrltlb/~ d~ t'slMa
El eltado de un circuito secuencial es una colección de mriabfellle elto.do cuyos valores en cualquier tiempo contienen toda la información acerca del pasado necesario para explicar el comportamiento fu turo del circuito. En el ejemplo del selector de canales, el número del canal actual es el estado actuaL
múqu;lIa d~ n ffuJo finita
rtloj
puiodo d~ rtloj (recui'nda di' reloj marca f Otic'" di' reloj
la!o dt Imbajo
En los circuitos del TV. este estado se puede almacenar como siete variables de estado binarias que re presentan un número decimal entre O y 127. Dado el estado actual (número de canal), siempre podemos predecir el estado siguiente como una función de las entradas (pulsaciones de los botones de avance/retroceso). En este ejemplo, una salida altamente visible del circuito secuencial es una codificación del estado mismo: el despliegue del número de canal. Otras salidas. internas a la TV, solamente pueden ser funciones combinacionales del estado (por ejemplo, selección de sintonizador de VHFIUHF/cable) o lanto del estado como de la enlmela (por ejemplo, apagar la TV si el estado actual es O y se pulsa el botón de "retroceso"). Las variables de estado no necesitan significación flsica directa. y existen con fre· cuencia muchas maneras de elegirlas paro describir un circuito secuencial en particular. Por ejemplo. en el selector de canales de la TV. el estado puede almacenarse como tres dfgitos BCD o 12 bits, con muchas de las combinaciones de bit (4,096 posibles) sin utilizar. En un circuito de lógica digital. las variables de estado son valores binarios, cortespondientes a cierta.~ señales lógicas en el circuito. como veremos en secciones posteriores. Un circuito con n variables de estado binarias tiene 2" estados posibles. Tan grande como parezca. 2" siempre será finito, nunca infinito. de modo que los circuilos secuenciales en ocasiooc.s se conocen como máquinas de ~s'ada finito . Los cambios de estado de la mayorfa de los circuitos secuenciales se presentan en tiempos especificados por una señal de rrloj de funcionamiento libre. La figura 7· 1 nos presenta los diagramas de temporización y nomenclatura para señales de reloj tfpicas. Por convención, una seiial de reloj es de estado activo alto si los cambios de estado se presentan en el fl anco de subida del reloj o cuando el reloj está en ALTO. y de estado activo bajo en el caso complementario. El periodo del reloj es el tiempo entre transiciones sucesivas en la misma dirección, y la f"cuencia del reloj es el recfproco del periodo. El primer flanco o pulso en un periodo de reloj o en ocasiones el periodo mismo se denomina una marca (" tic ~) de reloj. El law de trabajo es el porcentaje de tiempo que la sci\al de reloj se encuentra en su nivel asenivo. Los sistemas digitales típicos. desde relojes digitaJes hasta supeicomputadoras. utilizan un oscilador de crist.al de cuar-
Sección 7.1
í
'o)
los cambios de estado
ocurren aqul
Elementos biestables
531
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CLK
'H ,
1 -\. o,.. ,
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periodo '"' frecuencia = 1 f t per
ciclo de tmbajo a 'ti f ~ ,
(b)
los cambios de estado se ,
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presentan aqu{ '
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Figura 7-'
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CU,"-,
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ciclo de
trabajo ~ t L I t,;..r
Sena les de reloj: (a) de nivel aclivo allo: (b) de nivel activo bajo.
zo para generar una señal de reloj de funcionamiento libre. Las frecuencias de reloj pueden abarcar desde 32.768 kHz (paro un reloj de pulsera, hasta 500 MHz (para un micro-
procesador RISC CMOS con un tiempo de ciclo de 2 ns): los sistemas típicos que emplean partes 1TL y CMQS tienen frecuencias de reloj en el intervalo de los 5-150 MHz.. En este capftulo discutiremos dos tipos de circuitos secuenciales que engloban a la mayorfo de los diseños discretos pn1cticos. Un circuito secuencial de retroalilllentaci6n utiliza compuenas ordinarias y lazos de rctroalimenlllCión para obtener memoria en un circuito lógico, con 10 que crea bloques de construcción de circuito secuencial, como los cerrojos y flip-flops, que son empleados en diseños de más allo ni"eJ. Una I1IdquitUl de eswdo sincr&licu temporizada utiliza estos bloques de construcción en particular los nipflops D di~pamdM por flanco. par:!. Crtat circuitos cuyas entradas son examinadas y ro· yas salidas cambian de acuerdo con una señal de: reloj de control. Otros tipos de circuito secuencial como los del modo fundamental genernl. modo de pulso múltiple y circuitos multifásicos. son, en ocasiones, útiles en sistemas de alto rtndimiento y VlSI; se estudian en tC:;II;tos avanzados.
circuit" srrurnritrl dI' rrtrtXllimenlación máquina de IS IO(/O s;rlcrónictr ltmporiwda
7.1 Elementos biestables El circuito secuencial más sencillo consiste en un par de inversores que fonnan un la· lO de retroalimentación, como se muestra en la figura 7-2. No tiene entradas y tiene dos salidas, Q y Q_L
7.1.1 Análisis digital El circuito de la figura 7-2 se denomina con frecuencia un bits/ab/t. puesto que un análi· sis estrictamente digital muestra que tiene dos estados estables. Si es ALTO, entonces el inversor inferior tiene una entrada en ALTO y una salida en BAJO, lo que fuena al nh'Cl ALTO la salida del inversor superior. como supusimos en primer lugar. Pero si Q está en BAJO, entonces el inversor inferior tiene una entrada en BAJO y unu sulida en ALTO. lo que fuerlll Q a BAJO. otra situación estable. Podrfanlos utilizar una varloble de estado simple. el estado de lo scñal Q , paro. describir el estado del circuito; existen dos estados posibles. z o y l.
a
a
a_
biwublr
532
Capitulo 7
Prlnciplos de diseño lógico secuencial
-o Fig u ra 7-2 Un par de inversores formando un elemento biestable.
-=-'u
El elemento biestable es tan simple que no tiene entradas y por consiguiente no hay manera de controlar o modificar su estado. Cuando se aplica inicialmente la energra al circuito. llega aleatoriamente a un estado o al otro y se manti¿ne ahf pennanentemenle. Con todo. sirve muy bien para nuestros propósitos ilustr.lIi\'Os. y lIIoSlrortlllO$ en realidad un par de aplicaciones para el mismo en las secciones 8.2.3 y 8.2.4.
7.1 .2 Análisis analógico El análisis del biestable tiene más que mostrar si consideramos su funcionamiento desde un punto de vista aMlógico. La Unea oscura en la figura 7-3 muestra la función de transferencia T de estado estacionario (OC) para un inversor simple: el voltaje de salida es una función del voltaje de entrada. V.. '" 1{Vni)' Con dos inversores conectados en un lazo de relJ'Qalimentación como en la figura 7-2. sabemos que V""I :::: V..2 :::: Y V~ VoaI l : por lo tanlo. podemos graficar las funciones de transferencia para ambos im'ersores en la misma gráfica con una apropiada rotulación de los ejes. De este modo. la Unca OSCUJ'3 es la función de lrunsferencia para el inversor superior en la figura 7-2. y la línea de color gris es la función de tmflsferencia para el inrerior. Considerando solamente el componamiento de estado estacionario de lazo de retroalimeOlaci6n del biestable. y no los efectos dinámicos. el lazo se encuentra en equilibrio si los voltajes de entrada y salida de ambos inversores son valores constantes de OC consistentes con la conexión de lazo y la función de Imnsferencia OC de los im"ersores. Es decir. debemos tener
Venll '"
V"" • T(VenIV
•
T(Vsall)
- 7t71 VC'I1~ 1»
Fig ura 7- ]
Funeiones de transfere nda para inversores
en un lazo de retroalimentación biestable.
V"'¡I
= v...:
r-
Función de transterencia: V,.II • 71 V. . 1) v".¡: .T(v..¡)
534
Capitulo 7
Principios de diseño lógico secuencial
(del aire. de roedores, terremotos) comiencen a desplazarla hacia la pane inferior de la colina. Como la pelota en la cima de esta colina. el bicstable puede pennanecer en el estado met3eSUlble dUl'3nlc un periodo impredecible antes que se esUlblezca de mancl'3 no detenninista en un estado estable o en el otro. Si el cil'C'Uito secuencial mtú $t'1I01l0 es SUSl-epciblc de un COO1pOruuniento metaestable, se puede estar seguro de que 1f}{los los circuitos secuenciales son susceptible.~. Y este comportamiento no es algo que solamente ocurra en el encendido. Regresando a la analogía de la pelota y la colina, considere qué pasaria si imentamos palear la pelota de un lado al otro de la colina. Aplique una gran fuel'Ul (tipo Amold Schwan.cnegger) y la pelota pasacl sobre la cima y aterrizará en un silio de reposo estable en el otro lado. Aplique una fuerza débil (tipo Mr. Bean) y la pelota caerá de vuelta en el sitio original de arranque. Pero si se aplica una fuer.w regular. noja (tipo Charlie Brown) la peloUlllegará a la cima de la colina. vacilará, y fi nalmente descenderá hacia un lado o hacia el otro. Este comportamiento es completamente análogo a lo que OCUrTe en los nip-flops bajo t:ondiciones de disparo núnimas. Por ejemplo. pronto estudiaremos los flip-flops S-A, donde un pulso en la entrada S obliga al flip-nop a ir del estado O al estado l . Una anchura de pulso mfnimo es especifiolf1a par'.lla entrada S. Aplique un pulso de esta anchu1'3 o mayor y el Oip-flop irá de inmediato al estado 1. Aplique un pulso muy corto, el flip-flop pennanecerá en el estado O. Si se aplicara un pulso apenas por debajo de la anchura mfn ima, el flip-flop llegarla hasUl el estado met:lCSlable. Una vez que el nip-flop se encuentro en el estado meUlestable. su funcionamiento depende de "la forma de la coli· na", los Oip-flops construidos a partir de tecnologías rápidas de alta ganancia. tienden a salir de la metaestabilidad con más rapidez que aquellos construidos a partir de tecnologfas con menor rendimiento. Diremos más acerca de la mctacstabilidad en la siguiente sección en relación con tipos especfficos de flip-flops. y en la sec<:Íón 8.9 con respecto a la metodologfa de diseño sincrónico y fallas de sincronizador,
7.2 Latchs y flip-flops Los latchs y flip-nops son los bloques de conSlrucci6n
lIip-flop (bitwublrJ
b(t~icos
de la rnayorfa de los circuitos secuenciales, los sistemas digitales tfpicos hacen uso de latchs y flip-flops que son dispositivos preencapsulados, especificados funcionalmente en un circuito integrado estándar. En ambientes de diseijo AS IC. los latchs y flip-flops son por 10 regular celdas predefinidas especificadas por el "'endedor de ASIC. Sin embargo. dentro de un CI o AS IC estándar, cada I(l/eh o flip-flop se diseña típicamente como si fuera un circuito secuencial de relroaJimentación que utiliz.a compuenas lógicas individuales y lazos de retroalimentación. Estudiaremos estos diseños discretos por dos razones: para comprender mejor el comportamiento de los elementos precncapsulados y para obtener la capacidad de construir un hltch o nip-flop "desde ccro", corno se requiere en ocasiones en la práctica del diseño digital y con frecuencia en los exámenes de diseño digital. Todos los diseñadores digitales utilizan el nombreflip-flop (o e!ememo bies/able) para un dispositivo secuencial que normalmente muestrea sus entradas y cambia sus salidas solamente en ocasiones dctenninadas por una señal de reloj. Por otra parte. la mayoría
Sección 7.2 l atchs y flip-flops R
S
O
R
O
ON
O O última O última QN O I O I I O I O (.)
I
ON
S
I
O
O
(b)
de los disenadores digitales utilizan el nombre latch para un dispositivo secuencial que monitorea lodas sus entradas continuamente y modifica sus salidas en cualquier momento. de manera independiente de una sciial de reloj. Seguiremos esta convención estándnr en este texto. Sin embargo. algunos textos y discnadores digitales pueden emplear (incorrectamente) el nombre "flip-flop" para un dispositi\'O que denominamos "Ialch". En cualquier caso. debido a que los comportamientos fu ncionales de los latchs y fl ip-flops son bastante diferentes. es importante par.! el diseñador lógico saber cuál tipo está siendo empleado en un diseño, ya sea por medio del número de pane del dispositi\'0 (por ejemplo. 74.-.:374 vs 74x373) o de otra infannación contextua!. Discutiremos los tipos más comúnmente utilizados de latchs y flip-flops en las subsecciones siguientes.
Figura 7-5 l atch S·A: a) diseño de circuito que utiliza compuertas NOR; bl tabla de función. Wlch
7.2.1 latch S-A Un latch SoR (sd'n!st:t, dt: establecimiento·restablecimiento) ba~do en compuenas NOA se ilustra en la fi gura 7-5(a). El circuito tiene dos entradas, S y A. y dos salidas, etiquetadas como a y aN. donde aN es nonnalmente el complemento de Q . La señal aN se representa en ocasiones como a o ~L Si tanto S como R son O, el circuito se eompona como el elemento biestable: tendremos un lazo de retroalimentación que retiene uno o dos estados lógicos, Q ::: Oo l . COIllO se muestra en la figura 7·5(b), tanto S como A pueden ser ascnivas para forzar al lazo de retroalimentación a un estado desc~. S establece o prtstnhlece la salio da Q a l ; A reswblece o limpia la salida a a O. Después de que la entrolda S o A es negnda. el lalch pennanece en el estado al cual fue forzado. La figura 7·6(a) iluslra el componamiento fu ncional de un lalch S-A para una secuencia trpica de entradas. Las fl echas color gris indican causalidad, es decir. cuáles transiciones de entrada provocan cienas transiciones de salida.
l/JIch S. R
a :::
Figura 7 -6 Funcionamiento dpico de un lateh S·R: al entradas - no rmales· ; b) S V R afi rmadas simultáneamente. S R
0::::l;
\
ON (.)
(b)
535
estabftctr p"su,bfrcf'r "srabftcf'r limpiar t) bQfmr
Sección 7.2 latchs V flip-flops
537
s "1
A
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'!>HURa)
.......,
Figura 7-8 Parámetros de temporizaciÓn para un 181ch S·A.
7.2.2 Latch SoR Un latel! SoR (Iéak "latc:h S· batm R-barrn") con entradas de establecimiento y resta-
la/eh S-A
blecimiento de ni\'clllcti\'o bajo puede construi rse a partir de compuertas NANO E.0mo se ilustra en la figura 7·9(0). En ¡as familias lógicllS TTL y CMQS. los latcM S·A son
utilizados con mucha más frec uencia que Jos ¡3lehs S-A porque las compuertas NANO son preferidas sobre las compuertas NOA . Como se muestra en la tabla de función, en la fi gura 7.9(b), el funcionamiento d~ ¡aleh S-A es semejante al del S-A. con dos diferencias principales. La primera. S t A son de nivel activo bajo. de modo que ell31t h recuerda su estado anterior cuando S :: A '" 1; las cnlrnda s de ni''el activo ~o se i~icnn clammcnle en Jos símbolos del inciso e). En segundo lugar. cuando tanto S como R son afirmadas de manera simultánea. amo bas salidas dellatch se van a I no a Ocomo en ellatch S-R. Exceptuando estas diferencias. el funcionamie nto del S -A es e l mismo de l S-A, inclu yendo las consideraciones de temporización y metaestabilidad. Figura 7-9 lateh SoR: a) circuito diseñado con 18S compuertas NANO; b) tabla de función; el sfmbolo lógico.
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538
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Capítulo 7
Principios de diseí'lo lógico secuencial
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Figura 7 -10 latch S·A con habilitación: a) circuito que utiliza compuertas NANO; b) tabla de fun ción; cl slmbolo lógico.
7.2.3 Latch SoR con habilitación Un lalch S-R o S-R eS sensible a sus entradas S y R en lodo momeillo: Sin embargo. puede ser fxilmcnte modificado p;1nl crear un dispositivo que sea sensible a cstns enlrwlas solamente cuando una entr.lda de habilitación sea afinnada. Un fmd. SoR con lrabililaci6" de esta clase se muestra en la figura 7- 10. Como se muestra mediante la tabla de funci ón. el circuito se comporta como un laleh S-R cuando C es l. reliene su eSlado anlenor cuando e es O. El comportamiento del I¡¡teh para un conjunto lípico de cnlr.!das se muestra en la figura 7-11. Si truno S como R son 1 cuando e cambia de I a O. el circuito se comporta como un lalch S-R en el cual S y R son negadas simultáneamente: el estado siguiente es impredecible y la salida puede llegar a ser metaestable.
e
Imeh S·R COI' habili/acimr
7.2.4 Lalch O Los latchs S-R son útiles en aplicaciones de control. donde con frecuencia pensamos en (énninos de establecer un indicador o "bandera" en respuesta a alguna condición y restablecerla cuando cambian las condiciones. De este modo. controlamos las entradas de establecimiento y restablecimiento de manera algo independiente. Sin embargo. con frecueneia necesitamos latchs simplemente para almacenar bits dc infonnación: cada bit es presentado en una línea de señal. y nos gu¡¡tarfa almacenarlo en alguna parte. Un la/eh D puede emplearse en una aplicación de esta naturaleza. La figura 7· 12 muestra un IlIteh D. Su diagrama lógico se rt.-conoce como el de un latch S-R con habilitación. con un inversor agregado par" generar entradas S y R a
la/eh D •
Fig ura 7-1 1 Funcionamiento tlplco de un latch S-A con habilitación. Ignorado puesto que e es O.
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540
Capllulo 7
Principios de diseño lógico secuencial
encuentra inicialmente "cell adO" y la entrada O es la opuesta de la salida a, de modo que cuando e tiende a 1 ellalch "se abre" y la salida a cambia después del retardo lpUl(CQJ o 'pllL(CQJ' Para las transiciones 2 y 3 la entrada C ya es 1 y el lateh se encuentra ya abierto, de modo que sigue de manera tnlnsparente las transiciones en O con retardo IpllL(DQ) y lpUl(DQ). Cuatro parámetros más especifican el retardo para la salida aN , que no se muestran, Aunque el lateh O elimina el problema S = A = I del latch S-A, no elilllina el problema de la metaestabilidad. Como se ilustra en la figura 7- 14, existe una ventana (sombreada) de tiempo alrededor del borde o flanco descendenle de C cuando la entrada O no debe cambiar. Esta \'emana comienza en el tiempo t..cablecimicnlo antes del fl anco descendente (de cierre) de C; ' .... $ ,,;,,. e se denomina el ,iemllO de eswblecimienlo, La ventana tennina en el tiempo t-...i60 posterionncnte; ' ........i6u se conoce como el tiempo dI' /'tunci6/1 . Si O cambia en cualquier momento durante la ventana del tiempo de establecimiento y retención, la salida del lalch será impredecible y puede llegar a conYertirse en melaeslable. como se muestra para el último fl oneo de cierre de \n fi gura.
a
tiempu de estab/teimiento ti,.mfHJ JI' ",uncidn
IUp·f1op Ddispurodo por jWl1CO posiriro
7.2.5 Flip-flop D disparado por flanco Unflip-flop O disporado por flanco positi\'O combina un par de latchs O, como se ilus· tra en la fi gura 7-15, para crear un circuito que muestrea su cntrada O y cambia sus salidas y ON sólo para el flanco ascendente de una senal CLK de control. El primer 13tch se conoce como el mot:St ro; se abre y sigue la entroda cuando CLK es O. Cuando CLK sube a 1, el latch maestro se cierra y su salida se transfiere al segundo loteh conocido como el ~Jc1m'O, El lalch esclavo se encuentra abien o todo el tiempo que CLK es 1, pero solamente cambia al principio de este intervalo, porque el muestro está cerrado y sin modi ficacion~ durnnle el resto del intervalo. El uiángulo en la entrada CLK de los flip- nops O indica un componamiento de disparo por flanco y se denomina indicador de enlroda dintÍmico. Ejemplos del comportamiento fu ncional del flip-flop para diversas transiciones de entrada se presentan en la figura 7- 16. La senal OM es la salida dellalch maestro. Nótese que OM cambia solamente cuando CLK es O, Cuando CLK se va a " el valor actual de QM se tmnsfien:: a O, y se evita que QM cambie hasta que CLK regresa de nuevo al valor de O. La figura 7·17 muestra un comportamiento de temporización más detallado para el flip-flop O. Todos los retardos de pl'op.lgllCiÓll se miden desde el naoco ascendente de CLK, puesto que ése es el único evento que ocasiona un cambio de salida. Los diferentes retardos pueden especificarse para cambios de salida BAJO a ALTO y ALTO a BAJO.
a
looesrro
,.scl(ll'Q
indicador de ,.ntrot!o f/i/1lfmica
Figura 7-15 Flip-flo p O d isparado por flan co positivo: al diseño de circuito que utitiza latehs O; bl tabla de función; el sfmbolo lógico. (b)
(.)
o
cU<
O
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Sección 7.2 Latchs y flip.flOpS
I
o CLK
541
,
-+,---'
----- ,
a ==~ ON
Flg u ra 7 -1 6 Comportamiento funcional de un mp-lIop O disparado por flanco posllil/O. Como un latch D. el flip-flop D disparudo por flanco tiene una ventana de tiempos de establecimiento y de retención duranle los cuales las entradas D no deben cambiar. Esta ventana se presenta en tomo del fl anco de disparo de CLK. y se indica mediante un sombreado de color gris en la fi gura 7-17. Si los tiempos de establecimiento y retención no se satisfacen, la salida del flip-flop por lo regular se irá a un estado estable, aunque impredecible, de Oa 1. Sin embargo, en algunos casos la salida oscilará o se irá a un estado metaestable a mitad del camino entre O y 1, como se muestra del segundo al último ciclo de reloj en la figura . Si el fl ip-flop tiende al estado metaestable, regresará a un estado estable por sí mismo después de un retardo probabiHstico, como se explica en la sección 8.9, También puede forzarse a un estado estable mediante la aplicación de otro flanco de reloj disparado con una entrada D que satisfaga los requerimientos del tiempo de establecimiento y de retención, como se ilustra en la fi gura paro el último ciclo de reloj. Un flip-flop O disparado por flanco ntgalil'O simplemente invierte la entrada de reloj, de modo que toda 111 acción se desarrolla sobre el flllneo descendente de CLK_L: por convención, un disporodor de flanco descendente se considera como de nivel activo bajo. La tabla de (unción y el sfmbolo lógico de flip-flop se muestrnn en la figura 7- 18. Algunos flip-flops O tienen ~ntmdaJ asincronicas que se pueden utilizar parn llevar al flip-flop a un estado particular, independiente de las entmelas CLK y D. E $lAS entrnclos. generalmente se identifican como PR (p~unl. p~sIDhI«imienlo) y CLR (cI~ar. borrado). se componan como las entrncllls de establecimiento y restablecimiento en un lalCh SR.
(Up·ftOII D flis¡Hlmdo {HJr fosllCO ~ga/i\'(/
tnmulas flS;IICr6nictls
prts/abltcirnitnlo bormdo
F Igura 7 -1 7 Comportamiento en el tiempo ele un fl ip-lIop O disparado por lIanco positivo.
o CLK
a
......00) •
Sección 7.2 latchs y flip -flop s
543
PFU
o
ON
Figura 7-20 Circuito comercial para
un llip-flop O disparado porflanco positivo como el 74LS74.
o mucstra cn la figura 7-2 l (a), un multiplexor de 2 cntradas controla cl valor aplicado a la cntrada O dcl flip-H op intcrno. Si EN es afirmada. la entrada O externa se selecciona; si EN es negada, se utililll la salida actual del fiip-nop. La tabla dc función resultante se muestra cn (b). El simbolo del flip-flop se ilustra en (e); en rugunos flip-flops, la cntrada dc habilitación cs de nivcl activo bajo. denotada mediante una burbuja de im'crsión cn esta cntrada.
7.2.7 FIlp-f1op de exploración Una importante fu nción del fiip-flop para prueba ASIC es la conocida como capocidad
c(lptJC'ü/(ld d~ ~-xploradón
d~ a ploroci6n.
La idea es poder controlar In entrada O del flip-flop con una fuente alterna de datos durante la prueba del dispositivo. Cuando todos los nip-flops se ponen en modo de prueba, pucdc introducirse un patrón dc prucba para cl ASIC cmplcando las entradas dc datos alternas de los flip-fl ops. Después de que se carga el patron de prueba. los ftipflops se regresan al modo "normal" y todos los fl ip-ftops se tcmporizan nornlalmentc. Después de uno o más ciclos de reloj, los flip-flops se regresan al modo dc prueba. y los
resultados de la prucba son "cxplorados". F Ig U ra 7-21 Flip-fIop O disparado por flanco positivo con habilitación: (a) diseno del Circuito; (b) tabla de función; (el sfmbolo lógico.
(.)
(b)
o EN
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O EN Cu<
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S S S
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ultima a última QN
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544
Capitulo 7
Principios de diseño lógico secuencial TE TI
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I
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o
I
I
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I Q
Q
ultima e ultima eN ultima e UItlma eN (o)
Figur a 7- 22 Aip-11op O disparadO por flanco positivo con exploración: (a) disafto del circuito; (b) tabla de función: (e) slmbolo lógico.
t ntroda dt Jw.biliraci6n dt prutoo. TE tnlmda dt prut OO, TI
cadtna dt uploroci6n
La figura 7-22(a) muestnt el diseño de un ftip- Oop tfpico de exploración. No es otra cosa que un Oip-Oop O con un multiplexor de 2 entrndas en la entrada O. Cuando se niega la entrada TE (tu t enab/e. habi/i/aci6/1 d~ pru~ba), el circuito se comporta como un fl iponop ordinario. Cuando TE es asertiva. toma sus datos de TI (test inplIl. entrodo de prueba) en lugar de O. Este compon.amiento fu ncional se muestra en (h) y se proporciona un símbolo para el dispositivo en (e). Las entradas extra se utilizan para conectar la totalidad de los Oipoflops de ASCI en una cadena de aploraci6/1 para propósitos de prueba. La figura 7-23 es un ejemplo simple con cuatro flipoOops en la cadena de exploración. Las entradas TE de todos los Oipoflops se encuentran conectadas a una entrada global TE. mienlras que la salida Q de eada mpoflop est:1 cooectada a la entrada TI de otro de manera scrinl (en cadena). Las conexiones TI, TE YTO (test output, salida de prueba) son estrictamente para propósitos de prue-
ba; la lógica adicional conectada a las entrod3~ O y las salidas a OfXesarlns para hacer
que el circuito haga algo útil no se ilustran. Para probar el circuito. incluyendo la lógica adicional. la entrada TE global se mantiene asen.iva mientras ocurren n ciclos de reloj y se aplican n bits de vector de prueba a la entrada TI global Y por ello son barridos (desplAzados) en los n flipoflops; n es igual a 4 en la figuro 7-23. Luego TE es negado. y el circuito se deja correr por uno O más lazos de reloj adicionales. El nuevo estado del circuito. representado por los nuevos valores en los n flip-flops, pueden observarse: (explorarse) en TO al afinnar TE mientras que ocurren n lazos de reloj más. Para hacer el proceso de prueba más efideme. puede explorarse otro "cctor de prueba mientras que el resultado anterior se está explorando. lermlnales
ASIC ,
Figura 7-23 Una cadena de exploración con cuatro flipollops.
TO
Sección 7.2 Latchs y flip-flops
545
Existen muchos lipos diferentes de nip-nops de exploración. correspond ienles a diferentes tipos de funcionalidad de ftip-flop básica. Por ejemplo. la capacidad de exploración podría agregarse al flip-flop D con habilitación de la figura 7-2 1 mediante el reemplllZO de su multiplexor de 2 entradas intemo con uno de 3 entradas. Para cada ciclo de reloj el flip-flop cargarla D. TI o su estado actual. dependiendo de los valores en EN y TE. La capacidad de exploración tambitn puede agregarse a otros tipos de flip-flops. tales como los J-K y T que se presentan más adelante en esta sección.
*1.2.8 Flip-flop S-R maestro/esclavo Indicamos con anterioridad que los latchs S-A son útiles en aplicaciones de "control", donde podemos tencrcondiciones independientes para establecer y restablecer un bit de control. Si se supone que el bit de control se cambia solamente en cienos momentos con respecto a una señal de reloj, entonces necesitamos un flip-flop S-A que. como un flip-flop D. cambie sus salidas solamente en un cierto flanco de la senal de reloj. Esta subsección y las que le siguen describen los flip-flops que son útiles para tales aplicaciones. Si sustituimos Jos latchs S-A en lugar de los latchs D en el flip-flop D disparado por flanco negativo de la figura 7- I8(a), obtenemos unflip-flop S-R ma~stroluclavo. ilustrado en la figura 7-24. Como un flip-flop D. el flip-flop S-A cambia sus salidas solamente en el flanco descendente de una senal de control C. Sin embargo. el nuevo valor de salida depende de los valores de entrada no sólo en el flaneo descendente, sino tambitn durante el intcrvalo completo en el que e es I antes del nanco descendente. Como se muestro en la figura 7-25. un pulso breve sobre S en cualquier momento durante este intervalo puede establecer el lalch maestro; igualmente, un pulso sobre A puede restablecerlo. El valor transferido ala salida del flip-flop en el flanco descendcnte de depende de si ellatch maeslro fue finalmente establecido o bocrndo mienlnlS que era l. Como se muestro en la figura 7-24(c), el símbolo lógico para el flip-nop S-A maestro/esclavo no utiliza un indicador de entnlda dinámica, porque el flip-flop no es "eroadcrarncnte disparado por flanco. Es más como un latch que sigue su entrnda durante todo el intervalo en que e es I pero cambia su salida para reflejar el valor final asegurado solamente cuando tiende a O. En el súnbolo. UD indicador d~ salida pospuata indica que la senal de saljda no cambia hasta que la entrada de habilitación de sea negada. Los flip-flops con esta clase de componamiento se conocen a menudo como j1ipl1op
e
e
/lip-JIop 5-R matslrol ~sclQl'O
e
indicador de salid"
e
POSPUtSW
/lip-jfop disJHlmdo !)()r pulso
disparados por pulso.
Figura 7-24 Flip-flop S-R maestro/esclavo: al circuito que utiliza latchs S·R; b) tabla de función; cl srmbolo lógico.
(. )
lb)
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• En csle libro. hu secciones opcionales están marcadas con un aslerisco.
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última e
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1ndeI.
1nde1.
S
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546
Capitulo 7 Principios de diseño lógico secuencial Ignorado poesJO que e
S _ _J I
es o
IgnorlIdo hasta que e e5 1.
19roor8do hasta ~ e es 1.
"-. - - - - - -
'-..
o: =====:3;~' - - - - - Fi 9 u r a 7 -25 Comportamiento interno y funcional de un flip-flop $-A maestro/esclavo.
El funcionnmiento del flip-flop S·A maestro/esclavo es imprevisible si tanto S como R son asertivas en el flanco descendente de C. En esk caso, justo antes del flan co dcsccndenk, nmb3s salidas dellatch maestro a yQN son l . Cuando e tiende a O. las saJidas del lalch m:u::stro cambinn de manera impredecible e inclusive ptJWen llegar a .'Ioer nlClac:Slable5. Al mismo tiempo, el latch maestro alxe y propaga esta basura li la salida del flip-nop.
*1.2.9 Flip-11op J-K maestro/esclavo fli/J-jIIJfI J-K m l l t SlroI I'sdlllVJ
El problema de qué hacer cuando S y R se afirman de manera simultánea se resuelve en unflip·floJ1 J-K /1U/u trvlescltll'o . Las entradas J y K son análogas a S y R. Sin embargo, como se ilustra en la figura 7-26, afinnando J se afinna la entrada S del maestro s6lo si la salida de ON del Oip-flop es en ese momento 1 (es decir. O es O) y la afinnación de K afinna la entrada A del maestro solamente si Q es actualmente l. De este modo. si J y K se afirman de modo simultáneo. el flip-flop se va al valor opuesto de su estado actual. Figura 7-26 Flip-flop J -K maestrO/esclavo: (a) diseño de circuito empleando latehs S oR; lb) tabla de fu nción; lel s lmbolo lógico.
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Cerrojos y llip-flops
SeccIón 7.2 Ignorado puesto que e es O. J
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Ignorado puesto que ON es O.
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( IgOOfado puesto que e es ahora O.
Ignorado puesto que o es O.
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Ignorado puesto que QN es O.
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547
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F I gura 7 -27 Comportamiento Inlemo y funcional de un flip-flop J-K maestro/esclavo..
La figura 7-27 ilustra el comportamiento funcional de un ft ip-flop maestn::w'esclavo J-K para un conjunto tipico de entradas. NOlC: que las entradas J y K 00 necesitan ser afinnrv1as al final del pulso de disparo para que la salida del fl ip-Rop cambie en ese momento. De hecho, debido a la conmutación en las entradas S y R dellatch maestro, es posible paru la salida del f1ip-f1op cambiar a 1aun cuando K y no J se aftrnle al linal del pulso de disparo. Este comportamiento, conocido como capturo de unos. se ilustni en el penúltimo pulso de disparo de la figura. Un comportamiento análogo conocido como captura de ceros se ilustra en el último pulso de disparo. Debido a este comportamiento. las entmdas J y K de un f1ipflop maestroJesclavo J -K debe mantenerse válido durante todo el intervalo en que es 1.
caplUm dI!!
IIIIOS
caplum dt Ctros
e
7.2.10 Flip-f1op J-K disparado por flanco El problema de la captura de unos y ceros se resuelve en un flip-flop J-Kdisparado por flanco, cuyo equivaleme runcional se muestra en la figura 7-28. Al utilizar un flip-f1op D disparado por flanco, internamente, el flip-flop J-K disparado por flanco muestrt:a sus entradas en el flanco ascendente del reloj y produce su siguiente salic;b de acuerdo con la "ecuación característica" O· '" J . (f + K' . Q (vhse la sección 7.3.3).
f/ip·jfop J-K disJHlmJo JHlrftanco
F 19 u ra 7-28 A ip-11op J-K disparado porflanco: (a) función equivalente que utiliza un nlp-11op O disparado por llaneo: (b) tabla de función: (e) almbolo lógico.
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548
Capftulo 7 Principios de diseño lógico secuencial J
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K CL!(
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Figura 7·29
74x l09
,
funcional de un flip-fIop J·K disparado por f\anco positI\Io.
El comportamiento funcional típico de un flip-flop J·K disparado por fl anco se muestra en la figura 7-29. Como la entrad3 O de un nip-flop O disparado por nanco,las entradas J y K de un flip-flop J·K deben satisfacer las especificaciones de tiempo de establecimiento y tiempo de retención public3das con respecto al flanco de reloj de disparo paro un funcion3miento 3decuado. Debido a que elimin3n los problemas de capturo de unos y ceros y simultáneamente afirman ambas entradas de control. los flip-l1ops J·K disparados por fl3nco han hecho obsoletos en gran parte los antiguos tipos disparados por pulso. El 74x 109 es un flip-flop TIL J·R disp:lI1ldo por flanco positivo con un3 entrad3 Kde nivel activo bajo (llamada R o K_L).
Figura 7·30 Diagrama lógiCo interno para el flip-lIop J·K disparado por flanco positivo 74LS 109.
ClR-l
CL!(
J
o
ON
Sección 7.3 Análisis de una máqu ina de estado sincrónica tem porizada
La I6gicade salidn G detennina la salida como una función de laentrada y el estado actuales. Tanto F como G son estrictamente circuitos lógicos combinacionales. Podemos escribir
551
Mgica de salid!1
Estado siguiente - F{cstndo actual. entrada) G(estado actual. entrada) Salida Las máquinas de estado pueden emplear Oip-flops D disparndos por fl anco positivo para su memoria de estado, en cuyo caso se presenta un "tic" en ellC1a flanco ascendente de la señal de reloj. También es posible para la memoria de estado hacer uso de flip-flops D disparados por flanco negativo, latchs D o flip-flops J -K Sin embargo, ya que la mayoría de las máquinas de estado se discnan en La actualidad con la ayuda de dispositivos de lógica
programables con Oip-flops D disparados por flanco positivo. en ello nos concentraremos.
7. 3_2 Lógica de salida Un circuito secuencial cuya salida depende tanto del estado como de la entrada como el que se mueSlra en la figura 7-35 se conoce como una máq/ülla di' Meoly. En algunos circuitos secucnciales la salida dependc solamente del estado: Salida "" G(esllIdo actual) Un circuito as! se conoce como una máquil/a de Moore, y su estructura general se muestra en la figura 7-36. Obviamente. la única difcrencia entre los dos modclos de máquina de eSllIdo se encuentra en cómo son generadas las salidas. En la práctica, muchas máquinas de estado dcben ser categorizadas como m:\quinas de Mcaly, porque ticnen una o más salidas del tipo Mealy que dependen de la entr.wa así como también del estado. Sin embargo. muchas de estas máquinas también tienen una o más salidas de lipo Moort que dependen solamenle del esllldo. En el diseño de circuitos de alta velocidad. con frecuencia, es necesario asegurar quc las salidas de la m&¡uina de estado se cncucntren disponibles tan pronto como sea posiblc y que no cambicn durante cada periodo de reloj . Una fonna dc conseguir este comportamiento es codificar el estado de modo que las mismas variables de estado sirvan como . sali da.~. Llamamos a csto una asigllaci6n de este/do codificada por salida: produce una máquina de Moore en la cual la lógica de salida de la fi gura 7-36 cs nula, compuesta solamente de alambres.
tJsignaci6n de estado codificada por salida
Figura 7-36 Esttuctura de máqUina de estado sincrónica temporizada (máquina de Moore).
=>
lógica de estado siguiente
F
excltaciOn
Momo'" de estado
.,,,,,,, 00 reloj
-,
de reloj
estaoo actual
.....
de salida
G
salidas
Sección 7.3 Análisis de una máquina de estado sincrón ica lemporizada
EcuacI6n caracf.r(sf/clJ
Tipo d. dispositivo Latcb S·R
Aip-ftop O disparado por naneo
O .;: o
Aip.ftop o con habilitación
O - .. EN . O + EN' . O
Aip.ftop S-A maestro/esclavo
O - '" S + R' . O
Aip- flop J-K maeslrolescla\'o
O ... J . Q' + K' . O
Aip-ftop J-K disparado por naneo
Q.
Flip.ftop T
0 -"' 0'
Aip- ftop T con habilitación
O-
lE
~
Tabla 7· 1 Ecuaciones caractetfsllcas de [atch y fl ip·fl op.
J . O' + K' . a EN . O' + EN' . O
7.3.4 Análisis de máquinas de estado con flip-flops O Considere la defini ción fonnal de una máquina de estado que dimos con anterioridad: Estado siguiente = F(estado actual. entnlda) Salida = C(estado Ilctual. entrada) Recordondo nuestnl noción de que "estado" iIlCOlpora lodo lo que necesitamos saber acerca de la historia pasnda del circuito, la primera ecuación nos dice que lo que necesitamos saber a continuación puede ser detcnninado a partir de lo que actualmente sabemos y de la entrada actual. La segunda ecuación nos dice que la salida actual puede ser delenninada a partir de la misma infonnación. El objetivo del análisis de circuito secuencial es detenninar las funciones de salida y estado siguiente de modo que pueda predecirse el comportamiento de un circuito. El análisis de una máquinll de estado sincronica temporizada tiene tres pasos básicos: l . Detenninar las funciones de estado siguiente y de salida F y G. 2. Utilizar F y G para construir una tabla d~ ~stadolsalida que especifique complelamente el estado siguiente y la salida del circuito para toda posible combinación de estado aclual y salida. 3. (Opcional) Dibujar un diagrama d~ ~stado que presente la infonnación de los pasos anteriores en fonna gráfi ca. La figuro 7-3M mueslnt una máquina de estado simple con dos fl ip-flops O disparados
por fl anco positivo. Para detenninar la función de ~stado siguieme F, primero debemos considerar el comportamiento de la memoria de estado. En el flanco ascendente de la señal de reloj. cada fiip-fl op O mueslI'ea su entrnda O y transfiere este valor a su salida O: la ~cuación característica de un Ilip-Ilop O ~s O· :: D. Por lo tanto, para delenninar el siguiente valor de O (es decir. a·), primero debemos delerminar el valor actual de D. En la figura 7-38 tenemos dos fl ip-flops D. y hemos nombrado las sei\ales en sus solidas como ao y al . Eslas dos salida~ son las variables de estado: su valor es el estado
tah/tl de uladolsafida
diagrama II~ n/mfll
553
Sección 7.3 Análisis de una máquina de estado sincrónica temporizada (a)
(b)
EN
(e)
EN
Ta bl a 7-2 Tablas de transici60.
EN
0100
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555
estado y estado/salida para la máquina de estado en la ligura 7-38.
S_. MAX
Estas ecuociones. que expreson el valor siguiente de las variables de estado como una runción del estodo y entrada octuoles. se denominon I!cuaciont!s dI! transición. Par.!. cada combinación de valor de entrnda y estndo actual, las ecuaciones de trnnsición predicen el estndo siguiente. Cad;! estado se encuentra descrito por dos bits. los valores actuales de 00 y al : (al 00) '" OO. 01, 10 o 11 . U....Il razón para elegir "arbitrariamente" el orden (al (0) en lugar de (00 al ) se h:mi evidente en breve.] Par.!. cada estado, ","'Sira máquina de ejemplo solamente tiene dos valores posibles de entrada. EN '" Oo EN l. de manera que hay un total de 8 combinaciones de estadoIentrada (En genero!. una máquina CQIl .S bits de eslado e; entrados tiene 2' - 1combinaciones de estndo/entmda.) , J...a labio 7-2(a) muestra una tabla dI! tmnsjción que es creada al evaluar las ecuacion~ de transición para cada posible combinación de estado/entrado. Tradicionalmente. una tabla de trnnsición numera los estndos en la izquierda y las rombinaciones de entrada en la parte superior de la labia. como se muestra en el ejemplo. la fu nción de nueSlfa m~uina de ejemplo es evidente de su tabla de transición: es un contador binario de 2 bits con una entrada de habilitación EN. Cuando EN '" O, la máquina mantiene su conteo actual. pero cuando EN '" l. el conteo se adelanta en I en cada tic de reloj, regresando a 00 cuando alcanza un valor máximo de J 1. Si deseamos, podemos asignar lIomb"s de eswdo al fanuméricos a cada estado. La asignación más simple es 00 '" A. OI '" B. 10 ", y II '" O. Sustituyendo los nombres de estado para las combinaciones de 01 y 00 (y A' - Y00-) en la tabla 7-2(a) se produce . la /(Ibla deesladoen (b).Aquf. "5" denota el estndo actual y " S-" denota el estado siguien. te de la máquino. Una tobla de estado es por lo regular más rácil de comprender que una tablo de transición. porque en máquinas complejas podemos utili1N nombres de estndo que tienen significado. Sin embargo. una tnbla de estado contiene menos información que una tubla de tronsición porque no indica los valores binarios asumidos por las vuriabl c:.~ de estado en cada estado nombrado. Una vez que se produce una tabla de estado. solamente queda la lógica de salida de la máquina para nnalizar. En la máquina de ejemplo sólo hay una solo sei\al de salida, y es una runción tanto del estado como de la entrada actuales (hta es una máquina de Mea1y). De modo que podemos escribir una ecuación de salida simple:
« IIoci6n de lfmu ici6n
:&::
e
Itlbla dI! tmnsici6n
Ilombrt!s dI! tSladO
/Ob/tI dI! es/Odo
•
t cutlci6n dI! snlidn
MAX '"' 01 · 00 · EN
El componamiento de la snlido que se predice con esta ecuación puede combinarse con la inrormación del estado siguiente para producir una labia de estado/salida como se muestro en la tabla 7.2(c).
tabla dt estadolsaUdtl
Sección 7.3 Análisis de una máquina de estado sincrónica temporizada
"-
{..:...
EN .:: 1
./
...,.,
EN _ 1
EN _ 1
......., o
EN .. o
EN _ O
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557
EN
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Figura 7-40 Diagrama de estado
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1
""" .0
EN :O
correspondiente a la máquina de estado de
la tabla 7-3.
"que son funciones de estado solamente. El diagrama de estado paro una máquina de Moore que emplea esta convención se muestra en la figura 7-40. El diagrama lógico original de nuestra rntiquina de estado de ejemplo. figura 7-38. fue diseñado para satisfacer nuestro modelo conceptual de una máquina de MeaJy. Sin embargo. nada nos exige agrupar la lógica del estado siguiente. la memoria de estado y la lógica de salida de esta manera. La figura 7-41 muestra otro diagrama lógico para la misma máquina de estado. Para analiz.ar este circuito. el disei\ador (o analizador. en este caso) todavía puede extraer la infonnación requerida del diagrama como está dibujado.
Figura 7-41 Trazando de nuevo el diagrama lógico para una máquina de estado sincrónica temporizad a.
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558
Capitulo 7
Principios de diseño lógico secuencial
La única difere ncia de l circuito e n el nuevo diagrn ma es que he mos empleado las salidas QN de los flip-n ops (las c uales son nonnalmc nte e l complemento de a ) para ahorrar un par de inversores. En res umen. los pasos dcta llados para ana li1.at una máq uina de estado sincrónica tc mpori zada se numeran a contin uación: t'clw ciont's dt' t'..rdlad oo
1. Detcnninar las ecuacio nes de excitación para las entradas de cont rol de l fli p-nop.
labia lIt' m lflsid ón
2. Sustituir las ecullciones de excitación en las ecUllciones características del flip-nop para obtener ecuacio nes de transición. 3. Hacer uso de las ecuaciones de transición para construir una tabla de transición.
t'cuarionts di! salid"
4. Delenninar las ecullciones de salida.
Figura 7-42 Diagrama de temporización para la máquina de estado de ejemplo. I
I
I
I
I
I
I
RELOJ
-
-
EN
al
I
Ir
ao
I
\¡.
MAl< MAl
I
I ESTADO
A
A
B
e
I
e
I
e
o
o
o
I A
A
560
Capítulo 7 Principios de diseño lógico secuencial
Tabla 7-4 Tablas de transici6nl saflda y de estado! salida para fa máquina de estado de la figura 7-43.
Xy
(a) 02Q1oo 00
000
001 010 011 100 101 11 0 11 1
01
10
11
100 001 00 1 001 001 011 011 010 110 000 000 0 11 011 010 010 101 101 101 101 00 1 001 001 001 111 111 11 1 111 011 011 0 11 011 02_0, . 00_ 000
XY
(b) ZIZ2
S
00
01
10
11
ZIZ2
10 10 10 00 11 10 11 11
A B
A B
E
B
B
B
e o
e o
G
O A
O A
o
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e
E
F
F
F
F
F
B
B
B
B
G
H
H
H
H
H
o
o
o
o
10 10 10 00 11 10 11 11
S.
Una tabla de transición basada en estas ecuaciones se muestra en la tabla 7-4a). Leyendo el diagrama lógico. podemos escribir dos ecuaciones de salida:
o:prrsión
d~
frtmsidón
Zl = 02 + 01 '+ 00' Z2 = 0 2 · 01+02 · 00' Los valores de salida resultantes se muestran en la última l;olumna de (a). Asignando los nombres de estado A·H. obtenemos la tabla de estado/salida mostr3da en (b). Un diagrama de estado para la máquina de ejemplo se ilustra en la figura 7-44. Puesto (jue nuestro ejemplo es una m:k¡uina de Moore, los valores de salida son escrilOS con cada estado. Cada arto se etiqueta con una expl?siólI de trallsición: se toma una transición para combinaciones de entrada para las cuales la expresión de transición es 1, Las transiciones etiquetadas " ' " siempre son tomadas. FI 9 Ur a 7 ·44 Diagrama de estado correspondiente a ta tabla 7-4. X'
X' · Y' A
x
B
ll22 _ 10
ZI22 . 10
1
F ZI n _ lo
x
,
x H ZI22 _ 11
x
D ZI22_00
X'· Y'
X'
Sección 7.3 Análisis de una máquina de estado sincrónica temporizada
Las expresiones de transición en los arcos que abandonan un estlldo particular deben ser mutuamente exclusivas y lodas inclusivas, como se explica a continuación: •
•
Ningún par de expresiones de tr.msiciÓn puede ser igual a I para la misma combinaciÓn de entrnda, puesto que una máquina no puede tener dos estados siguientes para una combinación de entrada. Para toda posible combinación de entrada, alguna expresión de uunsición debe ser igual a J, de modo que todos los estados siguientes están definidos.
adutión mUlUll
inc/U.lión IOUJI
Comenzando con la tabla de estado. una expresión de transición para un estado actual y estado siguiente en particular puede escribirse como una suma de minittnninos para las combinaciones de entrada que causan esa transiciÓn. Si se desea, la expresión puede ser entonces minimizada para proporcionar la infonnación en una fonna más compacta. Las expresiones de transición son más útiles en el diselio de máquinas de estado, donde las expresiones se pueden desrurollar a partir de la descripción en palabras del problema. corno se mostrnr.!. en la sección 7.5.
*7,3,5 Análisis de máquinas de estado con flip-flops J-K máquinas de esllldo sincrónicas temporizadas que se construyen a partir de nip-flops J-K también se puedcn analizar aplicando el procedimiento básico que se indiCÓ en la subsección anterior. La única direreocia es que existen dos ecuaciones de excitación para cada nip-flop: una para J Y la otra para K. Para obtener las ecuaciones de transición, ambas deben sustilUirse en la ecuación clll1tCterfstica de J-K, Q . ::: J . Q" + K' . Q . La figuro 7-45 es una máquifUI de estado que utiliza flip-flops J-K Leyendo el diagrama lógico, podemos obtener las siguientes ecuaciones de excitación: JO • X . y' Las
KO • X · Y'.Y · Q1 J1 - X · QO+V K1 • Y·OO'.X · Y' · QO
,
JO
y
,
~
X. r
J
>eu< ,
Figura 7-45
o ao
MAquina de estado sincrónica temporizada que utiliza f1ip·flops J·K.
o
o' -L •
' ..r
x
,
-t
-
'", , , "' ......
,
"it, J
Kt
00'
rx
y
KQJC;
o
00
o,
o, 00'
0',
o
" ...J
CU<
y r-L
561
Sección 7.4 Diseno de máquina de estado sincrónica temporizada
563
7.4 Diseño de máquina de estado sincrónica temporizada Los pasos paro el discno de una máquina de estado sincrónica temporizada. comenzando a panir de una especificación o descripción en palabras, son justamente el inverso de los pasos de análisis que utilizamos en la sección anterior: l . Construir una tabla de estado/salida que corresponde a la especificación o descripción en palabra~. empleando nombres de mnemónicos para los estados. (Tambi~n es posible comenZ3t con un diagrama de estado; este método se discute en la seco ción 7.5.) 2. (Opcional) Minimizar el número de estados en la tabla de estado/salida. 3. Elegir un conjunto de variables de estado y asignar combinaciones de variables de estado a los estados nombrados. 4. Sustituir las combinaciones de variables de estado en la tabla de estado/salida para crear una tabla de tronsiciónlsalida que muestre la siguiente combinación variable· estado deseada y salida para cada combinación de estado/entrada. S. Elegir un tipo de flip.flop (¡>Of' ejemplo, O o J·K) paro la memoria de estado. En la mayoña de los casos. usted ya tenddi una selección en mente al principio del diseno, pero este paso es su última oponunidad de cambiar de idea. 6. Construir una tabla de excitación que muestre los valores de excitación requeridos para obtener el siguiente estado deseado para cada combinación de estado/entrada. 7. Obtener las ecuaciones de excitación a punir de la tabla de excitación. 8. Obtener las ecuaciones de salida a panir de la tabla de trnnsiciónlsalida. 9. Dibujar un diagrama lógico que muestre los elementos de almacenamiento de va· riables de eSlado realizar las ecuaciones requeridas de excitación y salida. (O rea· li7.ar las ecuaciones directamente en un dispositivo de lógica programable.)
/(lb/a di' t'stadolsalidll
minim;;wción ,/e eSlmlo lu ignación de
u /lIdQ
tllblo delrans;óólIl$,IIido
lablll di' t.fcitllóón t'Clloóontr dt' t'xciwción l'ClIllciont's dt' SlIlidtl
diugromn /6gico
En esta sección describiremos cada uno de los pasos básicos en el diseno de la máquina de estado. El paso I es el más importante. ya que es aquf donde el diseñador realmente disü¡l¡. pa~do a trnvés del proceso creativo de traducir una (quizás ambigua) diseilo descripción en lenguaje común de la máquina de estado a una descri pción tabular fonnal . El paso 2 casi nunca es realizado por los disenadores digit.al e.~ experimentados, pero los disenadores dan mucho de su experiencia para sacar adelante el paso 3. Una Ve'1. que los tres primeros pasos se han tenninado. la totalidad de los pasos res· trultes se pueden tenninar "poni~ndose a trnbajar", es decir, siguiendo un procedimiento de sfntesis bien definido. Los pasos 4 '1 6 al 9 son los más tediosos, pero son fáci lmente automatizados. Por ejemplo. cuando se diseilll una máquina de estado que se reali7..ar.i en un dispositivo de lógica progrnmable, se puede utilizar un compilador ABEL para hacer ellntbajo pesado. como se mueslro en la sección 7.11 .2. Aún asf. es imponante que usted comprenda los dct.alles del proc:edimiemo de síntesis. tanto para darle a usted una apreciación de la función del compilador como para proporcionarle una oponunidad de . averiguar lo que realmente está ocurriendo cuando el compilador pnxluce resultados inesperoldos. Por lo tanto, todos los nue\'e pasos del p....«dimiento de discllo de máquina de estado se discuten en el resto de esta sección.
564
Capitulo 7 Principios de diseño lógico secuencial
•
7.4.1 Ejemplo de diseño de tabla de estado Existen diversas fomlus diferentes para describir una tabla de estado de la máquina de estado. Posterionnente. veremos cómo AREL y VHDL pueden especificar indirectamente tublus de estado. Sin embargo. en esta sección. tmtaremos solamente con tablas de esta· do que están especificadas directamente. en el mismo formatO La.bular que utilizamos en la sección anterior para análisis. Presentaremos el proceso de diseno de la tabla de estado, además del procedimiento de síntesis en subsecciones posteriores. empleando el problema de disd\o simple que se describe a continuación: Diseñe una máquina de estado sincrónica temporizada con dos entradas. A y B. Y una sola salida Z que es 1 si: - A tiene el mismo valor en cada uno de los dos anteriores tics de reloj, o - B ha sido 1 desde la última vez que la primera condición fue verdadera. De otro modo. la salida deberfa ser O. Si el .'iignificado de esta especificación no es claro como el cristal para usted en este punto. no se preocupe. Pune de su trabajo como diseñador es convenir una especificación de este tipo en una tabla deestado que no sea ambigua en absoluto: incluso si no coincide con lo que originalmente estaba previsto. cuando menos ronna una base para discusión y refinamiento adicionales.
Sección 7.4 Diseño de máqu ina de estado sincrónica temporizada
565
Como una "sugerencia" o requerimiento adicional, los problemas de diseñode tabla de estado con frecuencia incluyen diagramas de tiempo que muestran el comportamiento esperado de la máquina de estado paro una o más secuencias de entradas, Un diagrama de tiempo de esa clase es poco probable que especifique sin ambigüedad el comportamien. tode la máquina paro lodas las secuencias posibles de enll'lldas. pero. de nueva cuenta. es un buen punto de partida paro la discusión y un punto de referencia para verificar Jos diseños propuestos, La figura 7-47 es un diagrama de tiempo de este tipo paro nuestro problema de diseño de la tabla de estado de ejemplo, El primer paso en el diseño de la tabla de estado es construir una plantilla. A partir de la descripción en palabras. sabemos que nuestro ejemplo es una máquina de Moore: su salida depende solamente del estado actual, es decir de 10 que ocurrió en los anteriores periodos del reloj, De este modo. como se ilustra en la figura 7-48(a). propon:ionamos una columna del estado siguiente para cada posible combinación de entrada y una columna
F I9 u r a 7·47 Diagrama de temporizaCIón para la máquina de estado de ejemplo. I RELOJ
A
• z
~
J
~ J
566
Capítulo 7
l')
Principios de diseño lógico secuencial
Si¡nific:.oo
E, '''do r.daI
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S
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01
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11
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0bter>t:ió0I de 00 o en "
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Id) Significado
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1
01:1. ncIón ~ dDI .....s.tA 9.111
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OK
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OK
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Fi gu ra 7 - 48 Evolución de una labia de estado.
tS/(IdQ
inid /ll
simple para los valores de salida. El orden en el cual se escriben ltls combi ntlciones de entrada no afecta esta parte del pnx:eso, pero ItIS hemos escrito en el orden de mapa de Kamuugh para simplificar la derivación de ecuaciones de excitación posteriormente. En una máquina de Mealy omitiríamos la columna de salida y escribirí:unos los valores de sal ida junto con los valores del estado siguiente bajo cada combinación de entrada. La columna más a la izquierda es simplemente un recordatorio en lenguaje coloquial del significado de cada. estado Ola "historia" asociada con El. La descri pción en palabras no es específica acerca de lo que ocurre cuando esta máquina se inicia primero, tlSí que tendremos que improvisar. Supondremos que cuando se aplica la energía por vez primera al sistema, la máquina entra a un u tado inicial, llamado INIT en este ejemplo. Escribimos el nombre del estndo inicial (IN1T) en el primer renglón y dejtlmos espxio para. suficientes renglones (estados) para. completar el diseño. TambiEn podemos sustituir el valor de Z al estado IN1T: el sentido común dice que debería ser cero porque /lO hubo entradas con antelación. A continuación, debemos sustituir las entradas del estado siguiente para el renglón INIT. La salida Z no puede ser I hasta qUe hayamos visto por 10 menos dos entradas en A. de modo que proporcionaremos dos estados AO y Al , que "recuerden" el valor de A en el anterior tic de reloj, como se ilustra en la figuro 7-48(b). En limbos de estos estados Z es O, puesto que no hemos satisfecho todavía las condiciones para. una salida l. El significado preciso del estado AO se obtuvo A '" Oen el tic anterior, A "* Oen el tic anterior a Ese. y B "* 1 en algún instante de~ el par anterior de entradas iguales A". El estado A1 se define de manera similar. En este punto sabemos que nuestnl. máquina de estado tiene por lo menos tres estados, y hemos creado dos renglones más en blanco para rellenarlos. ¡Mmmmh. ésta no es una tendencia tan buena! A fi n de rellenar Ia.~ entradas del estado siguiente para UII estado (INIT), tuvimos que crear dO:J nuevos estados AO y A1. ¡Si continuamos de esta manera,
Sección 7.4 Diseño de máquina de estado sincrónica temporizada (. )
Signifkado E..""" lnIcIIII
"d601 de ..... O.., A 01111 d6i1 de un ' .., A
(lb':
""'"""" ......ou
....
S
00
01
~"
N>
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Z
" " " OK", OK
O O O
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lit igoJ,ll.
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S
Significado F"8!In inicial
'"" "'* " "'"
OiJlenei6rl de i,III O.., A
,
N>
~deun,..,IIt
Da. lit • O i¡p.Iafel al Da. A .. 1 91.... al rNi!
\O
Z
" OKO " " " OKO " • OK. " OK
O O O
00
01
Signifk8do
'ro ........
E.. Ot:lación ele un OIn A ObIIId6i1 de un,.., A Da. lit .. O 9"'11 allWIaI Da. A.. 1 9'" FE allInaI
S
00
01
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N>
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N> 01<11 N>
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11
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..
567
,,
S'
..
11
10
" ".1
"
OK' OK' OK.
"
(d) Z
O O O 1 1
---
Significado
ObtencIón ele un Ofin A
Ctrlld6i1 ele un'" A Da. A .. 09"1nt allInaI Da. A .. '9"'" al...,
S
00
01
N> 'M? N> N> OKO 01<11 N> N> OK\I OKO OKO
"
OK'
S' F 1gur a 7-49 Continuación da la evolución de una tabla de estado.
podrfamos finalizar hasta con 65.535 estados a la hora de dormir! En \ 'e'L de ello, deberfamos estar al acecho de estados existentes que tuviernn el mismo significado que los nuevos que podemos crear apane de eso. Veamos cómo va esto. En el estado Aa, sabclilOS que la enlJ'ada A era Oen el anterior tic de reloj. Por k> tanto, si A es O de nue\'O, vamos a un nUC\"O estado OK con Z". 1, como se muestra en la figurtl 7-48(c). Si A es 1, entonces no tenemos dos entradas iguaJes seguidas de modo que vamos al estado A1 paro recon:lar que sólo tenemos un l . Igualmente. en el e,<¡tado A1, mostrado en (d). vamos a OK si obtenemos una segunda entrnda l seguida, o a Aa si obtenemos un a. . Una vez que llegamos al estado OK, la descripción de la máquina nos dice que podemos permanecer allf mientras B z:: \, independientemente de la entrada A, como se muestra en la figura 7-49(a), Si B = O tenemos que buscar dos unos o dos ceros seguidos en A de nuC\'o. Sin embargo. tenemos un pequeño problema en este caso. La cntrnda A actuaJ puede o no puede ser la segunda entruda igual sucesiva. de manera que todavía podemos estar ''OK'' o podemos tenet" que regresar a Aa o A1. Definimos el estado OK en ténninos demasiado generales: 00 ''recuerda'' 10 suficiente par.! deeimos cuál carnina lomar, El problema se resuelve en la figura 7-49(b) al dividir OK en dos estados, OKO y OK1 , que "recucrdan" la entrnda anterior A. Todos los estados siguientes para OKO y OK1 pueden seleccionarse de los estados existentes, como se muestra en (c) y (d). Por ejemplo. si tenemos A = Oen OKO, sólo podemos pennanecer en OKO: no tenemos que crear un nuevo estado que "recuerde" tres ceros seguidos porque la descripción de la máquina no nos exige distinguir ese caso, De este modo. hemos logrado el "cierre" de la tabla de estado. la cual describe: ahora una máq uina de estado fi l1ito, Como una sensata verificación, la fi gura 7· 50 repite el diagra ma de tiempo de la fi gurd 7-47. numerando los estados que deberfan visitarse de acuerdo nueslta tabla de estado final.
.. "'"
..
11 '1
\O
"
" OK" '
OK ' OK. OK '
S'
"
OK '
Z
O O O 1 1
568
Capitulo 7
Principios de diseoo lógico secuencial
-
RELOJ
I I I
A
• z ESTADO INrT
I
I I ~
+ AO
I
OKO
-\
1
A'
AO
OK'
OKO
\ OK '
OKO
\.
I
I
A'
AO
OK '
F i gura 7·5 O Diagrama de temporización y secuencia de estados para la máquina de estado de ejemplo.
7.4.2 Minimización de estado La figura 749(d) es una tnbla de estado "mínima" para nuestra descripción en palabras original. en el sentido que contiene el menor nümero de estndos posibles. Sin embargo. la figura 7-5 1 muestra ()(TaS tnblas de eslado. con más estados. que también hacen el trabajo. Se pueden utilizar procedimientos (onnales para minimizar el número de estados en
esas tablas. La idea básica de los procedimientos de minimización fonnal es identificar los estados equil·ulentes. donde dos estados SOn equivalentes si es imposible distinguirlos al observar solamente las salidas actual y futura de la máquina (y no las variables de estado internas). Se pueden reelnplawr un par de esUldos equivalentes por un solo estado. Dos estados $1 y 52 son equivalentes si dos condiciones son verdaderas. Primero. S1 y S2 deben producir tos mismos valores a la saJida(s) de la máquina de esUldo; en una máquina de Mealy. esto debe ser verdadero para todas las combinaciones de entrada. En segundo lugar. para cada combinación de enlnlda. $ 1 y 52 deben tener ya sea el mismo estado siguiente o estados siguientes equivalentes. De esla manera. un procedimiento de minimización de estado fonna l muestra que los estados OKOO y OKAO en la fi gura 7-51(0.) son equivalentes porque producen la misma salida y sus entnvlas del eSlal10 siguiente son idénticas. Puesto que los estados son equivalentes, el estado OKOO puede ser elimi nado y sus incidencias en la tabla
•
FI gura 7 -51 Tablas de estado equivalentes no mlnlmas para la figura 7-49(d). AS
(.)
Si
E_
nirl~ado
....
S
00
01
10
01<011 OtMoodóo ...... O.. A OtMooc:lOn ..... 1 .. A OtIl"Odón ..... 00 .. A 01<011 OKOO OKOO OKA 1 OtModOo ...... l l .. A OKAO OKI I OK, otlltc:lóo1" ... O.. A OKAO OKOO OKOO OKA 1
OK. DllII 'dóo'i . . ... , .. A
Z
" o,,,. " "" " oo " " " 01<" " o 01<" " , " O,,, , , " 01<" " " , 01< " , """ " m
OKAO OK11
S'
AS
(b)
SilnifKado E...... U ' ,
S
00
01
10
Z
" '"" " " "" " oo " o "" " " 01<", 01<" , O,,, , O,,, , 01<" " , , " 01<" 01<" , " "" 01<00 " , "" "" 01<" " , 01<" "" " ""s·
O!:I."dó" ..... O.. A 01<011 OtI. ld6ndt ... l .. A Otll ·odóo ...... 00 .. A 01<011 01<011 011 odóo ...... ll .. A OtModóo ...... 001 .. A, a. I 0bie0lc:i00 ..... 110 .. A, B • I "11 0 ObI •• wJO¡ ... btI.. 10 ... A, B '" 1 AE 10 OKOO OUed6J." btI.. O, ... A, B. ,
...
01<011
01<011 Al1 0
01<011 01<011
...
Sección 7.4 Diseflo de máquina de estado sincrónica temporizada
569
reemplazadas por OKAO. o viceversa. Del mismo modo. los estados OK11 y OKA 1 son equivalentes. Paro minimizar la tabla de estado en la figuro 7-5 I(b). un procedimiento fonnal debe emplear un poco de razonamiento circular. Los estados OKOO. A110 y AE10 producen la misma salida y tienen entradas de estado siguiente casi iguales, de modo que pueden ser equivalentes. Son equivalentes solamente si AOO1 y AE01 son equivalentes. De manera simi lar. OK11 . AOO1 y AE01 son equivalentes sólo si A110 y AE10 son equivalentes. En otrns palabras, los estados en el primer conjunto son equivalentes si los estados en el segundo conjunto lo son, y vicever.ia. Asf, sólo procedamos y digamos que son equivalcntes.
po le
le
7.4.3 Asignación de estado El siguiente paso en el proceso de diseño es detenninar cuántas variables binarias se requieren paro represenlar los estados en la tabla de estado. y asignar una combinación específica a cada estado nombrado. Podemos llamar a la combinación binaria asignada a un estado panicular un t stado codificado. El mimero total de utaJos en una máquina con 11 ftip-flops es 2". de modo que el número de fl ip-Ilops necesarios para codificar s estados es rlog 2 s1 el entero más pequeño mayor o igual que log2 s. Para relerenCla, la lIlbla de esllldolsaJida de nuestra máquina de ejemplo se repite en la tabla 7·6. 1iene cinco estados, de modo que requiere tres flip-Oops . Por supuesto, tres mp-nops proporcionan un total de ocho estados, por lo tanto quedan sin utilizar 8 - 5 = 3 r:stados. Discutiremos altcrnativas para manejar los esUldO$ sin utiliZólr al final de esla subsecciÓn. Justo ahora, tenemos que ocupamos de muehas opciones para los cinco estados codificados.
a "
la
a :le uto
tSllldo codificado n'¡~ro (fllul d~
rnooos
rSfOllrus;n IIfjli;:l,r
570
Capítulo 7
Principios de diseí'lo lógico secuencial Tabla 7-6 Tabla de estado y salida para el problema ejemplo.
AB S
00
O/
/0
Z
INIT
AO
AO
Al
Al
O
AO
OKO
OKO
Al
Al
O
Al
AO
AO
OKl
OKl
O
OKO
OKO
OKO
OKl
Al
1
OKl
AO
OKO
OKl
OKl
1
"
S· La asignación más simple de s estados codificados a 2~ estndos posibles es emplear
los primeros s enteros binarios en orden de comeo binario. como se muestra en la primera columna de asignación de la labia 7-7. Sin embargo. In asignación de estado más simple no siempre conduce a las más simples ecuaciones de excitación. ecuaciones de salida y circuito lógico resultante. De hecho. la asignación de estado con frecuencia tiene un efecto mayor sobre el costo del circuito, y puede interactuar con otros factores, tales como la selección de los elementos de almacenamiento (por ejemplo. flip-flops O V!i, J-K) y el enfoque de realización para la 'lógica de salida y excitación (por ejemplo, un producto de sumas o un disei\o ad hoc). De esta fo rma, ¿cómo elegimos la mejor asignación de estado parn un problema dado? En general. la única manera formal para encontrar la mejor asignaci6n es probar con todas las asignaciones. Esto es demasiado trabajo, incluso para estudiantes. En su lugar, la mayoría de los diseñadores digitales confian en su experiencia y diversas pautas pn'icticas para efectuar razonables asignaciones de estado: •
Elijn un estado codificado inicial en el cua.lla máquina fácilmente pueda ser fOrlada ti reinicializar (OO... 00 u 11 ... II en circuitos tfpicos). • Minimice el número de variables de eslado que cambien en cada transición.
Sección 1.4 Diseño de máquina de estado sincrónica temporizada
7.4.4 Sfntesis utilizando flip-f1ops D Una vez que hemos asignado estados codificados a los estados nombrados de una máquina. el resto del proceso de diseño consiste en "escribir mucho". De hecho, en la sección 7. 11 .2 describiremos las herramientas de software que puet:!en hacer el trabajo por usted. Sin embargo. sólo para que usted llegue a apreciar esas herramientas, llevaremos a cabo el proceso a mano en esta subsección. Los estados nombrados son sustituidos por estados codificados en la (posiblemente minimizada) tabla de estado para obtener una labia d~ tra1lsici6r1 . La tabla de transición muestra el siguiente estado codificado para cada combinación de entrada y estado codificado actual. La tabla 7-8 muestra la tabla de salida y tr.msición que se obtiene de la máquina de estado, del ejemplo de la tabla 7-6. que utiliza la asignación "descompuesta" de la tabla 7-7. El paso siguiente es escribir una tabla de ucitaci6r1 que muestre, para cada combinaciÓn de entrada y estado codificado, los valores de entrada de excitaciÓn de flip-fl op necesarios para hacer que la máquina vaya al siguiente eSlado codificado deseado. La estructura y contenido de esta tabla depende del tipo de flip-l1ops que se utilicen (O, J -K, T, etc.). Por lo "8ular tenemos un lipode l1ip-nop particular en mente al comienzo de un diseflo, y desde fuego que lo haremos en esla subsecciÓn, dado su tflulo. De hecho, la mayor parte de los diseños de máquinas de estado en la actualidad hacen uso de flip-nops D. debido a su disponibilidad tanto en encapsulados discretos como en dispositivos lógicos programables. y a consecuencia de su fac ilidad de uso (compárese con los flip-flops J-K en In siguiente subsección). De todos los tipos de flip-flops, un flip-fiop D tiene la ecuaciÓn característica más simple. O· = D. Cada flip-flop O en una máquina de estado tiene una entrada de excilación simple. D. y la labIa de excilllción debe mostrar el valor requerido paro cada entr:lda O del flip-l1op para cada combinaciÓn estado-codificadolsalida. La tabl.a 7-9 muestra la tabla de excitación para nuestrO problemta de ejemplo. Puesto que D = O·. la tabla de excitación es idénlica a la tabla de IronsiciÓn. excepto por las etiquetas de sus entradn.~. De este modo, con flip-fl ops O, no se necesita en realidud escribir una tabla de excitación por separado: se puede denominar solamente a la primera tabla como una tabla dI' tmllsici6"¡ucitaciórI.
La tabla de excitación es como una labia de verdad parJ tres funciones lógicas
combinacionales (D1 . D2. 03) de cinco variables (A, B, 01 ,02, 03). En consecuencia.
Tabla 7-8
AS QtQ2Q3
00
o,
000
100
100
Z
100
"101
'0 101
O
110
11 0
101
101
O
101
100
100
111
111
O
11 0
110
110
111
101
I
111
100
110
111
111
I
01 - 02- Q3.
Te.bIa de tntnsici6n y salida para el problema de eJemplO.
labia rk lransición
/ab/a dt! t;Xt:itm::ión
/abla lit! lrutuidón/ ucitaci6n
573
Sección 7.4 Diseño de máquina de estado sincrónica temporizada
Es en este paso. transfiriendo la tabla de excitación a los mapas de excitación. que descubrimos por qué la tabla de excitación no esdel todo una tabla de verdad: noespecifica valores funcionales para todas las combinaciones de entrada. En panicular. la infonna· ción del estado• siguiente paro los estados sin utilizar, 001. 010 Y0 11 . no está especificada. Aquf debemos hacer una elección, discutida en la subsecciÓll anterior. entre una eslJ'ategia de riesgo mfn imo y una de costo mínimo paro manejar los estados sin utilizar. La figuro 7·52 ha tomado el enfoque del riesgo mínimo: el estado siguiente para cada estado sin utilizar y combinaciÓn de entrnda es 000. el estado lNIT. Los tres renglones de ceros en color gris en cada mapa de Kamaugh son el resultado de esta elección. Con los mapas completamente rellenados. podemos ahorn obtener expresiones de suma de productos mfnima.~ paro las entradas de excitaciÓn de los fl ip-fl ops: 01 :: 01 + 0 2' · 0 3' 02:: 01 · 0 3' · A'+ 01 · 0 3 · A+Q1 · Q2 · B 03:: 01 · A + 0 2' · 0 3' · A Una ecuación de salida puede desarrol1nrse fácilmente en fonna directa de la infonnación en la tabla 7-9. La ecuación de salida es más simple que las ecuaciones de excitaciÓn, porque la salida es una func ión solamente de l estado. Podríamos utilizar un mapa de Kamaugh. pero es más sencillo encontrar una funciÓn de salida de riesgo mínimo de manera algebraica, escribiéndola como la suma de los dos estados codifi cados (J 10 Y 11 1) en los cuales Z es 1: Z :: 0 1 · 02 · 03'+ 0 1 · 0 2 · 0 3 = 01 · 0 2
En este punto. hemos casi concluido el diseño de la máquina de estado. Si la máqui. na de estado va a construirse con flip-flops y compuertas discretas. entonce5 el paso final es dibujar un diagrama lÓgico. Por otra parte. si utilizamos un dispositivo de lógica programable. entonces sólo tenemos que introducir las ecuaciones de excitación y de salida en un archivo de computadora que especifique cómo programar el dispositivo: un ejemplo se mueslru en la secciÓn 7.11 .1. O. si fuéramos previsores, especificaríamos la máquina empleando un lenguaje de descripciÓn de máquina de estado CQmo A BEL en primer lugar (sección 7.11.2) ¡y la computadora haría todo el trabajo en esta subsección para nosotros!
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575
576
Gapflulo 7
Principios de diseño lógico secuencial DI
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Figura 7-53 Mapas de excitación para 01 , 02 Y 03 suponiendo que los estados siguientes de los estados sin utilizar son ' sln Importancia'.
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F ig ura 7-54 Diagrama lógico resultante de la figura 7·53.
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·7.4.5 Síntesis utilizando flip-flops J-K Alguna vez. los mp-nops J-K fueron populares para diseños de máquinas de estado SSI discrelas, pueslo que un llip-flop J-K contiene más funcionalidad que un nip-nop O en el mismo encapsulado de dimensiones SSI. Por "más funcionalidad" se entiende que la combinación de entrnebs J y K producen más posibilidades para oonlrolar el mp-nop que una entrada O simple. Como resultado, la l6gica de excitación de una máquina de estado pue_ de ser mAs simple si utilizamos mp-flops J·K en lugarde mp-nops 0 , 10 que reduce el con100 del encapsulado cuando se utilizaron compuertas SSI para la lógica de excitación.
578
Capllulo 7 Principios de diseño lógico secue ncial sustituir el correspondiente par de valores J y K de la tabla de aplicación. Para la tabla de trnnsición 7-8, estas sustituciones producen la tabla de excitación en la tabla 7· 11. Por ejemplo, en estado J 00 bajo la combinación de entrada 00, 01 es 1 y el 01 - requerido es 1: por lo tanto, se introd uce "dO" para J1 K1 . Para la misma combinación esta· doJentrnda, 02 es Oy 02- es 1, de modo que se introduce" Id" para J 2 K2. Obviamente, se necesita ciena JXlciencia y cuidado para llenar toda la tabla de cxcitación (un trabajo que se deja mejor para una computadora). Como en el ejemplo de sfntesis de O en la subsccción anterior. la tabla de excitación cs clUi una tabla de "crdad para las funciones de excitación. Esta infommción se transfiere a mapas de Kamaugh en la fi gura 7-55. La lIIbla de excitación no especifica los estados siguientes para los estados sin utilizar, de modo que una vez más debemos elegir entre los enfoq ue.~ de mfnimo riesgo y mfnimo costo. Las entradas en color en los mapas de Kamaugh resultan de tomar el enfoque del mfnimo riesgo. FI 9 u f a 7 - 5 5 Mapas de excitación para J 1, K1 , J2, K2, J3 Y K3, suponiendo que los
estados sin utilizar se van al estado 000 . JI
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01' ... oo~
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o,.,
•
Sección 7.4 Diseño de máquina de estado sincrónica temporizada
Tabla 7·11 Tabla de salida y
AS
010203
00
01
11
10
Z
000
Id. Od. Od
Id. Od. Od
Id.Od. Id
Id. Od. Id
100
dO, ld, Od
dO, ld.Od
dO.Od. Id
dO.Od. Id
O O
101
dO,Od, d i
dO,Od.dl
dO. Id, dO
c;Kl, Id. dO
O
110
dO. dO. Od
dO,dO.Od
dO, dO. Id
dO. dI. Id
1
111
dO. d I. d i
dO. dO. di
dO,dO, dO
dO,dO.dO
I
excitación para la máquina de estado de la tabla 7·8, empleando llip.flops J . K.
J1Kl , J2K2 , J3K3
Note que aun cuando el siguieme estado "seguro" para los estados sin utilizaresOOO, no colocamos únicamente ceros en las correspondientes celdas del mapa. como podfamos hacerlo en el caso O. En su lugar. tendríamos que tmbajllJ' todav(a con la tabla de aplicación para detenninllJ' la combinación adecuada de J y K necesaria para obtenerO*::O para cada entrada de estado sin utilizar, una vez más un proceso tedioso y propenso a errores. De los milpas en la figuro 7·55, podemos obtencr las ecuaciones de excitación de suma de productos: J1 .= 02' · 03' J2 = 01 · 03'· A'+01 · 03 · A J3 = 02' · A+01·A
K1 '" O K2 :: 01 '+ 03' · A · B'+03·A' · B' K3 = 01 '+ A'
EstllS ecuaciones loman dos compucnas adicionales paro renliUlfSC en comparnción con las ecuaciones de riesgo mfnimo de la subsección amerior. que utilizan flip-f1ops O, de modo que los flip-f1ops J·K no nos ahorran nado en este ejemplo. menos todo el tiempo de disei'io.
•
•
579
582
Capftulo 7 PrillCipios de disei\o lógico s8CuellCial
El segundo ejemplo es una máquina de estado de "Iatch de combinaciÓn" que activa una salida de "apenura" cuando ciena secuencia de entrada binaria se recibe: Diseñe una máquina de estado sincrónica temporizada con una entrada, X, y dos salidas. UNLK y HINT. La salida UNLK debería ser J si sólo si X es Oy la secuencia de entradas recibidas en X en Jos siele anleriores lies de reloj fue 01 101 11 . La salida HINT debcrifl ser 1 si y sólo si el valor actufll de X es el correcto partl mover la máquina más cerca de estar en el eslado "abieno" (con UNU< :z 1). Debería ser evidente de la descripción con palabras que ésta es una máquina de Mealy. La salida UNLK depende trulto de la historia paslvb de entr.vlas romo del valor actual de X. y HINT depende lanlo del estado romo del valor de X (en realidad, si la X actual produce HINT "" O, entonces d usuario inf()rTl1!ldo querrá cambiar X antes del lic de reloj). Una tabla de estado y salida para la latch de combinación se presenta en la tabla 7- 14. En el estado inicial. A. suponemos que no hemos recibido entradas en la secuencia requerida: estamos buscando el primer Oen la secuencia. Por lo tanto. mientras obtenemos en trada.~ 1. pennanecemos en el estado A, y nos movemos al estado B cuando recibimos un O. En el estado S, buscamos por un 1. Si lo obtenemos, nos movemos a C: si no, podemos penn3necer en S. puesto que el Oque acab:amos de recibir todavía puede resultar ser el primer O en la secuencia req uerida. En cada estado sucesivo, nos mo\'emos al estado siguiente si obtenemos la entrnda correcta, y regresamos hacia A o B si obtenemos la enlrada equivocada. Ocurre una excepción en el estado G; si obtenemos la entrada incorrecta (un O) a1H, las tres entrddas previas todavfa resultarán ser las primeros tre5 e ntrodas de la seeucncíll requerida, de modo que regresamos al estado E en lugar de S. En el esUldo H, hemos recibido la secuencia requerida. de manera que establecemos UNLK 11 I si X es O. En cada estado. eswble«:mos HINT a 1 para el valor de X que nos mueve más cerca del estado H.
Tabla 7-14 Tabla de salida V estado para la máQuina de latch de combinación.
X
S
O
,
Obtención de nada
A
B. 01
-'. 00
{)btencíón de O
6
6 .00
C.O I
Obtención de 01
e
6 .00
0 .01
Obtención de 011
O
E. Ot
-'. 00
Obtención de O1IO
E
6 .00
F. 0 1
Obtención de 0 1\01
F
6 .00
G.01
Obtención de 0 11011
G
E.OO
H.O I
Obtención de O1 \01 I I
H
B. I I
A.OO
SlgnfflCMlo
S .. , UNLK HINT
Secclórl 7.5
Diseño de máquinas de estado que utilizan diagramas de estado
585
• Un diagrama de estado contiene un conjunto de arcos etiquelados con expresiones de transición. Aun cuando existen muchas entradas, solamente una expresión de transición e.'i requerida por arco. Sin embargo, cuando un diagrama de estado SI;: construye, no hay ganullra de que las expresiones de transición escritas en los arcos que dejan un estado particular cubran Intot.a1idad de las combinaciones de entrada exactamente una vez, En un diagrama de estado cuya construcción es imuiecuada ((llt/big/m), el estado siguiente
de algunas combinaciones de entrada puede no estar especificado, lo que es indeseable. pero se pueden especificar varios estados siguientes para otras combinaciones de entrada, lo cual es un error. Se debe tener mucha precaución en e[ diseño de los diagramas de estado; ofreceremos varios ejemplos. Nuestro primer ejemplo es uno m ~q u ino de estado que controla las luces traseras o "calaveras" de un Ford Thunderb1.rd modelo 1965, ilustrado en la figura 7.f:1). Se tienen tres luces de cada lado, y para las vueltas funcionan en secuencia para mostrar la dirección en que se da lo vuellll.. como se ilustra en la figura 7--61 . La rrulquina de estado tiene dos señales de entrada, LEFT y RiGHT (,'izquierda" y "derecha", respectivamente), que lIev3ll la petici6n del conductor para dar una vuelta a la izquierdo Oa la derecha. También tienen una entrada de luces intcnnitentes de emergencia, HAZ, que solicila que las luces trascms se hagan funcionar en el modo de peligro: todas las seis luces parpadean al unrsono. También supondremos la existencia de una señal de reloj de funcionamiento libre cuya frecuencia es igual a la "elocidad de destello intennitente deseado para las luces.
¡/itlgroma Ile eSfO/lo
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Figura 7-60 Luces traseras del Thunderbird.
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588
Capitulo 7
Principios de diseño lógico secuencial
L2
L1
L3
1
(lEFT + RIG HT + HAZ)' IOLE
R3
HAZ + l EFT · RIG HT
Rl
Figura 7-63 Diagrama de estado corregido para las luces lraseras dal Thunderbird.
Si hay muchas: tmnsiciones dejando cada estado. estos pasos. especialmente el primero, son muy diflciles de efectuar, Sin embargo, las máquinas de eslado tipicas, incluso aquellas con montones de estados y entradas, no tienen muchas tronsiciones dejando cada estado, puesto que la mayorla de los diseñadores no pueden idear tales máquinas complejas en primer lugar. Aquf es donde se presenta el compromiso entre. diseño de tabla de estado y diagrama de estado. En el disefto de la tabla de estado, los p:lSOS anteriores no son requeridos, porque la esuuctura de una tabla de estado garantiza la exclusión mUlua y la inclusión total. Pero si hay una gran cantidad de entradas, la tabla de estado tendrá Ixlswnles columnas. Verificar que un diagrama de estado no sea ambiguo puede ser difícil en principio, pero no es demasiado malo en la práctica para diagramas de estado pequeños. En la figura 7-63, la mayona de los estados tienen un solo arco con una expresión de transición de 1, de modo que la verificación es trivial. El trabajo real se necesita solamenle para verificar el estado IOLE, del que parten cuatro transiciones. Esto puede hacen;e en una hoja de papel para borradores numerando las ocho combi nacionc.~ de las tres entradas y señalando las combinaciones cubiertas por cada expresión de transición. Caela combinación debería tencr exactamente una marca. Como otro ejemplo, considere los diagramas de esUldo en las figura 7-44 y 7-46; ambas pueden verificarse mentalmente.
Sección 7.5
Oiseflo de máquinas de estado que utilizan diagramas de estado
589
L2
11
L3 LEFT· HAZ' · AIGHT'
(LEFT + AIGHT + HAZ)'
R3
\
~AZ + LEFT · AIGH T -
R\
Figura 7·64 Diagrama de estado
mejorado para las luces traseras del
Thunderbird. Regresando ¡¡ la máquin:l de las luces trnscru del Thundcrbird, podemos sintetizar un circuito a partir del dillgram¡¡ de esUldo si lo deseamos. Sin embargo. si queremos cambiar el comportamiento de la máquin¡¡ !lhora es tiempo de hacerlo, antes de que lugamos todo eltrabajo de sintetizar un circuito. En particular, note que una vez que Iu comenzado un ciclo de vuelta a la izquierda o li la derecha. el diagrama de estado en la figura 7-63 pamite que el ciclo se ejecute hasta completane, incllL'lO si HAZ es afimi ;vll Mientras que esto puede tener cierto atractivo ~1étiro. seria más seguro paru los ocupantes del automóvil tener la máquina entrando en modo de luces intenllitentes tan pronto oomo fuc:r.t posible. El diagr.u1l3 de estado está modificado par.t ,)lopoIcion:u- estecomporta:miento en la figura 7-64. Ahora estamos listos paro sintetizar un circuito paro la máquina del Thunderbird. El diagrama de estado tiene ocho estados, de modo que necesitaremos un mínimo de tres fl ip-flops para codificar los estados. Obviamente, son posibles muchas asignaciones de estado (8r para ser exactos): utilizaremos la de la labia 7· 16 por las siguientes rozones: l. Un estado inicial (inactivo) de 000 es compatible con la mayoria de los flip-n ops y registros, que son fácilmente inicializados al eslado o. 2. Dos variables de eslado, al y 00, se utilizan para '·conteo·' en secuencia de códi· go Gray para el ciclo de la vuelta izquierd¡¡ (IOLE-+L 1-+l2-+L3-+IDLE). Esto
590
Capitulo 7
Principios de diseño lógico secuencial
T abl a 7-16 Asignación ele estado para la máquina de estado de las luces
f .t-*,
IOlE (INACTIVO)
02
01
00
O
O
O
O
I
I
I
traseras del
Ll
Thunderbird.
L2
O O
L3
O
I
O
Rl
I
O
I
R2
I
I
I
R3 LR3
I
I
O
I
O
O
minimiza el número de cambios de estado-variablcs por trllnsición de estado. lo q ue a men udo puede simplificar la lógica de excitación. 3. Debido a la simetJ1a en el diagrama de estado. la misma secuencia en Q1 y ao es e mpleada paro "contco" duran te un ciclo de vue lta a In derec ha. mientras que Q 2 se utiliza par..l distinguir entre izquierda y derecha. 4. La combinación estado--variable restante se e mplea para el estado LR3.
¡¡JW
rlt lron.rici6n
El siguiente paso es escribir una especie de tabla de transició n. S in embargo. debemos utilizar un formato d iferente de las labIas de transición de la sección 7.4.4, porque las Iran5 icione.~ en un diagramu de estado son especifiC3das por CJiOpresioncs más que por una tabulación CXhaUstiVll de esUldos siguientes. Unmaremos al nUC\'O formato una lista de tr'llllsición, porque tiene un renglón por cada uunsición o arco en el diagrama de csllldo. La labia 7-1 7 es la lista de transición para el diagrama de estado de la figura 7-64 y
la asignación de estado de la tabla 7-16. Cada renglón contiene el estado actual, el estado siguiente y la expresión de trnnsición pam un arco en el diagrama de estado. Am!>'1S versiones. nombrada y codificada, del estado actual y el estado siguiente se muestran. Los estados nombrados son útiles para propósitos de referencia, mientras que los estados codifi cados se uti lizan para desarrol lar ecUAciones de transición. Una \'ez que tenemos una lista de transición. el resto de los pasos de síntesis son más o menos cuestión de " arr.JStrnr cl l:1piz". Los procedimientos de síntesis se describen en la sección 7.6. Aunque eStos procedimientos pueden apl icarse en forllla manual. por lo reg ular se integran en un paquete de software de CAD: de este modo, la sección 7.6 puede ayudamos 11 comprender q~ es lo que ocurre (o qué es lo que \'3 mal) en su p.1qucte fa\'orito de CAD. También encontramos un paso de "trabajo duro" en esta sección: hallar las ambi· gUed3dcs en los di3grnmas de estado. Aun cuando el procedimiento que discutimos puede ser fácilmente automatizado, pocos. si es que algunos. programas de CAD realizan este paso de esta manera. Por ejemplo. un3 herramienta de c3plUm de "di3grama de estado" silenciosamente elimin3 transiciones duplicadas y se \'3 al cst.ado codificado ''00 ...00" para transiciones perdidas. sin preve nir al usuario. De este modo. en la mayorfa de los ambientes de diseño. el discfuador es responsable de escribir un3 descripción de máquina de esltldo que no sea ambigua. Los lenguajes de descripción de máquina de estado al fi nal de este capítulo proporcionan una buena manera de hacer esto.
Sección "7.6
Slnlesis de una máquina de estado que utiliza listas de transiciórl
a2
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(lEFT + RIGHT + HAZ)'
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I
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O
O
O
I
O
O
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O
O
O
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Exp~sl6n
de translcl6n
I
*7.6 Síntesis de una máquina de estado que utiliza listas de transición Una vez que se ha diseñado ~I diagmma de una m:íquina. de estado y se ha efectuado una asignación de estado, la panc creati\H ol del p lOCCSO dediseno se ~ncuentra m:1s o menos aca· bada. El resto del procedimiento de síntesis puede ser llevado a cabo por medio de programas de CAD. Como mostrumos en la sección anterior. puede construirse una lista de transición a partir del diagrama de estado y la asignación de estado de una máquina. Esta $«Ción mues· tro cómo sintelÍ7Z una máquina de esUloo a panir de su lista de lrallSición. También profundiza en algunas de las opciones y malÍces del diseño de la máquina de estado que mi· liza listas de lrunsición. Aunque este material es útil para sinteti7Z máquinas a mano. su propósi to principal es ayudar a emender la operación imema y las peculiaridades externas de Jos lenguajes y programas de CAD que tratan con máquinas de estlldo.
*7.6.1 Ecuaciones de transición El primer paso parn sintcti7.!lT una máquina de estado a parti r de una lista de trnnsición es desarrollar un conjunto de ecuaciont."s de transición que definan cada variable V. de estado siguiente cn ténninos del estado y entrada actuales. La lista de transiciÓn puede ser visualizada como una especie de tabla de verdad híbrida en In cual las combinaciones • Esta sección y lodas sus subsccciones son opcionales.
59 1
Tabla 7-17 Usla de transición para la máquina de estado de las luces traseras del Thunderbird.
,
594
Capítulo 7
Principios de diseno lógico secuencial Paro obtener una ecuación para Q2*. simplemente complementamos ambos lados de la
ecuación reducida. Para obtener una e:
s ll rmino J~ transición
n
(s ténnino de transición)
tisla de tran5idón donde V. = O
Aquf. un.f li mtino de lransic;ó" del renglón es la suma del maxitémlino para el estlldo actual y el complemento de 111 expresión de tmnsición. Si la expresión de transición es un término de producto simple. entonces su complemento es una suma. y la ecuación de transición expresa V· en forma de producto de sumas.
*7.6.4 Realización de la máquina de estado
•
Una "ez que se tienen 1 1l.~ ecullciones de e:
*7.7 Otro ejemplo de diseño de máquina de estado Esta sección ofrece un ejemplo más de diseño de máquina de estado utilizando un diagrama de estado. El ejemplo proporciona un fundamento para discusión adicional de unos cuantos temas: estados sin utilizar, asignaciones de estado codifi cados por salida y codificaciones de estado "sin imponancia",
7.7.1 El juego de las adivinanzas Nuestro ejemplo final de máquina de estado es un 'juego de adivinanzas" que puede construirse como un entretenido proyecto de laboratorio:
596
Capftulo 7 Principios de diseño lógico secuencial
•
,
El único problema con estc diagrama de estado es que no "recuerda" en el estado STOP si In adivinanz.a rue CQITCCln, de modo que no h.'ly m:mt.'f'J. de controlar la salida ERA. Este problema se arregla en la fig ura 7-66, la cual tiene dos estados "de paro", SOK y SERA. Con unll adivinllnzll incorrecla, la máquina se VII a S ERR. donde ERR se afimm: de otra mllnerll, se va a SOK. Aunque la descripción en palabras de la máquina no lo requiere. el diagrnma de estado está disei\¡¡do paru ir a SERA iocluso si el usuario intenta engañarla presionando dos o más botones simultáneamente, o calO' biando las adivinanz.as mientras se detiene. Una lista de transición co rre.~pondiente ni diagmma de estado se muestm en la tabla 7· 18, que utiliza un estado binario simple de 3 bits codificado con orden de código Gray para el ciclo 51·$4. Las ecuaciones de transición para al · y OO· pueden obtenerse de la tabla como se ve a continuación: 01 . :: 02' · 01 ' · 00 · (G1 ' · G2' · G3' · G4') + 02' · 01 · 00· (Gl '· G2'· G3' · G4') = 02' · 00 · G1 '· G2' · G3'· G4' OO, 02' · 01 ' · QO' . (Gl ' · G2' · G3' · G4') + 02' . al ' . QO' . (G2 + G3 + G4) + 02' · 01' · QO · (G 1' · G2'· G3' · G4') + 02' · 01 '· 00 · (Gl + G3 + G4) + 02' · 01 · QO · (G1 + G2 + G4) + Q2'· 01 · QO'·(G1 + G2 + G3) + Q2 · 01 ' · 00 ·(Gl + G2 + G3 + G4)
Al aplicar un programa de minimización lógica, la expresión OO· puede reducirse a 11 ténninos de producto en rorma de sumll de productos de dos niveles. Una ell:presión para 02· se rormula mejoren ténninos de los ceros en la columna 02· de la lista de transición:
02" = 02' · 01 ' · 00' · (G l ' · G2' · G3' · G4') + 02'· 01 '· 00 · (Gl' · G2' · G3' · G4') + 02' · 01 · 00 · (G1' · G2' · G3' · G4')
+ 02' · 01 · 00'· (Gl ' · G2' · G3'· G4') + 02 · 01 ' · oo' · (G 1' · G2' · G3'· G4') + 02 · 01 ' · 00 · (G1 ' · G2' · G3' · G4')
_ (0 2' + 01 ')-(Gl ' . G2' . G3' . G4')
Las últimaS cinco columnas de la tabla 7· 18 muestran valores de sal ida. De esta ronnll, las ec uacione.~ de salida pueden desarrollarse de la misma manera que las ecua· ciones de transición. Sin embargo. puesto que este ejemplo es una máquina de Moore, las salidas son independientes de las ell:presiones de tmnsición: solamente un renglón de la lista de transición debe ser considerndo para cada estado actual. Las L"Cuaciones de salida son L1 = 02'· 01 ' · 00' l2 = 02' · 01 ' · 00
L3 '" 02' . Q1 · 00
L4 = 02' . 01 · 00'
EAA
=
02 · 01 ' · 00
Sección '7.7
Otro ejemplo de diseño de máquina de estado
T a b la 7· 1 9 Usta de transición para la máquina del juego de las adivinanzas que utiliza salidas como variables de estado. EstlKJo 1ICf1m/
S
&tlKJo siguiente
Ll
<2 L3
L4 ERR
SI SI SI
I
O O
O
I
O O
I
O
S2
O
S2
Expresión ~ t,..ns/cl6n
S'
Ll . <2. L3· U · ERR.
Gl ' · G2'· G3'· G4' Gl · G2'· G3' · G4'
S2 SOK
O
I
O
O
O
O
O O
O
O
O
O
O
O
O
O
SEAA
O
O
O
O
I
I
O
O
O
S3
O
O
I
O
O
O O
I
O
O
O
SOK
O
O
O
O
O
I
O
O
O
SERA
O
O
O
O
I
S3 S3 S3 54 54 54
O
I
O
O
54
O
O
O
I
O
O
SOK
O
O
O O
I
O
O O
O
O
O
O
I
O
O
SERA
O
O
O
O
I
O
O
O
I
O
O
O
O
O
O
O
I
O
SI SOK
I
O
G2.G3.G4 Gl ' · G2' · G3'· G4' G1' · G2 · G3' · G4' Gl +G3.G4 Gl ' · G2' · G3' · G4' Gl ' · G2'· G3 · 04' Gl+G2+G4 G1' · G2' · G3' · G4' Gt ' · G2' · G3' · G4
O
O
o
O
O
O
O
O
I
O
SERA
O
O
O
O
I
SOK SOK
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
SOK SI
I
O
O
O
SERA SERA
O
O
O
O
I
SEAR
O
O O
O
O
I
O
O
O
O
I
SI
I
O
O
O
O
S2
Gl+G2.G3 Gt .G2.G3.G4 G1 ' · 02' · G3' · G4' G1 + G2+G3+G4 Gl ' · G2'· G3'· G4'
l l . = l 1'· L2' · l3'· l 4 · ERR'·(G1 '· G2' · G3' · G4') + L1' · L2' . l3' . L4' · ERA' · (G l ' · G2'· G3'· G4')
+ ll ' . l2' · l 3' · l 4' · ERR . (Gl '· G2' · G3' · G4') l2'
-
I I . l2' . l 3' . l 4' . ERR' . (Gl ' . G2' . G3' . G4')
l3'
:
l l ' . l2 . l3' . l 4' . ERA' . (Gl ' · G2' . G3' . G4')
l 4'
- l l ' . l2' . l3 . l 4' . ERR' . (Gl ' . G2' . G3' . G4')
ER A-
:
L 1 . L2' . L3' . L4' . ERA' . (G2 + G3 + G4) + Ll ' · L2 · l3' · L4' · ERR' · (Gl + G3 + G4) + Ll '· L2'· L3 · L4'· ERR' ·(Gl + G2+G4) + L1 '. L2' . l3' . L4 . ERR' · (Gl + G2 + G3) + L1 ' . l2' · L3' · L4' · ERR ·(G1 +G2+G3+G4)
No hay ecuaciones de salida. por supuesto. La ecuación ERA- anterior es la peor del grupo, requiriendo de 16 ténninos para expresarse ya sea en fonna de suma de productos o producto de sumas mínima. I
599
600
Capitulo 7
Principios de diseño lógico secuencial Como un grupo. las ecuaciones desarrolladas con anterioridad tienen apenas aproximadamente la misma complejidad que las ecuaciones de tnmsición y de salida que desarrollamos de la tabla 7-18. Aun cuando la asignación codificada por salida no produce un conjunto más simple de ecuaciones en este ejemplo. todavfa puede ahormr costos en un diseño basado en PLD. puesto que en total se necesitan menos macroceldas o salidas PLD.
"'7.7.4 Codificaciones de estado "sin importancia" De los 32 posibles estlldos codi ficados que utilizan cinco vllrillblcs. solamente seis se
utilizan en la tabla 7- 19. El resto de los estados no se utilizan y tienen un estado siguiente de ()()(M)(I si la máquina se construye con las ecuaciones en la subsección anterior. Olrll posible disposición parn. estados sin utilizar, una que no hemos discutido antes. se obtiene mediante el uso cuidadoso de los elementos "sin imponallCia" en la asignación de estados codificados para los estados actua.Jes. La tabla 7-20 muestro una asignación de estado de esta clase para la máquina del juego de las adivinanzas, derivada de la asignación de estado codificada por salida de la subsección anterior. En este ejemplo, toda posible combinación de variables de estado actual corresponde a uno de los estados codificados (por ejemplo. 101 11 :::: 51 . 001 01 = 53). Sin embargo. los u tados s;gu;~nt~s son codificados empleando las mismas combinaciones únicas que en la subsecf:ión anterior. La tabla 7-2 1 muesua la lista de transición resultante. En este enfoque. cada CSUldo actual sin utilizar se comporta como un cercano estado "nonna]"; la figura 7-67 ilustro el concepto. La máquina se comporta bien y tiende a un "estndo nonnal" si entrn de manero involunlar111 a un egt'KIn sin utiliz.ar. Con todo el enfoque pennitc tooav{a alguna simplificación de In lógica de excitación y snlida al introducir Tabla 7-20 AslgnaclOO de estado actual para la máquina del Juego de las adivinanzas, mediante el uso de elementos · sln Importancia".
Figura 7-67 AsIgnación de estado empleando "sin importancia" para los estados actuales_
Estados codificados actuales o o
•
o o
o o
/' o
o
• o/
o
•
,,\ 'o~ o
o~ o' o o
0'-j-
,
L3
I
SOK
O O
O
O
SERA
O
O
O
O
I
Est!!("lS oocIiIlcaOOs siguien
o
•
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o
o
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•
o o
•
o
o
o
• o
o
o o' · o o
o
'"
I
, , ,
ERR
O O O
I
, ,
L.
O O O O
1
o o
L2
, , , ,
SI S2 S3 S4
o o
LI
E.tlldo
Sección '7.7
Otro ejemplo de diseno de máquina de estado
Tabla 7-21 Usta de transición para la máquina del juego de las adivinanzas mediante el uso de codificaciones de estado sin Importancia. Estado siguiente
Otado 1ICtU41
S
L1
L2 L3 <4 ERR
S
1
, ,
S
1
,
S
1
S2 S2
,
Expresión de transición
S'
U , U , U , L4. ERR'
G1'· G2' · G3' · 64'
52
O
1
O
O
O
Gl · G2'· G3' · G4'
SOK
O
O
O
O
O
G2+G3+G4
SERR
O
O
O
O
1
O
, , , , , , , 1
Gl '· G2' · G3' · 64'
O
O
1
O
O
O
1
Gl '· G2 · G3' · 64'
O
O
O
O
O
S2
O
1
Gl +G3+ G4
SERR
O
O
O
O
1
53
O
O
Gl '· G2' · G3' · G4'
54
O
O
O
1
O
53
O
O
, , , , , 1 , , 1
S3 SOK
G1 '· G2' · G3 · G4'
SOK
O
O
O
O
O
53
O
O
1
,
,
SERR
O
O
O
O
1
54
O
O
O
1
Gl '· G2'· G3' · G4'
SI
1
O
O
O
O
54
O
O
O
1
, ,
Gl +G2+G4
Gl ' · G2' · G3'· G4
SOK
O
O
O
O
O
54
O
O
O
1
,
Gl +G2+G3
SERR
O
O
O
O
1
SOK
O
O
O
O
O
G1 +G2+G3+G4
SOK
O
O
O
O
O
SOK SERR
O
O
O
O
O
G1 ' · G2' · G3' · G4'
S1
1
O
O
O
O
O
O
O
O
1
G1 +G2+G3+G4
SERR
O
O
O
O
1
SERR O
O
O
O
1
G1 ' · G2' · G3' · G4'
S1
1
O
O
O
O
, , ,
elementos sin importancia en la lista de transición. Cuando se escri be un p término de transición de renglón. las variables de estado actual que no son sin importancia en ese renglón se omiten; por ejemplo,
ERA' = L1 ·(G2 + G3 + G4) + L1 '.l2 · (G1 + G3 + G4) + L1 ' . L2' . L3 . (G1 + G2 + G4) + L1 '·L2'· L3'· L4 ·(G1+G2+G3) + L1 ' · L2' . L3' . L4' · ERR · (G 1 +G2+G3+G4)
En comparación con la ecuación de ERA' en la subsecdón anterior. la nnterior ecuación aún requiere 16 términos para exp~snr.;e como una suma de productos. Sin embargo. requiere solamente cinco términos en la fonnn de producto de sumas mfnima. 10 que hace su complemento más adecuado parol su reali7Jlción en un PLD.
60 1
602
Capitulo 7
PrincipiOs de diseño lógico secuenclal
"7.8 Descomposición de las máquinas de estado
ducOfIlllOsición
d~
mdquiml d~ t srodo
mdqllint¡ principol
sllbmdquirulS
Del mismo modo que los procedimientos o subrutinas largos en un lenguaje de programación, las máquinas de estado e¡¡tensas son diffciles dc conceptualizar. diseñar y depur.rr, Por tanto. cuando nos enfrentamos a un problema CJltenso de máquina de estado. los diseñadores digitales con frecuencia busean oponunidades p3f:l resoh'erlo con una colección de máquinas de estado más pequeñas. E~iste una teoria bien desarrollada de la dtscomposici6n de mdquino de es/odo que se puede emplear ¡mm analizar cualquier máquina de estado monolftica dada a fin de determinar si puede ser reali1..3da como una colección de otras más pequeñas. Sin em· bargo. la teoría de la descomposición no es demasiado útil para diseñadores que quieren evitar el disei\o de e¡¡tensas máquinas de estado en primer lugar. Más todavfa . un diseñador práctico intenta proyectar el problema de diseño original en una estructur.t natural jerárquica. de modo que los usos y funciones de las submáquinas sean evidentes. haciendo innecesario escribir una tabla de estado para la máquina monolftica equivalente. El tipo más simple y más comúnmente utilizado de descomposición se ilustro en la fi gura 7-68. Una máquina pn'nciplll proporciona las entradas y salidas primarias yejecuta el algoritmo de control de nivel superior. Las .fubmdq¡¡irws efectúan los pasos de nivel infe rior bajo el control de la máquinil principal y pueden de maneTll opcional. manejar alguna de las entrndas y salidas primarias, Quizás la submáquina más comúnmente empleada sea un contador. La máquina principal inicia el contador cuando desea pem13necer en un estado principal en panicular para n lics de reloj. y el contador afirma una señal DONE ("hecho") cuando se han presentado los 11 tics. La máquina principal está diseñada para e$perar en el mismo e5lado hast:J. que DONE es afirmada. l?sta agrega una entrada y salida e~ tras a la máquina principal (START y DONE). pero ahorra 11 - I estados. Un ejemplo de máquina de estado descompucsta diseñado a lo largo de estas Ifocas el¡tá basado en el j uego de las adivinan7.:lS de la sección 7.7 , El juego de las adivinan7.as original es fácil de ganardespoés de un minuto de práctica debido a que las lámparas siguen su ciclo a una velocidad muy consistente de 4 Hz. Para que el j uego sea un dc~ affo .
Figura 7- 68
• •
Una estructura de maquina de estado Jerárquica. tfplca,
.
.'
SubmáquÍIla 1 ..' •'.•
Entradas
Máquina
Salidas
princip.aJ
SubmáquÍlla 2
t:·,,:::.::::.
Sección ' 7.8
Descom¡x>sición de las máquinas de eslado
CLOCK
máquina de
G1-<>1
estado del juego
r--
603
~ 11-L4
de las adivinanzas
ERR
ENABlE
F ig ur a 7-69 Diagrama de bloques del juego de las
"",..do< de sea 'lInda aleatoria LFSR
adivinanzas con retardo aleatorio.
podemos duplicaro triplicar la velocidad de reloj pero dejar que las lámparas pcnnanezcan en cada estado duran te un periodo aleatorio, Entonces el usuario en verdad debe adivinar si una lámpara dada pennanecerá un tiempo suficientemente largo para que sea presionado el botón correspondieme, Un diagrama de bloques parn. el juego de las adivin¡¡n7..U5 mejorado se muestrJ en la figura 7.fIJ. La máquinn principal es básicamente la misma que antes, excepto en que avanzn desde un estado de la lámparn. hacia el siguiente solamente si la entrnda de habilitación EN está afimw 1a. como se ilustrn mediante el diagrnma de estado en la figura 7-70. La entrada de habilitación es controlada por la salida de un generador de Sttucncia pseuooaleatoria, un registro de corrimiento de relroolimelllación lineal (LFSR. "linear feedback shin register"), GI " G2"G3"G4'
5'0
Gl . G2" G3" G4'
L1 ., 1
EN' ' GI " G2" G3" G4' GI ' · G2' G3" G4'
F i gura 7-70 Diagra ma De eslado pa.. la máquina de adivin anzas
GI '· G2' · G3'· G4' G2+G3+G4
con habil ilación.
EN' Gl '· G2" Ga" G4'
~
Gt+G3+G4
L2 = 1
¡-
EN ' Gl ' ' G2' ' G3" G4'
SOK EN'· Gl " G2" G3' · G4'
~
" - G l ' · G2" G3 ' G4'
SERR
ERR.. I
Gl+G2+G4
l3:: 1
Gl + G2 + G3 +G4
01 .. G2+G3. EN' Gl " 02' ' G3' 'G4' EN' · Gl ' - G2' - 03'· 64' G l " G2' - G3'- G4
~ L4
EN - GI ' · G2" G3' '64'
Gl +02 ... 03
=1
EN', 01 " 02" G3' - G4'
G.
604
Capítulo 7 Principios de disel"lo lógico secuencial
Otro candidato evidente para la descomposición es una máquina de estado que realice multiplicación binaria mediante el algoritmo de corrimiento y suma. o de división binaria empleando el algoritmo de corrimiento y resta. Para realizar una opem:ión de n bits. estos algoritmos requieren de un paso de inicialización. ,. lXlSOS de cálculo y posibles pasos de limpieza. La máquina principal para un algoritmo de esta naturaleza contiene estados para inicialización, cálculo ge.nérico y pasos de limpieza y puede utilizarse un contador módulo n como una submáquina para controlar el número de pasos de cálculo genüico ejecutados.
*7.9 Circuitos secuenciales de retroalimentación El biestable simple y los diverws latchs y nip-flops que estudiamos anterionnente en este capftulo son en su totalidad circuitos secuenciales de retroalimentación. Cada uno tiene uno o má.~ laros de retroalimentación que. ignorando sus comportamientos durante las lrllnsiciones de estado. almacenan un Oo un I siempre. Los lazos de retroalimentación son elementos de memoria. y el comportamiento de. los circuitos depende tanto de las entradas actuales como de los valores almacenados en los lazos.
-7.9.1 Análisis circuitos tri modo flllulamtnllJl
los circuitos secuenciales de retroalimentación son el ejemplo más común de circ,¡itos en ".ot/o fimdamentaJ. En tales circuitos. normalmente no se pcnnite que las entradas cambien simultáneamente. El procedimiento de análisis supone que la... entrados cambian
una a la vez. penniliendo que haya suficien te tiempo entre cambios sucesivos p.1rn que el circuito se establezca en un estado interno estable. Esto difiere de los circuitos temporizados. en los que varias entradas pueden cambiaren tiempos casi arbitrarios sin arectar el estado. se realiza un muestreo de todos los valores de entrada. y los cambios de estado OCUrTen con respecto o uno señal de reloj . • Esta sección y todas sus sUDsccciones son opcionales.
Sección '7.9
Circuitos secuenciales de retroalimentación
h
605
,
Como las máquinas de estado sincrónicas temporizadas. los circuitos secuenciales de retroaJimentación pueden estructurarse como circuitos de Mealy o de Moore. como se ilustra en la figuro 7·7J.. Un circuito con n lazos de retroaJimentación tiencn n variables de estado binarias y 2~ estados. Paro analizar un circuito secuencial de retroalimentación. debemos dividir los la· lOS de retroalimentación en la figuro 7·71 de manera que el valor siguiente almacenado en cada lazo pueda predecirse como una runción de las entradas del circuito y el valor actual almacenado en lodos los lazos. La fi gura 7·72 muestra cómo hacer esto para el circuito NAND para una celda D. el cual tiene solamente un lazo de retroalimentación. Conceptualmente dividimos el lazo insertando un buffer ficti cio en el lazo como se muestra a continuación. La salida del buffer. denominada Y. es la var1:lble de estado simple para este ejemplo. Supongamos que el retardo de propagGción del buffer ficticio es de 10 ns (pero cual· quier mímetO distinto de cero bastará) y que todos los otros componentes del circuito tie· nen rct:ltdo cero. Si conocemos el estado actual del circuito (Y) y las enlr.llbs (D y C). en· tonces podemos predecir el valor que Y tendrá en 1005. El valor siguiente de Y. denotado Y·. es una runción combinacional de: las entradas y estado actuales. De esta manera, leyendo el diagrama de circuito. podemos escribir una f!Cuuci6n de aciUlci6n parll Y· . y. (C · D) +(C · Q'+ Y')'
eCUllci6n de t!.lcitacl6n
:::: C · D +C' · Y+D · Y :................................................................. ..............................................................,.,
i!
¡ .;,, ;
•
U"-",_monte
/
,-....
..,", ------ " r - - - , ' ,
_lo I
AfW, "V'"a
entradas =='-'==~> de estado F
" ........... .... ............. .....
estado actual
lizos de
retroalimentación
=
L_"'''''
...
G
Figura 7 · 71 Estructura de circuito secuencial de retroalimentación para máquinas de Meaty y de ,,",oore.
Sección 7.9
Circuitos secuenciales de retroalimentación
co S
00
01
11
@
S1
SO
@
S1
@ @ @
10 Figura 7-74 Tabla de estado para el latch O en la figura 7-72, mostrando los estados totales estables.
@ SO
S'
En un circuito en modo fundamental, un ~slOdo total es una combinación particu. lar de ~slodo int~mo (los valores almacenados en los lazos de retroalimentación) y el estado d~ ~fJtroda (el valor actual de las entrndas del circuito). Un ~stado lotal I!stabll! es una combinación de estado interno y estado de entrada de tal fonna que el estado intemo siguiente predicho por la tabla de transición es el mismo que el estado intemo actual. Si el estado ¡memo siguiente es diferente, entonces la combinación es un i!slado 10101 ini!Slabk. Hemos vuello a escribir la tabla de transición para e1latch D en la figura 7-74 como una tabra dI! I!stado, dando los nombres SO y $1 a los estados y dibujando un círculo alrededor de los estados totales estables. Para completar el análisis del circuito. tambi~n debemos detenninar cómo se comportan las salidas como funciones de las enuadas y estado interno. Existen dos saJidas y por lanto dos I!cuacionl!S dI! salida;
a",
C · D +C'·Y+ D · Y
ON = C · D'+Y'
a
Nótese que y ON son salidas, no variables de estado. Aun cuando el circuito tiene dos saJidas, lo que teóricamente toma cuatro combinaciones. tiene solameme una l'ariable de estado Y. y por tanto únicamente dos estados. Los vnJores de salida que predicen las ecuaciones de O y ON pueden incorporarse en una tabla de salida y estado combinados que describen completamente la operación del circuito, como se ilusua en la figura 7-75. Aunque y ON son normalmente complementarias, es posible para ellas tener el mismo valor ( 1) momentáneamente, durante la transición de SO a $1 bajo la columna e D = 1I de la labia. Ahora podemos predecir el comportamiento del circuito desde la tabla de salictn y trnnsición. Antes que nada, note que hemos escrito las etiquetas de columna en nuestras tablas de estado en orden de "mapa de Klltnaugh", de modo que sólo cambie un bit de e ntrado entre las columnas adyacentes de la tabla. Esta disposición ayuda a nuestro análisis
a
CO S
00
01
11
lO
SO
@.O l
@.Ol
S 1 , 11
@.Ol
S1
@.IO
@.IO @.IO
SO,OI
S·, QoN
Figura 7·75 Tabla de estaoo y sanda para el cerrojo O.
utudo IOral ~J/odo ill/trno ~Slado
d", "'n/rada
f!J/odo IOlal tstablt "'.lIadO lO/al inl's/uhlt
tabla dt tSlodQ
tcuación dt salida
607
612
Capftulo 7
Principios de disei'io lógico secuencial
ClK O Y1 Y2 Y3
00
01
000
010
010
001
0 11
011
000
010
010
11 0
110
011
@)
111
111
110) 000
100
0 10
010
111
111
101
0 11
011
111
111
11 0
0 10
@
11 1
111
11 1
0 11
® ® ®
Figura 7-81 Una labia de IllInslcl6n conteniendo una carrelll crítica.
11
10
@ @ (000
:'l
Y1 . Y2. Y3.
·7.9.4 Tablas de estado y tablas de flujo El análisis de la labIa de transición real, figura 7-79. para nuestro ejemplo del circuito del f1ip-flop D. muestra que no tiene ninguna CllJTera critica: de hecho. no liene C4lTl:rti excepto la carrera no critica que identificamos anterionnente. Una vez que hemos determintldo este hecho. ya no necesitamos hacer referencia a variables de estado. En su lugar. podemos nombrar las combinaciones eslado-variable y delcnninar los valores de salida para cada combinación estadolenlrada para obtener una tabla estado/salida como la de la figura 7-82. F i gura 7-82 Tabla de estado/salida para el flanco O en la figura 7-78.
ClKO
S
00
01
SO
S2 . 01
S2 .01 @. 0 1 @. 0I
SI
53 . JO
53 . 10 SO .01 SO . 10
S2
@. O\
53
@. IO S7 . JO S7 . 10 SO . 01
56 .01
11
10
56 .01 SO . 01
S7 . 11
54
S2 . 01
S2 . 01 S7 . 11
55
S3 . JO
53 . 10 S7 . 10 S7 . 10
56
S2 . 01 @. Ol
S7
53 . JO
S7 . 11
S7 . JI
@ . 10 @. 10 @ . 10 S· ,O ON
Sección '7.9
Circuitos secuenciales de retroalimentación
CLKO S
00
SO
S2 .01
01
11
10
S6 .01 @.O l @.Ol
S2
@.O l S6 ,0 1
S3
@ .IO S7 . 10
56
S2 .01 @.O l
57
53.10
-
SO , 10 •
-
S7 ,11
SO .01
-
Figura 7-83
@ . 10 @. 10 @. 10 S', OON
Tabla de salida y flujo para el flip.flop O en la figura 7·78.
La tabla de estado mucslnl lo siguiente: paro algunos cambios de una sola entrn-
da, el cin:uito toma múltiples "saltos" para obtener un nuevo estado total y estable. Por ejemplo, en el estado SOl 11, un cambio de entrada a 01 envla al cin:uito primero al estado S2 y des pu~s al estado tOlal estable S6JOI . Una tabla d~ flujo elimina los saltos múltiples y muestra solamente el destino fin al paro cada InInsiciÓn. La tabla de flujo tambi~n elimina los renglones que corresponden a Jos estados internos que no se utilizan, aquellos que son estables paro ninguna combinación de entrnda, y elimina las entradas de eslado-siguiente para los estados totales que no se pueden obtener desde un estado total estable, como resultado de un único cambio de entrada, Al aplicar estas re· glas. la fi gura 7-83 mueslnl la tabla de flujo paro nueslro ejemplo del f1i p-f1op D. El componamiento disparado por flanco del flip-flop puede observarse en la serie de transiciones de eSlado que se indican en la figura 7·84. Supongamos que el fljp-nop comienza. en el estado interno SOlIO. Es decir, el flip-flop está almacenando un O (puesto que a ::: O). CLK es 1, YD es O. Ahora supongamos que D cambi3 al; 13 tabla de flujo mues1m que movemos una ceJdaa la i?.quierda, tooavfa un esllldo tOlal estable con el mismo valor de salida, Pooemos cambiar D entre O y 1 tanto como queramos, y sólo rebotar hacia alrás y hacill adelllnle enlre estas dos celdas. Sin embargo, una vez que CLK cambia
ClK O S
00
SO ( S2 :01
01
S6-, 01
S2
(s=2) ,0 1 S6 , DI
S3
@). 10
11
10
(S~~OI ~.O l -. -
SO, 10
-
SO ,D I
(S7 , ID
56
S2_,OI @5,OI ( S7, 11
S7
53 , 10
@, 10
-
,
€V' 10 @), 10
S', a ON
Figura 7 - 84 Tabla de salida y ltuJo mostrando el comportamiento
disparado por lIanco de los flip-11ops O.
tabla de f1uflJ
613
Sección '7.10
Diseño de circuito secuencial de retroalimentación
v,
V2. ¡-...... • • V2
e lK
F i 9 u r B 7 ·86 Aip-fIop O eMOS disparado por flanco positivo para análisis. mucho la estructuro de1latc: h lIUleslrOlesclayo del Oip-flop O e n la figura 1-15. Se deja como un ejercicio (7.73) e l completar el análisis formal del circuito. Advierta. sin em-
bargo. que ya que existen apenas dos lazos de retroalimentación. el estado resultante y tablas del flujo tendrán el mínimo de precisamente cuatro estados.
flJlpotllporrnh
r
*1.10 Diseño de circuito secuencial de reboali En ocasio nes es útil diseilar un pequeño circuito secuencial de retroalimentación, tal como un latc h especializado O un receptor de pulsos; esta sección le mostrnr.1 cómo. Es incluso posible q ue ustro pueda IIcgllr a ser un disei\ador de e l y ser responsable de di señar flip-flops y latchs de alto rendimiento de la nada. Esta sección le servirá como
una introducción a los conceptos básicos que usted necesitará. pero todavfa necesitará una camidad considerable de estudio. experiencia y sutileza para hacerlo bien.
*7.10.1 Latchs Aunque el diseño de circuitos secuenciales de retroalimentación es gener.1lmente un problema dificil. algunos circuitos se pueden diseñar con bastante facilidad. Cualquier circuito
615
o
616
Capitulo 7 Principios de diseno lógico secuencial
• ••
entradas de conuol
,....
O
de e_citación
de ,/ elroa lime nIación IaIO
,
Fig ura 7-87 Estructura general de un latch.
O
•• •
•
••• O' •
eon un 13zo de retroalimcnt3ci6n es sólo una variaci6n de un 13tch S-A o D. 1iene. la estructuro. geneal mostrada en la figura 7-87 y una ecuación de excit:sci6n con el (onn3tO siguienle:
o- '"
(ttnnino de forzamiento). (tf nnino de retención) . O
Por ejemplo. las ecuaciones de c¡¡eitación para los latchs S-A 'i O son
O· '" S.A'· O O· "" C ' O .C· · O
MSicQ dI' t'.tcirllcid /l fibrr dI' rit'sgos
Los circuilOS correspondientes se ilustran en la figuro. 7-88(30) y (b). En general. la Idgica lit aciwci6n tn 1m cirmito StCllt /lcilll lit rttlT){/limttllt¡dóll (Iebe eslar libre dI' ritsgos: demostraremos este hecho por rnt.'
o
Figura 7-88
e
Circuitos de latch: fa) 181eh SoR; lb) latch O no confiable;
le) 181ch O libre de (b)
riesgos.
s------:----...
¡L.-/"""'-O
R
o e
"
.....,-- 0
•
(,) (o)
Sección ' 7.10 l')
e
~D a 00
o
•0
o
"
• C" a
lb)
e-o
o•
o
~D a 00
O
a· . c·o+C' ·O
o
o
. 0
"
e- o
00
F ig ur a
Jo
o o
C'· a
o
o-a
O
a • • c · o + C'O + 0·0
Los riesgos se pueden climinar utilizando los ml5todos descritos en la sección 4.5. En
ellatch D, simplemente incluimos el ténnino de consenso en la ecuación de excitación:
a- =
C· D +C'·O+ O · O
La figura 7·88(c) muestra el correspondiente circuito de latch O correcto. libre de riesgos.
Ahora. suponga que necesilamOS un lalch "D" especializado con !res entradas de datos. D1-03, que almacene un I solamente si D1 -D3 = 010. Podemos convertir esta descripción en palabras a una ecuación de excitación que mimetice la ecuación paro un lalch O simple:
o- = C·(01'· 02 · 0 3')+C'·0
•
Eliminando riesgos, obtenemos O· = C· 0 1'· 02 · 03'+C'· 0+ 01 " 0 2· 0 3'·
a
la ecuación de excitación libn: de riesgos puede realizarse con compuertas discretas o en un PLD. como lo mostramos en la sección 8.2.6.
*7.10.2 Diseño de tabla d e flujo de modo fundamental Para diseñar circuitos secuenciales de retroalimentación más complejos de los latchs. primero debemos convenir la descripción en palabras a una tabla de flujo. Una vez que tengamos una tabla de flujo. podemos poner manos a la obra (con algún esruerzo) p:lt3 obtener un circuito. Cuando construimos la tabla de flujo para un cin:uilo secuencial de retroalimentnción. proporcionamos a cada estado un significado en el contexto del problema. de modo muy parecido a lo que hicimos en el diseño de máquinas de estado temporizadas. Sin embargo. es
Imag n pr "'g:la pm
617
e
•
Jo o
0100-'0 de circuito secuencial de retroalimentación
h s:1e
Aa
7 ~ 89
Mapas de Karnaugh para funciones de excitación de latch O: la) original, conteniendo un rlasgo estético 1; lb) riesgo eliminado.
Diseño de circuito secuencial de retroalimentación
Sección '7.10
619
PA Significado
S
00
11
01
Inactivo (idle). esperando por pulso
IOLE
([OU)
Restablecimiento (teSe!). ausencia de pulso
RES1
IOLE
(ilESj)
ObtenciÓn de pulso. salida encendida
PLSl
PL52
-
Restablecimiento. obI:enciÓn de pulso
RES2
Salida de pulso. salida encendida
PLS2
(j>L52)
RES1
ObtenciÓn de pulso. pero salida apagada
PLSN
IOLE
-
RES1
RES1
10
Z
PLS1
O
AE52 AE52 (ilE52)
(j>LS j)
I
PLSN
O
-
PLSl
I
RES2
(j>Ls0
O
O
S' F I9 Ur a 7 ·91 Tabla de lIuro primitiva para circuito de captura de pulsos. Ahora que tenemos un estado total estable en cada columna. podemos ser capaces de ir a los estados existentes para más transiciones. en lugar de definir siempre nue\'os estados. Efectivamente. comenzando en el estado tOlal estable PLS1 / 10. para R = I podemos ir a RES2. lo cual satisface el requerimiento de producir una salida O. Por otro lado. ¿dónde deberíamos ir para P = O? IOLE es un estado total estable en la columna OO. pero produce el valor equivocado de salida. En PLS1. tenemos un pulso y 00 hemos visto un restablecimiento. de manera que si el pulso se retiro. deberíamos ir a un estado que todavía tenga Z ': 1. De este modo. debemOS crear un nuevo e,~tndo PLS2 pm este ca.so. En RES2. podemos ir con seguridad a RES1 si el pulso se retira. Sin embargo. tenemos que ser cuidadosos si el restablecimiento se retira. como se muestra en el diagrama de temporización. Puesto que ya hemos pasado In transición de Oa I del pulso. no podemos iral estado PLS1 . ya que podriadamos UJUI salida l . En su lugar. creamos un nuevo estado PLSN con una salida O. Finalmente. podemos completar las entradas de estado siguiente par.! PLS2 y PLSN sin crear ningún estado nuevo. Note que. al iniciar en PLS2. oscilamos hacia atrás y hacia delante entre PLS2 y PLS1 . y mantenemos una salida I continua si obtenemos una serie de pulsos sin que intervenga una entrada de restnblecimiento.
*7.10.3 Minimización de la tabla de flujo Como mencionamos con anterioridad. una tabla de flujo primilivn por lo regular tiene más estados que los ru¡ueridos. Sin embargo. existe un procedimiento forma l. que se discute en las Referencias. para minimizar el número de estados en una tabla de Hujo. Este ptocedimiento con frecuenci a es complicado por la existencia de entradas sin importancia en la tabla de Hujo. Afonunadamente. nuestra tabla de flujo de ejemplo es suficientemente simple y pequefta para minimizarse por inspección. Los estados IOLE y RES1 producen la misma salida. y ¡icnen la misma entrada de estado siguiente para combinaciones de entrada donde ambas son especificadas. Poc lo tanto, son compatibles y se pueden reemplazar con un solo estado (lDLE) en una tabla de flujo reducida. 1.0 mismo puede
•
620
Capitulo 7
Principios de diseño lógico secuencial
P R
Figura 7-92 Tabla de flujo reducida para circuito de captura ele pulsos.
S
00
IOLE
CIoLE)
PLS
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RES
01
IOLE
"
CIoLE)
RES
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RES
®
IOLE
10
Z
PLS
O
@
I
®
O
S'
decirse para los estados PLS1 y PLS2 (reemplazados por PLS) y para RE$2 Y PLSN (reemplazados por RES). La labia de nujo reducida que resulla y que tiene solamente tres estados. se muestra en la figura 7-92.
*7.10.4 Asignación de estado libre de carreras
•
flsrados odyaCflnlfls
El siguiente paso algo creativo (l¡!ase "dificil" ) en el diseño de cin:uitos secuenciales de retroalimentación es encontrar una asignación libre de carreras de estados codificados para los estados nombrados en la tabla de flujo reducida. Recuerde de la sección 7.9.3 que se presenta una carrera cuando múltiples variables imemas cambian de estado como resultado de un solo cambio de entrada. Un cin:uito secuencial basado en retroalimenlaCión no debe contener ninguna carrera crítica; de otro modo. el circuito puede funcionar de manera impredecible. Como veremos. la eliminación de carreras a menudo hace necesario incrt:mtntor el número de estados en el circuito. El polencial de un circuito para tener carnras en su tabla de transición puede ser analizado por medio de un d¡asramo de adyacencia de estado para su tabla de flujo. El diagrama de adyacencia de estado es un dingrama de estado simplificado que omite los lazos propios ("auloluos"") y no muestra la dirección de otras trnnsiciones (A -+ B se dibuja igual que B -+ A) o las combinaciones de entrada que las causan. La fi gura 7-93 es un ejemplo de tabla de flujo en modo fundamental y la figura 7-94(a) es el correspondiente diagrama de adyacencia de estado. Se dice: que dos estados son adyacentes si hay un arco entre ellos en el diagrama de adyacencia de estado. Para uansicioncs libre de carrerns. los estados codificados adyacentes deben diferir en solamc:nte un bit. Si dos estados A y B son adyacentes. no impona si la
XV
Figura 7-93 Ejemplo de tabla ele flujo para el problema de asignación de estado.
S
00
01
A
0
B
B
"
10
O
®
0
® ®
B
e
@
A
A
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O
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B
®
e
S'
622
Capitulo 7 Principios de diseí'lo lógico secuencial P R
S
00
01
11
10
Z
IOLE
(iOl E)
(io u j)
RES
Pl S
O
PlS
@
IOLE
RESA
Figura 7-96 Tabla de estado permitiendo una asignación libre de carrera para el circuito de captu ra de pU¡50S.
RESA
@
I
-
RES ¡OLE
RES
¡OLE
@
@
O
S' la tabla de flujo original ya que requiere de dos cambios de estado intemo. con dos retardos de propagación a trav6; de los lazos de retroalimentación. Aun cuando agregamos un estado en el ejemplo anterior, todavfa nos las arreglamos con sólo dos variables de estado. Sin embargo. en ocasiones podemos tener que agregar una o más variables de estado para hacer una asignación libre de carrera. La figura 7·97(a) muestra el pOOl' diagrama de adyacencia posible para cuatro estados: cada est:vlo es adyacente con respecto a cada uno de 106 otros eslAdos. Evidentemente, este diagrama de adyacencia no se ¡Jlw mapear sobre un cubo 2. Sin embar&o, existe una asignación libre de carrera de eswdos para un cubo 3. mostrado en (b), donde cada estado en la tabla de nujo original es representado por dos estados equivalentes en la tabla de estado final. Ambos esllldos en un par, tal como A1 YA2., son equivalentes y producen la misma salida. Cada estado es adyacente a uno de los estados en cada uno de los otros pares. de modo que una transición li· bre de carrera puede seleccionarse para eada entrada de estado siguiente.
D2
Figura 7-97
110
Un escenario del peor de
los casos: (a) diagrama de adyacencia de 4 estados; (b) asignación que utiliza pares de estados equivalentes.
A
•
(.)
Al 0 10
.,
C2 111
011
lb)
o
Cl 000
C
1~}
~ 001
A2
10 1
Sección ' 7.10
Diseño de circuito secuencial de retroalimentación
P A
00
01
01
00
Y1 Y2
Z
01
O
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1
-
-
@
O
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@ @ @) 00
"10
10
-
-
10
00
00
@
Figura 7-98 Tabla de transición libre de carrera para el circuito de captura de pulsos.
Y1' Y2'
*7.10.5 Ecuaciones de excitación Una vez que tenemos una tabla de transición libre de carrera para un circuito. sólo podemos "poner manos a la obra" para obtener las ecuaciones de excitación para los la· zos de retroalimentación. La figura 7·99 muestra mapas de Kamaugh que se obtienen de la figura 7·98, la tabla de tro.nsición del receptor de pulsos. Note que las entradas de estado siguiente "sin importancia" y salida dan origen a las correspondientes entrJdas en los mapas. simplificando la lógica de excitación y salida. Las ecuaciones mínimas resultantes de salida y excitación de suma de productos son como se ve a continuación:
Y1 . = P · R.P · Y1 Y2. :r Y2 · R' . Y1 '· Y2 · P . Y1' · p . R' Z = Y2
Recuerde que la lógica de excitación en un circuito secuencial de retroalimentación debe estar libre de riesgos. Las expresiones de suma de productos que obtuvimos no tienen riesgos, y además son m{nimas, El diagrama lógico de la figurJ 7- 100 utiliza estas expresiones para construir el circuito de captur'.! de pulsos. Flg u fa 7-99 Mapas de Karnaugh para excitación del receptor de pulsos y lógica de salida.
VI '
Y 1 Y~
00
01
P
,
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PR
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01
., • • ,. • , • 00
Yl
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P
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• • • y, [ Z
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Yl
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., ,. • • • • , 00
y,
YI·,P·R'
YI' · Y2' P
P-A
y,
1
1
1
,
623
624
Capftulo 7 Principios de diseño lógico secuencial P
P
R
R
Y1
p
"-
" "w
R_L
I
•
'"" '" P
"-
Figura 7·100 Circuito de captura de pulsos.
V
Yl _L
-'í
Y2
z
P
W
-7.10.6 Riesgos esencia les Después de todo este esfuerzo. usted pensarla que tendríamos un circuito de c3ptura de pubos quc funcionaríll confiablemente todo el tiempo. Desgraci3damente. todavía no basl3. Un circuito en modo fundamental generalmentc smisf3ce cinco requerimientos paro un fu ncionamientO adecuado: l . Solamente una señ31 de entrada puede cambiar a la \·cz. con una fromera mínima entre sucesivos cambios de entrada. 2. Debe existir un retardo de propagoci6n máximo a través de la lógica de cxcitoción y las traytttorias de retroalimentación: este máximo debe ser menor que el tiempo entre cambios de entrada sucesivos. 3. La asignación dc estado (tabla dc transición) debe cstar librc de CUJTl:ms crfticas. 4. La lógica de excitación debe estar libre de riesgos. 5. El retnrdo de propagación mínimo a travts de la lógica dc excitación y trayectorias de retroalimentación debe ser mayor que el sesgo de licmpo máximo a travt.~ de la "lógica de entrada".
riugo
rs~llci(11
Sin el primer requerimiento. sería imposible satisfacer 13 premiS3 principal del funcionamiento en modo fundamcntal: quc cl circuito tcnga tiempo para cstablecerse en un estado tOlal estable entre cambios de entrada sucesivos. El segundo requerimiento dice que la lógica de cxciulción es sufi cicntemente rápida para haccrlo justamente así. El tercer requerimiento asegura que se hagan los cambios de estado apropiados. incluso si los circuitos de excitación pana diferentes variablcs de estado tiencn diferentes retardos. El cuarto requerimiento asegura que Ia.<¡ variab le.~ de estado que no se supone que tengan cambios cn una transición en particular. no lo hagan. El último requcrimiento trata con sutiles ermres dependicnleli del tiempo que pueden ocurrir en circuitos en modo fundamental. incluso los que SlItis(acen los primeros cuatro requerimientos. Un ,i~~80 ~unciul es la posibilidad de que un circuito vaya a un estado siguiente erróneo como resultndo de un cambio de cntrada simple: el error se presenla si el cambio de entrada no se ve por todos los circuitos dc excitación
Sección -7 .10 P R
,-, , V
~
,-, , ,-, ,-, ,. ,
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( f' \Í
R~ ~
una Ira yodona larga y lenla 1 .... 0 "
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de circuito secuencial de retroalimentación
, ,-, e
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,. ,-,,
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B
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0 _ 1 _0
Y2O ... I _ I _ 1
0 ... 1 _ 0
Flg u ra 7 -10 1 Condiciones flslcas en el circuito de captura de pulsos para exhIbIr un riesgo esencial.
antes que la transición (o transieiones) de variables de estado resultante(s) se propaguen de regreso a las enlr.l:das de los circuitos de excitación. En un mundo donde "lo más rápido es lo mejor" es la regla habitual. un diseftador en ocasiones pucde tener que hacer mru lema la lógica de excitación para disimular estos riesgos. Los riesgos esenciales se explican mejor en t~nninos de un ejemplo. nuestro circuito de captura de pulsos. Supongamos que construimos nuestro circuito en un PCS o un chip, y que nosotros (o más probablemente. nuestro sistema CAD) in\'Oluntariamente conectamos la señal de entroda P a Ir.I:vts de una lr.I:yectoria larga y lenta en el punto mostrado en la figura 7-101 . Supongamos que este retardo es mayor que el retardo de propagación de una lógica de excitación ANO·OR. Ahora considere lo que puede pasar si P A '" 10, el circuito está en estado interno lOy P cambia de I n O. De acuerdo con la tabla de transición, repetida en la figura 7- 102, el circuito debería ir al estado interno 00, y eso es. Pero CJtaminemos el funcionamiento real del circuito, como se describe en la figura 7- 101:
• (Cambios mostrados COO"---t·') La primera cosa que ocurre despo6s de que P cambia. es que Y1 cambia de l o O. Ahora el circuito se encuentro en estado intemo OO. o (Cambios mostrados con "~") Y 1 _L cambia de Oa l . El cambio en Y1_L en la compuena ANO A causa que su salida vaya a 1, lo cual a su vez obliga a Y2 pum ir a l. Caramba, ahora el circuito se encuentra en estado interno 01 . o (Cambios mostrados con ":::::).') El cnmbio en Y2 ~n las compuertas ANO B Y e provoca que sus salidas vayan a l . reforzando la sal ida 1 en Y2. Todo este tiempo, hemos estado esperando que el cambio de 1 a Oen P aparez.c:a en el punto PO. • (Cambios mostrados con ..=» ") Finalmente, PO cambia de I a O. forl.ando las salidas de las compuertas ANO A y B aO. Sin embargo, la compuerta ANO e todavfa tiene una salido 1, y el circuito permoncce en el estado 0 1: I!f I!stado I!q"il'ocodo .
625
z .
626
Capitulo 7
Principios de diseño lógico secuencial
P A
00
01
11
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10
( 01
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00
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°1
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Y1 Y2
F i gura 7-102 Tabla de Iranslci6n para el circuito de captura de pulsos, exhibiendo un riesgo esenciaL
11 10
00
-
Z
1O 00
Y1 . Y2+
La única manero de evitar este comportamiento ell óneo en general es asegurar que Jos cambios en P lleguen a las entradas de todos los circuitos de excitación antes de que cualquier cambio en las variables de estado lo haga. De este modo. la inevitable dife.sngo d~ f~mporiUlCilÑl
rencia en los tiempos de llegada de enlrnda. denominado s~sgo d~ t~mporit.UCi6n . debe ser menor que el retardo de propagación de los circuitos de excitación y lazos de retroalimentación. Este requerimiento de temporización generalmente puede satisfacerse so. lamente mediante un diseño cuidadoso al ni\"fd dd circuito dictrico. En el circuito de ejemplo. parecería que el riesgo es fácilmente disimulado. inclu· so por ingenieros no eléctricos. puesto que el diseñador sólo necesita asegurar que un alamlx"e recto tiene un retardo de propagación más corto que una estructura ANO-OA: fác il en la mayoría de las tecnologras. Con todo. muchos circuitos secuenciales de retroalimentación. tales como el fl ipflop O disparado por flanco TrL en la figuna 7- l9. tiencn riesgos esenciales en los que las trayectorias de sesgo de entrada incluyen inversores. En tales casos, debe garantizarse que los inversores de entrada sean más rápidos que la lógica de excitación: eso no es tan trivial ni en el disei\o al nivel de tarjeta ni de el. Por ejemplo. si el circuito de excitación en la figura 7- 10 1 se construye con compuerlllS AND-OA-INVEASOR. el relardode los cambios de entrada hasta Y1 _ l podría scr en realidad muy cono, tan cono como el retardo a través de un único inversor. Los riesgos esenciales pueden encontrMSC en la mayoría pero no en todos los circuitos en modo fundamental. Existe una regla fácil para detectarlos: de hecho, ~Sla es la definición de "riesgo esencial" en algunos lextOS:
• Una tabla de fluj o en modo fu ndamental contiene un riesgo esencial para un estado t()(al estable S y una vanable de entrada X si, comenzando en el estado S. el estado total estable alcanzado después de tres transiciones sucesivas en X es diferente del estado total estable alcanzado después de una transición en X.
Sección 7.11
Caraderlslicas de diseño de circuito secuencial A8El
De este modo. el riesgo esencial en el receptor de pulsos es detectado por las flechas en la fi gura 7· 102. comenzando en el estado interno 10 con P R = 10. Un circuito en modo fundamental debe tener al menos tres estados para tener un riesgo esencial. asf que los latchs no los tienen. Por otra pane, todos los f1ip·f1ops. que son circuitos que realizan el muestreo de sus entradas en un fl anco de reloj, sr los tienen,
*7.10.7 Resumen En resumen. se utilizan los pasos siguientes para diseñar un circuito secuencial de re· troalimentación: 1, ConstIUya una tabla de flujo primitiva a panir de la descripción en palabras del circuito. 2. Minimice el número de estados en la tabla de fluj o. 3. Encuentre una asignación de csrados codificados libre de canems para cswios nomo brndos. agregando estados auxiliares o dividiendo estados como se vaya requiriendo. 4. Construya la tabla de lrllnsición. 5. Conslruya mapas de excitación y encuentre una realización libre de riesgos de las ecuaciones de excitación, 6. Verifique la existencia de riesgos esenciales. Modifique el circuilO si es necesario para asegurar que los retardos de excitación y retroalimentación rnfnimos sean mayores que Jos retardos máximos de inveBOr u otra lógica de entrada, 7. Dibuje el diagrama lógico. También advierta que algunos circuitos rutinariamente violan la suposición básica del modo fundament.al que cambia las entrndas una a un tiempo. Por ejemplo. en un fl ip.flop O disparado por fl anco positivo. la entrada O puede cambiar al mismo tiempo que CLK cambia de 1 a O. y el flip-flop todavfa funciona apropiadamente. Ciertamenle esto mismo 110 puede decirse en la transición de Oa 1 de eLl<.Tales situaciones requieren del análisis del circuito y tabla de transición CIlSO por caso si se quiere garantizar un funcionamienlo adecuado en "casos especiales".
7.11 Características de diseño de circuito secuencial ABEL 7.11.1 Salidas registradas ABEL tiene varias cat:lcterislicas que apoyan el diseño de circuitos secuenciales. Como demostraremos en la sección 8.3. el usuario puede configurar la mayor pane de las sali· das PLD, para que sean lofidLJl "sülradtu que proporcionan un flip.nop D siguiendo la lógica ANO·OR. como en la figura 7-103. Para confi gurar una o más salidas para ser
s(llida rtgis/roda
627
628
Capítulo 7
Principios de diseno lógico secuencial
oe
cu<
F igura 7-103 Salida registrada PLO.
reg
.eL/(
.oe . AR .AP . SR
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/uisnllcit1n I~mpori:pdo. : ..
OfNmdor d~ labIa d~ \·trdad l~ml){}ri:Jldll. : >
o
registrndas. las declaraciones de lenninal de un programa ABEL nonnalmente deben contener una cláusula istype que utiliza la palabra clave "re g" (en \'ez de "com") para cada salida registrada. La tabla 7-22 es un programa de ejemplo que tiene tres sao lidas regi slrada.~ 'i dos salidas combinacionales. Como se sugiere en la [jgura 7·1 03, una salida registrada tiene por Jo menos otros dos atributos asociados eon ella. El separador de tres estados, que eonlrOla la tenninal de salida, Iiene una entrada DE de habililación de salida y el mismo flip-flop tiene una entrada de reloj CLK. Como se muestra en la labia 7·22, las sei'l ales que controlan estas entradas son especifieadas en la sección de ecuaciones del programa. Cada señal de entrada se especifica como el correspondiente nombre de la señal de salida principal. seguido por un sufijo de atribulO, , CLK o • DE. Algunos PLD tienen flip-flops con comas controlables adicionales. Por ejemplo. las entrada.~ de restablecimiento 'i prcstablccimien10 asincrónicos tienen sufijos de atributo ,AR 'i ,AP: las entradas de reStablecimiento 'i prestllblecimiento sincrónicas utilizan sufijos. SR 'i . SP. Algunos PLD proporcionan otros tipos de flip-flops llparte del O: sus entrndas están especificadas con sufijos como . J 'i . K. Dentro de la sección equa t ions del programa ABEL. los valores lógicos para salidas registrndas son establecidos empleando el opertldor de (lsigllucirS" lemporiz¡¡do. : "'". Cuando el PLD es compilado. la expresión en cllado derecho será aplicada a la entmda D del Ilip-Ilop de salida. Todas las mismas reglas para las salidas combinacionales se aplican al control de polaridad de salida. generación del conjunto de iniciación. elementOS sin importancia 'i así sucesiv3mente. En la tabla 7-22, los bits de estado 01 -0 3 son salidas registradas. de manem que utilizan la asignación temporizad3. ": '" ". Una máqui. na con salidas canalizadas (fi gura 7-37). utilizaría en su lugar asignación temporizada para tales salidas. La sintaxis de la tabla de verdad de ABEL (tabla 4-16) también puede ser usada con salidas registradas. La única di ferencia es que el operador "- : ..' entre los elementos de entrada 'i salida se cambia a " : >".
Sección 7. 11
Características de diseflo de circuito secuencial ABEL Ta bl a 7-22
rrodule CanbLock
Programa ABEL que utiliza salidas registradas.
Title 'Combination-Lock State Machine ' • Input and Outputs
x,
CLOCK UNLK, HU"
pin:
01 , 02 . 03
p in istype 'reg':
o·
629
p in istype 'can ':
r01 · .03 ) ;
Equations
Q.CLK • CDOCK ; O.QE • 1; • State variables
01 :- 01 &. !02 02 :- !02 &. 03 Q3 :. Q1 &. !02 , !Ql &.
&. X f !01 &. 02 &. 03 &.!X I 01 &. 02 &. !03; &. X • 02 &. !03 &. X; &. !Q3 • 01 &. 03 &. IX t !Q2 &. !X !Q3 &. !X f Q2 &. IQ3 &. X:
• Mealy outputs UNLK _ 01 &. 02 &. 03 &. IX; HINT _ 101 &. 102 &. IQ3 &.!X • 01 &. !02 &. X • I Q2 &. 03 &.!X I Q2 &. 103 &. X;
102
&.
03
&.
X
end CanbLock
Tllmbifn se pueden disei'lar circuitos secuenciales de retroalimentación en ABEL sin utilizar ninguna de las carocteristicas de circuito secuencial del lenguaje. Por ejemplo, en la sección 8.2.6 mostraremos cómo especificar cerrojos empleando ABEL.
7.11 .2 Diagramas de estado El ejemplo de máquina de est3do en la subsección anterior es sólo una trnnscripción de la
máquina de combinación asegurada que sintetizamos a mano en la sección 7.4.6. Sin embargo, la mayoría de los lenguajes de programación de PLD tienen una notución para definir, documentar y sintetizar máquinas de estado directamente. sin escribir siempre una tabla de estado, tmnsición o excitación u obtener ecuaciones de excitación a mano~ U na notación de esta clase es lIanuda Jt'nSlIOjt'dt' dt'scripciÓII de mdqu/1w dt' t'$1000. En ABEL. cstn OOUI' ción es conocida como un "diagrama de estado" y el compilador de ABEL hace todo el tmbajo de genemr las ecuaciones de excilllCiÓll que rea1iza la máquina especific-acb En ABE!.. la palabra clave sta te_diagram indica el principio de una definición de máquina de estado. La tabla 7-23 muestm laestructura textual de un "diagrama eJe esUldo" ABEL Aquf l'«lor~stodo es un conjunto de ABE!. que enumera las vnriables de estado de la máquina. Si hay n vnriables en el conjunto. entonces la máquina tiene 1!' estados posibles correspondientes a las 2" asignaciones diferentes de valores constantes paro variables en el conjunto. Los estados son habitualmente nombres simbólicos dados en un progrtlmil ABa esto hoce fácil intentar asignaciones diferentes simplemente cambiando las definiciones constantes.
It'IISUl.jt' lit! d t'lcrlpci¡Jn d I'
mdquifIQ iJl! t l lado
Sección 7.11
Caracterlsticas de diseno de circuito secuenclal ABEL Tabla 7·25
rrodu1e SMEXI
Un ejemplo de notación de diagrama de estado de ABEl.
title ' PLD Version of Example State Machine ' • Input and output pins CLOCK, RESET.J"
A, S
01. .03 Z
• Definitions OSTATE • [01 , 02,03] ; INIT • [ O, O, O] ; Aa • [ O, O, 1] ; Al • [ O, 1, O] ; OKO • [ O, 1, 1] ; OKl • [ 1 , O, OJ ; XTRAl • [ 1. O, 1] ; X'mA2 • [ 1. 1. OJ ; X1'RA3 • [ 1. 1. 1] ;
pino pin istype ' reg ' ; pin istype 'com' ; , State variables
RESET • !RESET.J,;
state INtT : IF RESET "mEN INIT ELSE IF (A... O) THal AO ELSE Al; state AO :
IF RESEI' "mEN ooT EL5E IF (A•• O) THEN OKO ELSE Al ;
state Al :
IF RESEI' 'mEN INIT ELSE IF (A•• O) THEN AO ELSE OK1 :
state OKO :
IF RESET "mEN INIT ELSE IF (S•• l)&(A·.O) "mEN OKO ELSE IF (B~.l)&(A •• l) THEN OKl ELSE IF (A•• O) "mEN OKO ELSE IF (A•• 1) THEN Al;
seate
IF RESET "nlEN INIT ELSE IF (S •• l)&(A•• O) THEN OKO ELSE IF (S•• l) &(A•• l) 'l'HEN OKl ELSE IF (A•• O) THEN AO ELSE IF (A•• l) THEN 0Kl ;
OKI :
state XTRAl : ooro INIT; seate XTRA2 : GOTO INIT; state XTRA3 : ooro INIT ; equations QSTA'I'E . CLK • CLOCK ; QSTA'I'E . OE • 1 ; Z • (QSTA'I'E •• OKO) • (QSTATE •• OKl );
F2ID Sl
631
•
636
Capitulo 7 Principios de diseño lógico secuencial
que Z todavfa está especificada como una salida combinacional, no registrada. Si Z ruer.! una salida registrnda, el valor de salida deseado se presentarla un tic de reloj después que la máquina visitara el estado correspondiente.
·7.1 1,5 Especificación de salidas Mealy y ca nalizadas con WITH Algunas salidas de máquina de estado son funciones de las entradas a.o¡( como también del
inSfrucciljn
wr'ni
estado. En la sección 7.3.2 las llamamos salidas de Mealy o salidas canalizadas. dependiendo de si se presentaban inmediatamente en un cambio de entrada o solamente despué.c¡ de un fl anco de reloj. La ;IISlnlcd óll WITH de ABEL proporciona una maner,l de especi· fi car estas salidas juntas con los estados siguientes. cn vez de por separado cn la set:ción equations del progrnmn. Como se muestra en la tabla 7-30. la sintaxis de la instrucción WITH es muy sencilla. Cualquier valor de estado siguicnlc que sea pane de una instrucción de a.~ ignación puede e.c¡tar seguido por la palabra clave WITH y una lista de ecuaciones entre corchetes que son "cjecutadas" por la tmnstción especificad,t Formalmente. sea "E" UfUI expresión de acila· ción quesea verdadera solamente cuando la transición especificada vaya a tomarse. Entonces para cada ccuación en la lista cntre corchetes de WITH, cl lado derecho se opera con ANOs con E y se asigna al Indo izquierdo. Las ecuaciones pueden emplear ya sea asignación sin temporización o con temporización para crear salidas tipo Mcaly o canalizadas, respectivamente. Tabla 7 - 30
U ludQ·sisuit'ntil WInt (
Estructura de la Instruc-
ul/odón ;
ción WITli de ABEl.
n l/oción;
... )
Desarrollamos una máquina de estado de "cerrndura de COmbinación" con snlidas Mealy en la tabla 7-14 de la página .582. La misma máquina de estado está especificada por el progroma ABEl en la tabla 7-3 1, que utili7.a instrucciones WITH pam las salidas Mealy. Adviena que los corchetes de cierre toman dlugar de los signos de punto y coma que normalmentc terminan las instrucciones de transiciÓn par,¡ los estados. Basados en la descripción en palabras de la cerradura de combinación. no es posible realizar UNLK y HINT como salidas canaIi7.adas, puesto que dependen del ...alor actual de X. Sin embargo, si volvemos a definir UNLK para que sea afirmada por todo el estado "sin cerradura" y HINT para que sea el valor siguientc real recomendado de X. podemos crear una nue\'a máquina con snlidas cnnalizadns. como se muestra en la tabla 7-32. Note que utilizamos el operador de asignación temporizado para las salidas. Lo que es más imponante, adviena que los valores de UNLK y HINT son direrentes en comparación con el ejemplo de Mealy, puesto que lienen que "adelantarse" un tic de reloj. Debido al "adelanto", el diseño y la comprensión de las salidas canali7..adas pueden ser más difíciles que en el ca.'lO de las salidas Mealy. En el ejemplo anterior. no tuvimos que modificar la instrucción del problema. La ventaja de las salida~ cana l izadn.~ es que. puesto que se encuentran conectadas directamente a salidas registradas, son
Sección 7.11
Caracterfsticas de disei\o de circuito secuencial ABEL
module SMEX4 title 'Combination-Lock Sute Machine'
. Input and O'Jtput pins CLOCJ<. X Q1. .Q3 UNLlC HINI'
. Oefinitions S
• [Q1 , Q2,Q3);
ZIP XO XOl XOll XOllO XOllOl XOllOll XOllOlll
a{O , .{O , .. {O , .. { O, • [ 1, • [ 1. .. ( 1, .. { 1,
O,Ol ; O,l]; l , O}; 1 , 1]; O, 01; O, 1]; 1, O] ; 1. lJ;
pin;
pin istype ' reg ' ; pin istype 'caa' ; • State variables • State encodings
seate ZIP :
IF X.. O THEN XO ELSE ZIP
WITH (UNLX • O; HItfl' .. 1) WITH { UNLK • O, HINr • O)
state XO :
IF X•• O THEN XO ELSE XOl
W"" { UNLK • O, HINr • O) WITH (UNLK • O, HINT • 1)
state XOI:
IF X•• O THEN XO E:LSE xon
WITH {UNLK • O, HINr • O) WITH {UNLK .. O; HINr- 1)
state
xon :
IF X•• O THEN XOII0 WITH {UNLK • O; HINr • 1) ELSE IIP WI'Ill {UNLX • O; HINJ' • O)
state xOllO :
IF X... O THEN XO ELSE xOllOl
WITH { UNLK .. O; HINr • O) WITH {UNLK • O; HINr- 1)
state XOllOl:
IF X.. O THEN XO
WITH { UNLK • O, HUll' • O) WITH { UNLX • O; HINr • 1)
E:LSE XOllOll
state XOIIOll:
IF X•• O THEN XOllO WITH {UNLK .. O; HINT • O) El.SE XOIIOlll WITH {UNLK .. O; HrNT .. 1)
state X0110111 : IF x •• Q THEN XO ELSE ZIP
WI'Ill {UNLK .. 1; HIlll' .. 1) WITH {tlNLK .. O; HIm • al
equations S.CLX .. CLOCK;
END SMEX'
válidas unos cuantos retardos de compuerta apenas después de un cambio de estado que las snlida Moore o Mealy, las cuales normalmenle incluyen lógica combinacional adi· cional. En el ejemplo de cerrndum de combinación, probablemente no es tan importante abrir su cerradura o mirar su sugerencill unos cuanlos nllnosegundos Ilntes. Sin embargo, cortar unos cuantos retardos de compuerta puede ser bastante importante en aplicaciones de alta velocidad.
637
Tabla 7-31 Máquina ele estado con definiciones de salida Mealy Integradas.
Sección 7.12
Caracterrsticas de diseño de circuito secuencial VHDL
Tabla 7-35 Vectores de prueba para la máquina de estado de cerradura de combinación de la tabla 7-31. test..vectors [ [CLOCK , xl -> I [ ,c. , [ .C. , [ .c. ,
11 11
[ .C. ,
11 01 11 11 01 01 11 01 11 01 11 01 11 11
[ [
O , O ,
[
.c. ,
, [ O , [ O , [ .0. , [ .0.
1 .c. [ [ [ [ [
, , ,
O O .C. , .C. , .0. ,
11
-> -> -> -> -> -> -> -> -> -> -> -> -> -> -> -> ->
S
[ .x .
[ • X• [ .x . [ZIP (ZIP [ZIP [ZI P
[XO [XO IXO [XO [XOl [XOl [XOl
,
UNLI(,
,
· x.
, · X. , , X • , · X. , • X . , · X. , • X. , · X.
, O , 1 , O , O , • X • , · X. , • X • , · x. , O , O ,
, ,
[XO [XOl [X011
HINT) )
, ,
O , •X . • X•
1
I, I, L I, L I, L I, I, I, I,
, • X• , · X. 1,
O , O ,
O 1,
1 1,
.X . , · X. . X. , • X• • X . , · X.
,
, •
, , ,
, ,
, , , , , ,
I, , , L , I,
Since no reset input, apply a 'synchronizing sequence' to reach a known starting state Test Healy outputs for i:xlth values of x Test ZIP-->ZIP [X •• 1) and ZIP-->XO [X:zO) Test Healy outputs for both values of x Test XO-->XO [X•• O) and XO-->X01 ¡X=.. l) Test Mealy outputs for toth values o f X Test X01-->XO (X•• O) Get back to XOl Test X01-- >X011 (X •• l)
probado lodas sus fallas poIenciilles de hardware y de funciones. Por ejemplo. los veclores en la labia 7-34 no prueban (A LASTA) = 10 en el estado LOOKING. o (AB LASTA) '" 100 en el eSlado OK. De este modo, la gencrnción de un conj unto completo de \'c:ctores de prueba con la final idad de detectar fal las es un proceso que se deja mejor paro. un progrnma automático de generJci6n de pruebas. En la tabla 7·35 nos agotamos después de escribir los \'ectores paro los primeros estados; se deja como un ejercicio (7.92) completar los veclOres de prueba. Con todo, por el lado de prueba funcional. escri bir unos cuantos vectores para ejercitar las funciones más básicas de la máquina puede desbrozar errores de diseño obvios al principio del proceso. Los errores de diseño más sutiles se detectan mejor medianle una minuciosa simulilci6n ill nivel del sistema.
7.12 Características de diseño de circuito secuencial VHOL La milyorla de las características de VHDL que son necesarias paro apoyar el diseño de
circuitos secuenciilles, en panicular. los procesos, ya fueron introducidas en la sección 4.7 Yse utilizaron en las secciones VHDL en el capflulo 5. Esla sección introduce: juslamente un par más de carncterfsticas y proporciona ejemplos simples de cómo se Ulil izan. Los ejemplos más extensos apm-ecen en 135 secciones VHDL del capitulo 8.
7.12.1 Circuitos secuenciales de retroalimentación Un pro
641
642
Capitulo 7 Principios de diseño lógico secuencial Tabla 7-36 Flujo de datos VHOL para un 18teh S·R.
library IEEE; use lEEE .stQ.logic_1164 .al1; entity Vsrlatch is . p::Irt (S . R: in STOJ.CGI C: Q. QN :
buffer STDJ-CGIC );
end Vsrlatch; architecture Vsr latch-arch of Vsrlatch lS l:Je9in Ctl <" S nor Q; Q
<_ R
nor
QN ¡
end Vsrlatch-arch ; biar de estado en respuesta a cambios de entrada, y que ~s tos se manifiestan mediante cambios que se piopagnn en un lazo de retroalimentación hasta que se estabiliza el lazo de retroalimentación. En simulación. esto se manifiesta por el simulador colocando cambios de señal cn 13 liSia de eventos y procesos de programación para volver a ejecutar en .'tiempo delta" Ypropag3f estos cambios de señal hasta que no se programen más cambios de señal. La tabla 7·36 es un progr.una VHDL para un 13tch S·R. La arquitoctura contiene dos instrucciones de 3Signación concum:nles, cada una. de las cuales da origen a un proceso. como se discutió en la sea:ión 4.7.9. Estos procesos interactúan para crear el compor4 lamiento de cierre simple de un latch SoR. La simulación VHDL es suficientemente fiel para manej3f el caso donde tanto S como R se afinnan simultáneamente. El resultado más interesante en simulación se presenta si se niegan S y R de manera simultánea Recuerde del cuadro de la página 536 que un latch SoR real pucde oscilar o irse: a un estado mctaeslable en esta situación. La simulación potencialmente se reciclará pennanentemente a medida que cada ejecución de una instrucción de asignación dispare una ejecución de la otra. Después de algún ntímero de repeticiones. un simulador bien diseñado descubrirá el problema (el tiempo delta se mantiene avanzando mientras que el tiempo simulado. no) y delienc la simulación.
644
Capítulo 7
Principios de diseño lógico secuencial
Tabla 7-39 Proceso de reloj dentro de un banco de
pruebas.
architecture TB_arch of TB is signal t«;LK : STDJ,OOIC ; signal ... -- Declare otras sei\ales de ent rada
y
salida
process -- Generador de rel oj
"""MCLK n <_
'1 ' ;
-- Inicie en 1 al
t iej~
O
loop MC~
' O' a fter 6 ns ,
<_
MCLK <_ ' 1' af ter 4 ns ; ene! loop;
end process; process
Genere el r esto de los estimulos de entrada ,
verif ique las salidas . beqin • • •
end;
Referencias El problema de la metaestabilidad ha estado presente por mucho tiempo. Los filósoros griegos escribieron acerca del problema de la indecisión hace ya miles de años. Un grupo de fi lósofos modernos llamados Devo cantaron acerca de la metaestabilidad en la canción principal de su álbum Freedom o/ CllOice. Y el congreso de los Estados Unidos de Noneamérica todavía no puede deddir cómo "ahorrar" el Seguro Social. La capacidad de rnslreo o explornción fue utilizada primero en latchs. no en flipnops. en diseños de e l de mM hace ya décadas. Edwurd 1. McCluskey tiene una discusión muy buena de éste y otros métodos de exploración en Logic Design Pn'ncip/es (Prentice Hall. 1986).
•
Referencias
645
La mayorfa de los diseños ASIC basados en MSI. PLD y FPGA haccn uso de los ti pos de circuito secue ncial descritos en este capítulo. Sin embargo, existen otros tipos que se: utili1.an tanto e n diseños discretos antiguos (pasando por todo el camino de vuelta hasta la lógica de tubos de \'ucfo) como tambié n en diseños VLSI personalizados modernos.
Por ejemplo. las máquina~ de estado sincronica.<; temporizadas son un caso especial de una clase más gcncrnl de circuitos en modo de plllso. Tales circuitos tienen una o más eflfmd"s de plllsQS tales que a) solamente se presenta un pulso a un tiempo; b) las entradas
circuito t!/I modo dt! pulJO t!l/Imda dt! pulso
sin pulso son estables cuando se presenta un pulso: e) solamente los pulsos pueden ocasionar cambios de estOOo, y d) un pulso PfO\'OCa a lo más un cambio de est:ldo. En má· quinas de estado sincrónicas tempori zadas. el reloj es la e ntrada de pulso s imple. y un "pulso" es el naneo de disparo deJ reloj. Sin embargo. también es posible construir circuitos con múltiples enltadas de pulsos, y es posible emplear otros elementos de almacenamiento aparte de los familiares fli p-nops disparados por flanco. Estas posibilidades se discuten muy ampliamente en los Logie Desigll Principies de McCluskey (Prentice Hall, 1986).
Un tipo particularmente imponante de circuito en modo de pulso que se discute por McCluskey y otros autores es la mÓl/llina dI! /lI/eh dI! doslrul!s. La razón par.t un enfoque de temporización de dos fases en circuitos VLSI se discute por Carver Mead y Lynn ConWlly en IlIlrod/lClion lo ViSl S)'SlemS (Addison- We.~ley. 1980). Estas máquinas esencialmente eliminan los riesgos esenciales presentes en flip-nops disparndos por nllneo empleando pares de latchs que son habilitados por relojes que no se traslapan. Los ~todos para reducir tanto tablas de estado completa e incompletamente espei:ifi cada~ se describen en textos de diseño de lógica avanzados. incluyendo el libro de 1986 de McCluskey. Una discusión más matemática de estos métodos y otros temas
mdqui/lO d~ ftUt!s
IO/ch dt! do!
"teóricos" en el diseño de máquina secuencial aparece en S"'ilching alld Finite AUlomtlla TI/eor)', segunda edición. por Zvi Kohavi (McGraw-Hill. 1978). Como mostramos en este capítulo. los diagramas de estndo inadecuadamente construidos pueden conducir a una descripción ambigua del componnmicmo del estado siguiente. Lru; estructuras "IF-THEN-ELSE" en HDL como ABEL y VHDL pueden elimi nar estas ambigUedadcs. pero no fueron las primeras en hacerlo asf. La notación de mdqllil!(/ de estado a/god/mica (ASM, a/gorilhlllic-state machille), un equivalente tipo diagrama de flujo de las instrucciones anidadas IF-THEN-ELSE, ha estado con nOSQlros por cerca de 25 años. Los denominados diagramas ASM fueron aplicados primero en los laboratorios Hewlett-Packard por Thomas E. Osbome Yfueron desanollados adicionalmente por su colega Christopher R. Ciare en el libro. Desigllillg Logie Systems U.~i"g Swrt! Mac lu'tW5 (McGmw-Hill. 1973). Los méu)(los de disei\o '1 s(nlesis que usom diagramas ASM enconlnlrOn posterionncntc un lugar en muchos textos de diseño digilal, incluyendo T/¡e An 01 Digiwl DeJigll por F. P. Prosser y D. E. Winkel (Prentice Hall. 1987. segunda edición) y Digital Dl!sillg de M. Morris Mano (Prentice Hall. 1984). además de las primeras dos ediciones del libro que usted eSlá leyendo. Otro notación para describir máquinas de estado es una extensión de la notación de diagrama de estado "tradicional" llamado diagrama de estado documentado mnemónico (MDS, mllemollic doclllllell/t!(1 .l/lile); fue desarrollada por William 1. F1etcher en AII Engineering Approach lO Digital Design (Prentice Hall, 1980). Los diagramas ASM y los diagramas MOS actualmente han sido reemplazados en gran pane por HDL y sus compiladores.
mtfqllilla dt! t!sratlo algorrrmic(I fSqll~m/J
,UM
646
Capitulo 7
Principios de diseño lógico secuencial
Muchos ambientes CAD para diseño digital incluyen una herrnrnienta de entrada ~ diagrama de estado gráfica. Desgraciadamente. éstos por lo regular apoyan solamente los diagramas de estado tradicionales. facil itando al diseñador la creación de una descri pción ambigua del comportamiento del estado siguiente. Como re.~ultado. mi recomendación personal es que usted se mantenga alejado de los editores de diagramas de estado y en su lugar ulilice un HDL para describir sus máquinas de estado. Mencionamos la importancia de sincronizar secuencias en conexión con los \"ectores de prueba de máquina de estado. Existe en la actualidad una teoría y proctica muy bien desarrolladas pero casi olvidadas de sincronización de secuencias y "experimentos caseros" algo menos impactantes.. descritos por Frcdcrick C. Hennie en Fi'l;re-State Modefs /0' Logicaf Mae/tilles (Wiley. 1968). A menos que usted tenga este viejo clásico en su librero y sepa cómo aplicar sus enseñanzns. por favor. ¡sólo recuerde proporcionar una entrada de restablecimiento en cada máquina de estado que usted diseñe!
Problemas propuestos 7.1 7.2
Proporciona tres ejemplos de meuleslabilidad que oculTCn en la vida diaria. apane de los
discutidos en este capftulo. Dibuje las .salidas de un I:llch SoR dC'llipo mostrado en la figuro 7·5 para las fnonas de onda de entnlda mostradas en la figura X7.2. Suponga que los tiempos de D.'iCenso yarda de entrada y salida son cero. que el retardo de propagación de una compuena NOR es 10 !\J Y que cada división de tiempo es de 10 !\J.
I
s Figura X7 .2 R
7.3
,
I,
Figura X7 .3
7.4
7.5
I
,
I I
,
Repita el problema 7.2 utilizando las rormas de onda de enlrdda mostradas en la figuro X7.3. Aunque usted pwde encontrar incre!ble el resu ltado. este componnm ien to puede ocurrir en realidad en dispositivos reales cuyos tiempos detnmsición sean COl1OS en tomparación con ~us reuurlos de propagación.
s R
,
,
,
,
I
,
I I
I
La figura 7-34 mostraba cómo constru ir un nip-Hop T con habilitación util izando un Hip. Hop O y lógica combinacional. Muestre cómo construi r un Hip-nop O empleando un Rip-nop T con lógica combinacional y habilitación. MUClltre cómo construir un flip-flop J-K con un flip-flop T con lógica combinacional y habilitación.
Problemas propuestos 7.6 7.7
7.8
7.9
647
Muestre cómo oonsttuit un latch $-R que utiliza un m~tlop O dispar1ldo pDf flanco posi. ti\1) 74x74 y lIingún otro componente. Muestro cómo construir un m~flop tqui\-alente al mp-flop J.K disp:uado pDf flanco posi· t;\'O que utili7.l1 un flip-flop O disparado pDf flanco positivo 74:<74 y UIUl o más compoertas de un encapsulado 74xOO. Muestre cómo construir un fliP-tlof equivalente al flip-flop D disparodo pDf flanco positi\'O 74:<74 empleando un flip-flop J·K disparado por flanco posith'O 74:< 109 y ningún otro componente. Analice la máquina de estado sincrónica temporizada en la fi guru X7.9. fS('riba las ecuaciones de excitación. la tabla de excitaciónllrmuióón y la labia de estado/salida (utilice los nombres de: estado A-O para 01 02: 00- 11 ).
-
x
, ~~
7.JO 7. 11 7. 12 7. 13 1 . 14
o o
,
a,
z o
a,
+t~ ~J
Figura X7 .9
Repita el problema 7.9. intercumbiandocompueltali ANO y O R en el diagrama lógico. ¿E.~ la nocva tabla de estOOolsalid.:l el "doble" del original? Explique por qot. Dibuje un diagruma de estado para la máquina Oc e.~tado de:scrita por la tabla 7-!J. Dibuje un diagruma de estado paro la máqui na de estado descrita por la t:1b13 7-12. Dibuje un diagruma de es¡ado parJ la m.iquina de estado deSCrit3 por la tabl3 7·14. Construya una t3bla de salida y estado eq uivalente al diagrama de estado en la figuro X7. 14. Advierta que el di3groma est.i dibujado con la coP\'ención de que el estado no cambia CXC<'pIO parJ las condiciones dt entrada que lit' muestron de IlUUltro explfciUl.
•
X
B ZIZ2_IO
ZI Z2 _ 1I
x' · y E ZI Z2 .. 0!
X
e; :. ;>
,
ZI Z2_00
F ZIZ2.00
,
X
,
H ZIZ2.lI
X
x'· y
e
X
X
~ :; . 0
Figura X7 . 14
648
Caprtulo 7 Principios de djse~o lógico secuencial 7. IS
Analice la máquina de e5lOoosincróntca temporizada en la figura X7. IS. Escriba los ecUD' ciones de CJlcitaciÓll. tabla de exciUICiónltnnsición y labia de estado (ulilkc los nombres A·H para Q2 01 00 .00). 111 ). 02
0'
Figura X7 . 15
o
~'"'
o
o
o
~'"'
o~
¡t.'"'
cU< 7. 16
o
>
-JL
Analice la máquina de estado siocrónica lemporiz.ada en la ligura X7 . 16. Escriba 1M f."CUa· ciones de excitación, tabla de e¡¡cilaciónfuansición y tabla de estado (utilice los nombres de ~ado A·H paro al Q2 0 3 .. OO(). II I).
Figura X7.16
,-
Q
7. 17
Analice la máquina de estado sincrónica temporizada en la ligura X7. 17. Escriba IIIS ecua· dones de tlcitaci6n. et"lQCiones de lnInSici6n. tabla de: transición y tubla de estOOo's:dida (utilice los nombres de estado A·O para al 02 _ 00(1 1). Dibuje un diagrama de estado y tfaCC un diagrama de Icmporu-..oci6n para CLK. X , al y 02 parn 20 lics de re loj. suponien· do que la máquina comienza en el estado 00 y X es continuamente l .
==:-- 0'
,
Figura X7 . 17
o
7. 18
--02
Analice la máquina de estado sincrónica temporiz.ada en la fi gura X7. 18. Escriba las ecua· ciones de excitución, ecuaciones de traruiciÓll, U1bla de trnnsici6n y tabla de estatlolsalida (utilice 11)5 nombfes A·O pana 01 QO '" 00(1 1). Dibuje un di agrama de c.~lado y tl1lCC un diagrama de temporización p.ar;t CU<. EN, 01 Y para 10 tles de 1'I:10j, suponiendo que: la máquina comicnz.a en el estado 00 y EN es continua mente 1.
ao
650
•
Capftulo 7
Principios de diseño lógico secuencial 7.2 1
7.22
7.23
Sintetice un circuito JXll1I el diagmma de estado de la figura 7·64 utilizando seis variables para codificar el estado. donde las salidas LA.lC y AA-Re igualan las variables de elitado mismas, Escriba una lista de transición. una ecuación de transición para cada variable de esumo como una suma de p términos y ecuaciones simplificadas de transjciónl~cilación para una realitaeión empleando f1ip-nops O. Dibuje un diagrama de circu ito utiliz.ando componentes 551y MSI. Comenzando con la lista de transición en la tabla 7- 18. encuentre una exp~ión de l uma de productos mínima para 02-. suponiendo que los estados siguientes para los estados sin utilizar sean \'erdaderos sin imponaocia. Modifique el diagrama de estado de la figura 7·64 de modo que la máquin:l vaya a1I11Qdo de riesgo inmedi:lIllITlente si lEFT y RIGHT SOI1 afirmados simuháneamente durante una vueha. Escriba la lisU! de transición Wile.> pondiente.
Ejercicios 7.24
7.25
7.26
7.27
Explique cómo se presenta la meUieStabilidad en un ¡alch O euando los tiempos de establecimiento y de retención no coinciden. analizando el comportamiento del ciclo de relroalimentación dentro dellatch. ¿Cuál es el tiempo de establecimiento mínimo de un mp-nop disparado por nanco tal como un flip-nop 5-R o J-K maestrolescla\ou1 (Sug,,"ndn: Depende de ciertas caracte· rísticas del reloj.) Describa una sit uación, aparte de l estado mct:lestable. en la cual las u !idas a yON de un mp.nop O disparado por nanco 74,,74 pueden ser del tipo no complementarias durante un tiempo arbitrariamente largo. Compare el circuito en la figura X7.27 con ellntch O en la figura 7-12. Pruebe que los circuitos funciooan idl!nticamente. ¿En qu6 (onRl' la figura X7.27. ulilil>:Dd... cn algunos
llIChi O comerciales. es mejor'? Figura X7.27
-o
-
7.28
QN
Supongamos que una máquina de estado sincrónica temporizada con la estructura de la figuro. 7-J!I se disena empleando latchs O con entradas C de estado acth-o alto corno eJementos de almacenamiento. Para un runcionamienlO de eSlado siguiente apropiado ¿qué relaciones deben ser u lisfechas ~tre los siguientes par.imetros de temporitaeión1
' Fmin. 'fmu Retankl de propagK ión mínimo y mbimo de la lógica de estado siguiente. 'CQmin' 'CQnw ReUll'do de reloj hasta la salida mínimo y máximo para un latch O . ' DQmin"OQmn Retardo de datos Ilasta la salida mínimo y máximo para un Ialch O. "6lablccimkntoo "_lOO TIempos de establecimiento y retención para. un latch O. TIempos de reloj ALTO y BAJO.
'H.'L
7.29
Vuelv;¡ a disetlar lo máqui no de estado en el problema 7.9 ut ilil.llndo solamente tres como puenas de inversión (NANO o NOR) y no in\'tr5Of'eS.
Ejercicios
Dibuje un diagrama de es1ado patI una máqLlina de estado sincrónica temporiz..ada con dos entradas, INIT y X, y una u.l ida Z tipo Moore. Mientra5 que INIT es afumada, Z es ron· tinuamente O. Una \'e'Z que INIT es negarla, Z deberla permantea" como Ohasla que X hay. sido Odurante dos tics wccsi\'Olii 'J 1 dLllWlte dos tk:s slICesh'OS., sin tener en cuent,¡¡ el o"lr::n de la incidencia. Entonces Z debe, (a ir. I 'J permanecer en I hasta que INrT sea afirmada de nueva cucnta. Su diagrama de estado deberla ser cuidadosamente dibujado 'J planar (sin lfneBS cruzadas). (Sugtrtrldn: No se reqLlieren !MS de diez estados.) 7,3 1 Repita el ejercicio 7,30, pero escriba el diagrama de estado en ABEL. 7.32 Disel\e L1na m6qLlina de estado sincrónica tcmporizada que verifique la paridad par de L1na Hnea de datos serial El circuito deberla tener dos entradas, SYNC 'J DATA. además de CLOCK, y L1n. salida tipo Moorc, EAROR. Invente L1na tabla de estado/salida que haga ellrllbajo y utilice solamente cualro estados e inclLl)'ll una descripción del significado de cada e~ado en la tabla. Elija L1na asignación de estado de 2 bits. escriba las tcUociones de transición y de excitación y dibuje el diagrama lógico. SLI circuito puede utilizar nipo flops O, nip.flops J.K, o UTlO de cada LITIO. 7.33 Repita el ejercicio 7.32. pero haga el diseño empleando ABEL y un PLD GAL I6V8. 7.34 Discne una m~u ina de estadosfncrona temporizada con la tabla deestadolu.lida moslrada en la tabla X7.34. utilice flip.fl ops O. Haga LISO de dos variables de estado, Q1 02. con la asignación de estado A. 00, B. 01 , C . I J, O .. 10.
1.30
Tabla X7 .3 4
X
S
O
I
A
B
D O
B
e
B
O
e
B
A
I
D
B
e
O
Z
S' 7.35 7.36
Repita el ejetcicio 7.34 empleando flip.flops J·K. E5criba una nueva tabla de transición 'J derive ecuaciones de s.al.ida YtJl:citaciÓll de costo mfnimo para la tabla de estado en la tab la 7·6 empleando la asignación de estado "mis simple en la tabla 7·7 y flip-tlOP5 D. Compare el costo de su lógica de salida y uc i· tación (cuando se realiza con un circuito ANo·OA de dos niveles) con el circuito en la figura 7·54. Repitael ejercicio 7,36 utilizando la asignación de estado "casi aai\'O uno" en la labia 7·7. Supongamos que la máquina de estado en la figl1rll 7-54 va a construine utilizando f1ip-Oops O 74LS74. ¿~ sedales deberían aplicane a 1115 entrndas de prestab1ecimiento y borrado del flip-f1op? Escriba nuc:vas tablas de transición 'J tJl:citación 'J deri\'e las ecuaciones de salida 'J c::r.cita· ción de COSto mínimo para la tabla de tlitado en la tab la 7-6 empleando la asignación de estado "más simple" en la tabla 7-7 y tlip.flops J· K Compare el costo de su lógica de salio da y tJl:citación (cuando se realiza con un circuito AND-OR de dos niveles) con el circuito en la figunt 7·56. Repita el ejercicio 7.39 aplicando la asignación de tlitado "casi OCIivo uno" en la tabla 7-7. P
7.37 7.38
7.39
1.40
65 1
652
Capitulo 7
Principios de diseño lógico secuencial 7.4 1
7.42
7.43
7.44 7 .4S
7.46 7.47
7.48
7.49
7.50 7.S 1 7 .S2
Constru ya una tabla de aplicación similllT a la IIIbla 7·10 pilrn cada uno de lO!! siguientes tipos de ftip-flop: a) S·R: b) T con habililac iÓll; e) O con habilitación. Discuta el problema único que usted encuc:ntrn cuando intenta hacer el uso nús dIciente de elementos sin importancia con UIlO de: estos flip-Ilops. Construya una nue\'a tablll de excitación y dcrh't las ecuaciones de: "Iida Y excitación de costo mínimo para la máquina de estooode la tabla 7·8 que utilil.ll fl ip-Ilops T con entr:r.das de Illl.bilitación (figUnl 7·33). Comp:u't el costode su lógica de salida 'i excitación (cuando se realiza con un circuito ANO·DA de dos niveles) con el circuito en la figura 7·54. Determi/lC la tabla completa de: 8 estados del circuito en la figura 7·54. Utilice los nombres UI. U2 y U3 par.a los estados sin utilizar (001. 0 10 Y011). Dibuje un diagrnma de estado y e~ plique el com portamiento de los estados sin utilizar. Repita el ejercicio 7.43 para el circuito de la figura 7-S6. Escriba una tabla de: transición para la tabla de estado no mínima en la figura 7· S I(a) que resulta de asignar los estados en orden de contCO binario, INIT·OKA 1 '" ()()(). 110. Escriba las ecuacio/lCS de excilaciÓll correspondientcs para ftip-Ilops D. suponiendo una disposi· ción de costo mínimo dd esUldo sin utilizar 11 1. Compare: el costo de: sus ecuACiones con las ecuacio/lCS de costo mInimo para la tabla de: estado mínima presentada en el texto. Escriba la robla de aplicación para. un llip-f1op T con habilitación. En muc:h:l5 aplicaciones, 111$ salidas producidas por una máquina de estado durante o piJe{) despu ~ del restablecimie nto son irrelevantes. mient ras que la máquina eomienlll a comportarSe corrc:c:tamenle un buve tiempo despots que la señal de: restablecimiento es eliminada. Si se aplica esta idea a 111 tabla 7-6. el eSl:ldo INIT puede eliminarse y solamente se nece~i tan dos variables de estado para codificar los CU3!ro es tados restan tes. Vuel va a lIiseftar la m6quina lIe estado aplicand o esta idea. Escriba una tabla de estado, tabla de transición. tabla de excitación para ftip-Ilops O. eculk:ione~ de salida y excitación de costo mlnimo y diogr.lmalógico nuevos. Compare el costo del nuc\'U circuito con cl de la figura 7·54. Repita el ejercicio 747 utilizando ftip-flops J-K y emplee la figura 7-Só parn comparnr costo. Vueh'll a lIisei'tar la m1quina de ronleo de unos de la tabla 7- 12. asignando los estados en orden de conteo binario (SO·S3 _ OO. 01. 10. 11). COmp.1TC el costo de las ecuKioncs de excilaCión de SUm:l de productO! resultante con las deri\'lldas en el texto. RepilU el ejercicio 74 9 utilizando ftip. llops J-K. Repita el ejercicio 7-49 utilizando Ilip-ftops T con habili t:ICión. Vuel\lll adiseñar la máquina de: conteo de unos de la tabla 7-1 2. como un diogrnmadeestado ABEL Intente hallar una asignación de: estado que minimiee c:I número tOlal de t~rminos de producto. suponiendo que se puedo emplear cualquier polaridad de las ecullCionc.~ de salida. ¿Cuántas llSignaciOflC5 de e:\tndo diferentes deben examina~7
7.53
Vueh.. ¡diseñarla lMquina de cena
754
Encuentre una asignación de estadode: 3 bits para la máquina de cerrndura decombinaciÓfl de la IPbla 7-14 que resulte en ecuacione:\ de: excitación menos costosns que las derh'adas en el texto. (Sugentndll: Utilice el hecho de que las entradas 1·3 son las mismas que las entradas 4-6 en la SCCllencia de entrada. requerida.)
Ejercicios
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Figura X7 . S6
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¿Qutcambi05 serian hechos a las cculICiOl)CS de salida yexcitación para la máquina decerro· dura de combinación en la set:ciÓrl 7.4.6 como resultado de efectuar un proccdimienlo de minimización formal de salida múltiple (sección 4.3.8) de las cinco funciones? No necesi· ull'Qnstrui r 31 mapas de producto y pasar I !r3\'ts de todo el procedimiento; usted deberia ser capaz de "echar un vistazo" a los mapas de excitación y salida en la sección 7.4.6 pata ver qué ahorros son posibles. La salida de una máquina J~ m~moriQfinj¡Q estJI completamente determinada por .su entra· da actual y sus entradas y salidas durante los anteriores n ties de n: loj. donde n es un entero finito y aoocodo. Cualquier máquina que puede ser real izada como se muestra en la figura X7 .S6 es una máquina de memoria finita. Note que una m:iquinadel!stado finito no necesita ser una máquina dcmmwria finita; porejemplo. un contador módulo" con una entr:lda de habilitación y una salida "MAX" tic:oe solamente n estados. pero su salida puede depender del valorde laentradade habilitación par3 cada tic de reloj desde la inicialización. Muestre cómo n:alizar la máquina de cerradurn de combinllCión de la tabla 7-14 como una máquina de memoria finita. Sintetice un circuito par:! el diagrama de esUldo ambiguo en la figurn 7,,(;2. Utilice la I.'lignación de estado en la tabla 7- 16. Escriba una lista de tr.msición, una ecuación de transición para cada variable de estOOocomo una suma de p ténnil105 y ecuaciones de tnlOsiciólllc:xd· Iación simplificadas para una realización empleando f1ip-lIops O. Delernline el estado siguiente real del circuito. comenzando desde c:I estado IOLE, para cadlI una de hu si8uien. tes combinllCiones de enlrada en (LEFT, RIGHT HAZ): ( 1,0.1), (0,1.1), (1,1,0). (1. \,1) . Haga comentarios sobre: el componamiento de la miquina en estos casos. Suponga que para un estado SA y una combinación de entrada 1, un ambiguo diagrama de estado indica que hay dos estados siguientes, S8 yse. El estado siguiente verdadero SO para esta transición depende de la n:aliz.ación de la máquina de estado. Si la máquina de estado se sintc:tita utilizando c:I método (V· ~ t p ttnninOli donde: V · .. 1) para obtener las ecuaciones de transición/excitación para mp-fl0p5 O, ¿cuál es la n:lación entre 105 estados codificados para S8 . se y sO'! Explique por qut:.
nufquilUJ dI! ml!mvrivfim'w
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de diseño lógico cial
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1 1 propósito dc cste cnprtulo es familiariurlo con los métodos de dise~o de circuitos secuenciales más confiables y q~ se utilizan con lIlayor freo cuencin. Por lo tanto. haremos énfasis en los sistemas sillcrónicos. es decir. I sistemas en los que todos los flip-flops (dispositivos biestables) están temo plrizados por la misma señal de reloj comun. Aunque el mundo : ha en su totalidad al compás dc un simple reloj. dentro del ámbito de un o subsistema digital . esto si es cierto. Cuando interconectamos sistemas o mas digitales que utilizan relojes diferenteS. po.-lo regular podemos identificar ero limitado de sc ~ales ¡¡sincrónicas que necesitan lnltamiento espedal. :rcmos más tardc. omenzarcmos este capftulo con un bre\'e resumen de estándares de docu· 6n dc circuitos secuenciales. Después de vol\'er a visitar los bloques de :ción más básicos del diseño de circuitos secuenciales (latchs y flip-flops) des· lOS algunos de los bloques de construcción más flexibles: los PLD secuenciales. guido. mostraremos cómo se rcnlizan Jos contadores y registros de corri· tanto en dispositivos MSI como en PLD y mostraremos algunas de sus apli. ' . Finalmente. mostraremos cómo estos elementos vienen juntos en sistemas ICOS y cómo se manejan las inevitables entradas asincrónicas.
659
Sección 8.1
Estándares de documentación de circuitos secuenciales
Los símbolos lógicos para elementos secuenciales de mayor escala. como los conUl·
dores y registros de commiento descritos posteriormente en este capftulo. generalmente se dibujan con todas las entradas. incluyendo pTeStablecimientos y borrados, a la izquierda. y todas las salidas a la derecha. Las sei\ales bidireccionales pueden dibujarse a la izquierda o a la derecha. donde quiera que sea conveniente. Como los Hip-Hops individuales, los elementos secuenciales de mayor escala utilizan un indicador dinámico para sei\alar entradas de reloj disparados por flanco. En los símbolos "tradicionales". los nombres de las entradas y salidas daban una pista de sus fu nciones, pero son a VttCS ambiguos. Por ejemplo, dos elementos que se describen más adelante en este capítulo. los contadores de 4 bits 74x 16 1 y 74x 163. tienen exactamente el mismo s{mbolo tradicional, aun cuando el comportamiento de sus entradas CLR sea completamente diferente.
8.1.3 Descripciones de máquina de estado Hasta ahora hemos traUldo con seis diferentes representaciones de m;1quinas de estado:
• • • •
Descripción Tablas de estado Diagramas de estado Listas de transición • Programas ABEL • Programas VHOL Usted puede pensar que tener todas estas diferentes formas de representar máquinas de estado es un problema: ¡demasiooas cosas por aprender! Bien. no todas ellas son diffciles de aprender, pero ha)' aquí un problema sutil. Considere un problema similar en programaciÓn, donde el "pseudocódigo" de alto nivel o quizás un diagrama de flujo puede utilizarse para documentar cómo funciona un programa. El pseudocódigo puede expresar lu intencio~ del progrnmador muy bien, pero pueden presentarse enores, malinterpretaciones y fallas tipográficas cuando se lraduce al código real. En cualquier proceso creativo. pueden presentarse inconsistencias cuando existen múltiples representaciones de cómo funcionan las cosas. La misma clase de inconsistencias puede ocurrir en el diseno de máquina de estado. Un disenador l6gico puede documentar el comportamiento deseado de una máquina con un diagrama de estado hecho a mano 100% correcto, pero puede cometer equivocaciones al trasladar el diagrama a un programa, y existen muchas oportunidades para estropearlo si usted tiene que realizar cálculos manualmente para traducir el diagrama de estado a una tabla de estado, tabla de transición, ecuaciones de excitaciÓn y diagrama lÓgico.
"p",srnf(lcionu inconrirl~nl~S de mAquina de eSlado
661
662
Capítulo 8
Prácticas de
d ise~o
lógico secuencia l
La solución a este problema es semejante a la adoptada por los programadores quc escriben código autodocumcntado utiliwndo un lenguaje de alto nivel. La clave es selec-
cionar uno representación que exprese las intenciones del diseñador y qlle C/d~más sea traducible en una realil..ación «sica empleando un proceso autollUltizado, librt: de eliOtl$. (Usted no ha escuchado a muchos programadores grit.ar "¡basura de compilador!" cuando sus programas no funcionan a la primera vez,) La mejor solución (por ahorno al menos) es escribir "programas" de máquina de estado directamente en un lengu3je de descri pción de máquina de estado de alto ni\'el como ABEL o VHDL y evitar representaciones alternas, aparte de las descripciones en palabras de resumen general. Los lenguajes como ABEL y VHDL son fáci lmente legibles y penniten la conversión automática de la descri pción en una realización basada en PLD, FPGA o ASIe. Algunas herramientas de CAD pennilen la especificaciÓn y síntesis de las máquinas de estado mediante el uso de diagramas de estado o incluso mediante diagrnmas de temporización de muestrn. pero a menudo éstos pueden generar ambigUedades y resultados no deseados. De este modo. haremos uso del enfoque ABEUVHDL exclusivamente en el resto de este libro,
8.1_4 Especificaciones y d iagramas de t iem po Mostramos muchos ejemplos de diagrnm3s de tcmporil.llción en los capítulos 5 y 7. En el discño de sistemas asincTÓnicos, la mayorfa de los diagramas de temporizaciÓn muestran 13 relación entre el reloj y diversas scñales de enlrnda, salida e internas. La figura 8-1 mut..'Stra un diagrama de temporización bast:mte (fpico que especifica los requerimientos y carncterísticas de señales de entrada y salida en un circuito sincrónico. La primera línea muestrn el reloj del sistema y sus parámetros de tiempo nominales. Las líneas TCst.antes mUe.5lran un imcrvalo de retardos para otras señales. Por ejemplo. la segunda Unea muestrn que los nip-flops cambian sus salidas en algún momento entre el flanco ascendente de CLOCK y el tiempo 'trp.t después. Los circuitos extemos que muestrean estas señales no deberán hacerlo mientras estén cambiando. El diagrnma de temporización se dibuja como si el valor mfn imo de ' trpd fuero cero; un
Figura 8-1 Un diagrama de temporización detallado que muestra los retardos de propagación y los tiempos de establecimiento y de reteocl6n con respecto al reloj,
RELOJ
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Sección 8. 1
Estándares de documentación de circuitos secuenciales
paquete de documentación completo incluiría una tabla de temporización indicando los valores mfnimo, tfpico y máximo reales de Yotros parlimetros de temporización. La tercera línea del diagrama de temporización muestra el tiempo adicional, '~omb' requerido para que los cambios de salidn de flip-nop se propaguen :1 tnl.\'és de los elementos lógicos combinacionales, tal como la lógica de excitación del nip-flop. Las entradas de excitación de los flip-fl ops y otros dispositivos tcmporizados requieren un tiempo de establedmiento de teilabl«imirn\O' como se muestnl. en la cuarta Ifnea. Para una imknlO· adecuada operación del circuito debemos tencr ' clk - 'trpd - '"",.ob > Los mw-genes de temporización indican en qué medida los componentes individuales de un circuito pueden ser "peores quc en el ptQr de los casos" sin provocar que el circuito falle. Los sistemas bien diseñados tienen mw-genes de temporización posith·os, distintos de cero, para tener en cuenta circunstancias inesperadas (componentes marginales. apagones parciales. crrores de ingenierfa. etc.) y sesgo de reloj (sección 8.8. 1). EJ valor tclk - tfrJX!
663
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Figura 8-2 Temporización func ional de un circuito sincrónico.
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Sección 8.1
Estándares de documentación de circuitos secuenciares
665
Tab l a 8·1 (continuación) Retardo de propagación en ns correspondiente 8 latchs, regislros y flip·f!ops e MOS seleccionados.
74HCT
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Parte '175
{pd.CLKfaO oO {pd' eLR! 11 a o O 1•• eaCLKf r~, e de CLKf ,"",. CLKf de eLRl '_ Cu< bajo o allo
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CLKl a a tpd' CLA! a a t•. e aCLKl t h• e de CLKf t"",. CLKf de eLRl t .... CLK b.:ijo o 3110 t .... eLR bajo tpd ' Cl a a 'p:!' e a a t., e 3C!. 'h' e de cJ. 'rIlZ. OE a a tpU. OEaa 'pZl!_ OE 11 a , pZI..' OE a a '... C bajo o DIlO 'pd' Cu
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, Figura 8-3
Terminales de salida para latchs y flip-flops SS1.
·8.2.2 Inhibición del rebote de un interruptor Una aplicación común de los flip-n ops y lalchs simples es la inhibición de rebo(e de un interruptor. Todos c.~tamos familiari7.ados con los interruptores eléctricos gracias a nues· tr,!. experiencia con lámpar.!.s. lrilur.!.dores de basur.!. y otros aparJlos. los interruptores contctados a fut ntes de lógica eon.~tante Oy I se utili".an con f~ucncia en sistemas digitales para suministr.lr "entr.!.das del usuario" . Sin embargo. en aplicaciones lógicas digitales debemos coo.~idcrar otro aspecto de la operación del interruptor. la dimensión dclticmpo. Una simple operJción de enccodido..apagado que ocurre instantáneamente hasta donde concicrne a nosotros humanos de lento movimiento. en rcalid:ld tiene varias fases que son diferenciadas por la lógica digital de alta velocidad. La ligur.! 8-4(a) mucstr.! cómo un inlelTUptor monopolar de una vfa (SPST. sillgl/!. polt!. s¡"gft!-lJuow) puede milizarnc pat3 gencr.!r una entrada lógica simple. Un resistor de arranque proporciona un valor lógico I cuando el intelTUplor se abre. y el contacto del inte· rruptor se une a tierra para PI opoI ciOl\3T un valc:.-lógico O cuando el interruptor es oprimido. Como se muestra en (b). se necesita un momento. des pu~s de acti var la palanca de conmutación. para que ésta toque al contacto inferior. Una vez que lo hace. no pellllanece así mucho tiempo: rebota varias \'ttes antes de asentarse. El resultado es que se observan varias transiciones en las señales lógicas SW_L y OSW para cada acti vación del imerruptor. Este comportamiento se conoce como reoolt! de colltaclO. Los interruptores lípicos rebotan dumme 10-20 ms, un tiempo muy largo en comparación con las velocidades de conmutación de las compuenas lógicas. El rebote de contacto puede o no ser un problema. dependiendo de la aplicación del intelTUplor. Por ejemplo. algunas computadoras tienen infonnación de configuración especificada por pequeños intelTUptorcs. denominados imunlplorrs tipo DIP porque son del mismo uunaño de un encapsulado en línea doble (DIP. por sus siglas en inglés). Puesto que los intelTUplOres DIP son nonnnlmente cambiados solamente cuando la compu· tadora se encucmra inactiva. no hay problema. El rebo(e de comacto es un problema si • En este libro. las secciones opc ionales C!i14n marcadas con un asieri:;co.
rrbolt' dt' contoclO
jnttrrop/t)r D/P
668
Capitulo 8
Prácticas de diseño lógico secuencial .5V pulsaCión
(.)
r
"",. .-
i"hibici&! del ",bote
DSW
SW_L
primer
contacto
DSW
,
reboto
GNO
U
I ¡¡
o
n
I U
I
SW_L
741504
II
(b)
Figura 8·4 Entrada de Interruptor sin rebote.
I
.5V
,
I fl
un interruptor se utili7.3 para COnlar o señalizar un evento (por ejemplo. las vue1ta.~ en una carrera). Entonces debemos proporcionar un circuito (o. en los sistemas basados en microprocesadores. software) par" inhibird rebol~ del interruptor: proporcionar pre· cisamenle una cambio de señal o pullOO para cada evento ex.temo.
·8.2.3 El inhibidor de rebote para el interruptor más simple La inhibiciÓn del rebote del interruptor es una buena aplicación para el circuito secuencial
•
más simple, el elcmento bie.qahle de la sca:iÓl1 7.\. el cual puede utilizarse como se muestm en la figura 8-5. Este circuito utiliza un interruptor monopolar. de doble vla (SPDT. single.pole. double-switch). Los contactos del interruptor y el brazo conmutador tienen un comportamiento de ''romper antes de hacer". de modo que las tenninales del braw están "OOlllndo" durante un tiempo. a la mitad de la tmyectoria de llCtivaciÓn del interruptor. Antes de que se presione el botÓn. el contacto superior mantiene SW a O V. un O lógico vál ido, y el im'ersor superior produce un I lógico en SW_L y en el contacto inferior. Cunndo presionamos el botÓn y se rompe el contacto. la retroalimentaciÓn en el Oip-Oop mantiene SW a VOL (S 0.5 V para LS-TTL), que todavfa es un Ológico válido. Acto seguido. cuando el bmzo toca el contacto inferior. el circuito func iona de manera bastante poco convencional por un momento. El inversor superior en flip-flop está ;ntenlaOOo mantencr un 1 Ióg;co en la señal SW_l : el trnns;stor superior en su salida de ¡()(em-polo se: encuentra "encendida" y conectando SW_l a través de una pequeña resistencia a +5 V. Súbitamente. el contacto del interruptor efectúa una conexiÓn metálica de SW_L a tierm. 0.0 V. Como es lÓgico. gana el contacto del interruptor. Poco tiempo después (30 ns pam el 74LS04). el O lÓgico fonaoo en SW_ l se propaga a través de los dos inversores de] ftip-Oop. de modo que el inver.iOr superior abandona su vano intento de conducir un l. Y en su lugar conduce un O lÓgico sobre SW_L En este punto. la salida del inversor superior ya no se: pone en cono a tierra. y la retroalimentaciÓn en el nip-Oop mantiene el Ológico en SW _L incluso si el brazo rebota fuera del contacto inferior. corno 10 hace. (No rebota lo suliciente para tocar el contacto superior de nuevo.)
670
Capitulo 8 Prácticas de diseño lógico secuencial
-8.2.4 Circuito retenedor de bus
órru;1O d~
de bus
rrl~ndón
En las secciones 3.7.3 y 5.6 describimos las salidas de tres estados y cómo se conjuntan para crear buses de tres estados. En cualquier momento, como máximo una salida puede controlar el bus: en ocasiones. ninguna saJida se encuentra controlando el bus, y el bus se encuentm "flotando". Cuando se conectan entrudas CMOS de alla velocidad a un bus que se deja flOOmdo por largo tiempo (en los circuitos más rápidos. más de uno o dos ties de reloj), pueden ocurrir.cosas majas. En panicular. ruido, interferencias y otros efectos pueden conducir las señales del bus Rotante de alta impedancia a un nivel de voltaje cercano al umbral de conmutación de entrada de los dispositivos CMOS. lo que 3 su vez. permite un excesivo flujo de corriente en las salidas del dispositivo. Por esta razón. es deseable y acostumbrado proporcionar resistores de :urnnque que rápidamente alTllStrcn un bus flOlante a un ni\'ellógico ALTO válido. Los resistorcs de ammque no son toda bond3d: cuestan dinero y ocupan valioso espacio real en las placas de circuitos impresos. Un gran problema que tenemos en cir· cuitos de muy alta ve1ocid3d es la elección del valor de la resistencia. Si la resistencia es demasiado alla. cuando un bus va del ni"eI BAJO al de Rotación, la transición de BAJO al nivel de atrdnque ALTO será lenta debido a la constante de tiempo Re alta. y los niveles de entrada pueden pasar demasiado tiempo cerc3 del umbral de conmutación. Si 13 rcsistenci3 de arranque es demasiado baja. los dispositivos que intenten arrdStrar el bus en nivel BAJO tendrán que consumir demasi3d3 corriente. La solución a este problem:a es eliminar los resistores de armnque a favor de un circuito reullt:dordt: bus activo. ilustrado en la figura 8-7. Esto no es más que un flip-nop con un resistCX' R en una rama del lazo de rctroalimentm:ión. La sei\al INOUT del retenedor de bus se conecta a la ]fnea de bus de tre.~ estados que se retendrá. Cuando la salida de tres estados que actualmeme controla la línea BAJO o ALTO cambia a notación. el inversor derecho del retenedor de bus m3nticnc la Hnea en su estado 3ctuul. Cuando una S3lida de tres estados intenta cambiar la lfnea de BAJO a ALTO o vicc\'crsa. dcbe sumi· nistr.lr O consumir una pequeña cantidad de comente ruficional ti través de R pam superar el retenedor de bus. Este flujo de comente adicional persiste sollnocntc durante el breve tiempo que le toma al flip·nop pasar a su otro estado estuble. La elección del valor de R en el retenedor de bus es un compromiso entre la corriente de cancelación baja (R 31ta) y una buen3 inmunidad al ruido en la Unea del retenedor de bus (R baja). Un ejemplo típico. los circuilOS de retenciÓll de bus en la famili3 LVC CMOS de 3.3 V especifican una corriente de canccl3ción máxima de 500 f..lA. lo que impliea que R '" 3.3 / 0.0005::: 6.6 KO. Los circuilOS de retención de bus se fabrican con frecuenciadentn)dc otro disposith-o MSI. tal como un controlador o transccpl:orde bus e MOS octal. No requieren ni terminales ni área adicional en el chip. de manero que son esencialmente gl':1IUilOS. No hay problema si se tienen \'3rios retenedores de bus (n) en la mism3 lfnea de señal. siempre que los retenedores de bus sean capaces de proporciollllr 11 veces la comente de canceloción duranre el tiempa que dura la conmutación. Nace que los retenedores de bus normalmente no son efccti\'OS en buses que tienen entrada... TT1. vinculada... a ellos (vea el ejercicio 8,25), Figura 8-7 Circuito de retención de bus.
INOUT -_~_ _- '
R
Sección 8.2
Cerrojos
y flip-flops
673
Como en los otros registros que hemos estudiado, las entrndas de control (ClK V OE_l ) pasan por buffers de manera que presenten solamente una carga unitaria a un dispositivo que las controla. Una variación del 74x374 es el 74x373, cuyo símbolo se muestra en la figura 8-11. El '373 utiliza latchs O en lugar de flip-flops disparados por flanco. Por lo tanto, sus salidas siguen las entradas correspondientes siempre que e sea asertiva. y aseguran los ultimos .....tIores de entr.tda cuando C es negada. Otra \'3f'ÍaciÓfl es el 74x27J. mostrado en la figura 8-12. Este registro octal tiene !i3.lidas que no son de tres estados, y no tiene entrada OE_l ; en su lugar empIca la tcnninal I para una entrada de borrado asincrónica ClFt-l. El 74:d77. cuyo símbolo se ilustra en la figura 8-13(a), es un registro disparado por fl anco como el '374. pero no tiene salidas de tres estados. En su lugar. se utiliza la terminall como una entrada de habilitación de reloj de nh'el activo bajo EN_L. Si EN_L es asertiva (BAJO) en el flanco ascendente del reloj. entonces los fli p-flops son cargados desde la... entradas de dalOS; de otro modo, retienen sus valores presentes. como se muestra lógicamente (b). 74x273 74K373
"
Figura 8-11 51mbolo lógico para ellatch de 8 bits
e OE 10
20
, '0 ,
3D
20 30
'0
'0
so
SO
'O
60 70 60
70 80
74x373.
, • " "
eu< '0 20 3D
'0 SO 60 70 80
" "
FIg ura 8-12 51mbolo lógico para el registro de 8 bits
, '0 , 20 , 30 40 • SO
60 70 80
74x273.
" " " "
Figura 8-13 El registro de 8 bits 74x377 con habllitaciÓn de reloj: al sfmbolo lógico; b) el componamiento lÓgico de un bit.
('1
(·1
•• ••
• e lK
, '0 20 3D
10 20 30 40
' ' ' •
80 --,I_"c'_ - - t = = =
se " 60 70 80
1"
60 " 7Q 16
80 "
cu<
(11 )
o
(19)
80
Sección 8.2
ABUS
(
AOOA!
)
675
( AOOR2 ) -.
\.
AVALlO
latchs y flip-flops
J¡
,-
fI.
-t(
OBUS
desde una ROM ---
DATAl
)
·... -... _....• • OATA2
.
..
-
•• •••••• •••••••
desde un dispositIVO dilaranle ---
Tambifn es posible utilizar una expresión más compkja para la entrada C. como mostramos en la sección 7.10.1. En cualquier caso. es muy importante para el u5nnino de consenso ser incluido en la realiUlción del PLD. El compilador puede trobajar contro usted en este caso. puesto que su paso de minimización encontrará que el tfrm ino de consenso es redundnnte y lo eliminará. Algunas veniones del compilador ABEL pennilen la eliminación de los ténninos de consenso al incluir una palabro clave "recain" en la lisla de pl'Opiedades de la dcclaración is type para cualquier salida que no vaya a ser minimizada. En otras venioncs. su única elección es desactivar la minimización para todo el diseño. Probablemente el uso más común de un latch basado en PLD es si multánea· mente decodificar y asegurar dircccione,~ a fin de seleccionar memoria y dispositivos de E/S en sistemas de microprocesadores. La figura 8-14 es un diagrama de temporización para esta función en un sistema I(pico. El microprocesador selecciona un dispositivo y una ubicación dentro del dispositi\'o colocando una dirección en su bus de direcciones (ABUS) y afirmando una señal de "dirección válida" (AVALlO). Un breve tiempo después. establece una señal de leclura (REAO_L) y el dispositivo seleccionado responde colocando los datos en el bus de datos (OBUS). Note que la dirección no pennanece válida en ABUS durante toda la operación. El protocolo del bus del microprocesador espera la dirección que sem asegurada utilizando AVALlO como una habilitación. después decodificada. como se muestra en la figura 8-15. El decodificador selL'Cciona diferentes dispositivos par.. ser habilitados o "seleccionados en chip" de acuerdo con los bits de orden mayor de la dirección (los 12 bits de mayor orden en este ejemplo). Los bits de orden menor son empleados para direccionar loca· lidades individuales de un dispositivo seleccionodo. laleh de 32 bits Q{31 :20] ABU$(31 :O]
:>
0{31 :0] 0{19:0]
AVAUO
• G
_. f~""
hacia las
entradas In·
divlduales ele seleccióri (jo chip ele
-
nacla las entradas ele direu:ión del dispo5ltiYo
Figura 8·14 Diagrama de temporiza· ción para una operación de lectura de microprocesador.
prol1itd(ld retain
Fig ura 8 - 15 Circuito microprocesador de latch de dirección y decodificación.
678
Capitulo 8
Prácticas de diseí'io lógico secuencial
Tab l a 8-3 Programa estructural VHOL para ellatch O en la figura 7· 12. library IEEE; use lEEE.st~logic_1 164 .a ll ;
entity Vdlatch is port ID. C: in ST'DJ,CX;IC , Q, ~: tuffer Sl'DJ,OOIC ) :
end Vdlatch: architecture Vdlatch-s of Vdlatch is signal Il'i. SN. RN : Sl'D.J.,CGIC: clX\1Xlnent inv port (1: in STDJ.CCIC : o: out ST'D_!.1XHC J; end C
begin Ul : inv port map (o.OHI : U2 : nandlbportmap U3 : nand2bportmap U4 : nand2b port map U5 : nand2bportmap end vdlatcILs;
(D.C.SN); (C.DN .RN) ; (SN .OO.Q); (Q,RN .OO);
Tabla 8-4 Arqu itectura de comport am iento VHOL para un fatch D.
architecture Vdlatehjb of vdlatch ia begin process(C. D. Q) begin if (C. 'l ' ) then Q <~ D; end if ; Q>I <'" not Q,
ene! process; end Vdlatch.»:
la/eh dtducido
atribuID event
dellatch. Adviena que el co mpilador VH DL "infiere" o "deduce" un latc h de esta descripción. puesto que e l código no dice qué hacer si C no es l . el compilador crea Ime}, dt!dllcitlQ para retener el valor de Q entre las in\'()Caciones de l proceso. En general . un compilador VHDL deduce un Illtch para una senal a la que se asigna un valor e n una instrucción if o case si no se incorporan todas las combinaciones de entrada. Con la finalidad de describir e l compon amienlo disparado por fl anco de los nipilops, necesitamos emplear uno de los atributos de senal predefinidos de VHDL. e l alributo evento Si "SIG" es un nombre de señal. enlonces la conSlrucción "SIG" event" regresa el valor true en cualquier liempo deha en que S I G cambia un \'alor a olm, y a false e n caso conlrario. Ulilizando e l atribulo event, podemos modelar un flip-flop d isparndo por flanco posili\'o co mo se mueslra en la labia 8-6. En la instrucción IF. "CLK ' event" regresa true en cualquier flanco de re loj, "CLK .. • 1 '" aseguro que O es asignadn a Q solamcnle e n un naneo asandentt!. NOle que la liSia de sensibilidad del proceso incl uye sola· menle CLK: los cambios O en 0Ir0S inslantes no son relevantes en eSle modelo fundonal.
I
680
Capitulo 8 Prácticas de diseño lógico secuencial T a b la 8·7 Modelo VHOL para un flip-lIop O tipo 74x74 con prestablecimienlo y borrado.
library IEEE: use IEEE.stdLJogic_1164.all; entity Vdff14 is port (D. CLK. PRJ.. CLILL : in STDJ.O::aC; Q. ~; out S'roJ.o:ac 1;
ene! Vdff74;
architecture Vdff14-p oE Vd!!1 4 i5 signaI PRo CLR: SIDJ.(X;IC; begin
process (~L. CLR. PU. PR. ClJO beqin
PR
Tabl a 8·8 Modelo VHOL de un registro de 16 bits con muchas características, library IEEE; use lEEE .5tdLlogic_1164.all;
entity Vreg16 is pon (CLK. CLKm, OU. CLILL: in STDJOOIC:
to 16); Bus de entrada O: out STO_LOGIC_VECTOR (1 to 16) : .. Bus de salida (tres estados) end Vreg16 ; O: in S'ro_UXacva.'IOR(l
arquitecture Vreg16 of Vreg16 15 signal CLR. OE: STD_LOGIC; -- Versiones de seftales en estado activo alto signal 10: STO_LOGIC_VECTOR (l to 16 ); seftales O internas begin process ICLK, CL~L. CLR, OE_L, OE. 101 beqin CLR <_ not C~L; OE <_ not OE_L; if (C~~ _ ' 1') then 10 c_ (others _ > 'O') : elsif (CLK' event and CLK'l ' j then if (CLKEN_ ' l ') then 10 <_ O; end if: end if; it OE. ' 1 ' then O <- lO:
else O c_ (others ene'! process: ene! vreg16 ;
_> ' Z') ;
end if ;
682
Capitulo 8 Prácticas de diseño lógico secuencial
tenninales de sal ida registradas del PAL I6R8 contienen el complemento de la senal producida por el arreglo ANO-OA. Las entrad:ls posibles para el arreglo ANO-OR del PALl6R8 son ocho entrndas primarias (1 1-18 ) y las ocho salidas de f1ip-f1op O. La conexión de las salidas del f1ip-f1op O en el arreglo ANO-OR hace fácil disenur registros de corrimiento. contadores y máquinas de estado en general. A diferencia de las salidas combinacionales del PAL 16L8, las salidas del ftip-f1op O del PALI6R8 se encuentran disponibles par.! el arreglo ANO-OR ya sea que est~n o no habilitados los controladores de tres estados 01-08. De este modo. los ftip-flops 'intemos pueden ir a un estado siguiente que es una func ión del estado actual aun cuando las salidos 01 -08 se encuentren deshabilitados. MlICha.~ aplicaciones requieren de snIidas PLD tanto combinacionales como secuenciales. Los fabricnntes de los PLD bipolares abordaron esta necesidnd proporcionando unas cuantas variantes del PAL 16R8 que omitlan los f1ip- f1 ops O en algunns tenninales de salida, yen su lugar proporcionaban capacidad de entrada y salida id~ntica nla de las tenninaJes bidireccionales del PALI6L8. Por ejemplo. la figur-J 8-18 es el diagruma lógico del P;\L16R6. el cual solamente liene seis salidas registradas. Dos tenninales, 101 e 108, son bidireccionales, y siryen tanto como entradas y como salidas combinacionales con habi litaciones de tres estados porsepnrado,justo ¡gun! que las tenninales bidireccionales del PAL 16R8. De esta fonna. las posibles entr.Kbs para el arreglo ANO-OR del PALl6R6 son las ocho entradas primarias (11- 18 ). las seis salidas del ftip-f1op O. y las dos lemlinaJes bidireccionales (101 , 108). La tabla 8-9 muestr-J ocho PLD bipolares estándar con diferentes números y tipos de entradas y salidas. Todas las panes PALl 6xx en la tabl¡¡ utilizan el mismo ¡¡m:glo ANO-OA. donde cada salida tiene ocho compueruis ANO. cada una con 16 variables y sus complementos como entradas posibles. Las panes PAL20xx emplean un arreglo
PALf6f16
PALl6L8
PAL/6R4 PAL/6R8 PALlOLS PALlOR4
Tabla 8 -9 Caracterfsticas de tos PLO bipolares estándar. Entrada. al arreglo AND Tennlnale. Entradas Salida. dol Salidas Sa/_ NúmefOcM compuerlll Enrrtldas combinacIonales tHJcapsufsdo AND prlmllrlsll bld/f'Kclonllles ffl9/strsdll. combinsclonalft
p,,,t.
,.
10
•
O
2
8
4
4
O
8
2
6
O
8
O
•
O
PA116U1
20
PALl 6R4
20
PA116R6
20
PALl6R8
20
16
PAL?OL8
24
20
PAL20R4
24
20
"
•
12
PAL20R6
24
20
PAL20R8
24
20
" "
O
2
4
4
O
12
2
6
O
12
O
8
O
•
Sección 8.3
,
PAl1618
, 11o , 13 •, 15 •, 17 " • • 19 14
18
"
,
01 102 103 104
lO' 106
107 06
110
PA116R4
" " " " " " "
,
",, "
.
::E
107
108 12
"
PA120Ul
, 12 , 13 •5 14
15
,• "17 ,• 1919
" 110 111 " 112 ." 113 " ."
11 01 102
"
"
'~ ,"ro 104 li
105 '06 .07 06
F lgu ra 8 ~ 19
• •
"" "
"
12 13 14
15
" "
'01 102 ro 03
" ""05 17
18
06
19
'07 '06
11 0 111 112 OE
" "
101 02 03
""
05
18
06
17
07 Kl8
18
OE
,
11
PAL16A6
, Cu< , 12 ,• 1314 ,• 15
101 "'-102 f':00 "
PlO secuenciales PAL16R8
" " " " "
.
19
07
110 111 112
108
::E 07 06 "
"
"
"
OE
,
PAl20Ra
, Cu< , 12 •
13 14 16
.
PAI..20R6 PAL20R8
8.3.2 Dispositivos GAL secuenciales El PLD cl6ctricnmenle bomIblc GALl6V8 fue presentado en la sección 5.3.3. Dos fusi·
bies de "control de arquiteclum" ~ utilizan para seleccionar entre tres configuraciones bás icas de este dispositivo. En la sección ·s.3.3 describimos lo configuración 16V8C
01 02
"
•, 15 03 "ro " 05 " ,• 1718 "" 06 " 07 " 19 " 110 " 111 06 " 112 " ee 5
srmbolos lógicos para los PlO secuenciales y combinacionales bipolares.
AND-OA con 20 variables y sus complemenlos como posibles entradas. La figura 8-19 ilustra los símbolos lógicos para todos los PLD en la labia.
~'c:-'
",, "
"
, Cu< , 12 " ,• 1314 101 02 " •, 15 03 ro 16 " ,• 1716 ""O, " "
" " "
03
.
PAL20R6
06
01 02f':-
16V8C
("compleja"), que se muestra en la fi gura 5·27. una estructuro similar ti lo del PAL combinacional bipolar. d PAL16L8. La configuración 16V8S ("simple") proporciona una 16V8S capacidad lógica combinacional ligeramente diferente (vea el cuadro en la página 687). La tercera configuración, la /6V8R, pennite incluir un Oip-flop en alguna o en 16V8R todas las salidas. La figura 8-20 ilustra la estructura del dispositivo cuando todas las
685
Sección 8.3
'"
CU<
Macrocelda lógica 00 salida registrada
MacI'QC(l!da lógica de salida combinacional '"
--------- -----------• ,
O
PlO secuenciales
CU<
--------------------• •
••• •
O
l')
,--- --- - ----- ---- ---,
lb)
'-
• • • • ••
-- ---- ---- --------'
Figura 8-21 Macroceldas lógicas de salida para el 16V8R: (a) registradas; (b) combinacionales.
salidas cstán equip
macmctlda I6gica dt salida
,0YS
687
Sección 8.3
PLD secuenciales
El 22VIO. cuya estructura básica se iluslrn en la figura 8-22. también viene en un encapsulado de 24tenninales pero es algo más fleltible que el20V8. EI 22 VIO no tiene bits de "control de arquitectura" como los del 16V8 y el20V8, pero puede realizar cualquier función que sea realizable con un 20V8. y más. Tiene más ténninos de producto, dos entradas más de propósito general, y mejor control de habilitación de saJida que el 20V8. Las diferencias cJa\'e se resumen a continuación:
22VJO
• Cada macrocelda lógica de salida es configurable para tener un registro o no, como en la arquitectura 20V8R. Sin embargo, las maclOceldas son diferentes de las del 16V8 y 20V8. como se muestra en la figura 8-23. • Un ténnino de producto simple controla el buffer de salida, sin tener en cuenta si se selecciona la configuración registradu o combinacional para una macrocclda. • Cada salida tiene al menos ocho ténninas de producto disponibles, sin tener en cuenta si se selecciona la configuración registrada o combinacional. Todavía más ténninas de pnxIucto están disponibles en las tenninales intemas, con 16 disponibles en cada una de las dos terminales más internas. ("'Más internas" se refiere al lado dctttho de la figura 8-22. que también satisface el arreglo de estas tcnninaJes en un encapsulado en línea doble de 24 tenninales.) •
La señal de reloj en la tenrunal 1 también se encuentra disponible como una entra-
da combinacional pana cualquier lénnina de producto. •
Un ténnino de producto simple se encuentra disponible para generar una señal
de restablecimiento asincr6nica. global, que recstublece todos los flip-flops internos a O.
•
Un ¡énnino de producto simple se encuentra disponible para generar una señal de restablecimiento asincrónica. global. que establece lodos los flip-flops internos a I en el flanco ascendente del reloj. • Como el 16V8 y el 20V8, el 22VIO tiene polaridad de salida programable. Sin embargo. en la configuración registrnd3, el cambio de polaridad se hace en la salida. más que en la entrada, del fli p-flop tipo D. Esto afecta los detalles de la prograINlción cuando la polaridad se cambia pero no afecta la capacidad total del 22V lO (es decir, si una función dada puede ser reaIi7.ada). De hecho. la diferencia en la ubicación del cambio de polaridad es transparente cuando se utiliza un lenguaje de programación PLD como ABEL. Fi 9 u r a 8-23 Macroceldas lógicas de salida para el 22V10: (a) registradas; (b) combinacionales.
(.)
CU<
Macrocelda l6gIca de salida registrada
"1,,,
(b)
. __ ._-_ .. Q
CU<
"1,,,
Macrooelda lógica de salida combtnaCionaI -~ -- ~ - ··-~I
Q Q
.__ .
~.
• _
~~- -
-
-_. _~ ~ .~
_I
- ~- - - - ~- _ .~-_ ._- _ ._ - -'
689
Sección 8.3
PLD secuenciales
teo Este parámetro se aplica a salidas registradas. Es el retardo de propagación
691
leo
desde el flanco ascendente de CLK hasta la salida primaria. tCf Este parámetro tambifn se aplica a salidas registradas. Es el retardo de propaICF gación desde el flanco ascendente de CLK hasta la salida registrada de una macrocelda que se conecta de vuella a una entrada de retroalimentación. Si se especifica. tCF es normalmente menor que 'CQ. Sin embargo. algunos fabricantes no especi fi can la=- en cuyo caso se debe suponer que ICF '" /eo. ISU Este parámetro se aplica a entradas primaria. bidireccional y de retroaJimen- ISU tación que se propagan a las entroldas O de los Hip-nops. Es el tiempo de establecimiento dUfllnte el cual la señal de entrada debe estar estable antes del flanco ascendente de CLK. IH Este parámetro tambifn se aplica a señales que se propagan hacia las entrndas O fU de los llip-flops. Es el tiempo de retención durolllle el cual la señal de entrada debe estar estable despu6: del flanco ascendente de CLK. fJfW. Este parámetro se aplica a la opcrnción temporizada. Es la frecuencia más alta a fm:u. la cual el PLD puede funcionar confiablemente y es el recíproco del mfnimo periodo de reloj. Se pueden obtener dos versiones de este parámetro a partir de. las especificaciones anteriores. dependiendo de si el dispositivo se encuentra funcionando con retroalimentación externa o con retroalimentación interna. La rnroalimenlllción externa se refiere a un circuito en el cual una salida PLD rtlroolimtnllldón txtt ma registrnda se conecta a la entrnda de otro PLD registrado con temporización similar. parn un funcionamiento apropiado. la suma de leo para el primer PLD y ' su para el segundo no deben exceder el periodo de reloj. La rtlmalimenlaci6n ¡mema se refiere a un circuito en el cual una s.alida PlD fttfOOlimt llwcioll illll'l'1IlI registrnda se retroalimenta a un registro en el mismo PLD; en este caso. la suma de ' cf y ' su no debe exceder el periodo del reloj. Cada uno de los PLD que hemos descrito en secciones anteriores se encuentra disponible en varios grados diferentes de velocidad. El grado de velocidad se indica habitualmente mediante un sufijo en el número de parte. tal como " 16V8- 10"; el sufijo por lo regular se refiere a la especificación 'PO . en nanosegundos. La tabla 8-10 muestrn
Figura 8-25 Parámetros de tiempo de PLD. entrada o
retroaUmentaci6n entrada o rl~---
retroa6mentaci6n LA
relroali·
""" I
combinacional
,-)
I
CLK
~""""" registrada
,,)
,
Sección 8 .4
'lgcn pr
Contadores
693
ida por j rech?S jc auto
8.4 Contadores El nombre contador generalme nte se utiliza pum cualquier circuito secuencial lemporizado cuyo diagranm de est.Ildo contenga un solo lazo, como en la figura 8-26. El mMulo de un contador es el número de estados en ellnzo. Un contador con m esw 'os se conoce
contador m6du/o
corno un contador de mMulo m. o a veces. un contador de di~'isidn I!ntrt m. Un contador con un módulo distinto de potencia de 2 tiene esl:ldos extras que no se utilizan en la ape_
Contador mddulo m contador dt dil-isión t nlrr m
ración normal.
Figura 8 -26 Estructura general de
52
SI
53
,r $m
del contador: un solo
lazo.
" ""-.
un diagrama de estado
•••
,r
,r 55
.. "
694
Capítulo 8
Prácticas de disei"io lógíco secuencial
CLK -
,
o o
00
o o
01
o o
02
o o
03
Figura 8-27 Un contador iterativo binario de 4 bits.
r'onuulor bjnarjo dt n bits
Probablemente el tipo de contador que se utiliza con mayor frecuencia es un contador bitwrio d t 11 bits. Un contador de esta clase tiene n Oip-ftops (dispositivos biestables) y 21t estados, que son visitados en la secuencia O. l. 2... . . 2" - l . O. l ..... Caela uno de estos estados se encuentra codifi cado como el correspondiente entero binario de n bits.
8.4.1 Contadores iterativos
('OllUldor j¡uu/j\'O
Un contador binario de" bits puede construirse con solamente 11 flip-fl ops y ningún otro componente. para cualquier valor de n. La figura g·27 muestra un contador de esta clase p;1f'J 1I ::: 4. Recordemos que un Ilip-flop tipo T cambia de estado (conmuta) en cada flanco ascendente de su entrada de reloj. Así, cada bit dcl contador conmuta si y sólo si el bit inmediatamente anlenO!' cambia de I a O. Esto corresponde a una secuencia de conteo binaria nonnal. cuando un bit particular cambia de I a O. genero un acarreo al siguiente bit más significativo. El contador se denomin¡¡ conwdor iltrolim porque la información oca· m:ada se propaga ("iterativos") desde los bits menos significativos hasta los bits má.~ sigo nificativos. un bit a la \'ez.
8.4.2 Contadores sincrónicos
conllulor sincrónico
Aunque un contador iterativo requiere menos componentes que cualquier airo tipo de contador binario. esto tiene un precio: es más lento que cualquier otro tipo de contador binario. En el peor de los casos. cuando el bit más significati,·o debe cambiar. la salida no es "¡\!ida sino hasta el tiempo ti • (TQ después del nanco ascendente de CLK. donde (TQ es el relardo de propagación desde la entrada hasta la salida de un flip-flop T. Un C()tllndo, sillaótl;co conecta la lot.:lIidad de las cntrndas de reloj de su flip-flop a la misma señnl ClK común. de modo que todas las salidas del flip-flop cambien al mismo tiempo. sólo después ' TQ ns de retardo. Como se IIlUCSlrn en la figuro g·28. esto requiere del uso de flip-flops T con enlradas de habilitación: la salida se conmuta en el flanco ascendente de T si y sólo si EN está aseniva. La 16gica combinacional en las entradas EN dctennina cuál, si existe. de los flip-flops se conmuta en cada flanco a.,,:endentc de T.
Seccioo 8.4
'"
v "'-
'"
'"
•
e
,
,o)
•
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tE Ji f-
o
't.~
o
o
o o
o
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o
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+ ENT
(l . )
~p-
~
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-t-::[
ENP
o
o
")
~ o
697
•
'" euu
Contadores
--(>o----
F lg u ra 8 ·3 1 Diagrama lógico para el contador binario sincrónico de 4 bits 74xl63, incluyendo numeros de terminales para un encapsulado en linea doble/ esulndar de 16 terminales.
\131
".
OB
oc
( 11 )
ao
(t&)
Reo
o
696
Capítulo 6 Prácticas de diseño lógico secuencial
ClOCK - - - - - - : - ' -
R
Las compuertas XNQR efectúan la función de conteo en el '163. Una salida de cada XNOR es el tOi .espondiente bit de conteo (OA, OB, OC o 00): la otr.. entrada es 1, quc complementa el bit de conteo, si y sólo si ambas habilitaciones ENP y ENT están asertivas y todos los bits de conteo de menor orden son l . La scñal ReO ("ripplc carry oue. acarreo de salida iterativo) indica un acarreo desde la posición del bit más significativo y es I cuando todos los bits de conteo son I y ENT es ascniva. Aun cuando la mayorfa de los contadores MSlliencn entradas de habilitación, son utilizadas con f~uencia en un modo de f¡mciOlulllritmlO libre en el cual son habilitadas continuamente. La figura 8-32 muestra las conexiones para hacer que un ' 163 func ione en este modo y la figur.. 8-33 muestr.. las formas de onda de salida resultantes. Note que, comenzando con CA. cMa señal tiene la mitad de la frecuencia de la anterior. Así. un ' 163 de funcion amiento libre puede utilizarse como un contador de divisi6n entre 2, 4. 8 o 16, ignorando cualquier bit de salida de orden superior innecesario. Advicn.a que el ' 163 es completamente sincronico: es decir, sus salidas cambi:1O solamente en el flanco ascendente de CLK. Algunas aplicaciones necesitan una fu nción de borrado asincronico, como la proporcionada por el 74x/6/ . El ' 16 1 tiene las mismas
l'onlmlor lIt frmciO/rarnitnto librt
74x161
Figura 8 -33 Formas de onda de reloj y de salida para un conlador de división entre 16 de fu ncionamiento libre.
l.j11
RELOJ OA
OB
,
-
,
,
I
I
-n¡
-
oc
,
-tWl ¡
I
I
,
,
,
I
00
Reo CONTEO
,
I o
1
2
3
I'
5
6
I
7
B
9
10
11
12
13
I
14
15
O
702
Capftulo 8 Prácticas de diseño lógico secuencial
de la fi gura 8-28, este esquema puede extenderse para construir un contador con cualquier numero de bits deseado: la velocidad de conteo máximo está limitada por el retardo de propagaci6n de la señal de acarreo iterati\'o a través de todas las etapas (pero "ca el ejercicio 8,38), Incluso los diseñadores digitales experimentados en ocasiones se confunden acerca de la diferencia elllre las entradas de habilitaci6n ENP y ENT del '163 y comadores similares, puesto que ambas deben ser ascnivas para que el contador haga su funci6n, Sin embargo, un vistazo al diagrama 16gico interno del '163, figura 8-3 1, mucstm la diferencia con OOst.ante claridad: ENT se V3 ti la !>Ulid.a de acarreo iterativo también. En muchas aplicaciones esta distinci6n es imponante. Por ejemplo, la figura 8-40 muestra una aplicación que utiliza dos '1 63 como un contador módulo 193 que cuenta desde63 hasta 255. La salida MAXCNT deteclll el estado 255 y detiene el contador hasta que GO_L es asertiva. Cuando esto ocurre, el contador se vuch'e a cargar con 63 y de nuevo cuenta hasta 255. (Note que el valor de GO_L es relevante solamente cuando el contador se encuentra en el e.<;tado 255), Para mantener el contador detenido, MAXCNT debe ser asertivo en el estado 255 incluso mientms el con-
Flgu ra 8-40 Uso de 74x163 como
+.oS !
uncontadorm6d ulo 193 •
2 p.CLK
~~LR lO
R
con la secuencia de conteo 63, 64, ..
74~163
•
, 7
RPU
255, 63, 64, ....
ENP
", A
ENT
CA 08
•8
•C
oc
•O
QO
Reo
CLOCK
"
"" "
ao 01
02 03
u,
ROO<
,
.
"><00
Fi-
)'
CNTEN
Ul
,,><00
•
74~ 1 63
e RELOAD_L
• UI
-4
cpeu<
~
CLA
1
ENP
~LD
" AENT 3
•
OA
8
•e
ce oc
O
CO
•
Reo U3
"
" " " "
".. 05 06 07 MAXCNT
706
Capitulo 8
Prácticas de diseño lógico secuencial T a b Ia 8·1 2 El programa ABEl para un contador binario de 4 bits 74xl63.
roodllle Z74X163 title ' 4-bit Binary Counter' • Input pins CLK, LDJ,.,
A, B,
e, o
CLRJ.,
ENP, Em'
• ().¡tput pins QA, OB, OC, 00 RCO
pin; pin; pin istype ' reg ' ; pin istype ' can ' :
• 5et definitions INPl11' • [O, C, B, Al ; COONr • {Oo. ce, OB, OAl ;
equations c:aJNl'.CLK • CLK; COONI' : . 1CLR " { LO " INFVI' • lLO" (ENI''' ENPI " (coom' • 11 I lLO" 1 (ENI' " ENP) " COONl') ;
ROO . (OOUNT • • [1,1 ,1,1 ]) " ENT;
end Z74X163
Tabla 8·1 3 Ecuaciones minimizadas para el contador binario de 4 bits de la tabla 6-12, OA ; ,.
OB
(CLRJ. "
LDJ,. " ENl' " ENP " lOA I CLJU.. " LD_E. " ! ENP " QA I CI.Jt.L " LDJ, & ! EN!' " OA I CLRJ. " !LDJ. & Al ;
(CLJU. " LD_L "
;m
ENI' " ENP "
JOB " QA
i CLR..L " LD_L " OB" lOA I CLR,..L " LOJ,. " ! ENP " QB I CLR....L " LO_L " !ENI' '' OB i CLRJ, " ! LDJ,. (, B) ;
OC ; . (eLRJ." LDJ. " ENI' " ENP " !OC " OB &- OA I CLRJ. " LDJ, " ce & !OA , CLRJ. & LDJ. " OC &: !QB I
CLR....L
& LDJ, &: lENP " ce
I CULL " LOJ, & lENl' & OC • CLR,..L (, ILDJ. " el ;
QD ; . (CI.Jt.L" LO_L " EN!' &- ENP " 100 " ce " OB " QA
, CLJU.. " !LOJ," O , CLR.....L " LO_L " 00" 10B , CLJU.. " LD_L " 00 & IOC
, CLJU. " , CLR....L "
, CLJU.. "
LO_ Lo " ! ENP " OC LO_ L " ! ENI' " OC LO_ L " QO " lOAI;
RCO. (EN!' (, QD (, OC & QB" QAI ;
Sección 8.4
Contadores
707
La tabla 8-13 muestra las ecuaciones lógicas minimizadas que genera ABEL para el contador de 4 bits. Note que cada bit de salida signil1cativo requiere de un ténnino de prodUCIO adicional. Como
resultado. el tamaño de los contadores que pueden realizarse en un 16V8 o incluso un 20V8 está general~lIIe limitado a cinco o seis bits. Otros dispositivos. incluyendo los PLO serie X y algunos CPLD. contienen una estructura XOR qUI! puede realizar contadores grandes sin incrementar los requerimientos de ténninos de producto. El diseilo de una secuencia de conteo especializada en AREL es mucho mis simple que adaptar un contador binario estándar. Por ejemplo. el programaABEL en la tabla 8-1 2 puede ser •adaptado para contar en secuencia de exceso 3 (l1gura 8-38) cambiando las ecuaciones como se ve a continuación: ! CLR &: ( LD &: rNlVl' , !LO &: (ENI' &: ENPI &:
COO!fl' : .
,
({ccmll'. . 121 &: 3) f ((COO!fl'!.12 ) &: !LO &: ! (ENr & ENP ) & a:xJm');
ROO. (COUNT ••
(CClUNI' • 1))
12) &: ENT;
Los PLO pueden conectarse en cascada
para obtener contadores más amplios al
proporcionar a cada elapa del contador una salida de acarreo que indique cuando se encuentre cerca de completar una vuelta. Existen dos enfoques bá<¡icos para generar la salida de llCarrtQ: •
Combinacional. l3 ecuación de acarreo indica que el contador se encuentra habilitado y está actualmente en su último estado antes de completar la \lueha. Paro un
'
JaUda di! acarrt!a cambinacional
contador binario hacia arriba de 5 bits, tenemos
c:rur •
•
QlIDI &
Q4 & 03 & 02 & Q1 & 00 ;
Puesto que se incluye CNTEN, este enfoque peuujle que los acarreos sean en!:IZIKIo$ a través de conladores en cascada al conectar cada COUT a1 siguiente CNTEN. Registrado. La ecuación de acarreo indica que el contador está cerca de entrar a su último estado antes de completar la vuelta. De esta manera, en el siguiente tic de reloj, el contador entra a este último estado y la salida de acarreo es aseniva. Para un contador binario nscendente de 5 bits con entradas decarga y born.do. tenemos roJT :. ! CLR &: ! LO & CNI'EN
& Q4 & 03 & 02 & 01 & !QO i
!CLR • !LD • ! CNJ't"N
&04&03&02&01&00 f !CLR & LO
,. D4 & 03 & D2 & 01 & 00 ;
El segundo enfoque tiene la \lentajo de producir COUT con menos retardo que el enfoque combinacional. Sin embargo. las compuenas externas son requeridas nhoro entre etapas, puesto que la señal CNTEN para cada etapa debería serel ANO lógico de la señal maestra de habilitación de contco y las salidas COUT de todos los contadores de orden inferior. Estas compuertas externas pueden evitarse si los contadores de orden superior lienen múltiples entradas de habilitación.
salida de acarrt!a rt!gistmda
Sección 8.4
1m
~e 1 protegld 1 pe'
d me 10 d
Contadores
u r
La tabla 8-17 muestra cómo crear un contador serie sincrónico de 8 bits con la ayuda de la celda que definimos anteriormente. Las primeras dos asignaciones en el cuerpo de la arquitectura sintctililn las sei\ales LDNCLR y NOCLRORLD en común. Las siguientes dos proposiciont!s manejan las condiciones de frontera paro la cadena serie de habilitación de contco. Finalmente. la instrucción genera te (presentada en la página 453) instancia ocho celdas de contador de I bit Yconecta la cadena de habilitación de conteo como se requiere. Debe quedar claro que un contador más grande o más pequeno puede crearse simplemente al cambiar unas cuantas definiciones en el programa. Se puede poner la instrucción generic de VHOL y hacer buen uso de ella aq uf paro pennitir que se cambie el tamai\o del contlldor con un cambio de una \fnea (v~ase el ejercicio g.53). Tabla 8-17 Programa VH DL pata un contador serie sIncrónico tipo 74)11163 de 8 bits.
libr;uy IEEE; use IEEE.st~logic_l164. all; entity V74x163s is port( CLK. CLJU.. ID_L. ENP. ENI': in STDJOOIC; D: in S'I1U1XHCVEt.'ItlR (7 da.mto O) ; Q: out STDJ.(XilCVa:lOR (7 downto O); RCO : out STDJOOIC ); ene! V74x.1 63s ; architecture V74x1 63s_arch of V74x163s is CQ¡¡ponent syncsercell port! CLK. LtNX:LR. t«X:LRORLD. OlI'ENP. D. 0lI'EN: in STDJ,OOIC; O'n'EH), Q: out STD_lOOIC ) ; end ",,,,¡poo,nent; eigmol t.tNX:"LR. NOC1..RORLO: STO_Itx;.lC ; -- eeftales carunes
signal SCNTEN :
STD~IC_VECIOR
(8 downto O) ; -- entradas de habilitación de conteo serie
begin J...[H)CLR < _
(not LD..L) and CLR.....L; -- crear controles carunes de carga y borrado
M)CLRORLD < - ID..L and CULL;
9CNTEN(0) <_ ENT; -- habilitación de conteo serie en la primera etapa ROO <_ SCNTEN(8); -- ReO es equivalente a salida de habilitación de conteo final 91 : for i in O to 1 generate -- generar las ocho etapas syncsercell Ul : syncsercell part map ( CLK. LIHJCLR, ~. ENP. D(i) , SCNTENlil , SCNTEN(i . ll. Q(i)) ; end generate; ene! V74xl63s_arch ;
711
712
Capftulo 8
Prácticas de diseno lógico secuencial
8.5 Registros de corrimiento 8.5.1 Estructura del registro de corrimiento rq;is/ff1 d~ corrim;tnlO
Un ngis/ro dt! corrimiento es un registro de n bits con una disposición para recorrer sus datos almacenados por una (XlSieiÓll de bit en cada tic del reloj, La figura 8-46 ilustra la estructul1l de un registro de eornmiento de entrada serie y salida serie, La tn/r(ula scri~. SEAIN. especi fica un nuevo bit que será introducido por un extremo para cada tic del reloj. Este bit aparece en la salida serii!, SEROUT, después de 11 ties del reloj, y se pieroc un tic más tarde, De este modo, un registro de cornmiento de " bits de entrada serie y salida serie puede emplearse paro retardar una señal en n tics del reloj. Un registro de corn'miento dt! t!ntmda serie y salida paro/t lo. mostr.ldo en la figu ra 8-41. tieoe salidas paro todos sus bits almacenados, haciéndolos quedar disponibles para Otros circu itos, Un registro así puede utilizarse para erectuar ca"ver.fió n u rie tI partllelo. como se explicará más adelante en esta sección. A la inversn. es posible construir un "gis/ro de corrimitlllo (le e"mula en por(lido y salida st.'rit'. La figum 848 ilustra la estructura general de un dispositivo de esta naturaleza. P-.tra cada tic de reloj el registro carga nuevos datos de las entmdas 1D-ND o lttOITe su contenido actual. dependiendo dd valor de la entrada de control LOADlSHIFT (que podrfa ser llamada LOAD o SHIFT_L). Internamente, el dispositivo utili1.a un mulo tiplexorde 2 entradas e n cada entrada D del flip-Ilop para seleccionar entre los dos casos. Un registro de corrimiento de entrada en paralelo y salida serie puede ser empleado para efectuar cOI/I·er.fión pamlt!l1J (¡ Stri~, como se explica más adelante en esta sección. Al proporcionar salidas para todos los bits almacenados e n un registro de corrimiento de entrada en paralelo. obtenemos el rt'g istro d~ corrimiento de elllmtla ell fHlr(llt!lo y sulidt¡ ¡,,¡mielo que se: muestra en la figura 849. Un dispositivo asees muy gencml pam utili.z.nrlo en cualquiera de las aplicaciones anteriores de los registros de corrimiento.
t n/rodo s~rit salida Stri~
"gis/ro dt corrimitn/o d~ ~n/f1u/(l Strit. solido CQfll'trsión Strit o poroltlo fl!gis/m dt ClJrrimitlllQ dt tn/rodo tn pomltllJ. salido Strit
COIII,tNión pomltl
FI g un 8-46 Estructura en un registro de corrimiento de entrada
Figura 8-47 EstruC1ura de un regIstro de corrimiento de entrada se-
serie, salida serie,
a
SERIN
o
CLOCK
t' a
o
t. • •• • • • •
• • •
SERIN
o
CLOCK
t"' o
a
.0
a
20
-t
CK
I
rie . salida paralelo,
CK
• • • •
[¡;==;a~:'..__ seROUT
• • •
• • • •
714
capitulo 8
Prácticas de diseno lógico secuencial
8.5.2 Registros de corrimiento MSI La figura 8·50 muestro los sfmbolos lógiCO§ para tres populares registros de corrimiento de 8 bits MSL El 74x/64 es un dispositivo de emrada serie y ~lida paralelo con una entrada de boilOOo nsincrónica (CLR_L). TIene dos cnlr.ldas serie que se opcl"'.lII con ANO de manero imema. Es dttir. IarIto SERA como SEAS deben ser 1 para ser introducidos en el primer bit del registro. El 74:c/66 es un registro de corrimiento de entrada en parolclo y salida serie. también con entrada asincrónica de borrado. El disposith"O efectúa el corrimiento cuando SH/LO es I y de otro modo carga nuC'o·os datos. El ' 116tieoc un arreglo de temporización poco habitual llamado un "reloj de compuerta" (\·tase también la sección 8.8.2); tiene dos entradas de reloj que se encuentran conectadas a los flip-fl ops intemos como se muestra en la figura 8-50(c). Los diseñadores del ' 166 10 destinaron para que CLK sea concct.ad.a a un reloj de funcionamiento libre y parn CLKINH sea asertiva para inhibir CLK, de modo que no OCUIT'J ni corrimiento ni carga en el siguiente tic de reloj. y el contenido actual del registro se mantenga. Sin embargo. para que esto funcione, CLKINH debe c amb i a~ solamente cuando CLK es 1: de otro modo, se presentarl n flancos de reloj indeseables en los flip-flops internos. Una manera mucho más segura de obtener una función de '"retención" es empleada en los siguientes dispositivos que discutimos aquí. El 74xl94 es un registro de corrimiento bidireccional de entmda en p.1J":lIc1o y salida paralelo dc 4 bits MSI. Su diagrama lógico se prt.-senta en la ligura 8·51. Los registros de corrimiento que hemos estudiado con anterioridad son llamados rt'gistros de corrimiento IInidirtecio1lnlt's debido a que efectúan el corrimiento en una SQla dirección. El ' 194 es un " 8 isrro l it! c orrim it!lI fO bülil?Cci ollo l porque su oonlenido puede s-e f desplazado en cual-
74xJ64
74x/66
74x l 94 regis/m de corrimiento unidimeiofwl
registro de corrimielllO bid i rrcdo,,,,1
Figura 8- 50 51mbolos lógicos tradicionales para registros de corrimiento MSI: (al registro de corrimiento de entrada serie, salida paralelo, de 8 bits 74)(' 64, (b) registro de corrimiento da entrada en paralelo, salida serie, de 8 bits 74)(166, (e) circuito equivalente para entradas da reloj del 74xl 66, (d) registro de corrimiento universaI 74xl 94. (b)
74xl64
(. )
•%,eu< CLR 1
SERA 2 SERB
OA OB
oc 00
, ,•
•
" " OG " OH " OE OF
(o)
eu< CLK INH
a
cu<
a
00
"
otros
flip- Jlops
74xl 66
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• ClKJNH " SHlLO ~ ClR , SER , BA
(d)
~elCleRu< • , ,• eO ,• A
1 lO
UN
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51
SO
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SecclÓf'l 8.5
Registros de corrimiento
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F I g u ra 8-5 1 Diagrama lógico para el registro de corrimiento universal de 4 bits 74Xl94, iocluyendo números de terminales para un encapsulado en doble linea de 16 terminales estándar.
715
716
Capitulo 8
Prácticas de diseño lógico secuencial
Tabla 8-18 Tabla de función para el registro de corrimIento universal de 4 bits 74xl94.
Entradas
Estado s/gulttnte
Función
51
SO
Retención CQll'imiento a la derecha Corrimiento ti la izquierda Carga
O O
O
I I
O
oe
I
A
OA' OA AIN
I
O'"
OCO
OQo
oe
OC
OA
oe
OC
00
00 OC UN
e
o
e
quieroi de dos direcciones. dependiendo de una entroida de control. Las dos direcciones son llamadas "izquierda" ("len") y "derecha" ("righI"'), aun euandoel diagrama lógico y el i;;.quindfl sfmbolo lógico no necesariamente se dibujen de esta manem. En el ' 194, iU/llierda quiere dcruhfl decir "en la dirección de QO hacia QA·'. mientras que derecha significa "en la dirección de OA hacia 00". Nuestro diagrama y sfmbolo lógicos para el 194 son consistentes con estos nombres si usted los hace girar 90" en el sentido de las manecillas del reloj. La tabla 8- 18 es una tabla de función para el 74x 194. Esta tabla de función está altamente comprimida. puesto que no contiene columnas para la mayoría de las entradas (A- O, RIN, U N) o el estado actual CA-OO. Con todo, al expresar cada valor de estado UN O+< siguiente como una función de estas variables impUcitas, define completamente la ope~ HQH ración del ' 194 para todas las 2 12 combinaciones posibles de entrnda y estado actuales, ClR GOG ¡y seguro que supero una tabla de 4,096 renglones! CLK FOF Advierlll que la entrada UN ("len-in") del '194 se encucntrn conceptualmente locaEOE li7.ada en el lado "derecho" del chip, pero es la entrada serie para conimientos izquierdos. 000 Igualmente, AIN es la entruda serie parn los I::orrimientos defC(;hos . COC El ' 194 se denomina en ocasiones un registro de COI ,imiento uni\'ersl/l debido a que BOa puede hacerse funcionar como cualquiera de los tipos de registro de corrimiento menos AOA generales que hemos disc:utido (por ejemplo. unidirec<:ional: de entrada serie y salida RIN OA paroilelo: de entrada en parulelo y salida serie). De hecho, muchos de nuestros ejemplos de diseño en las siguientes subsecdones contienen ' 194 configurados para utilizar solaFigura 8-52 mente un sulx:onjunto de sus funciones disponibles, Sfmbolo lógico tradiEl 74x299 es un registro de corrimiento universal de 8 bits en un encapsulado de Cional para el 74X299. 20 terminales: su sfmbolo y diagrama lógicos se ilustran en las figura 8-52 y 8-53. Las funciones y la tabla de función del ' 299 son semejantes a las del ' 194, como se muestra en la tabla 8- 19. Para ahorrnr terminales, el ' 299 hace uso de Ifneas de tres estados bidireccionales para entrada y salida. como se ilustrn en el diagrnma lógico. Durante las operaciones de carga (S l SO = 11), los buffers de tres estados son deshabilitados y los
,.
....
" ," ,"
"
•"
," ,
"
T 8 b la 8·1 9 Tabla de función para un registro de corrimiento universal
Entr.da.
Estado s/gulttnte
51
SO
OA'
OB'
OCO
OlJo
OE·
OFo
QGo
OHo
Retención
O
O
oe
OC
I
OA
oe
Corrimiento a la izquierda
I I
O
oe
OC
OG OF OH
I
ADA
BOe
00 COC
OF OE OG FOF
OH
O
00 OC
OE
Corrimiento a la derecha
OA AIN
Función
I
de 8 bits 74x299,
c...,
OE 000
00
OF EOE
GaG
aG
UN HOH
Sección 8.5
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"-
~
±I
Registros de corrimiento
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OH
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114 )
".
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000
roe 006
I
Seccjórl 8.5
Registros de corrimiento
719
8.5.4 Conversión serie/paralela Una apl icaciÓn Ifpica de la Imnsferencill de datos serie entre dos módulos (posiblemente en un segmento de equipo de conmutación de CO) se muestra en la figura 8-54. Nonnalmente se conectan tres señales entre un módulo fuente y un módulo de destino para llevar a cabo la tr.lnsfere ncia: •
• •
R~loj.
La señal de reloj proporciona la referencia de temporización pam tmnsferencias. definiendo elliempo pam Imnsferir un bit. En sistemas con sólo dos mó-
dulos. el reloj puede ser parte de los circuitos de control localizados en el módulo fuente como se muestrn. En sistemas más grandes. el reloj puede ser generndo en un punto común y distribuido a todos los módulos. Datos en serie. Los datos mismos se trnnsmiten en una sola lfnea . Sincroniznción. Un pubo de sincroniznción (o pI/Iso de sincronfa, "sJnc ") proporciona un punto de referencia para definir el fonnato de los datos, tal como el principio de un byle o palabra en el flujo de d:llos en serie. Algunos sistemas omiten esta señal y en su lugar utili7.an un patron único sobre la Unea de datos en serie para la sincronización.
puIJo d~ Jincrrmi:.ación puIJo d~ sincronía (s)'m:,
Las caracterfsticas de temporización generales de estas señales en una aplicación telefÓnica digital tfpica se Illuestnm en la figur.!. 8-55(3). La señal de reloj (CLOCK) tiene una frecuencia de 2.048 MHz para pennitir la lranSferenc1a de 32 x 8.(x)() bytes de
8 bits por segundo. El pulso de 1 bit de ancho en la señal SYNC identifi ca el comienzo MódulO luenle
Módulo de destino
Figura 8-54 CLOCK Circuitos óe control
SYNC
eonwrtklo< DalOS en paralelo
",mlolo aserie
"
Un sistema que transmite datos de manera serial entre módulos.
Circuitos de control
ConveniOOr SDATA
Mrie a paralelo
DalOS en paralelo
720
Capítulo 8 Prácticas de disei'io lógico secueocial {.)
_ _ _ _ _ _ CUildro tia 2561ies de reloj po¡ 125 rns
CLOCK (RElOJ)
-------j
• • •
(2.00l8 MH~)
n
.,NC
¡:...
SDATA
n
•••••••••••
1""'."."";01
.... ,........ s',o
.......... 31
• • •
I
32 se;pen1OS de tiempo po¡ c:uadro ~)
.
, I I I I CLOCK J I I I I I I I I SyN(;
o
7
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2
, I I I I
3
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I
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00-07 , SDATA
I
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X X X
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X
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lEa'·"
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.... , '"*'"
Fi gur a 8-55 Diagrama de temporización para la conversión de paralelo a serie: (a ) un cuadro completo; (b) un byte al principio del cuadro. ('¡m¡/ro
st gmt'lIIo de /¡"",po
de un inlervalo de 125 ~ llamado un cUlulro. Un 10la l de 256 bils son lransmitidos en S DATA durnnte este intervalo, el cual se divide en 32 ugmell/os de liellllJO conteniendo cadn uno ocho bits. C:lda segmento de tiempo conduce una sci'lal de voz codilicada digi· talmente. Tanto los números de segmentos de tiempo como los de las posiciones de bit dentro de un segmenlO de tiempo se localizan en relación con el pulso SYNC. La figura 8-56 muestra un circuito que conviene los d:llos e n parollclo a fonnato serie de la figuro 8-55(a), con lalemporiz.ación detallada mostr.ada en (b). Dos contadores 74x 163 son ala mbrndos como un contador módulo 256 de funcionamiento libre para definir el cuadro. Los cinco bits de orden superior y los tres de orden inferio r del contador son e l número de segmentos de tiempo y número de bit, respectivamen te.
'~japo
j
je u
Sección 8.5
.,v
,
,
R'
1
•, ",
74:.:163
elK elR lO ENP ENT A
OA
•O
RELOJ
00
,• eO
oc 00
Rca
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seo OCI
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BC3
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UI
Reo<
~~LK ClR
"
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Bln _l
ntifTMlfO
1
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mero de bil
74:.:10
"
74:.: 163
~
Registros de corrimiento
de
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lD ENP ENT A
•O
,• eo
OA
ao oc 00
Rca
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Be<
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"
OCS OC7
"" "
SYNC
SYNC
U, RELOJ
7":.:166
".
07 06
os dalas en
paralelo
'"D3 O, 01 00
~elK CLKINH
6
,
15
SHILD SERIN
i<,
al destino
ClR A
O
•e
•O " " " GH " E F
aH
"
U3
F I gur a 8 -56 Conversión paralelo a serie utilizando un registro de corrimiento de entrada en paralelo.
SDATA
72 1
Sección 8.5
Registros de corrimiento
Un regisltO de corrimiento de entroda en paralelo 74xl66 tiene a su cargo la conversión de paralelo a serie. El bit Ode los datos en parolelo (00-07) está conectado a la entrada del ' 166 más cercanlla la salida SOATA. de modo que los bits son tronsmitidos en serie en el orden del Oal 7. Dur,tnte el bit 7 de cada segmento de liempo, la señal BI17_ l es asertiva, lo que provoca que el ' 166 sea cargado con 0~07. El valor de 0 0-07 es irrelevante excepto duronte la ventana del tiempo de establecimiento y retención alrededor del flanco de reloj en el que se carga el ' 166. como se muestro por medio de un sombreado en el diagroma de temporización. Esto deja abierta la posibilidad de que el bus de datos en parolelo pueda ser empleado para otros cosas en otros momentos (vea el ejercicio 8-54). Un módulo de destino puede convertir los datos en serie de vuelta al formato en paralelo uti lizando el circuito de la figura. 8-57. Un conllldor módulo 256 construido a partir de un par de ' 163 se utiliza parareoonstruir los segmentos de tiempo y los números de bit. Aunque SYNC es asertiva durante el estado 255 del conllldoren el módulo fuente. SYNC carga el contador del módulo de deslino con Ode manera que ambos contadores se van a Oen el mismo flanco de reloj. Los bits de orden superior del contador (número de segmentos de tiempo) no se utilizan en la figuro, pelO se pueden utilizar en otros circuitos del módulo de destino paro identificar el byte de un segmento de tiempo particular, en el bus de dutos en paralelo (POO-P07). La figura 8-58 muestrn la temporizoci6n detallada para el cimlito de conversación serie a paralelo. Un byte recibido completo se encuentra disponible en la salida en paralelo del registro de cOi limiento 74x l64 durante el periodo de reloj que sigue a la recepción del último bit (7) del byte. Los datos en paralelo en este ejemplo eslán doblt mente compensados (tienen doble buffá): una vez que son completamente recibidos, se transfieren a un registro 74x377, donde se encuentrnn disponibles en P DO- PD7 paro! ocho periodos de reloj completos hasta que el siguiente byte es completamente recibido. La señal BITO_l habilita al '377 paro cargarse en el momento apropiado. Podrian proporcionarse registros y codificación adiciomtles para cargar el byte de cada segmento de tiempo en un registro diferente. haciendo cada byte disponible par.!. 125 lJ.5 Í\-ea la sección 8.57).
723
lI(l/os dobltm"fl/e cQrn~nsados
(con doble buffer)
F I gura 8-58 Diagrama de temporización para la conversión en serie paralelo.
..
RELOJ SYNC
I
J I I ~
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J
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O
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2
X
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X
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X
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X
O
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2
I I I I L
X
X
X
X
7
\ ¡
O
/ ¡ ,
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V
byte 31
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7
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X
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V
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X
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byte
1>II:;1o! 1
byl e O
724
Capitulo 8
Prácticas de diseño lógico secuencial
Una vez que los datos recibidos se encuentran en fonnato paralelo. pueden rdeilmente ser almacenados o modificados por otros circuitos digitales: proporcionaremos ejemplos en la sección 10. 1.6. En la telefOllla digital, los datos en paralelo recibidos se convienen de vuelta en un voltaje analógico que es filtrado y ttansmitido a un audffono o bocinas por 125 j.1s. hasta que la siguiente muestra de voz llega.
8.5.5 Contadores de registro de corrimiento La conversión 5Crielpamlela es
cQtltllllor d~ rrgistro lit
corrimkmo
una aplicación de " datos", pero los registroS de cOi ,imlenlO tambifn tienen aplicaciones "sin datos". Un registro de corrimiento puede ser mezclado con lógica combinacional para rormar una máquina de estado cuyo diagrama de estado sea cklico. Un circuito de esta naturaleza se denomina un camador de rq:istro de corn"miento. A diferencia de un contador binario, un contador de regislro de corrimiento no cuenta en una secuencia binaria ascendente o descendente, pero no obstante. es ¡Jtil en muchas aplicaciones de "conlrol". .5V
Figura 8-59 El diseño más sencillo para un conlador de anillo de 4 estados, 4 bits con solo un 1 en circulación.
A
RELOJ (ClOCK)
AESET (carga)
74xl94
~~ , • 10
rL
mbrado corno
'" """ m
." . v:
CLA SI
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OO"&II18nlo IzqLierdo.
SO
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~.
C
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00 OC
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00
01 Q2
00
Secclórl 8.5
:J
RELOJ (ClOCK) RESTABLECIMIENTO
I
I
I
I
l
I ~
Registros de corrimiento
I
725
Figura 8-60 Diagrama de temporiza, cI6n para un contador
"""\
en anillO de 4 bits.
I-¡
01
02
I
03
ESTADO
-1
1
51
52
53
I
I I•
..
'=
I 51
1
52
1
8.5.6 Contador en anillo El contador de R:gistro de corrimiento más sencillo utiliza un R:gistro de corrimiento de 11 bits para obtener un contador con n estados, y es llamado un confluior ~fI anillo. L:l figuro 8-59 es el diagrama lógico p:1m un contndor en anillo de 4 bits. El registro de couimicnto unh'Crsal 74x 194 es alambrado de modo que nonnaImcnte efectúe un cUllimiento i7.quicrdo. Sin embargo, cuando RESET es asertiva, carga 0001 (consulte la tabla de función del '194.13bla 8-18). Una vez qut: AESET es negada. el '194 se desplaza a la izquierda en cada tic del R:loj. La enlradaen serie UN está conectada a la salida "más a la izquierda", de motIo que los estados siguientes son 0010, 0 100, 1000.000 1.0010.... De esta formo. el contador visi13 cuatro únicos estndos antes de repetirse. Se muestra un diagrnma de temporización en la figura 8-60. En general, un contador en anillo de 11 bits visita" estados en un cick>. E! contadoren anilk>en la fi gura 8-59 tiene un problema principal: no es robusto. Si su única salida I se pierde dctOOo a un problema de hardware temporal (por ejemplo. ruido). el contador se va al estado 0000 Yse mantiene aIú etemamenle. Igualmente, si una salida I extra se establece (por ejemplo. si se crea el estIldo 010 1), el contador pasará a tra\·és de un ciclo illCOt reciO de estados y se quedru"á en ese ciclo por siempre. Estos problemas son bastante evidentes si dibujamos el diagrnma decslado complelo paro. el cin:uitocontador. el cual tiene 16 estocJos. Como se muestra en la figura ~I. exÍSlen 12 estndo<:; que no son parte del ciclode conteo normal. Si el contador por alguna razón se sale del ciclo normal, se queda fuera de él.
Figura 8-61 Diagrama de estado para un contador en anHlo slmple.
0001
(0000)
con/ador tn anjIJo
) 001.
0011
0 101
011 0
( 101.)
0 1t 1
ti lO
1001
)
tOll
11 0 1
726
Capitulo 8
Prácticas de diseño lógico secuencial
., v R
74xl94
,
RELOJ
CU<
alambrado como I,In reglslro de corrimiento con conimlento a la
"• ,
•
aUlocorrt'cdlÑl
contat/or tfl anillo con aUlocorr«ci6n
UN O
OC
e
oc
6
06 CA
A
Figura 8-62 Contador en anillo de 4 estados, 4 bilS, de autocorrecdón, con un SOlo 1 en circulación.
comadordt
iZquierda.
RIN
"
ao
" " "
01 02 03 74>
Ul U2
ABCO
Un cO/llallor dt aulocorncci6n ~ di~ña de la.! modo que todos los estados anor· males tengan transiciones conduciendo a los estados nonnales. Los contadores de autocoi,ccción son descables por la misma razón por la que USBIllO!i un enfoque de mrnimo riesgo para establecer asignaciones en la sección 7.4.3: si ocurriera algo inesperddo. un conlador o máquina de estado deberá irse a un estado "scguro". Un circuito contador en anillo de Qulocorncción sc ilustra en la figura 8-62. El circuito utiliza una compuena NOR para desplazar un I en UN solamente cuando los tres bits menos significativos son O. Esto resulta en d diagrama de estado de la figura 8-63:
(cDlJOOOli). ---.{(IJOIJO)
Figura 8-63 Diagrama de estado para un contador en ani· 110 con autocorrección.
lD1JO
1001
11 00
0 10 1
11 0 1
0011
1011
0 11\
1111
Sección 8.5
Registros de corrimiento
727
--
.5V R RELOJ
74~194
'~CCLK CLR 10
alambrado como un registro ele oorrimienl o con cornmiento Izquierdo.
$1
,
• SO UN
•O e ,• s 5
,A
00
oc as OA
RIN
Ul ABC I _L
"
,. "=1: "
ao al Q2
,
, "
03 74.'0
" U2
Fig ura 8-64 Contador en anillo de 4 estados y 4 bits coo autocorrecci6n con un O simple circulando.
lodos los estados anonnales conducen de vuellll al ciclo nornla!. Note que, en este circuito. una señal de RESET explfcit3 no necesariamente es requerida. Sin tener en cuenla el estado inicial del registro de corrimiemo en el momento del encendido. alcanza el estado 000 1 dentro de los cuatro lics de reloj. Por lo lanto, se requiere de una señal de restable-
cimiento explfcilO solameme si es necesario asegurar que el contador arranque de manero sincronic:l con otros dispositivos en el sistem:l o paro proporcion3J" un punlo de arranque conocido en simuloci6n. En el caso general. un contador en :lnillo de autocorrección de n bits U1iliza una compuena NOR de (11 - 1) entrodas y corrige un estado :lnormal dentro de los n - I tics de reloj . En las f:lmilias lógicas CMOS y TrL, las compuen as :lmplias NANO son generalmente más fáciles de conseguir que las NOA. de modo que puede ser más conveniente diseñar un contador en anillo de 11utocorrección como se muestro en la figuro 8·64. Los estados en este ciclo nonn:ll del contador tienen un solo Ocirculando. El princip:ll 3tractivo de un contador en anillo para aplicaciones de control es que sus e51ndos apun:ce.n en fomla decodilicada de l de ti directamente en t:l5 salid:l5 del flip-flop. Es decir, exactamente una salida del flip-flop es asen iva en cada estado. Además, estas salidas se encuentron "I ibre.~ de interferencia": compare con el enfoque del canta· d()f" y decodificador binarios de la fi gura 8-42. ~8 . 5 . 7
Contadores Johnson
Un registro de corrimiento de 11 bils con el complemento de la salida en serie alimentado de vuelta en la entrada en serie es un contador con 2tr est¡¡dos y se denomina un eOll/af/o r d~ a"illo lrtnttJdo. de M oebíllS o Jolmsoll. La figura 8-65 es el circuito básico para un contadOf Johnson y la figura 8-66 es su di:lgrama de temporización. Los estudos normales
comodor dt al/jl lo
lrr.n;:.IlIlo COr1 /(uJor M Qf!bjus
•
728
Capitulo 8
Prácticas de diseño lógico secuencial .5V 74~194
R
-+--". AESECl -+--'<
cu<
RELOJ
alambrado como un registro de corlimiento
con corrimIoolO izquierdo.
Figura 8-65
o
Contador Joh nson
C
básico de B estados
y 4 bits.
ao ~----oo "
" " 1-"-----02
OC ~-----al
B
QB
A
QA ~r_---Q3
"
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,
u,
U2
au RELOJ
-
00
al 02
I
03 ESTADO
I
SI
S2
53
..
ss
ss
S1
56
I 51
S2
I
53
Figura 8-66 Diagrama de temporización para un contador Johnson de 4 bits.
Tabla 8-20 Estados de un contador
Johnson de 4 bits.
Nombre de/ •• tado
03
02
01
QO
DecodlflCltCf6n
SI
O
O
O O
O I
03'· 00'
52
O O
S3
O
o
1
1
Q2' · al
54
O
S5
I
1 1
56
1
1 1 1
1 1 O
03' · Q2 03 · 00 al . 00-
S7
I
o
02 · Ql '
58
1
O O
I I O
O
al ' · 00
03 · Q2'
732
capitulo 8
Prácticas de disei'io lógico secuencial
.5V
f RELOJ (CLOCK)
'4<'94 ~~K • so , UN
R
1 10
AESET (caIga)
CLA 51
• 5
~ ,¡.
O
/
00
e
oc
B
06
,• A , R'N
CA
V
alambrado como un legistro
~ corrimiento con corrimiento a la IZQ\,I1e1da
"
X2
" ::¡=; " "
X, XO 74)(02 74x86
•
,
U.
:~
,
•
74~86
•
U3
U2
U2
X3
F i 9 u re 8-69 Un contador LF5R; las modificaciones para Incluir el estado de ceros en s u totalidad s e muestran en color gris. El diagrama lógico pan! un contutlor LFSR de 3 bits se ilustr.l en la figura 8-69. Lu
secuencia de estado para este contador se muestra en las primeras tres columnas de la tabla &-22. Comenzando en cualquier estado distinto de cero. 100 en Ill tabla. el contador visita siete estados Ilntes de regresar al estado inicial. Un contador LFSR puede ser modificado para te ner 2~ eSl:l.dos, inclu yendo el estado lle no de ceros. como se muestra e n color gris para e l contador de 3 bits de la fi gura 8·69. La secuencia de estado resultan te es dada en las últimas tres columnas de la tabla 8-22. En un contador LFSR de n bits, una compuena XOR extr.l y una compuerta NOR Tabla 6 - 22 Secuencias de estado para el contador LFSR de
3 bits en la figura 6-69.
5tH:lHlncls orlglnsl
5tH:u.nc1s modfflcsds
X2
XI
XO
X2
XI
XO
I
O
I
O
O
I
O O
O
I
O O
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I
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I
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I
I
I
I
O O
I
O O O
O O O
I
I
O
I
O O
736
Capitulo 8
Prácticas de disei"io lógico secuencial T a b I a 8 · 25 Programa para un contador en anillo de 8 bits.
I!XXiule Ringa
title ' a·bit Ring Counter ' • Inputs and Output s !CLK. 0ll'EN. RESTART so. . 57
pino pin istype ' reg ' ;
equations 150 .. 51] .CLK
~
M:LK ;
50 : _ CNTEN & !SO & !51 & !52 & !sJ & !S4 & !5S & !56 I !ClII'm & 50 I RESTART; ISl. . S7) : _ !RESTART & ( !CNt'EN & [51.. 51) I CNrrn & [50 ,, 56)
• self·sync • Hold • Start with one 1
• Hold
);
• Shift
ene! Ringa
El lenguaje ABEL se puede ulilizar para especificar contadores de registro de corrimiento de los diversos tipos que presentamos en las subsecciones anteriores. Por ejemplo. la tabla 8-25 es el programa para un conUldor en anillo de 8 bits. Hemos utiliUldo la capacidad exlta del PLD para agregar dos funciones no presentes en nuestros anteriores diseños MSI: el conteo ocurre solamente si CNTEN es asertiva y el estado siguiente es forzado a SO si RESTART es asertiva. Los contadores en anillo se utiliUln frecuentememe para generar relojes de fase múltiple o habilitar sedales en sistemas digitales. y los requerimientos en sistemas diferemes son muchos y variados. La habilidad de reprogmmar fáci lmeme el componamienlO del contador es una vemaja distintiva de un diseoo basado en HDL. La figura 8-7 1 muestra un conjumo de sei\ales de habilitaciÓn o reloj que pueden requerirse en un sistema digital con seis distimas fases de operación. Cada fase dura dos tics de una señal maestra de reloj. MClK. durante la cual la sei\al correspondiente de habilitaciÓn de fase de nivel activo bajo PLL es asertiva. Podemos obtener esta clase de temporización de un contador en anillo si proporcionamos un flip- nop extra para contar los dos ties de cada fase. de modo que se presente un corrimiento en el segundo tic de cada fase. El generador de temporización puede ser construido con unas cuantas entradas y salidas de un PLD. Se proporcionan ues entradas de control, con el siguiente componamiento: RESET Cuando esta entrada es aseniva, ninguna salida es aseniva. El contador siempre va al primer tic de a fase 1 despu6s de que AESET es negada. AUN Cuando se afinna, esta entrada pennite avanzar al contador al segundo tic de la fase actual, o al primer tic de la siguiente fase; de otro modo, el tic actual de la fase actual es extendido. RESTART La aserciÓn de esta entrada provoca que el contador regrese al primer tic de la fase l. incluso si AUN no es asertiva.
Sección 8.5
Registros de corrimiento
•
MCu< T1
PCL
Pu PU
= -
Y
rL
..¡
-1
l'
1[
..¡
)
..¡
V
~
IL
PU
-
F I 9 u r a 8 - 7 1 Formas de onda de temporización de seis !ases requeridas en cierto sistema digital.
Ta b la 8 -26 Programa para un g9f1erador de formas de onda de seis lases.
moduleuTlHEGEN6 u titleu ' Six-phaseuHasteruTiminguGeneratoc'
'ulnputuanduoutputupinsu IeLK. uRESET , uRl./N. uRESI'ARTuuuuu u uu u uuuuuuuuupin;
TI. uP!.J., u P2..L. uP3_L. uP4J,. uP5J" uP6J.uuuuupilluistypeu · reg ' ; u 'uStateudefinitions PHASESu·u [PIJ,. u P2J,.. uPLL, uP4J.. uPSJ.. LJ ~J.l ; NEXTPHu.u [P6.J,. u P1_ L, uP2J" u P3J., u P4_ L. u PS....Ll ; SRESETu • u [1. ul. uI, uI. uI. ul) ; Plu "uuuuu [O , uI. uI, uI, ul, u I ] ;
equations TI . CLKu · uM:'LK; uPHASES . CLKu-uM:'LK; WHENuRESETu'I'HENu (Tl u : "u I ;uPHASESu: · uSRESET; I ELSEuWHENu (PHASES""SRESET) u 1uRFSTARTu'I'HENu ITl u: · uI ;uPHASESu· uP1; )
ELSEuWliENuRUNu&uT1uTHENuíTlu: ·uO:uPHASFSu; .,u PHASES; 1 ELSEu\l¡liENuRUNu&u !Tlu'IllENu ITl u : "uI; u PHASESu : · uNEXTPH; ) ELSEu (Tl u : · uT1; uPHASESu : · uF'IiASES ; )
endu TlMEX;EN6 La tabla 8-26 es un programa que crea el comportamiento requerido. Note el uso de conjuntos para especificar el componamiemo del comador en anillo de manera muy
concisa, con el RESET, AESTART y AUN teniendo el componamiento especificado en cuaJquier fase del contador.
737
IL
SeccIón 8.5
Registros de corrimiento
Ta b I a 8 ·27 (continuaci60) Programa alterno para el generador de formas de onda. state PSF: IF RESET 'l1iEN SRESET ELSE IF RESTAR'!' THEN PIF ElSE IF RUN 'IlIEN P5S ELSE PSF ; state PSS : IF RESET THEN SRESET El...SE IF RESTAR'!' 'l'HEli PIF ELSE I F RUN THEN P6F ELSE P55 ; •
state P6F: IF RESEiI' THEN SRESEiI' ELSE IF RESTAR'!' THEN PIF ELSE IF RUN THEN P65 ELSE P6F; s t ate P65 : I F RESEiI' 'IHEN SRESEiI' ELSE IF RESTAR'!' THEN PIF ELSE I F RUN THEN PIF ELSE P65 ; ene! TIMEXJN6A
El mismo comportamiento del generador de temporización en la figura 8-11 puede especificanc si se utiliza un enfoque de diseño de máquina de estado, como se muestra en la tabla 8-21. Este programa ABEl. aunque es extenso, genera el mismo comportamiento externo duranle operación normal que el anterior. y desde cieno punto de vista puede ser más rócil de comprender. Sin embargo. su realización requiere de 8 a 20 t~rminos ANO por salida, en comparación a solamente 3 a 5 por salida para la versiÓn original del contador en anillo. Este es un buen ejemplo de cómo se puede mejorar la eficiencia y desempeño del circuito mediante la adaptación de una estructura estándar simple: para un problema de diseño "particular', más que forzar una máquina de estado por fuerza bruta.
na n
'O'"
d
hos d auto
739
Sección 8.5
Registros de corrimiento
Ri_ l puede definirse como una salida combinacional tipo Moorc que es asertiva cuando la correspondiente Pi_l es asertiva y estamos en e! segundo tic de una fase. El código adicional ABEL para apoyar este primer enfoque se muestra en la tabla 8-28. Este primer enfoque es fácil. y fu nciona bastante bien si las señales PLl van a ser utilizadas solamente como de habilitación o como otras entradas de control. Sin embargo, es una maJa idea si estas señales van a ser empleadas como relojes. porque pueden tener interferencias. como explicaremos a continuación. Las §cñales Pi_L y T1 son todas las salidas de mp-Ilops cronometrados por el mismo reloj maestro MClK. Aunque e.~ tas señales cambian aproximadamente al mismo tiempo, su tempori zación nunca es bastante exacta. Una salida puede cambiar más pronto que la otra: esto se conoce como u sgo de lemporiz.aci6n de salid(!. Por ejemplo. supongamos que en la transición del estado 1 al 2 en la fi gura 8-7 1, P2_l se va al nivel BAJO antes de que T1 se vaya al nivel ALTO. En este caso. aparecerá una breve interferencia en la salida de R2.-L Para obtener salidas libres de interferencias, deberíamos diseiiar el circuito de manera que cada salida de fn...e sea una salida registrada. Una forma de hacer esto es construir un contador en anillo de 12 bits y emplear solamente salidas alternas para producir las formas de onda deseadas; un programa ABEL que uliliua este enfoque se muestra en la tabla 8-29.
sesgQ de ftm{JQriwción dI! salida
Tabla 8-29 Programa ABEL para un generador de Ionnasde onda de seis fases modífJcado.
nv:x!u l e TIMffi12 titl e ' Modi f ied s ix-phase
~~ster
Timing Generator '
• Input and ()J.tput pins K:LK, RESE."I' , RUN , RESTART
PIJ" P1J" P3J" P4J" PSJ" P6J, PIA, P2A, P3A , P4A, PSA, P6A
pino pin istype 'reg' ; pin istype 'reg ' ;
• State defini tions PHASES. (P1A , Pl_L, P1A, Pl_L, P3A , P3_L , P4A , P4_L, PSA. PSJ,. P6A , P6_LI : NEXTPH • (P6J,. PlA . P1J" P2A. P2J" SRESE."I' • [1 , 1. 1, 1, 1 , 1, 1, 1. 1,
PI.
P3A, P3J" P4A, P4J" 1. 1. 1] ;
(0 , 1. 1. 1, 1. L L L 1, L 1, 11 ;
equations
PHASES , CLK _ M:'LK; \
RESE."I' niEN PHASES : . SRESET: WIill'I RESI'AR'I' I (PHASES ... SRESE."I' ) 'J"!im PHASES : . Pl; WHEN RUN niEl'< PHASES : _ NEXTPH; PtiASES : . FHASES ;
end TIMEXi12
741
PSA, PS_L, P6AI :
742
Capitulo 8
Prácticas de dise"o lógico secuencial
Tabla 8· 30 Programa basaclo en contador para un generaclor ele formas de onda de seis lases, IlOdule TlMEXi12A title 'Counter-hased six-phase master tUming generat or ' • Input and OUtput pins tcLK. RESET. RUN , RESTART P1J,. P2J,. P3J" P4J" P5J,. P6J. ctll"3 '
,ruro
•
pm;
pio istype ' reg'; pio istype ' reg ' ;
• OefioitiOlls ctll" • Ictll"3 .• CNrO J ; PJ, • iPI_L. P2J,. P3J,. P4J,. PSJ,. P6_Ll;
equations ctll" . CLK • MCLK;
PJo. CLX • ICLK;
I'11iEN RESET TIiEN ctll" : . 15 ELSE WHEN RESTART 'l'liEN mI' : . O ELSE WHEN (RUN &: ¡mI' < 11)) ~ 0lI' ; . 0lI' • 1 ELSE WHEN RUN TIiEN mI' : . O
ELSE ""
'"
"",
,. ! ¡mI' •• P2_L ,. ! (00 -. PLL , ! lOO • • Po. ,. ! ¡mI' •• P5_L ,. ! ¡CNr • • PU
P'-.L
.
,.
! ¡mI'
O) ;
2) ; 4) ; 6) ; 8) ;
•• 10) ;
ene! TlMEX>12A
Otro enfoque más es reconocer que. puesto que las formas de onda pasan a travfs de 12 est;ylos, podemos construir un contador binario módulo 12 y decodificar los eslados de ese contador, Un programaABEL que utili7..3 este enfoque se muestr.l. en la !.libia 8-30, Los estados del contador corresponden a los valores "STATE" mostrados en la fi gura 8-72, Ya que las salidas de rase son registradas, están libres de interferencias. Advierta que son decodificadas un ciclo ames. paro explicar el retrutlo de decodificación de un tic, También. durame el restablecimiento. el contador es fOr7..ado al estado 15 más que al O, de modo que la salida P1 _L no es asertiva durante el restablecimiento,
8,5.10 Registros de corrimiento en VHOl Los registros de commiento se pueden especificar en forma estructural o de comportamiento en VHOL: examinaremos unas cuantas !Iplic!lciones y descri¡x:iones de comportamiento. La tabla 8-3 1es la tabla de func ión paro un registro de corrimiento de 8 bits con un conjunto extendido de funciones. Además de las futlCiones de retención. carga y
Sección 8.5
Registros de corrimiento
743
Tabla 8-31 Tabla de función para un registro de corrimiento de 8 bits de función eK1endida. Entrada
Estado slgu/fHIttt
52
51
SO
07.
Q60
OSO
Q40
0 30
0 2'
01.
Re/ención
O
O
O
07
as
04
03
02
O
O
I
07
De
04
03
02
a' o,
DO
ClU'ga Corrimiento a la dcf'e('ha
O
I
O
AIN
07
as os as
as
04
03
02
A'
Corrimiento a la i1.quierda
O
I
I
as
as
04
03
02
a'
DO
LIN
Corri miento circulUf a la derecha
I
O
O
DO
07
as
as
04
03
02
A'
Corrimiento circulUf a la izquierda
I
O
I
as
as
04
03
02
a'
DO
07
Corrimiento aritmo!:tico ti. la d!:f'e('h a
I
I
O
07
07
as
as
04
03
02
A'
Corrimiento aritmo!:tico a la izquierda
I
I
I
as
as
04
03
02
a'
DO
o
Funcl6n
cUl /imiento del 74)( 194 Y74)(299, efectúan operaciones de conocimiento aritmético y circular. En las operaciones de corrimienlQ cirr:,d ar , el bit que "sale" por un extremo durante un corrimiento se retroalimenta en el otro extremo. En las operaciones de co rrilIIiell/o aritmético . la entrada de frontern se establece para multiplicación o división por 2: para un corrimiento a la izquierda. la ent rnda derecha es O, parn un corrimiento a la derecha, el bit más a la izquierda (de signo) es reprod ucido.
Un programa de eomponamiemo VHDL para el registro de corrimiemo de fun ción extendida se mueslrn en la labia 8-32. Como en ejemplos anteriores. definimos un proceso y empleamos el atributo even t en la señal de CLK parn obtener el comport:lmiento disparado por naneo deseado. Vale la pena advertir las otras características de este progrnma: • Una sei\:il interna, lQ. es utili7.ada parn lo que finalmente llegue a ser la salida Q. de modo que puede ser tnoto leida como escrita mediante proposiciones de proceso. De manera alternativa, poc1rfanlos haber definido la salida Q como de lipo "buffer".
• La entrada CLR es asincfÓnica debido a que se encuenlra en la lista de sensibilidad del proceso. se prueba cada vez que cambia. Y la instrucción IF e,<;tá eslructurnda de mancr.1 que CLR te ng o procc..'r lc: ncia sobre c ualqu ier ntr,l condici6n.
• Una instrucción CASE se utiliza para definir el fu ncionamiento de registro de corri• •
•
micnlo para los ocho posibles valores de las entradas de selecd6n (2 downto O). En la instrucción CASE. el caso ''when oth ers" es requerido para evitar que el compilador proteste sobre aproximadamente ¡2)2 casos sin cubrir! La instrucción "null " indica que no se loma ninguna aoción en ciertos casos. En el caso 1, advierta que no se requiere de una acción; la opción predeterminada es para que una señal manlcnga su valor a menos que se establezca otra cosa. En la mayoría de los casos el opcradorde concatenación " &" se utiliza para construir un arreglo de 8 bits de un subconjumo de 7 bits de lQ y un bit apane.
00
rorrimitrlIQcirr:u[(lr cQr rimitnl/) QrilmiticQ
Sección 8.5
Registros de corrimiento
Tabla 8-33 Programa VHOl para un generador de formas de onda de seis lases. library I EEE ; use l EEE . stdl)ogic-l 164 .all; entity Vtimegn6 is port I OCLK , RFSf.'T , RUN, RESTART : in STDJ.(X>IC; entradas de reloj , control .- salidas de fase de nivel activo ba jo P..L : out sroJ,CGI CVEI:'l'QR (1 t o 61
I, end Vt ilr"'9n6 ; archi t ecture Vt imegn6_Mch of Vt imegn6 is signa1 IP : STDJ(XilCVEt'¡QtI. (1 to 61 ; seftales de fase de nivel activo al to internas signa1 TI : STD_UJGIC; - - pr imer tic dent ro de la fase reg i o process (!CLJ{ , IPI n
"",in
if (t«:LK 'event and M::l.K. ' 1 ') then if (RESET. ' I ' ) t hen Tl <. ' 1 ' ; I P
plo de VHDL. un vector de señal de nivel activo alto interno, I P. se utiliza para leer y escribir lo que finalmente llega a ser la salid:a del cin:uito; esta señal interna es convenientemente invenida en la última instrucción para obtener el vector de señal de salida de nivel activo bajo requerido. El resto del programa es directo. pero advierta que tiene tres niveles de pioposiciones If anidadas. Una posible modificación a la aplicación anterior es producir formas de onda de salida que sean asertivas solamente durante el segundo tic de cada fase de dos tics; tales formas de onda se mostraron en la figura 8-72. Una numera de hacer esto es crear un contador en anillo de 12 bits ':1 utiliUll' solamente salidas alternas. En la realización de VHDL solamente las salidas de seis fases, P_ L (1 t o 6) . aparecerían en la definición de entidad. Las seis señales adicionales. que nombramos NEXTP (1 t o 6 ). son locales a la definición de la arquitcclUra. La figura 8-73 muestra la relación de estas señales para operación de regislro de corrimienlo. y la tabla 8-34 es el programa VHDL.
745
Sección °8.6
Circuitos iterativos contra secuenciales
747
Note que una variable de 6 bits, TEMP. se utiliza sólo como un lugar temporal para retener el valor antiguo de I P cuando se presenta el corrimiento, IP secarga con NEXTP, y NEXTP es cargada con el valor antiguo. desplazado de I P. Debido a que las proposiciones de asignación en un proceso se ejecutan st:cllt:ndlllmtmlt:, no podríamos escapamos solamente escribiendo " IP<: NEX'I'P; NEXTP <_ I P(6 ) & IP (l to 5) ;";. Si hiciéramos eso. entonces NEXTP seleccionarla el nut:m valor de IP, no el antiguo. Note también que puesco que TEMP es una variable local. no una señal. su valor no es visible fuera,del proceso. También, una invocación de plOCCSO nunca emplea el valor de TEMP de una invocación anterior. Por lo tanto. el compilador VHDL no necesita sintetizar ningún fl ip-flop para retener el valor de TEMP.
-8.6 Circuitos iterativos contra secuenciales Presentamos los circuitos iteractivos en la sección 5.9.2 . La función de un cin;uito iterativo módulo n puede efectuarse mediante un cirt:uito secuencial que utilice sólo una copia del módulo; sin embargo. requiere de n pasos (tics de reloj) para obtener el resultado. Éste es un ejemplo excelente de un compromiso espacioltemporal en diseño digital. Como se muestro en la figura 8-74, los Hip-lIops se utilizan en la versión de circui· tO secuencial para almncenar las salidas en cascadn al fi naJ de cada paso: las salidas del flip-flop se emplean como las entradas en cascada al principio del paso siguiente. Los ltip-flops deben ser inicializados a los valores de entrllda a la frontetll antes del primer tic de reloj. y contienen los valores de salida a la frontera después del n fsimo tic. Puesto que un circuito iterativo es un circuito combinacional . todas sus entradas primarias y de frontera pueden aplicarse simultáneamente y 5US salidas primarias y de frontera están todas disponibles después de un retardo combinacional. En la versión de circuito secuencial. las entradas primarias deben ser entregadas de manera secuencial. una por cada tic de reloj. y las saJidas primarias son producidas con temporización similar. Por lo tnnto. los registros de conimiento de snlidn serie se emplean con frecuencia para proporcionar las enlJ'adas. y los registros de corri miento de entrada serie se utilizan paro recolectar las salidas. Por esta I1lZÓn. la versión de circuito secuencial de un "artefactO iterativo" se denomina con frecuencia un "artefacto serie". RELOJ - - - - - - - - - -
Figura 8·74 Estructura general de la versión de circuito secuencial de un circuito iterativo.
PII====¡¡n e,
PI el
mOdulo
""
ca
registro
PO
e, PO,
Sección "8.6
"1
o
2
I
A
3
Circuitos iterativos contra secuenciales O
2
I
749
A
3
RELOJ
""\
RESECL
O
I
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EOO EOI
I
-f-1 I
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I
11 O
o
I
O
O
I
O
r
rtv
~ ~~I~
I
F I gura 8- 7 7 Diagrama de temporización pare circuito comparador serie.
Un circuito sumador binario serie para sumandos de cualquier longitud se pueden construir a partir de un sumador completo y un " ip-flap D. como se muestra en la figura 8-71:1. El flip-flop, que almacena el acarreo entre bits sucesivos de la suma. se borra a Oen
sunuulor bin(lrio tn Itrie
el restablecimiento. Los bits de sumando se presenlan en serie en las entradas A y B. comenz.andocon cILSB, y los bits de suma aparecen en S en el mismo orden. Debido al gran lamaoo y alto costo de los circuitos de lógica digibl en los primeros días de esta tccnología, muchas computadoras y calculadoras utilizaban sumadores
en serie y otras "cl1iioncs en serie de circuitos iteractivos para cfeetuur operaciones aritméticas. Aun cuando e.~tos circuitos aritméticos no se empican muc ho hoy en dia. es un recordatorio formativo de los compromisos espacio/temporales que son posible!> en el diseño digital. sumador completo A
•
A
• CIN
RESET..L,
RELOJ
S CO\JT
S CO\JT
RCO'"
O
Q
i>cu< CIN
Fi gura 8-78 Circuito sumador binario serie.
750
Capitulo 8 Prácticas de diseno lógico secuencial
8.7 Metodología de diseño sincrónico Úf/t'ma síncrono
En un SiSt~/lIl¡ sillcr6nico. todos los llip-flops se encuenU'aIl tcmpori~ con la mism.a sei\al de reloj común. y no se emplean las entradas de preslablecimienlo y borrado. excepto paro
[a inicialización del sistema. Aunque todo el mundo no marcha al compás de un reloj común. dentro de los confines de un sistema o subsistem.a digital podemos hacerlo as!. Cuando interconectamos sistemas o subsistema.>; digitales que utilizlln diferentes relojes. por lo regular podemos identificar un número limitado de señales asincr6nicas que nt.."CCSitan de un trlltamiento especial. como veremos en la sección 8.8.3. Las CaITCrllS y [os riesgos no son un problema en los sistemas sincronicos, por dos razones. Primero. los únicos circuitos en modo fu ndamenlal que pueden estar sujetos a Cam!11lS o riesgos ~ncial es son elementos prediscñados. tales COIIIO los flip-flops discretos o celdas ASle. que son garantizados por el fabricante paro! que funcionen apropiadamente. En segundo lugar. aun cuando los circuitos combinacionales que manejan las entradas de control de flip-nop pueden contener riesgos estáticos, o dinámicos o de fu nci6n. estos riesgos no tienen efecto. puesto que las enlrndas de control son muestreadas solamente despuis de que las interferencias inductoras de riesgos hayan tenido oponunidad de establecerse. Apane de diseñar el componamiento funcional de cada máquina de estado. el disc!'Iador de un sistema o subsistema sincr6nico práctico debe eft.'Ctuar justamente tres tareas bien definidas paro ascgurllr un funcionamiento confiable del sistema: l . Minimizar y detemlinar la magnitud de sesgo de reloj en el sistema. como se disc utió e n la liCcción 8.8. 1.
2. Asegurar que los flip-flops tengan márgenes positi\'OS de tiempo de establecimiento y de retención. incluyendo una asignaci6n ¡xlr.l el sesgo de reloj. como sc describió en la secci6n 8.1.4. 3. Identificar las clllmdlls asincmnicas. sincronizándolas con el reloj y as<."'g urarque los sincronizadores tengan una probabilidad adecuadamente baja de falla, como se describe en las secciones 8.8.3 y 8.9. Antes de cntr.u en estas cuestiones. en esta sección examinaremos un modelo general paro la estructUrll del sistema sineronico y también un ejemplo.
8.7.1 Estructura del sistema síncrono Los ejemplos del diseño de circuito secuencial que dimos en el capilulo 7 fueron en su
unitlaJ d~ da/OS unidad d~ rolt/rol
mayor parte máquinas de estado individuales ron un pequeño número de estados. Si un circuito secuencial tiene m.:1s de unos cuantos Hip-nops. entonec.<¡ no es deseable (y frecuentemente ni es posible) tratar el circuito como una máquina de estado monolítica simple. porque el número de estados seria demasilldo grande pal1l ser manejable. Afonunadamente. la mayoría de los sistemas o subsistemas digitales se pueden di\'idir en dos o más panes. Si el sistema procesa números. señales de voz digitalizadas o un nujo de pulsos de una bujfll. ciena pane del sistema, que llamamos la ¡¡"idad de datos. puede ser vista como la que alm.llccna. dirige. combina y generalmente procesa los "datos". Otra pane. que denominamos la unidad (le COfltrol. puede verse como la que inicia y detiene las acciones en la unidad de datos. prueba las condiciones y decide
Sección 8.7
Metodologfa de diseño sfncrono
751
lo que hay que hacer a continuación de acuerdo a las circunstancias. En general. solamente la unidad de conlfOl debe ser diseñada como una máquina de estado. La unidad de datos y sus componentes habitualmente se maneja a un nivel más alto de abstracción, tal como:
• ReSislfOS. Una colección de Oip-Oops es cargada en paralelo con muchos bits de "datos", los cuales pueden entonces ser usados o recuperados en conjunto.
•
Funcio,,~s ~s~ciali<.adlls. Éstas incluyen de corrimiento y contadores de bits
múltiples, los cuales incrementan o desplaum su contenido bajo una orden.
•
Memorill de lee/11m/escritura . Los latchs o Oip-Oops individuales en un conjunto
de los mismos pueden escribirse o leerse. Los pri meros dos puntos anteriores fueron discutidos al principio de este capítulo y el último se discute en el capítulo JO. La figura 8-79 es un diagrama de bloques general de un sistema con una unidad de control y una unidad de datos. También hemos incluido bloques e;ll:pUcitos para la entrada y salida. pero podrfamos lan sólo haber absorbido fácilmente estas funciones en la misma unidad de datos. La unidad de conlfOl es una máquina d~ estado cuyas entradas incluyen enlrad'lJ de mal/do que indican cómo la máquina va a fun cionar, y elltrod'lJ (le condición proporcionadas por la unidad de datos. Las entradas de mando se pueden suministrar mediante OlfO subsistema o usuario paro establecer el modo de operación general de la máquina de estado de control (RUNlHALT, NORMAlfTURBO, etc.). micntras las entradas de condición pennitcn a la "máquina de estado de la unidad de con· lfOl" cambiar su comportamiento como sea requcrido por las circunstancias en la unidad
eruroda ti, mil/l/lo I!m mtla l I t! rondición
de datos (ZERO_DETECT, MEMORY]Ull, eteétent). Una característica c\a\'e de la estructura en la fi gura 8·79 es que las unidades de control, datos, entrada y salida utili7.ntt todas el mismo reloj común. La figura 8·80 ilustrJ las operaciones de las unidades de control y dc datos durante un ciclo de reloj IÍpico: RELOJ -,-- - - - - - - - - COMANDO O MANDO
ENTRADA DE DATOS
ENTRADA UNIDAD
DECQNTROl (máquina
UNIDAD
de estado)
DE DATOS
SAliDA
SAUDA DE DATOS
Figura 8·79 Estructura de sistema sincrónico.
Sección 8.7
Metodologra de disei'\o srncrono
753
Esto incrementa la flexibilidad. pero habitualmente también incrementa el periodo de reloj mínimo para W ilCgir la operación del sistema, puesto que la trayectoria de retardo puede ser mucho más extensa. También. las salida.~ tipo Mca1y no deren crear lazos de retroalimentación. Por ejemplo, una senal que agrega I a una entrada de sumador si la salida del sumador es distinta de cero ocasiona una oscilaci6n si la salida del sumodor es - l .
8.7.2 Un ejemplo de diseño de sistema sincrónico Para darle a usted una pcr.;pectiva gener.d de los di\'C1"SOS elementos del diseño de sistemas sincr6niws. esta subsecci6n presenta un ejemplo representath'O de un sistema sincroniw. El ejemplo es un multiplicador de corrimiento y suma para enteros sin signo que utilizo el algoritmo de la sección 2.8. Su unidad de datos utili1.1l bloques de construcción sccuendaJ y combinacional eslándar. y su unidad de control es descrita por un diagrama de estado. La figura 8-8 ilustra funciones y registros de unidad de datos que se empican para efectuar una multiplicación de 8 bits:
multiplicador de corrimiento y SUml!
MPY/LPROD Un registro de corrimiento que inicialmente almacena el multiplicador. y acumula los bits de menor orden del producto a medida que se ejecuta el algoritmo. HPROO Un registro que inicialmente está borrado. y acumula los bits de orden mayor del producto a medida que se ejecuta el algoritmo. MeNO Un registro que almacena el multiplicando a lo largo del algoritmo. F Una función combinacional igual a la suma de 9 bits de HPROO y MeNO si el bit de menor orden de MPYILPROO es 1. y es igual a HPROO (extendido a 9 bits) de alfO modo. El registro de corrimiento MPY/LPROD sirve para un doble propósito. manteo niendo tanto los bits del multiplicador quc faltan de ,'criticar (a la derecha) como los bits de producto sin cambiar (8 lo izquierda) a medida que el algoritmo se ejecuta. En cada paso se corre a la derecha un bit. descartando el bit multiplicador que se acaba de probar. moviendo el siguiente bit multiplicador por probarse ti la posición más a la derecha. y cargando en la posición más a la izquierda un bit de producto más que no cambiará por el resto del algoritmo.
,
,
"" I "'" +I 1'8
F igura 8-81
HPROO
MCNO
"'" I I""'" "'" 1'0
IF. HPROO + MPY[O]· MCNO I
""', MPVi\.PROO
c:ommiento
Registros y funciones utilizadas por el algoritmo
de multipllcacl6n de corrimiento y suma.
754
Capitulo 8 Prácticas de diseño lógico secuencial
, ....."
''''''
70157
Fi gura 8 ~ 82 Unidad de dalos de un mulUpllcaoor binario de 8 bits de corrimiento y suma. La figura 8-82 es un diseno MSI ¡:amIa unidad de datos. El multiplicador, MPY[7:0), así como el multiplicando, MCND[7:0). se cargan en dos registros antes de que comicnce la multiplicación. Cuando la multiplicación está completa. el producto aparece en HP[7:0] y LP[7:0). La unidad de datos utiliza las siguientes señales de control:
LDMCND_L SUpuesta a l, habilita el registro U 1 del multiplicando para ser cargado. LDHP_L Su puesta a l , habilita el registro U6 de HPROD para ser cargado. MPYS[1 :0] Cuando es 11, estJlS señales habilitan el registro U2 y U3 de MPY/LPROD para ser cargados en el siguiente lic de reloj. Se establecen a OI durante la operación de multiplicación par.! habilitar el registro a la derecha del corrimiento, y a 00 en otros momentos para preservar el contenido del registro.
Sección 8.8
Impedimentos para el diseno slncrono
757
8.8 Impediment os para el diseño sincrónico Aunque el enfoque sincrónico es el método más directo y confiable el disel'lo de sistema digital. unas cuantas desagradables realidades pucd<..'tl interponerse en el camino. Discutiremos éstas en la presente sección.
8.8.1 Sesgo de reloj Los sistemas sincrónicos que utili7.an flip-flops dispar.ldos por frontera funcionan de mane·
lOl ::apropiada solamente si todos los nip-nops "1.m la frontera de reloj de disparo al mismo tiempo. La figura 8·8~ muestlOl qué es lo que puede ocurrir en caso contrario. Aquí. dos nip-nops se encuentrnn teóricamente temporizados por la misma señal. pero la señal de reloj vista por FF2 está retardada por una cantidad significativa con respecto al reloj de FF, . Esta di ferencia entre los tiempos de llegada de reloj en diferentes dispositivos !OC conoce como sesgo de reloj o asillcroníll de reloj. fi emos nombrodo el reloj relllTdado de la figum 8-85(a) "CLOCKO". Si el retardo de propagación de FF1 desde CLOCK hasta A' es brc\·c. y si la conexión física dc 01 hacia FF2 es corta, entonces el cambio en 01 pro\1x ado por una fronter.t de ClOCK puede en realidad alcanzar a FF2 O/l/es de la frontelOl correspondiente CLOCKD. En este caso. FF2 puede ir a un estado siguiente illC'OlTCCto detenninado por el siguieme estado en FF1 en lugar del estado actual. como se ilustra en (b). Si el cambio en A' llega a FF2 sólo ligeramente antes con relación a Cl OCKO. entonces la especificación de tiempo de retención de FF2 puede ser violada. en cuyo caso FF2 puooe llegar a ser mctnestable y producir una salida impredecible. Si la figura 8·85 le recuerda el riesgo esencial mostrndo en la figura 7-10 1. no anda mal. El problema del sesgo de reloj puede ser visualizado simplemente como una manifestación de loo riesgoo esenciales qUé ex.isten en todos Joo disposili\'os disp;lr.ldos por flilnCO. Podemos delenninar cualilativamenle si el sesgo de reloj es un problema en un sistema detenninado, definiendo '~IO como la cantidad de sesgo de reloj. y utilil..1mos los Otros parámetros de tempori7.aeión que se definen en la figur-.! 8- 1. Pam un fu ncionamiento adecuado. necesitamos ' ffpd(mill)
suso d~ "IQj
+ 'romb(mifl) - '~lcllCi6n - ' seslQ{mu} > O
En otras palabras. el sesgo de reloj se reSta del margen de tiempo de retención que defi-
nimos en la sección 8.1.4. ,
F 19 Ur a 8· 8 5 Ejemplo de sesgo del reloj.
(b)
I
IN
CLOCK
(o,
o
IN CU<
FFt CLOCK
al CLOCKO
o
o CU<
FF2
C2
Ir
al ClOCKO
, - incorrecto Una IlIIyectoria largay~
C2
,
,
f._._ .. _._ ._ ' - COf((lC\O
758
Capitulo 8
Prácticas de diseí'io lógico secuencial
lb'
l"
RElOJ_l _-RElOJ1
",- todo
;
en el mismo
enc.ps¡~!Ido
de el
RElOJ1 REl0J2
_ _ REl0J2
REl0J3
F I9 u r a 8·86 Retraso del reloj: (a) sesgo de reloj excesivo: (b) sesgo de re loj controlable. Visto de manera aislada. el ejemplo de la fi gura 8·85 puede parecer un poco eX1remoso. Después de todo. ¿por qut proporcionarla un diseñador una trayectoria de conexión cona para los datos y una larga para el reloj. cuando simplemente podrfan correr lado a lado'! Existen varias maneras en que esto puede pasar: algunas son erro-res, mientras que otras son inevitables. En un sistema grande, una sola señal de reloj puede no tener un fan out adecuado paro controlar lodos los dispositivos con entradas de reloj, de modo que es necesario proporcionar dos o más copias de la señal de reloj . El método de separación (bulTering) de la figura 8. 86(a) produce obviamente un sesgo de reloj excesh'o, puesto que CLOCK1 y CLOCK2 son retardados a través de un buffer adicional cornparodo con CLOCK. Un método recomendado se muestra en la figuro 8·86(b). Todas las señales de reloj pasan a través de buffers idénticos, y asf tienen retardos aproximadamente iguales.. De manera ideal. todos los buffers deberlan ser par1e del mismo encapsulado de el. de manera que todos tengan caracterfsticas de retardo similares y se encuentren funcionando a idéntica temperatura y voltaje de alimentación. Algunos fabricantes construyen buffers especiales para esta clase de aplicación y especifican la variación de rcfardo en el peor de los casos entre los burrers que están en el mismo encapsulado, lo que puede ser tan fn fimo como de unas cuantas décimas de nanosegundo. Incluso el método de la figura g..86(b) puede producir sesgo de reloj excesivo si una scilal de reloj está mucho más pesttdamente cargada que la otra; las transiciones en el reloj con más peso parecen ocurrir más tarde debido a incrementos en el retardo de conmufación del transistor ele salida y tiempos ele ascenso y cafda de la señal. Por tanto, un dise· ñador cuidadoso intcnta equilibror las cargas en múltiples relojes, examinando tanto la carga de OC (fan out) como la carga de AC (cnpacitancia de cntr.wa y alambrado). Otra situación preocupante puede presentarse CUllndO las señales en un PCB o en un ASIC son dirigidas de forma automática por el software de CAD. La figura 8-87 ilustra un PCB O ASIC con muchos flip-flops y elementos de escala más gf'dnde, todos tempOOZ3fiQc¡ con una señal común CLOCK. El software CAD ha representado CLOCK en una trayectoria de serpentina que tuerce su camino pasando por todos tos dispositivos temporizados. Otras señales son dirigidas punto a punto entre una salida y un número pequeño de entradas, de modo que sus trayectorias son más cortas. Paro empeorar el asunto, en un ASIC algunos tipos de "ulambrado" po...den ser más lentos que otros (polisilicio contra melal en la tecnología CMOS). Como resultado, una frontera de CLOCK puede en verdad Ile· gar a FF2 un instante bastante más tarde que el cambio de los datos que produce en Q1 .
Sección 8.8 CLOCK (RELOJ)
I
,
Q
~ "" I I
,
-ll
FF2
t "'" ,
759
I
Q
""
FFI
""'
I
a. I
Impedimentos para el diseño slncrono
Q
>""'
-t
cu
t ""' r, t "'"
-j>""' Q
-<:1-
,
Q
CU<
t ""
t ""'
Figura 8-87 Una trayectoria de senal del reloj que conduce a sesgo excesivo en un ASle o PCS complejo.
Una manera de minimizar esta clase de problema es hacer que ClOCK se distribuya en una estructura lipo árbol. para esto utilizamos el alnmln que pennil:l obtener la mayor ropidez en la transmisión de la información. como se iluslrn en la figura 8-88. Por lo regular. un "árbol de reloj" de esl:l naturaJez.o debe ser trllzado ti mano o aplicando una hcmunicnta especializooa de CAD. Aun entonces. en un diseño completo puede no ser JXlSible garantizar
que los flancos de reloj lleguen a todos lados antes del primer cambio de datos. Un programa de análisis de temporización de CAD se utiliza habitualmente para detectar estos Fi gura 8-88 Enrutamiento de senal de reloj para minimizar el sesgo. CLOCK (RELOJ)
,
Q
"'"
a. FFI
,
Q
CU<
FF2
-j>"'"
-j>""'
i -j>""'
,
+""'
~""'
4
~""'
,
Q
-j>"'"
-t""'
Q
Sección 8.8
(.)
(b)
CLOCK CLKEN
GCLK
CLKEN
Impedimentos para el diseño sfncrono
761
=~\-+==
GCLK
FI gura 8 ·89 Cómo no disparar el reloj: (a) circuito simple; (b) diagrama de temporizaci6n. La fI gura 8-89 iluslr:'l un enfoque obvio pero equivocado para disparo de reloj. Una
sei'ial CLKEN es asertiva para habilitar el reloj y simplemente es operada eon AND con el reloj para producir la señal GCLK de reloj controlada por compuerta. Este enfoque tiene dos problemas:
1. Si CL..KEN es una senal de máquina de estado u otrJ. señal producida por un registro temporizado por CLOCK. entonces CL..KEN cambia algún tiempo d~spuls de que CLOCK ya se ha hecho ALTO. Como se muestra en (b), esto produce interferencias en GCLK y temporiznci6n falsa de los registros controlados por GCLK. 2. Incl uso si CL..KEN es producido de una u otra manera con antelación de la frontera ascendente del CLOCK (por ejemplo, utilizando un registro temporizado eon lo frontero d~ ClIM" de CLOCK. un as unto especialmente dcsogradable), el retardo de la compuerta AND proporciona a GCLK un sesgo de reloj excesivo. lo que ocasiono más problemas en totol. Un método para disparar el reloj que genera solamente un mfnimo sesgo de rdoj se ilustra en 10 figura 8-90. Aquí. se generan tanto un reloj nocontrolado por compuena como relojes controlados por compuerta, a partir de la mismo señal acti va en estndo bajo de reloj maestro. Las compuertas en el mismo encapsulndo de el se utilizan para minimi1.M las posibles diferencias en sus retardos. La señal CLKEN puede cambiar arbitrnriwnente cada vez que CLOCK_L esté en ni\'e1 BAJO. lo cual es cuando CLOCK se encuentra en nivel ALTO. Eso está muy bien: una señal CLKEN se produce habituolmente por uno máquina de estado cuyas salidas cambian justo después de que CLOCK se va 01nivel ALTO. El enfoque de la figura 8-90 es ace ptable en una opticaci6n particu lar solamente si el sesgo de reloj que crea es aceptable. Además, note que CLKEN debe estar estable FI gura 8 ·90 Una manera aceptable de disparar el reloj: (a) clrcullo; (b) diagrama de temporizacióo.
(. )
~
todo en el mismo encapsulado de CI.
CLOCK CLOCK..L
-i c.-GCLKt
CLOCK GCLK2
-i-
CLKEN3 -
--"
r-
GCU<3
,
,
CLOCK..L
CLKEN1-t-'
CLKEN2
(b)
CLKEN GCLK
r
+' .
r It. \ I I
-{
I
-1
r
I
762
Capitulo 8 Prácticas de diseno lógico secuencial
durante todo el tiempo que CLOCK_L se encuentro en nh'el ALTO (CLOCK está en nivel BAJO). De este modo, los márgenes de tiempo en este enfoque son sensibles al ciclo de trnbajo del reloj, en especial si CLKEN sufre de un retardo signilicati\'O de 16gica combinacional Ororrol del flanco de reloj de disparo. Una enunda de habililOCiÓll de fuoci 6n verdaderamente sincrónica. tal como la enlrada de habi lilaci6n de carga del 74lt377 en i:J figul'll 8- 13. puede cambiarse en casi cual
8.8.3 Entradas asincrónicas
s~ñul ,/~
tnlrndu
us(,,,:rona
Aun cuando es teóricamente posible construir un sistcma de computadol'll que sea completamente sincronico. no se podría hacer mucho con él. a menos que usted pudiera sincronizar sus golpes de teclas con un reloj de 500 MHz. Los sistemas digitales de todos tipos inevitablemente deben untar con sdl.aJu d~ t lllrtUkl osillcrÓlriclrs que 00 se encuen· tran sincronizadas con el reloj de sistema. Las entradas asincr6nicas son con frec uencia solicitudes de servicio (por ejemplo. las imenupciones en una computadora) o "banderas" de estado (por ejemplo. un recurso que ya se encuentro disponible). Thles entmdas normalmente cambian lenlamente en comparación con la frecuencia de reloj del sistema. y no necesitan ser reconocidas en un tic de reloj en particular. Si una transición se pierde en un tic de reloj. siempre puede ser detectada en el siguiente. Lns velocidades de transición de señales asincrónicas pueden abarear desde menos de una por segundo (los golpes de tecla de una rm..'Can6grafa lenta) hasta 100 MHz o más (solicitudes de acceso pana memoria companida de sistertl.1 multiproce~dor
sincrrmi:.udor
de 500
Ignornndo el problema de la metaestabilidad. es fácil construir un silrcmlliwdor. un circuito que muestrea una entrada asincronica y produce una salida que satisface los tiempos de establecimiento y retenci6n requeridos en un sistema sincrónico. Corno se mueslm en la fi guro 8·9 1. un flip-flop D muestrea la señal asineronica para cada tie del reloj del sistema y produce una salida sincronica que es válida dur.mte el siguiente periodo de reloj. sineronlzador
(.) F ig u ra 8-91 Un solo sincronizador simple: (a) diagrama 16gico; (b) temporización.
MH~) .
ASYNCIN
(entrada asincrónica)"
Ct.OCK
o
+""
o
SYNCtN
Sistema sincrónICO
"
(reloj del sistema)
(b)
Cl OCK ASYNCtN SYNCIN
I
Sección 8 .8
Impedimentos para e l diseoo s fncrono
763
Sincmnlzaoorcs
(. )
o
Q
-tc~
ASYNCIN (entrada aslncrónica ,,
o ClOCK (reloj
(b)
del sistema)
SVNCt
Q
Sistema sincrónico
SYNC:!
-t!:=
CLOCK
Figura 8 -92 Dos sincronizado res para la misma entrada asincronica: (a) diagrama lógico; (b] temporiza· ción posible.
ASVNCIN SYNCt SYNC2
----1--
Es esencial para las entradas asincrónlcas estar sincronizadas solamente en un IIISar en un sistema; la figura 8-92 muestra lo que puede ocurrir en caso contrnrio. Debido a los retardos físicos en el circ uito; los dos nip-nops no verán las señales de entrada y reloj prccisamcme aJ mismo tiempo. Por lo tamo. cuando ocurnm las tmnsicionQi de entrada asincr6nicns ccrca de l nllneo de reloj, hay una pequei\a vcntana de tiempo durante la cual un nip-nop puede muestrear la entrada como I y la otra puede muestrearla como O. E.~te R:sultado inconsistente puede provocar un funcionamiento inapropiado del sistema, en cuanto que una parte del sistema responde como si la entfllda fuefll l . y olfll parte responde como si fuera O. La lógica combinacional puede ocultar el hecho de que existen dos sincronizadores. como se muestra en la fi gura 8-93. Puesto que trayectorias diferentes a travfs de la lógica combinacional inevÍlablemente tendrán diferentes retardos. la probabilidad Figura 8·93 Una entrada asincrónica controlando dos sincronizadores a través de lóg ica combinacional. t og¡co comblnadooal • • • • . . .. • • • . . . • • lan out · • • • .. • • . .. '
•
ASYNCIN (entrada asincr6nic. )
' '
'
•
CLOCK
(reloj cIeI sistema)
•
.
• • • • •
slocronlzaÓOfM
o
Q
SYNCl
rt= o
I-f>=
Q
SYNC2
Sistema sincrónico
766
Capllulo 8 Prácticas de diseno lógico secuencial
8.9.2 Tiempo de resolución de la metaestabilidad
"litmpo dt ruoluci"n dt nI/! /lIt s I abi/idtul
l.mM.o! " .....
Si los tiempos de establecimiento y ~te nción de un flip-flop D se satisfacen, la salida del flip--flop se establece a un nuevo valor dentro del tiempo Ipd después del flanco de ~loj . Si son violados, la salida del flip--flop puede ser metaestable por una extensión arbitraria de tiempo. En un disello de sistema panicular, utilizamos el parámetro r.. denominado riempo dI' rtsolución dt fIIt taestabilidlUl, para indicar el tiempo máximo en que la salida puede permanecer metaestable sin ocasionar una fall a del sincroni1.ador (y del sistemo). Por ejemplo. considere lo máquina de estado de la fi gura 8-94. El tiempo de resoluciÓn de metaestabilidad es donde ' clk es el periodo del reloj, 'romII es el retardo de propagoción de la lógica de excitación combinacional. y '~imienl() es el tiempo de establecimiento de los flip--fl ops (dispositivos biestables) empleados en la memorio de estado.
8.9_3 Diseño de sincron lzador confiable El sincronizador más confiable es aquel que permite la máxima cantidad de tiempo para la resolución de la metaestabilidad. Sin embargo. en el diseño de un sistema digital. mm "ez tenemos el lujo de demorar el reloj para hacer que el sistema trabaje de manera más confiable. En su lugar, habitualmente solicitamos ace/uar el reloj para obtener un mayor rendimiento del sistema. Como resultado. a menudo PlCcesitamos sincroni7.OOores que funcionen confioblemente con periodOS muy breves de reloj. Presentaremos varios de estos diseños. y mostraremos cómo predecir su confiobilidad. Mostramos con anterioridad que una máquina de estado con una entmda asincn'inica. construida como se ilustra en la figura 8-94. tiene t,::: tcJk - 100.,," - teslable("irni<:nlo' Con el fin de maximizar " para un periodo de reloj dado. deberíamos minimizar 'ronlb Y Lj¡¡imienw' El valor de ' eslablccirni<:nlO depende del tipo de flip-nop que se utiliza en la memoria de eSlooo: en general, los nip--flops más rápidos tienen tiempos de establecimiento más cortos. El valor mínimo de ' romt; es cero y se consigue mediante el disei'lo del sincroni7.ador de la figura 8-96. cuya operación explicamos a continuación. Las entrnclas del nip--nop FF1 son asincn'inicas con el n:loj y pueden violar los tiempos de establecimiento y retención. Cuando esto ocurre. la salida META puede llegar a ser mclllCStable y permanecer en ese estado durante un tiempo. Sin embargo. suponemos
'f...
FI 9 u r a 6-96 Disei'lo recomendado de slncronizador. sinct'Or1l.tador
, ASYNCIN
o
O
(entrada 8slncrooa)
(mloj del sistema)
META
O
O
-p- CLK --tCU
ClOCK
,
A
FF2
SYN CIN
Sistema sincrono
n2
capitulo 8 Prácticas de disai'lo lógico secuencial empleando FF3 para producir DSYNCIN. que tendrá la misma temporización que otras s.a1idas de Oip-nop en el sistema sincrónico. Por supuesto. el retardo de CLOCK hasta CLOCKN dcbe ser todavía suficien temente corto para que SYNCIN satisfaga el rcque· rimiento de tiempo de establecimiento de FF3. En un sincronizador de " ciclos. entre má.~ grande sea el valor de 11 . más tiempo le toma a una entrada asincrónica cambiar para ser vista por el sistema sincrónico. éste es siJn... plemente el precio que tiene que pagarse por un funciomllniento confiable del sistema. En sistemas de microplOcesadoc tfpicos. la mayocia de Ia.~ entradns asincróo.icas 500 para C\'entos externos-interrupciones. solicitudes DMA. etc .. que no nccesilan ser rccono-cidas muy rápidamente. en relación con los retardos del sinctonizador. En el área de tiempo critica del acceso a memoria principal, los diseñadores con expericncia utilizan el reloj del procesador par.! correr el subsistema de menloria también, si es posible. Esto elimina la necesidad de sincronizadorcs y proporciona el func ionamiento más rápido posible del sistema. A frocuencias mayores, la viabilidad del diseño de .sincronizador de ciclo múltiple mostrudo en la figura 8-98 tiende a estar limitado por el sesgo de reloj. Por esta razón, más que utilizar un reloj de sincronizador de di vis~ entre n, algunos diseñadores emplean sj"cronjwdo~s ~n cascoda. Este enfoque de diseño simplemente hace uso de una cascada (registro de corrimiento) de" Oip-nops, todos temporizados con el reloj del sistema de alta velocidad. Este enfoque se muestm en la fi gura 8-100. Con los sinClooizadores en cascada. la idea es que la metacst.abilidad será resuelta con alguna probabilidad mediante cJ primer fli p-nop, y si falla éste, con una probabili· dad igual p;aro cada nip-Ilop sucesivo en la ca.~. De modo que la probabilidad total de fal la se encuentra cn cl orden de " ésima potencia de la probabilidad de falla de un sin· cronizadordc un solo flip-tlop trabajando a la frecuencia de reloj del sistema. Mientras que esto es parcialmente cieno. el MTBF de la cascada es más pobre que el de un sincroni· zador de ciclo múltiple con el mismo rewdo (,. • telle)' Con la cascada. el tiempo de establo-cimiento te... ..,l:d micnlO del flip- nop debe ser restado de Ir el tiempo de resolución de metaestabilidad disponible. n veces, pero en un diseño de cielo múltiple, se fCSUi sola· mente una "eL Los PLD que contienen flip-nops internos pueden empicarse en disei'los de sin· cronizador, donde los dos flip-nops de la figura 8-96 están simplemente incluidos en el PLD. Esto es muy conveniente en la mayoría de las aplicaciones, porque elimina la necesidad de fli p-nops discretos. externos. Sin embargo. un sincronizador basado en PLD habitua.lmente tiene un MTBF más pobre que un circuito discreto construido con una tecnologfa similar o idémica. Esto ocurre debido a que cada flip- nop en un PLD
sinc ronil,.lJdo"s ~n CasCOOtl
Figura 8·100 SlroCiOll lzadorencas.:ede.
-
, ASYNCtN (eflttada aslr""'",,"I8)
ClOCK (reloj d&I sistema)
o
D CU<
-
FF1
METAl
o
o
r-f,ClX FF2
,
A
META>
...
METAn-1
o
o
CU<
FFo
SYNCtN Sistema sfncrooo
Sección 8.9
-- r la ns
RCLK
"""'
SYNC
scu<
,
,..,
BO M
r '-
r
h
"""'
I
-,
Falla del slncronizador y metaeslabilidad
r ' 1,..., 'r '"""'
h
'-
"""'1
Fig ura 8-10 3 Enlace Ethernet y temporización del reloj del sistema.
I
"'M ,I
bil a bit en un registro de corrimiento de 8 bits. A l mismo tiempo. un circuito de sincronización de byte busca patrones especiales en el flujo de dalos recibido que indican rronteras de byte. Cuando se detectn uno de ellos. la señal SYNC se activa y se hace así en cada octavo ~ubs iguien te tic de RCLK. de manera que SYNC es asertiva donde el registro de corrimiento contenga un byte alineado de 8 bits. El resto del sistema es temporizado por un reloj SCLK de 33.33 MHz. Necesitamos transferi r cada byte alineado RBYTE[7:0) en un registro SREG en el dominio de SCl.K.l.C6mo podemos hacer esto? La figura 8- 103 ilustra una pane de la temporización. Vemos de inmediato que la señal aJineada de byte. SYNC. es aseniva durante solamente 10 ns por byte. No tenemos esperanza de detectar de manera consistente esb señal con el SCLK asincr6nico. cuyo periodo es más grande por unos 30 ns. La estrategia casi universalmente seguiw. en este tipo de situaciones es transferir primero los dotos alineados en un registro de retención HREG ("Holding Register") en el dominio del reloj ~c~ptor (RCLK). Esto nos da mucho tiempo más para ordenar las cosas: 80 ns en este caso. De este modo. el cuadro "7" en la figura 8- 102 puede ser reemplazado por la figuro 8- 104. la cual muestra HAEG y un cuadro marcado "SCTAL". El trnbajo de SCTAL es afirmar SLOAD durante exactamente un periodo seu< de 30 ns. de manera que la salida de HAEG sea válida y estable para los tiempos de estnblecimiento y relención del registro SREG en el dominio SClK. Sl OAD sirve también como una señal ck "nuevos datos disponibles'" para el resto de la interfaz. indicando que un nue\'O byte de datos aparecerá en SBYTE[7:0] durante el siguiente periodo SClK. SCTRL
Figura 8-104
scu<-t=-l I --SLOAD
HAEG ACLK 5VNC
CLK
---->--
775
CLKEN
RBYTE(1:0¡ SBYTE(1:0]
Control y registro de retención del byte.
Sección 8.9
1- --,------,---
60",
Falla del sincronizaoor y melaestabilidad
777
--,----- 1
RCu< SYNC
-:-
SCu<
SBYTE NEWBYTE
1~:1i==== +---'
SM
-t
SM'+_ _ _ _
seOAD
SO
+====== ======-__~
váliclO
principal de SYNC. en realidad engnflamos un poco; NEWBYTE puede afinnarse un poco alllu de que un nuevo byte se encuentre disponible en realidad en HAEG. E.~IO está bien. porque sabemos que toma dos periodos SCU< desde que NEWBYTE se muestrea hasll que se carga SAEG. De hecho. podemos hnber engaitado aun más si una versión anterior de SYNC había estado disponible (yea el ejercicio 8.95). SupOOiendo que 'Al es el tiempo de establecimiento de un flip-flop O y Ipl es el retardo de propagación ("propagalion delay'') de la compuerta ANO en la figura 8-106, elliempo de resolución de metaestabilidad disponible es un periodo SCLK, 30 ns, menos ' fU + 'pd' como se muestra en la figura 8-101. El di:lgrama de temporización lambif n mueSlra por qué no podemos emplear SM directamente con la señal de restablecimiento para ellatch S-A. Puesto que SM puede ser mctaestable. podria descargar ruido. Por ejemplo, podrio ser de magnitud semi-ALTO suficiente para reestablecer el latch pero posterionnente caer de vuelta a BAJO; en ese caso. SlOAD no podría llegar ti establecerse y perderíamos un byle. Al uliLiznr en vez de la salida del sincronizador (SlOAD) tanto para el relitablec;:imienlo del hllch como paro lo seanl de carga en el dominio de SCLK, nos aseguramos que el nuevo byte sea detectado y manejado de manera consistente en IlI11bos dominios de reloj. La temporización que mostramos en la figura 8-1(J1 es nominal. pero tambi~n tenemos que analizar lo que ocurre si SCLK liene una relación de fa.'lC con RClK y SVNC diferente de lo que se muestra. USled deberla ser capaz de convencerse a sf mismo que si se presenta la fronteta SCLK al principio, de modo que m"esJre NEWBYTE justamente cuando va haciéndose ALTO. Iodo funcionar.i como antes. y la transferencia de dolOS sólo tennin.ar.i un poro más pronlo. El caso más interesante es cuando SCLK se presenta más uude. de tal modo que sólo pierde NEWBYTE a medida que se Yll al nivel ALTO y lo captura un periodo SCLK m.ás tarde. Esta temporización se ilustra en la figum 8-IOS.
'r
Figura 8-107 Temporizaclófl para el circuito SCTRl en la figura 8· 106.
na
CapItulo a Prácticas de diseño lógico secuencial
ReU( SVNC
=t:::;-
SCU( válido
SBYTE NEWBYTE 5M' _ _ __
SLOAO
====
50 _ _ _ _ _ _ _ _ _ _ _ _ _ __
Inválido
Figura 8 · 108 Temporización de retardo máximo para el circuito SCTAL En el diagrama de tcmpori1.adoo. hemos mostrado a NEWBYTE elt..'Vándosc apro-
ximadamente al mismo tiempo que el nanco SCLK: menos que ellsu de FF1 antes del flanco. De esta fonna. FF1 puede no ver NEWBYTE como ALTO o su salida puede llegar a ser mctaestable, y no caplumr sólidamente NEWBVTE hasta un periodo SClK más tarde. Dos periodos SClK después de eso, obtenemos la frontera SCLK que carga SBvre en SREG. Este escenario de temporización true malas noticias, porque por el tiempo en que ocurre la carga. SBYTE ya se encuentra cambiando al .Jiguiellle byte recibido. Además. SLOAD se llega a afirmar durante. y un pequeño instante después del pulso SYNC para este siguiente byte recibido. As!' ellatch tiene tanto S como A asenivas simult:ineamcnte. Si son eliminados de manera simultánea, la salida dellatch puede llegar a ser metaestable. Ahorn bien. como hemos mostrado en el diagrama de temporización, si NEWBYTE(R) es negada al último. entonces ell:lIch se deja en el estado de restableci miento, y este siguiente byte recibido nunca es detectado y cargado en el dominio SCLK. De esta forma. nec::esitnmos analizar el caso de temporización de retardo máximo con cuidado paro determinar si un sincronizador funcionará apropiadamente. La figura 8· 108 muestro un punto de referencia de inicio,inicio para el circuito SCTRL. especifica. mente el flanco RCLK en el cual se carga un byte en HAEG, al final del pulso SYNC. El punto de referencia de terminación 'fin es el fl anco SCLK en el cual SBYTE se carga en SAEG. El retardo máximo entre estos dos puntos de referencia, al cual llamaremos ' l!W.d' es la suma de los siguientes componentes: - 'RCU<. Menos un periodo ACLK, el rctardo de ' inicio de vueha al fIaneo en el cunl SYNC fue asertiva. Este número es negativo porque SYNC es asertiva un tic de reloj antes del tic que en realidad carga HREG .
Sección 8.9 'CQ
'sQ ' ... ISClK
'SCLK /SCLK
Falla del sincronlzador y metaestabilidad
Un retardo máximo flip-nop CLK a Q . Suponiendo que SYNC es una salida de flip-flop directa en el dominio de RCLK. éste es retardo desde la frontera de RCLK hasla que SYNC es aseniva. Retardo máximo desde S hasta Q en ellatch S·R en la figura 8· 106. !'::ste es el retardo para que NEWBYTE sea asertiva. TIempo de establecimiento de FF1 en la fi gura 8-106. NEWBYTE debe ser aseniva en o antes del tiempo de establecimiento para garantizar la detección. Un periodo SCLK. Puesto que RCLK y SCLK son asincronicos. puede haber un retardo de ha.<¡ta un periodo SCU< antes de que la siguiente frontera SCLK llegue también para muestrear NEWBYTE. Desputs que NEWBYTE es detectado por FF1 . SLOAD es aseniy.l en el siguiente tic de SCLK. Después que SLOAD es aseniva. SBYTE se carga en SREG en el siguiente tic SCLK.
De esta fOl'ma.1m:wI '" 3'SCLK + ICQ + ISQ +'ljU - fRQ.K' Se deben definir ouos parámetros
para terminar el análisis: El tiempo de retención de SREG. ICQ(mini El mínimo retardo de CU< a Q de HAEG. suponiéndolo conservadoramente como de valor O. El liempo de recuperación deilatch S-A, el tiempo mínimo permitido entre S negada y A negad¡¡ (vea el cuadro en la página 537). lb
'r«
Para cargarse con éxilO en SAEG. SeYTE debe permanecer válido hasta por lo menos el tiempo IlIn + 'h. El punto en el que SBYTE cambia y se hace inválido es 8 periodos de RCLK después de ' inicio' más lCQ(mia)' De este modo. para un funcionam iento apropiado del circuito. debemos tener fll n + ' h
s: tinil:io + 8fRCLK
caso de relaroo máximo. SuSliluimos ' IIn" ' inicio + ' mud en esta relación y restamos ' inicio de ambos lados para obtener
Paro el
fmud
+ '11
s: S'RCLK
Sustitu yendo el valor de 'n.... Uy reacomooando t~nninos . obtenemos
3'SCLK +'CQ + ISQ + 'su + ' h:5: 9 t RQ.K
(8-1)
como requerimiento para un funcionamiento correcto del circuito. 10 cual es demasiado malo. Incluso si supusiéramos retardos de componentes muy conos (ICQ' ISQ ' lau' lb)' sabemos que 31 SUK (90 ns) más cualquier cosa VD a ser de más de 9fRCLK (también 90 ns). De manera que este diseño jamás runcionará apropiadamente en el caso de reUtrdo máximo. Aun si el análisis de carga·retardo diera un buen resultado. tendrfamos todavfa que considerar los requerimientos paro un funcionamiento apropiado del propio circuito SCTRL. En particular. debemos asegurar que cuando el pulso SYNC se presente para el
779
780
Capítulo 8 Prácticas de disel'lo lógico secuencial
siguiente byte. no es negado hasta cltiempo'rff después de que SLOAD para el byte anterior fue negado. Asf. otra condición para tener un funci onamiento apropiado es ' fin
+ 'CQ + ' rec s: ' irucio + 8'RCLK + 'CQ(min)
Sustituyendo y simplificando como anles. obtenemos otro requerimiento que no es satisfecho por nucstro diseno:
,8·2) Ex.isten varias maneras en que podemos modificar nueslrO disei\o para satisfacer los requerimientos de tempori7.ación del peor de los casos. Al principio de nuestra discusión. advertimos que ··hicimos trnmpa" al afirmar SYNC un periodo ACLK antcs que los dalos en HAEG sean válidos. y que en realidad podemos salir impunes haciendo a SYNC asertivo incluso antes. Hacer esto puede ayudarnos a satisfacer el requerimiento de retardo máximo, porque reduce el término '1!'RCLK·· en el lado derecho de las relaciones. Por ejemplo. si afirmamos SYNC dos periodos ACLK antes. reduciríamos este término a ··6'RCLK··' Sin embargo. no hay nada gratis: no podemos hacer asertiva de manera arbitrnria a SYNC antes. Debemos considerar también un caso de relardo mínimo. para asegurar que el nuevo byte está en realidad disponible en HAEG cuando SBYTE se carga en SAEG. El retardo flÚnimo ' mud entre: ' iaido y ' fin es la suma de los siguientes componentes: -ntRCU: ' CQ(miII)
'50 - lh
OlSCLK 'SCLK
'scu
Menos n periodos RCLK, el retardo desde 'inicio de vuelta a la frontere en el cual SYNC fue asertiva. En el diseño original. n = l . Éste es el mínimo retardo desde la frontera de ACLK hasto que SYNC es aser· tiva. suponiendo de manera conservadora que es O. Éste es el retardo para que NEW8YTE sea asertiva. suponiendo de nu(..·\"o que sea O. Menos el tiempo de retención de FF1 en la figura 8-106. NEWBYTE puede scr asertivo al final del tiempo de retención y todavía ser de teclllda. Cero veces el periodo SCU<. Podemos ser "afonunaOOs·· y tener la froOlera SCLK llegtmdo justo cuando el tiempo de retención de FFl se está finalizando. Un retardo de un periodo SCLK para afirmar SLOAD, como antes. Un retardo de un periodo SCU< para cargar SBYTE en SREG, como antes.
En otras palabras. 'mind "" 2rSCLl( - lh - ntRCLK'
Para este caso, debemos asegur.u-nos que el nuevo b)'le se ha propagado hacia la sal ida de HREG cuando la veOlana de tiempo de establecimiento de S AEG comienza,
de manera que debemos tener 'fin -
l~ ~ liRicio + ' co.
donde 'ro es el máximo retardo de reloj a salida (ncloek-to-OlJtpuf·) de HAEG. Sustituyendo ' ün = 'inicio + 'mind Yrestando,inicio de ambos lados, obtenemos ' mino:! -
' 51!
~ / QO'
Sustituyendo el valor de ' mJnd y rcacomodando. obtenemos el término final. 2/SCLK - Ih - l ill - Ico
'2: nlR CLK
(8-3)
Sección 8.9
Falla del slncronizador y metaestabilidad
781
Si. porejemplo. 'b.1JU Y'eo son cada. uno de 10 ns. el mb.imo valor de n es 3; no podemos generar SYNC más de dos ties de reloj ames de su posición original en la figuro 8-108. Esto puede o no puede ser suficiente para resolver el problema de retllrdo mbimo. dependiendo de otros valores de retardo; esto se explora para un conjunto panicular de componentes en el ejercicio 8.95. Moviendo el pulso SYNC antes puede no proporcionar suficiente mejora del retardo o puede no ser una opción disponible en algunos sistemas. Una solución alternativa consiste en aumentar el tiempo entre las transferencias sucesivas de datos desde un dominio de reloj al Olro. Siempre podemos hacer esto porque se pueden transferir más bits por sincronización. En el ejemplo de intenaz Ethernet podríamos recolectar 16 bits a la vez en el dominio RCLK y transferir 16 bits a la vez al dominio SCLK. EsIO cambia los ténninos de 8tRa..J.: previamente eslablecido a 16tRCUi.. proporcionando un mayor margen para los requerimientos de temporización con retardo máximo. Una vez que se han transferido 16 bits en el dominio SCU<, podemos adn dividirlos en dos segmentos de 8 bits si necesitamos procesar los datos. un byte a la vez. También puede ser posible mejorar el desempeño mediante la modificación del diseno del circuito SCTRL. La figuro 8-109 muestra una versión donde SLOAD es generado dirtttamenle por el nip.f1 op que mues\rea NEWBYTE. En esta fonna. SLOAD aparece un periodo SCLK más pronto que en nuestro circuito SCTRL original. También, el l:lIch S·R se borra más pronto. Este circuito funciona solamente si un par de suposiciones de clave son verdaderas: l . Un tiempo de re.'iOlución de metaeslabilidod reducido pata FFl es aceptable. igual al tiempo en que SCLK está en ALTO. La metaestabilidad debe resolverse antes que SCLK se \'ayo a nivel BAJO, porque en ese momento se borrn el lalch SoR si SLOAO está en ALTO.
2. Elliempo de establecimiento de la entrada CLKEN de SREG (figura 8· 102) es menor que o igual alliempo en que SCU< está en BAJO. Bajo la suposición ante· rior, la sellal SLOAO aplicada a CLKEN puede ser metaestable hasta que SCLK se \'aya al nivel BAJO. 3. Elliempo en que SCU< está en BAJO es suficienlemente lorgo
para generar un
pulso de restablecimiento en RNEW que satisface el requerimiento de anchura de pulso mínimo dellalch S -A. Note que estos comportamientos hacen la operación apropiada del circuito dependiente del ciclo de lfabajo de SCLK. Si seu< es relativamente lenta y 5U ciclo de trabajo está cercano al SO%. este circuito gcneralmentc funcionará bien. Pero si SCU< es demasiado rápido o tiene un ciclo de trabajo muy pequeno. muy grande o impredecible. debe utilizarse el enfoque del circuito original.
,
SVNC
r1 scU<
RNEW
R
Q
NEWBVTE
o
Q
CU<
FF~
$lOAD
Figura 8·109 Circuito SCTRL de medio periodo de reloj para generar SLOAD.
Referencias
Como mencionamos en la sección 8.4.S. algunos PLD y CPLD contienen estructuras XOR que penniten diseñar contadores grandes sin un gran número de ténninos de producto. Esto requiere un conocimiento algo más profundo de ecuaciones de excitación del contador. como se describe en la sección 10.S de la segunda edición de este libro. Este material también puede encontrarse en la red de intemet en el sitio WW'.J. ddpp . coro. Los temas generales de sesgo de reloj y temporización multifásica se discuten en los Logic D~sign Principlt!s de McCluskey. mientras que una discusión ilustraliva de estos temas como se apliean a los circuitos VLSI puede encontrarse en Introduclion lo VLSI Systt!ltU por Can'Cr Mead y l ynn Conway (Addison.Wesley, 1980). Mead YConway también propoo::ionan una introducción al importante tema de los sistt!mas autott!mpori· t,tIdos que eliminan el reloj del sistema. pennitiendo que cada elemento lógico proceda a su propia velocidad. Para dar honor u quien honor merece. advenimos que todo el material de Mead y Conway acerca de temporización de sistemas. incluyendo una extraordinaria di scusión sobre metaestabilidad, aparece en su capitulo 7 escrito por Charles L. SeilZ. Thomas 1. Chaney pasó décadas estudiando y haciendo infonnes acerca del pro. blema de la metaestabilidad. Uno de sus más importantes trabajos. "Measured Aip-Aop Responses to Marginal Triggering" (IEEE Trans. Comput., Vol. C-32, No. 12, diciembre de 1983, págs. 1207.\209), infonna algunos de los resultados que exhibimos en la labia 8-3S. Para los interesados en las matemlÍticas, Lindsay KJeeman y Antonio Cantoni han escrito "On the Unavoidability of Metastable Behavior in Digital Systems" (IEEE Tran:¡. Comput .• Yol. C -36, No. 1, Enero de 1987, págs. 109-112); el título lo dice lodo. los mismos autores postulan la pregunta "Can Redundancy and Masking Improve the Pero formance of Synchroni7.ers?'" (IEEE Trans. COmpUl.. Vol. C-3S. No. 7, julio de 1986. págs. 643-646). Su respuesla en ese artIculo enl "No". pero una respuesta de un revisor provocó que cambiaran sus opiniones a "Quizás". ¡Obviamente, ellos mismos se habían hecho metaestables! Tener dos autores y un revisor no mejoro su desempeño, de modo que la respuesta obvia a su pregunta original es "i No!" En cualquier caso, los artículos ele Kleeman y Antonio proporcionan un buen conjunto de indicadores para encau7.M las referencias eruditas sobre la met.aestabilidad. El conjunto más amplio de referencias iniciales acerca de la metaestabilidad (sin incluir a los filósofos griegos o Dcvo) es "A Guide Tour of 3S Years of Metaslabilily Research"de Martin Bohon (Proc. W~scon 1987, Session 16. "EverythingYou Might Be Afraid 10 Know about Metastability··. Wescon Session Records. www.wescon . com. 81 JOAirport Blvd .. Los Angeles, CA 9(045). En años recientes. a medida que las velocidades de reloj del sistema se han incrementado constAlltemenle, muchos fabricantes de CI han llegado a ser mucho más conscientes acerca de la medición y publicación de las caracteristicas de melaestabilidad de sus dispositivos, con frecuencia la compaftfa Texas lnstruments (www. ti.com) pro. pon::iona una muy buena discusión que incluye circuitos de prueba y parámetros de medida para diez diferentes familias lógicas en "Metastable Response in S·Y Logic Cin::uits" por Eilhard Haseloff (TI pub. SDYAOO6. 1997). Cypress Semiconductor (www. c ypress . com) publica una nota de aplicación, "Are Your PLOs Metastable?" (1997) que es una excelente referencia incluyendo algo de historia (¡de regreso hasta
785
SiSIUMS UUll!lvnpori:lJlfos
Problemas propueslos
2 p.CU(
OlOCK
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A • B
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ROO'~I
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' - -u -,'
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H'
>''--,
'"au
L
Figura Xe .13 8. 13
¿Cuál es la secuencia de romeo del circuito il ustrado en la figura X8· ] 31
8. 14
¿Cuál u el comportamiento del circuito contador de la figura 8-36 si se construye a partir de un 74x 161 en lugar de un 74x 1631
8. IS
¿Cuál es el comportamiento del circuito conlador de la figura 8· )6 si la entrada inferior de U2 se encuentra conectada a QO en vez de Q1 ?
8.16
Un rontadtw 74:d 63 se conecta COIlentrndas ENP, ENT, A y O ~en M'el ALTO. las entradas B y e siempre en nive l BAJO. entrada LO_ l _ (08 . OC)' Y entrada ClR_L .. (QC • DOr. La entnda C u< es cone<:1.llda a una señal de reloj libre de CIfTt';ra. Dibuje un diagrama lógico pana este circuito. Suponiendo que el contador Iltlllnque en el estado 0000, escriba la secuellCia de salida en DO OC QA para los siguientes 1S liC!. de rdoj.
oe
8.17
Detmninc las anchuras de las inteñereocias mostradas en la figura 8-43 en la lIIIlida Y2_ l de un decodificador 74x 1]8. suponiendo que el ' 138 se C'ncucnln internamente estruelUrado como se muestro en la figura 5-37(0) y que cada compuerta. intema tiene un retardo de 10 ns.
8.18
Comenzando con el estado 0001. escriba la secuencia de estados para un contrtdor LFSR de 4 bits diseñado de acuerdo a la figura s.68 y la tabla 8-21 . Calcule el mínimo periodo de reloj de la unidad dedatos en la figura 8-82. Utilice Jos retardos de propagación máximos dados en la tabla 5-3 para partes combinacionales LS-TIL A menos que usted pueda obtener los números reales de un libro de datos de lTL suponga que todos los registros requieren de un tiempo de establecimiento mínimo de 10 n.~ en las entradas y que tienen un retardo de propagación de 20 lIS desde el reloj hasta las salidas. Indique cualquier suposición que rutga sobre los retardos en la unidad de control. Calcule el MTBF de un sincroniz.adorquese consuuye de acuerdo a la figum8-96 y utiliz.:t 74F74s. suponiendo una frecuencia de reloj de 25 MHz Yuna velocidad de tnmsición asíncrona de I MH z. Suponga que el tiempo de establecimiento de un 'F74 es de 5 ns y que el tiempo de retención es I;ero. Calcule el MTBF del sincron¡zOOcc- mooradoen la figUfll X821 . supooiendo una frecuencia de re loj de 25 MHz Y una "elocidad de transición asincrónica de I MHz. Suponga que el tiempo de establecimiento I~ y el retardo de propagoción Ipct desde el reloj hasta Q o QN en un 74ALS74 son ambos de 10 os.
8.19
8.20
8.21
787
790
Capilulo 8
Prácticas de disei'io lógico secuencial 8.47 8.48
8.49 8.50
8.5 I 8.52
8.53 854
8.55
8.56 8.57
8.58
R.S9
Escriba un programa ABEL para un contador de 8 bits que realice una sec.:ucflCia de conteo similar a la de l ejercicio 8.46. Disene un contador binario ascendente/descendente para conlrOlar el elevador de un edificio de 2(I¡7isos. mcdilll\te un l6V8 simple. El cootador deberla tOJCr entrodas de habilitacióo y de control ascendente/descendente. Debería enc:lavarse en el c.~lado I cuanc.lo se cuente hacia abajo, enchlVlU'5C en el estado 21 cuando se cuente hacia arriba. y saltar el estado 1) en cualquiera de los modos. Dibuje un diagrama lógico y escri ba las ecuaciones ABEL par:l5U disei\o. Repita el ejercicio anterior uti lizando VHDL Escriba un programa VHDL para un conlOOorde" bits que realiza una sec.:uencia de conteo similar a la del ejercido 8.46. Escriba el programa de manero Ull que eltanwo del contador pueda ser cambiado mediante la modificación del valor de una constante sim ple N. Modilique el programa VHDL en la Ulbla 8-14 de manera que el tipo de puertos O 'J Q sea SI'OJ,(X;IC_VEC'IOR. incluyendo las funciones de con\'enióo que sean requeridas. Modifique el programa en la labIa 8-16 para utiliuu-VHDL cstruclUml. de modo que con(onne exactamente el circuito en la figura 8-45. incl uyendo los nombres de seftaJ IllOSIrndos en la figura. Defina y haga usode cualquiera de las Cfltidadcs siguientes que ya no exislen en su librerfa AND2, INV. OOR2. 0Rl. XNOR2. Vdffqqn. Modifique el programa en la tabla 8-17 parn utilizar la instrucción generie de VHDL, de manera que el trunai\o de l contador pueda modificarse utilizando la definición genedc. Diseile un circuito de con\'Crsión paralelo en serie con ocho enlaces serie de 32 canales y 2.048 Mbps. y un solo bus de datos en paralelo de 8 bits y 2.048 MH z que conduzca 256 bytes poreuadro. Cada enlace serie deberla tener el rormato de euadrodclinidocn la ligu", 8-55. Cada linea de datos serie S DATAI deberla tener su propia §Cñ:ll de sincronfa SYNCi: los pulsos de sincronra deberían estar ru temados de modo que SYNCi + l tenga un pulso un tic despub de SVNCi. Mucstn: la temporizoci6n del bw en paralelo y Jos enlaces en serie, y escriba UI'III tabla o rórmu la que muestre euáles segmentos de tiempo del bus en parnlelo son tr.ln$mitidos en que! enlaces en 5e1'ie y segmentos de tiempo. Dibuje un diagrama lógico para el circuito utilizando partes MSI de este capftulo; usted puede. abreviar elementos repetido! (por ejemplo. registros de commit1lto), mostrando solamente las conexiollCs únicas para cada una. Repila el ejercicio 8.54. suponiendo que todas las lineas de duJOS en serie deben referenciar sus datos a una sola se!W SYNC común. ¿Cuántos chips m:l.s l1:'C!uiere este diseño? Muestre cómo mejorar el circuito en serie a parnlelo de l ejercicio 8·57 de modoque el byte rccibic.lo en cada segmento de tiempo sea almacenado en su propio reg¡slrO por 125 ps, hasta que el siguiente byte de ese segmento de tiempo sea recibido. Dibuje el contador y lógica de decodificación para 32 segmentos de tiempo de manero detallada. adcm:l.s de los registros de datos en paralelo y conexiones parn los segmentos de tiempo 3 t. O Y l . Tambic!n dibuje un diagrama de temporización en el esti lo de la figuro g-58 que muestro las señales de datos y decodificación nsociadas con tos segmentos de tiempo 31. O Y l . Supongamos que a usted se le ha solicitado diseñar una computadora en serie. una que mue>'C y procesa los datos un bit ala veL La primera decisión que usted debe tomares cu:il bit U"ansmitir y procesar primero, ell..SB o el MSB. ¿Cuál de ellos elegiría. 'J por qul!? Discl\e un contador en anillo de aUlocorrección cuyos estados son 111 11110, 111 1110 1• .... 011 1111 1. util izando solamente dos encapsulados SSIIMSI.
792
Capitulo S Prácticas de diseflo lógico secuencial 8.76
8.77
8.78
8.?9 8.80
8.8 1
8.112
8.83 8.84 8.85 8.86
8.87
Un estudiante propusocrear las formas de onda de temporiwción de la ligura 8·72 comen· zandocon el prognuna ASEL en la mblaS-27 y cambiando la rodilicación de cada unode los estados Pl F, P2F, " .• P6F de manera que la salida de fase cOfT'eSpoodicnte es ! en vez de O. de roodo que la salida de rase es osolamente durante el segundo tic de cada fase. como se requiere. ¿Es esto un buen enfoque? Haga un comentario sobre 105 resultados producidos por el compilador ABEL cuando intente esto. Las formas de onda de salida producidM por los prograrnM ABEL en las mblM 8-29 y 8-30 no son idt!nticas. cuando las entooas RESTAR'!' y RUN son cambiadas. EJ:plique la rnz6n parn esto y posteriormente modifique el programa en la tabla 8-JO de modo que su comportamiento satisfaga el de la tabla 8-29. La implementocioo del contador en anillo ABEL en la tabla 8-26 no es autosincronizante. Porejemplo. describa qu(! lXurre si 1M saJidaJ¡ [PIJ, . . p6J,1 se encuenlr:ln inicialmente en O. y la entrnda RUN es I\Sen iV1l sin ac1 ivuT RESE."I' o RESrART. ¿Qu(! CITOS eslnOOs de llI"TllnQue exhiben esta clase de componamiento no autosincronizante? Modifique el progmma de manera que seoautosincronizante. Repita el ejercicio anterior para la implemenlllción del contador en anillo VHDL en la tabla 8-)). Diseñe un circuito iterativo con unll entrada BI por etapa y dos entrodas de frontera X y Y de modo que X .. I si por lo menos dos entrad:ts B, son I y además Y ., I si por lo menos entndas Bi consuuliwu son 1. Disene una máquina deccmKtura de combinación de acuerdo a la labia de estado 7- 14 con un oont:ldoc 74)( 163 Y l6gica combinacional para las entradas LO_L. CLR_L y A-D de l ' 163. Utilice valores de contador 0-7 par.! los estados A-H. E.wriba un progruma ABE.L corresJlI.mdiente ul diagrama de estlldo en la figura 8-84 paro la unidad de control del multiplicador. Escriba un programa VHOL cOl lcspoodicmc al diagnuna de cstado en la figura 8·84 para la unidad de control del multiplicador. Escriba un programa VHDL que se desempefte con las misllUI5 entrados, salidas y fun· ciones que la unid!Ml de datos del multiplicador en la figura 8·82. Escriba un programa VHDL que combine )os programas de los dos Anteriores ejercicios para formar un multiplicador completo de corrimiento y suma de 8 bits. ElIe.xIO establea: que el discl'adt.. no ncc!sita ptcoc:uparse de ningdn problema de tem· porización en el discllo sincrónko de la fi¡ura 8-83. En realidad. si u.iste una pequdla prllocu~. EJ:amine las especiflC8ci0ne5 de temporiz.aci6n paniI el 74d17 Y discuta al res-
"""'.
Dctennineel mfnimo periodo de ~Ioj parad circuito multiplicador de ronimienlO y suma en la figuf1l 8-83. suponiendo que la m;lquina de estado estd. realizada con un solo GALl6V8-20 y que las panes MSI son tod;¡s TrL 74LS. Haga uso de la inronnación de temporización del peor de los casos. dooa en las tablas en este libro. Para el '194. IJId es, desde el ~loj hasta cualquiera de lus salidas.. de 26 ns es de 20 ns para hlS entradas de datos serie y paralelo y de 30 ns para entradas en modo de control. Disefte una unidad de datos y una máquina de estado de unidad de control para multi· plicar números de complemento a dos de 11 bits utilizando el algoritmo discutido en la sección 2.8.
y'.
8.88
e a
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os de diseño de circuitos ciales Tlag n pr
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ja por
h)s :te
,
asi cualquier sistema digital real es un circuito secuencial. todo lo que se necesita es un circuito de retroalimentaci6n. un huch o mp-nop para hacer que el componamiento actual del circuito dependa de sus entradas pasadas. Sin embargo. si tuviéramos que diseñar o analiuar un sistemll digitaltfpico. como un circuito secuencial sencillo. tenninariamos con tfI1le tabla de estado. Por ejemplo. estrictamente hablando. una PC con so. i 16 Mbytes de memoria principal es un circuito secuencial con ¡aproxima! 2 118.000.000 estados! n los capltulos anteriores indicamos que en general IInali7.arcmos sistemas ; en segmentos más pequeros. por ejemplo. dividiéndolos en trayectorias de egistros y unidades de control (secci6n 8.7. 1). De hecho. un sistema lfpico nas unidades funcionales con interfaces bien definidas y conexiones entre omo las soponoo.1s por VHOL. sección 4.7.2) Ycada unidOO funcional contiene Irqufa con varias capas de abstracci6n (como las que respalda tanto VHOL )5 paquetes trpicos que elabornn diagramas esquemáticos [sección 5.1.61). modo. podemos trutar con circuitos secuenciales en segmentos mucho
m :1.~
".espués de toda esta acumulación progresiva. tengo que admitir que el diseño nas digitales jen1rquicos complejos se encuentra más allá del ámbito de este in embargo. el corn6n de cualquier sistema Ocualquiera de 5US subsistemas ulllmente una máquina de estado u otro circuito secuencial. y eso es algo que s estudiar aqur. De esta forma. en este caprtulo trataremos de reforzar sus liento! acerca del diseño de máquinas de estado y circuitos secuenciales :c la presentación de diversos ejemplos.
795
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Capitulo 9 Ejemplos de diseño de circuitos secuenciales
Los prinleros diseñadores digitales y muchos diseñadores a lo largo de la décadn de 1980. escribieron sus tablas de estndo a mano y conslruyeron los circuitos correspondientes utilizando los métodos de síntesis que describimos en la sección 7.4. Sin embargo. diffcilmente alguien hnce ahora algo parecido. En la actunlidad. In mayor pane de las tablas de estado se especifican con un lenguaje de descripción de hardware (HDL. hardware deseription Illnguage) como ABEL. VHDL o Verilog. El compilador HDL efectúa entonces el equivalente de nuestros métodos de síntesis y realiza la máquina especifi cada en un PLD. CPLD. FPGA. ASIC u otra lecnología de destino. Este capítulo proporciona ejemplos de diseño de máquinas de estado y 01TOS circuitos secuenciales en dos lenguujes de descripción de hardwurc diferentes (HDL). En la primera sección ofrecemos ejemplos en ABEL. y enfocamos las máquinas resultanles a PLD pequeños. Algunos de eslOSejemplos ilustran las decisiones de división o partición que son necesari as cuando un circuito completo no cabe dentro de un componente simple. En la segunda sección ofrecemos ejemplos en VHOL. que pueden ser aplicados a prácticamente cualquier tccnologfa. Como sucedió en el capítulo 6. este capitulo tiene como prerrequisitos solamente los capítulos que 10 preceden. Sus dos secciones están escritas para ser bastante indepen. dientes entre sr. y el reslodellibro está escrito de tal modo que se puede lecr esle capitulo ahora o saltárselo y regresar a ~ I más tarde.
9.1 Ejemplos de diseño que utilizan ABEL y PLD En lu sección 7.4 di i>C i\amos diversu.~ máquinas de es tado silllplt..'S al lnKl ucirsus descripciones en palabras en una tabla de esl3do. seleccionando una asignación de eSlado y finalmente sintetizando ~n circuito correspondiente. Repetimos uno de estos ejemplos que utilizan ABEL y un PLD en la tabla 7-27 y otro en la tabla 7·31. Estos diseños fueron mucho más fáciles de hacer empleando ABEL y un PLD. por dos razones: • •
usted no tiene que preocuparse demasiado acerca de la complejidad de las ecua· ciones de excitación resultantes. mientras se puedan incluir en el PLD; usted puede ser cupaz de aprovechar la ventaja de las características del lenguaje ABEL para hacer el'diseño más fácil de expresar y de comprender.
Antes de observar más ejemplos. examinemos el componamiemo de temporización y las considernciones de encapsulado p.1T'3 máq uinas de estado que se construyen con los dispositivos PLD.
9.1 .1 Temporización y encapsulamiento de máquinas de estado basadas en PLD La figura 9- 1 muestra cómo un PLD ge~rico que tiene salidas combinacionales y salidas registradas. el cual p''Cde utilizarse en una aplicación de rruiquina de estado. Los parámetros de temporización 'eo Y'PI) se analizaron en la sección 8.3.3: ,eo es el retardo de reloj a _ salida del fli ~-,!~_ mientras que I¡>I) es el retardo a través del arreglo ANO-OA. Uls variables de esiado se asignan a las salidas registradas. natutalmenle. Yson esta· bies al tiell4'O tcD ... ,."" s de la frontera a""endente de CLOCK. Uls salidas tipo Mcaly se asignan a las saljdas combinacionales y 500 estables al tiempo 1m ór ..... 1eS de cualquier
Ejemplos de disei'io que utilizan ABEl y PlD
Sección 9. 1
- - ,1
---tl'll ~·
797
1- '00-1
RELOJ
,
a
¡ta , a arreglo AN O·OR
--t a
variables de estado
, a a
entradas
salidas Mealy
primarias
~
salidas
Moore
, a
~
salidas canalizadas
, a a
...J
cambio en la entrada que pudiera arectarlas. Las salidas tipo Mealy también pueden modi fi carse despu~ de un cambio de estado. en cuyo caso llegan a ser estables en el tiempo teo + tpD después del RELOJ. Por definición. una salida tipo Moon: es una función lógica combinacional del esta· do aclUal. por lo que es estable en d tiempo teo + tpo despu~ de RELOJ. Así, las salidas Moore pueden no ofrecer ningufUl \'cmaja de velocidad sobn: las salidas Mealy en el desarrollo de un circuito com PLD. Para obtener un retardo de propagación más I1ipido, definimos y utilizamos salidas canalizadas en las secciones 7.3.2 y 7.11.5. En una n:.ali· zación PLD. estas salidas vienen directamente de una salida de flip-l1op y asr tienen un retardo de solamente teo del reloj. Apane de tener un retardo nms corto. también se garan· tiza que estén libres de interferencias, algo que es importante en algunas aplicaciones. Los diseños de máquinas de estado que están basadas en PLD se ven limitados por el número de terminaJes de entrnda y de salida que están disponibles en un PLD sencillo.
Fig ur a 9· 1 Estructura y temporización de un PLO que se utiliza como máquina de estado.
798
Capitulo 9 Ejemplos de diseño de circuitos secuenciales RELOJ
Pl O
--1
regislrado
PlO combinacional
f-salidas tipo
Ma"•
..""" entrada,.~_ primarias-
--1
PlO combinacional salidas lipa
Mealy
Figura 9·2 Dividiendo un diseflo de máquina de estado en tres PlD.
De ncuerdo con el modelo de In figuro 9-1. se requiere unn salida PLD paro cada vnriable
de estado y para cada salida tipo Mealy o tipo Moore. Por ejemplo. la máquina de las luces traserai del Thunderbird. de la sección 7.5 (página 585), requiere tres salidas registr.KIas pan:¡ las variables de estado y seis salidas combinacionalei para las snlidas de las lámparas. Esto es demasiado paro. la mayor parte de los dispositivos de lógica programable que henlO§ descrito. excepto para el 22V 10. Por el otro lado. una asignación de estado de sal ida codificada (sección 7.3.2) requiere de una menor cantidad total de salidas PLD. Si utiliznm()§ una asignación de estado de snlida codificada. la máquina de luces traseras del Thundcrbird puede construirse en un solo 16V8. como m()§trnJ'em()§ en la sección 9. 1.3. Como sucede con cualquier variable de estado o salida tipo Moore. una variable de estado de salida codificada es estable al tiempo 'eo después del flanco del reloj. De este modo. una asignación de estado de snlida codificada mejora la velocidad (además de la eficiencia) del encapsulndo. En las luces traseras del Thunderbitd. el hecho de activar lai luces intennitentes de emergencia con una anticipación de 10 ns no tiene mayor imporlancia. pero en un sistema digital de alto rendimiento. un retardo extra de 10 os podría hacer la diferencia entre una velocidad máxima de reloj del sistema de 100 MHz y un máximo de solamente 50 MHz. Si un diseño debt! dividirse en dos o más PLD. la mejor división en ténninos tanto de simplicidad de discño como de eficiencia de encapsulado es con frecuencia la quc se muestra en la figuro 9-2. Un PLD secuencial simplc se utiliza par.!. crear el componamiento de estado siguiente requerido, y los PLD combinacionales se emplean para crear (anto salidas lipo Mealy como tipo Moore de las variables de estado y entradas.
Sección 9.1
Ejemplos de diseño que utilizan ABEL y PLD
9.1.2 Varias máquinas simples En la sección 7.4 d isenamos varias máq ui nas de estado simple aplicando los métodos trad icionales. Primero presentamos un diseno basado en PLD y ABEL para el primero de éstos, en 13 fig uro 7-25 y poslerionnente. mostrnmos cómo podríamos hacer mis comprensible e l fu ncionamien to de 111 máquina a l hace r mejor uso de las caracteríslicas de ABEL en la tllblll 7-27. Nuestro segundo ejemplo fue una " máquina de conleo de unos" con la siguiente especifi cación:
Disene una máquina de estado sincrónica temporizada con dos entradas. X y Y, Y una salida. Z. La salida debería ser J si e l número de entradas I en X y Y desde el restablecimiento es un múltiplo de 4. y O de otro modo. Desarrollamos una tabla de estado para esta máq uina en la tabla 7- 12. Sin embargo. podemos ex presar la fu nción de la máquina muc ho más fác ilme nte en ABEL. como lo mostramos en la tabla 9-1 . Note que para esta máq uina obtuvimos mejores resultados cuando no utilizamos la sintaxis de "diagrama de eSlildo" de ABEL, Podríamos expresar la func ió n de la máq ui na de manerll mis natural U1ilizando una instrucción anidada
799
Seoción 9.1
Ejemplos de diseño que utilizan ABEl y PlD
rrodule tbirdsd title 'State Machine for T-Bird Tail Lights ' TBIRDSD device ' P16V8R ' : • Input and output pins pin l. 2 . 3. 4, 5 : pIn 14. 15. 16 istype 'reg ' :
CLOCK, LEFT. RIGHT. HAZ . RESET
OO . 01. 02 •
Definitions QSTATE = (02 ,01.00 1 j IDLE • ( o. o. 01 j Ll • ( o. o. 1) : L2
L3 Rl R2
R3 LR3
• • •
( ( ( ( ( (
• • •
o. o.
•
•
State variables States
11 : l . 01 : l. o. 11 : 1. l . 1) ; 1•
1. 1. 01 , 1. o. O);
equations QSTATE .CLK • CLO:K : s tate_di a9 r~~
QSTATE s tate rOI.E : IF RESET 'llIEN IOLE asE IF (HAZ I LEFT & RIGHTl THEN LR3 ELSE IF LEFT THDI Ll ELSE I F RIGHT 'I'HEN R1 ELSE IDLE ; state Ll : If RESE.1' 'mEN IDLE ELSE If HAZ nffN LR3 ELSE L2 : state 1.2 : IF RESET THEN IDLE ELSE IF HAZ THEN LR3 ELSE L3 :
state L3 : state Rl : state R2 : state R3 : state LR3:
OOTO IDLE: IF RESET 'llIEN IOLE ELSE IF HAZ 'IifE}/ LR3 ELSE R2 ; IF RESET 'llIEN IDLE ELSE I F HAZ THEN LR3 ELSE R3: GOTO rOLE ;
OOIO IDLE;
end tbirdsd
GAl16V8A
C<.OCK CEFT
AIGHT HAZ
;F:ClK
,, "
•• •• " , "" •• •• " 17
lO' 102 103 lO<
105 100
101 108
OE
TBIADSOO
" " "
F i gura 9 -4 Un di~o da PLD simple l3Z
LO' " "" A"
." " "
u,
A2Z R3Z
para las luces traseras det FOf'd Thunderbird.
803
T ab l a 9 -3 Programa ABEL para la máquina de las luces traseras del Ford Thunderbird.
804
Capitulo 9 T a bl a
Ejemplos de disel'io de circuitos secuenciales
9 ·4
Asignación de estado de salida codificada para la máquina de luces traseras del
Thunderblrd.
rrOOule tbirdsdo t itle 'OUtput-Coded T-Bird Tail Lights State Machine ' TBlROSDO device ' P16v8R' ; • Input and output pins ClJXI( , LUT, RIGlfl' , HAZ , RES'" LlZ , Llz , LIZ , RIZ , RlZ , R3z
pin 1. 2, 4, S, pin 18 . . 13 istype ' req ' ;
"
• Definitions QSTATE • IL3Z, L2Z,LIZ , RlZ , R2Z , R3Zj ; IDLE • [ O, O, O, O, O, O) ; Ll O, O, O) ; • [ Ll • [ O, 1. 1. O, O, O) , L1 • [ O, O, 1. O, O, O) , • [ O, O, O, 1. O, O} ; R2 1, OJ ; • [ O, O, O, 1) ; R3 • [ O, O, O, 1. 1) ; LR3 1. 1, • [
.,
,
State var i ables , States
" " " "
" " " "
9.1 .4 El juego de las adivinanzas En la sección 7.7.1 se definió una máquina parn "juego de adivinanzas'", con 111 siguiente descripción: Disellc una rruiquillll de estado sincróniCli lemporiladll COII cuatro entnvtas. 01-G4, donde se conectan unos botones. La máquina tiene cuatro salidas. L1·L4. a las que se conL'Ctan lámparas o LEOs adicionales que están ubicados cerca de los bcr tones numerados. También hay una salida ERA que se conecta 3. una limpar.!. roja. En el funcionamiento normal. las salidas L1· L4 exhiben un patrón I de 4. En cada tic de reloj. el patrón se adelanta una posición; la frecuencia de reloj es de aproximadamente 4 Hz. Las adivinanzas se efectúan presionando un botón, lo que produce una entrada GI aseniva. Cuondo una entrada Oi es ascniva. la salida ERA será ascniva si se presiona el botón "equivocado", es decir. si la entrada 0 1que se detecta en el tic del reloj no tiene el mismo número de lo salida de la limparn que se' octivó antes del tic de reloj. Una \'ez que se hace una adivinanza. el juego se detiene y la salida ERA mantiene el mismo valor para uno o más tics de reloj hasta que la entrada Gi es negllda. y luego el juego se reanuda. Como discutimos en la sección 7.7.1. la mliquina requiere seis estados: cuatro para cada uno de los cuales la lámpara correspondiente se encuentra encendida, y dos cuando el juego se detiene después de presionar con o sin éxito un botón. Un programa ABEL para el juego de las adivinanUlS se muestra en la tabla 9·5. realizaron dos mejoras para perreccionar lo capacidad de prueba y lo operación de la máquina: uno entrada RES ET que obliga al juego a que tome un estado de inicio conocido y dos estados sin utilizar que tienen transiciones explícitas al estado de inicio. La máquina del juego de las adivinanzas utiliza las mismas nsignociones de estado que la versión original en la sección 7.7. 1. Empleando estas asignaciones, el compilador
se
Sección 9.1 NSAEO NSYE LlOW NSGREEN ~,\
Ejemplos de diseño que utilizan ABEl y PlD
809
r- NSREO NSYELlOW NSG AEEN
EWREO
EWRED EWYELlOW EWGREEN
EWYELlOW EWGREEN •
• • • •
. ' .'
.
'
'
..
•
-----
'
.. ..':' '
•••
F I gura 9-5 SenaJes y sensores de trafico en un cruce de caminos en Sunnyvale, California.
La máquina de eslado liene siete salidas:
NSA ED, NSYELLOW y NSGAEEN Controlan las luces de none a sur. EWAED, EWYELlOW y EWGA EEN Controlan las Iuc;es de eslc: a oeste. TMAESET Cuando se afirma, reeslablece el temporizador y niega TMSHOAT y TMlONG. El temporizador inicia el cronometraje cuando TMRESET es negada. Un algoritmo típico, que cuenlrl con la aprobación de las ilIItorid3des municipales paro. controlar los semáforos, está integrado en el programa ABEL de la labia 9-9. Este: algoritmo produce dos componamientos que se ven con frecuencia en los semáforos "inteligentes". En la ooche, cuando el tráfico es ligero, mantiene un ilIIlomóvil detenido en el semáforo hasta por cinco minutos. a menos que un automóvil se aproxime en la c.a1le tmnsvenal, en cuyo caso detiene el tráfico del cruce y deja que el automóvil que estaba esperando avance. (El sensor de "advertencia anticipada" se encuentra lo suficientemcnle atrás para cambiar las luces del semáforo antes que el automóvil que se aproxima IlIcance el cruce.) Durunle el día., cuando el tráfico es pes;v!o y siempre se tienen automóviles esperando en ambas direcciones, se inten:alan las señales luminosas cada cinco segundos, minimizando de este modo el USO del cruce y maximizando el tiempo de espera de lodos, creando parella un clamor ge¡w;¡aliz;v!o para más impuestos para arreglar el problema.. Lasecuaciones paro. la salida TMRESET son dignas de~. Esta salida es asertiva durante los estados de "doble rojo" , NSDELAY y EWDELAY, para restablecer el temporizador y prepararlo para el siguiente ciclo verde. La sei\a1 de salida deseada podría generarse en una lerminal de salida combinacional al decodificar estos dos estados, pero en vez. de esto hemos optado por generarla en una terminal de salida registrada al decodificar los prrdecesorrs de estos dos estados.
810
Capftulo 9 Ejemplos de disei'io de circuitos secuenciales Tabla 9·9 Programa de los semáforos de Sunnyvale.
nOOule svaletl title ' State Machine for SUnnyvale . CA. Traffi c Lights' SVALETL device 'PI6V8R' ; • Input and output pins a.ocK, !OE NSCAA, OCAA, TMSHORT, OO. 01. 02 , 1lIRESE'U
pin 1, 11 ;
pin 2, 3. 8, 9,
"'""'"
• Definitions tsr.TE • [02.01.ooJ ; NSGO • [ O, O, O) ; N$WAIT • [ O, O, 1 J : 1) : NSWAIT2 • [ O, NSDELAY • [ O, 1. OJ , • [ 1. 1. OJ ; El'/WAIT • [ 1. 1. 1); O, 11 ; • [ O, O1; E>lDELAY • [
pm 17, 16 , 1S, I<
istype ' reg ' ;
, State variables , States
"
""'"
"""'T2
""
state_diagram LSTATE state N5O:l : IF (!'lMSOORT) THEN NSOJ EI.SE IF f'IMl..CN:» THEN NSWAIT ELSE IF (~ &. !NSCAR) -mm NSGO
ELSE Ir (n«:AR , NSCAA) 11{~ NSWAIT ELSE Ir (! NSCAR) 11IDl NSGO El.SE NSWAIT:
ElGJ : •
• •
•
Ir
is ooming N-S, make E-W wait! Cars comino in both directions? 'I'hrash! Nobody can1r19 N-S and not timed out? Keep N-S green . EIse let E-W have it .
• Yellow light is on for two ticks for safety . • (Drivers go 70 mph to catch this turkey green!) • Red in both directions for added safety.
East-west green; states defined analogous to N-S
IF ( !'lMSHORT1 THEN
ELSE ELSE ELSE ELSE
• If E-W car la waiting lIDd no one ,
• •
state N$WA.IT : 0010 N$WAIT2; state NSWAIT2 : roro NSOELAY; state NSDELA.Y : ooro ElGJ; scate
• NQrth-south green • Minilrun green i5 S seconds . • Maxinun green is 5 minutes.
('I'MLCN:i)
&G)
-
THEN t1
Ir (NSCAR' ! E\
Ir (NSCAR' EW:AR) THEN ElWlAIT Ir (!El-CAR) THEN El«jQ ELSE &.WAIT;
state EWo-lAIT: roro EW'WAIT2; state &Mi\I'I'2 : GO'IU E)J[)ELAY ; state &/DELAY : 0010 N5O:l; equations
LSTATE.CLK • CLOCK; TMRESET_L. CLK • CLOC'K; !1MRESETJ. :. (!...STATE •• NSWAlT21 • Reset the timer when going into • (LSTATE.: EWWAIT2 1; ' state NSDELAY or state EWDELAY . end svaletl
816
Capftulo 9
Ejemplos de diseño de circuitos secuenciales Tabla 9-14 Uso de un atributo para forzar una codilicación de enumeracl6rt.
library IEEE: use lEEE , s~logic_1164,a11 ; library SYN:lPSYS; use SYN:lPSYS.attributes.all; • ••
architecture smexampe_arch oC smexarnp is type Sr69-type is (INIT, Aa, Al. OKO, OK1); attrib..lte entm'Lencoding of Sr69-type : type is '00000001 0010 0100 1000'; signal Sreg : Sr69-type; • ••
Una manera de (orlar una asignación es utilizar la instrucción "a t t ri bu te" de VHDL corno se muesl/"aen la tabla 9- 14. Aquí. "enllllLencoding" es un ambutodefinido porel usuario cuyo valores una cadena que especifica la codificación de enumeración que utilizará la herramienta de sfntesis. El procesador del lenguaje VHDL ignora este valor. pero pasa el nombre de atributo y su valor a la herramienta de síntesis. El atributo "enllllLencoding" es definido y conocido por la mayoría de las herramienlas de ¡¡inlesis, incluyendo las beltamientas de SynopsYs. lne. Cabe indicar que el programa debe utili7..ar un paquete "a t t ribu tes" de Synopsys; esto es necesario paro. que el compiladorVHDL reconozca "enllIlLencoding" como un atributo legitimo definido por el usuario. Por cieno. la asignación de estado que hemos especificado en el programa es equivalente a la codificación "casi uno-acth'o" de la tabla 7-7. Otra fonna de fonar unll asignación. sin confiar en los paquctes externos o atributoS de síntesis, es definir el registro de estádo más explfcilamcnte utilizando ti pos de datos lógicos estándar, Este enfoque se muestra en la tabla 9-15. Aquí. Sreg está definida como un STD_ UXaC_ VECTOR de 4 bits. y las constantes se definen para pennitir que .los estados sean referenciados por nombre en cualquier otra parte del programa. No se réquieren altOS cambios en el programa. Regresando a nuestro programa VHDL original en la tabla 9-13, se puede efecluar un cnmbio más interesante. Como está escrito. el programa define una máquina de esUldo convencional tipo Moore con la ~structura d~ la fi gura 9-8(a). ¿Qué sucede si converTabla 9-15 Uso de la lógica estándar y constantes
para especiflcar una codifICación de estado.
library IEEE; use lEEE . st~logic_l16 4 .all , • • •
architecture smexampc_arch of smexamp i, subtype SrE!(Ltype is STtUOOICVECIOR (l to 4); '0000' ; COllstant INIT : Sr 69-type constant Aa ·• Sr eg_type '0001' , 'ODIO'; constant Al ·• Sr 69-type constant QKO •• Sreg_type , '0100' ; 'lODO'; constant OKl •• Sr69-type signal Sreg : Sreg_type;
,,. ,. ,.
.
• • •
818
Capftulo 9
Ejemplos de d iseño de c ircuitos secuenciales
Todas las soluciones al ejemplo del problema de diseño de la máquina de estado que hemos mostrado hasta ahora conffan en la tabla de estado que constru imos ori ginalmente en la secció n 7.4,1, Sin embargo, podemos escribir d irectamente un programa VHDL. sin te ner que elaborar en fonna manual una tabla de estado, Si nos basamos en la proposición del problema original de la página 813, la idea clave de la simplificac ión es eliminar el último valor de A de 1 1l.~ definiciones de estado, yen lugar tener un registro por separado que le siga la pista (LASTA), Entonces solamente Tabla 9-16 Máquina de astado slmplilicada para el problema de ejemplo VHOl.
architecture smexarnpa_arch of smexamp 15 type 5r~type is IINIT, LOOKING, OK); siqna1 Sreg : Sres-type;
siqna1 lastA: STD-LQGIC:
begin process ICLOCK) begin
estados de la máquina de estado y transiciones
~~
if CLOCK'event and CLOCK _ ' 1 ' then
lastA <_ A: case Sreg is when INIT -> when J..CX)KI~ .,. if
A_l astA
Sreq o lOOKIf¡;; then Sreq <_ OK ;
else end if; _> if B.'l'
then Sreg o OK ; elsif A_lastA then Sreg <_ OK ;
when OK
else
Sreg o
J..CX)KJN:;;
Sreg o
INIT ;
end i f ; when others
_>
end case; end if: end process;
with Sreq select Z o
-- valores de salida basados en estado
' 1 ' whenOK,
, O' when others; end
sme>Call'Pa-arch:
Sección 9.2
Imqnpr
:fu por je
Ejemplos de diseño que utilizan VHOl
h s je
IJfO·
9.2.3 El juego de las adivinanzas En la sección 7.7. 1 se definió una máquina de "juego de las adivinan1..as" que comcn1.ó en la página 594 eon la siguiente descripci6n: Diseñe una máquinn de estado sincrónica temporizada cuatro entradas, G1 -G4, donde se encuentran conectados a unos botones. La máquina licne cuatro salidas, L, -l4. que se coneclan a unas lámparas o LEDs que están ubicados cerca de los bolones numerados. Tombién hay una salida ERA que se conecta a una lámpara roja. En funcionamiento normal, las salidas l1 -l4 exhiben un patrón I de 4. En cada lic de reloj, el patrón se adelanta en una posici6n: la frecuencia de reloj es de nproximadamentc 4 Hz. Las adivinanzas se efectúan presionando un bot6n, lo que produce una entrada Gi aseniva, Cuando una entrada GI es aseniva, la salida ERA será aseniva si se presiona el bol6n "equivocado", es decir, si la entrada GI que se detecta en ellic de reloj no tiene el mismo número de la salida de la lámpara que se activó antes del tic de reloj. Uno vez que se hace uno adivinonZll. el juego se detiene y la salido ERA mantiene el mismo valor para uno o más lics de reloj hasta que la entrada Gi es negada, y luego el juego se reanuda. Como discutimos en la secciÓn 7.7.1 , hl máquino requiere seis estados: cuatro en los que la lámparo correspondiente se encuentrn encendida, y dos cuando el juego se detiene después de presionar con o sin b.ito un botón. En la tablo 9-2 1 se muestrn un programa VHDL para el juego de las adivinanzas. Esla veni6n incluye tambi~n una entrada RESE'I' para forzar al juego a un eslado conocido de inicio. El programa es en gran medida una traducción directa del diagrama de estado original de la figura 7-66. Quizis su única camcterfstiea notable se encuentra en el caso "SOK ISERR Puesto que las trnnsiciones de estado siguientes para estos dos esllldos son idénlieas (ya sea que vayan a Si o pennanezcan en el estado actual), pueden manejarse en un caso. Si n embargo, este estilo tramposo de ahorrar tecleos no es paniculannente deseable desde el punto de vista de la documentación o mantenimiento de la máquina de estado. En el caso del autor. el beneficio primario del truco era ¡ayudar a incorporur el progmmll en una página del libro! h
•
823
Sección 9.2
Ejemplos de diseoo que utilizan VHDl
825
El progmmll en IIl111b11l 9·2 1 no especifica una asign3Ci6n de esUldo; una máquina de sfntesis tfpica empleará l1eS bits para S reg y asignará los seis estados en orden para las combinaciones binarias QOO..IOI. Pam eslll máquina de estado. lllmbién se puede uti· lizar unll asignación de estado codificada por salida empleando solamente las senales de salida de error y de la lámpar.!.. El lenguaje VHDL no proporciona un mecanismo conveniente para agrupar en conjunto las sei'tales de salida que están en la enlr3da y utili· z.arlas para estado. sin embargo. toda\'fa podemos obtener el efecto dcseado con los cambios que se mueslran en la tabla 9·22. Aquí utilizamos un comentario para documentar la correspondencia entre salidas y los bits del nuevo Sreg de 5 bits. y cambiamos ca· da una de las instrucciones de asignación dc salida para seleccionar el bit apropiado en vez de decodificar completamente el esllldo.
ar chitect ure Vqgameoc..arch of Vqqame is signal Sreg : STDJC(;rC VEC1OR (1 t o 5) ; -- posiciones de bit de asignación de salida codi ficada : Ll , Ll , L3 , L4 , ERR . constant constant constant constant conStant constant
51 : 52 : 53 : S4 : SERR :
SOK :
STDJOOICva:"lOR STDJOOI C_Va:"10R STD_L
beqin
(1
11 11 Il Il 11
. ,. ,. ,.
tO 5) : _ '10000 '; SI '01000 ' ; '00100' ; SI '00010' ; SI '00001 '; SI '00000' ; SI
'0 '0 '0 '0 '0
, ,.
process ¡CLOCK) (no change to processl
• • •
ene! p r ocess ; Ll Ll
<_ <_ L3
Sreg(lI ; Sr eg(2) ; Sreg (3) ; Sr eg( 4 ) ;
Sr eg(S) ;
9.2.4 Reinvenclón de los controladores de semáforos Si usted leyó el ejemplo ABEL de la sección 9.1.5, entonces ya me habrá escuchado despotricar sobre los espantosos controladores de semáforos en Sunnyvale. California. Realmente parecen estar cuidadosamente diseñados para maximiwr el ticmpo de espera de los automóviles en los cruces o intersecciones. En esta sección diseñaremos un controlador de semáforos con un componamiento parecido al controlador de Sunnyvale. Un cruce que se utilice con poca rrecuencia (uno que tendría no más que una senal para "ceder el paso" si estuviera en Chicago) tiene los sensores y senales que se muestran
Tabla 9 · 22 Arquitectura VHOL para el juego de adivinanzas que utiliza la asignación de estado codificada por salida.
826
Capítulo 9 Ejemplos de disefio de circuitos secuenciales T a b la 9- 23 Programa VHOl para el controlador de semáforos de SunnyvaJe.
library IEEE; use IEEE,std_logic_1164 .all; entity Vsvale is port I CLOCK. RESET. NSCAR . EWCAR , TMSHORT. TMLONG : ln STD_LOGIC: OVERRIOE. FLASHCLK: in STO_LOGIC: NSRED. NSYELLOW, NSGREEN : out STO_LOGtC; EWREO. EWYELLOW , EWGREEN. TMRESET : out STO.J.,QGIC J; end; architecture Vsvale_arch of Vsvale is type Sreq_type ls (NSGO, NSWAtT. NSWAIT2, NSOELAY, EWGO. EWWAIT. EWWAIT2. EWDELA't) ; signal Sreg : Sreg_type; begin process (CLOCKJ begin if CLOCK ' event and CLOCK • ' 1' then if RESET • '1 ' then Sreg < . NSOELAY; else case Sreg is ....hen NSGO .,. if TMSHORT_ ' O, then Sreq <_ NSGO; elsif THLONG~ ' l ' then Sreq <'" NSWAIT; elsi! EWCAR.' I ' and NSCAR. · O' then Sreg <_ NSGO ; elsif EWCAR.'l ' and NSCAR.'¡ ' then Sreg
<.
elsif EWCAR.'O ' and NSCAR. ' l
then Sreg
<_
Sreg
<*
'
else end if; when NSWAIT when NSWAIT2 when NSDELAY
., .,
Sreg Sreg
<-
,-
., S". ,.
.. .,
.. ,.
Luz amari Ua, dos ties por seguridad, -- Luz roja en ambas direcciones por seguridad, Luz verde de Este a oeste . Mismo co~rtamiento que el anterior,
NSWAIT2 ; NSDELAY ; EWGO,
.... hen EWGO . ,. if TMSHORT.' O' then Sreg <. EWGO; elsif TKLONG.'I ' then Sreg <_ EI
-- Luz verde de norte a sur. -- Mínimo de 5 segundos. Máximo de 5 minutos. -- Hacer que el auto~vil de Este a oeste espere. NSWAIT; Basura si hay aut0m6viles -- en ambas direcciones, NSWAIT; ¿Otro automóvil de Norte -- a Sur? ¡Deténgalo! NSGO; -- No viene ninguno, no hay car.lbio .
,.
EWGO,
<-
EWWAIT; EI
,. ,.
EWGO,
- - Es t ado de "restablecimiento' .
Ejercicios Como sucede en la mayor parte de nuestros ejemplos, la tabla 9-23 no proporciona una asignación especffica de estado, Y como muchos de nuestros ejemplos. esta máquina de estado funcionará bicn con una asignación de estado codifie;vb por salida. Muchos de los estados p'''''''''n ser identificados mediante una combinación Llnica de valores de salida de luces. Pero hay tres pares de estados que no son distinguibles al examinar únicamente las luces: (NSWAIT. NSWAIT2). (EWWAIT, EWWAI T2) Y (NSDELAY. EQDELAY). Podemos manejarlos agregando una variable de estado adicional. "EXTRA", que ticne diferentes valores para los dos estados en cada par. Esta idea es realizada en el programa modificado de la tabla 9·24.
Ejercicios 9. 1 9.2 9.3
9.4
9.5
9.6
9.7
Escriba un programa ABEL para ta maquina de estado descriUt en el ejercicio 7.30. Modifique el prog13rna ABEL de la lllbla 9·2 pan! incluir la salida HINT de la especifi. cación original de la máquina de estado en la sección 7.4. Vuelva a diseñar la máquina de las luce, trasertlli del Thunderbi rd de la sección 9.1.3 para incluir funciones de luces de estacionamiento '1 IUCCS de frenos. Cuando la entrada BAAKE ("freno") sea ase rtiva. todas las lucCoS deberlan encenderse inmediatamente. '1 permanecer as( hasta que BRAKE sea negada. independientemente de cualqu ier otra función. Cuando la entrada PARK ("estacionar'") seallSCrti\'a. cada lámpara se enciende a un 50% de su brillo todo el tiempo cuando de OU'O modo eSlarlan apagada!!. Esto se con· sigue al controlar la lámpara ron una sellal DIMClK de 100 Hz con un SO% del ciclo de trabajo. Dibuje un diagrama lógico para el circuito utilizando uno o dos PLD. escriba un programa ABEL para cada PLD Yescriba una descripción bre\'e de cómo funciona su sistema. Encuentre una asignación de estado de 3 biu para la TMquina del juego de las adivinanzas en la labIa 9-5 que reduu:a el número máximo de to:!nninos de producto poc salida a 7. ¿Puede usted hacerlo aLln mejor? El func:ionamiento de l juego de las adivinanzas en la scceión 9. 1.4 cs fáci l de predecir; es flkil para un jugador aprender la velocidad a la cual cambian las luces '1 presionar siempre el botón en el momento COi ttcto, El juego es mú dive:nido si la velocidad de cambio es más variable. Modifique la máquina decslado ABEL en la tabla 9·5 de manero que en los evadas 51-54 . la máquina a\'aIICC solamente si una nueva entrada. SEN. es asen iva. ( SEN eSlá dest inada a estar conectada a un generador de Ilujode bits pseudoaleatorio.) Deberlan ser reconocidos Ill/lto los hitos como los fracasos al oprimir los botones. ya sea que SEN sea aseni\'a o no. Delennine si su disello modificado todav!a cabe en un 16V8. En relación oon el ejercicio anlCrior. escriba un programa A BEL para un LFSR de 8 biu que utiliza un 16V8. de tal modo que una de sU-' u Udas pueda emplearse como un gene· rador de flujo de biu pseudoaleatorio, ¿Dcspuo:!s de cuántos tles de reloj se repile la secuencia de biu? I.Cuál es el nl'imero múimo de ceros que se presentan en un renglón? i,Y de unos? Agregue UJU. entrada CNERRIDE a la máquina de es' ''''''' de los semáforos de la figum9-7. utilizando todavra un 16V8 solo. Cuando QVERRIDE cs asenh'8. las lucCoS rojas deberlan enc:endene y apagarse de forma inlCnnitente. eambi:llldo una \'CZ poi" segundo. Escriba un programa ABEL completo para su máquina.
829
830
Capitulo 9 Ejemplos de diseño de circuitos secuenciales 9.8
9.9 9.10
9.1 1
9.12 9. 13 9. 14 9.15 9.16
9.17
Modifique el comportamiento de la m:k¡uina del controlador de semáforos ABEL en la tibia 9·9 para tener un comportamiento más razonable. el tipo de comportamiento que: a us· ted le gustarla \-.::r en los scmáforos de su propia eivdad. Escriba un progrnm,. VHDL parnla m:1quina de estndo descri ta en el ejercicio 7.30. Muestre cómo modificar la labia 9-13 pana proporcionar una enlr.wa as incrónica RESET que obligue: ,. la máquina de estado a ir al estado I NIT. Repita lo anterior p:U"II una \·ersión sincrónica que obligue a la máquina de estado a ir al estado I NIT si la sci\al de RESET es ascn iV"J en la frontera ascendente de l reloj. Escriba y pruebe un prognlma VHDL corres pondiente a 1. figura 9-8(b). Utili za ndo una herramienta de ¡Intesis disponible. detennine si el circuito resultante de esta versión difiere del resultante de la figura 9-8(a), y cómo difierc. Escriba un prognlm8 VHOL para la máquina de (':litado del contador de unos romo se describió mediante la tabla de alado en la Illbla 7· 12. Escrib;oJ un progl11ma VHDL p:uala máquina de e~tadodc combinaciÓn de eernKlul11 romo se describió mediante la tabla de csllldo en la tabla 7.14. Modifique el progl"ll/Tl3 VHDL de la tabla 9-19 parn incluir la salida HINT de la especifi. caciÓn original de la mSquina de estado en la scc(IOO7.4. Repita el ejercicio 9.3 empleando VHOL. suponiendo que está dirigiendo su disei\o a un CPLD o FPGA simple. Modifique el progrnrna VHOL del jucgo de las adivinanzas de la tabla 9-2 1 de acucrdo a la idea del ejercicio 9.5. Agregueotro proceso al ptOgr.una pal11 propon::ionar un generador de flujo de bit.s·pscudoaJe:norio de acuerdo al ejercicio 9.6. Modifique el componamiento de la máquina del controlador de semáforos VHDL en 111 tabla 9·23 para tener un com portamiento más razonable, la clase de comportamiento que u uste'" te gustarla tener en 10Ii scmáforo5!le su propia ciu... ad.
ias, dispositivos {FPGA 'n
}e 1 prologloa
por
roen
ualquier circuito secuencial tiene memoria de una clase. puesto que cada flip-flop o ¡Illch almacena un bit de infonnación. Sin embargo. por lo regular reservamos la palabr.. "mcmori¡f' paru hacer re ferencia a los
au
bits que se almacenan en una fc nna estructurada. habilUlllmenlc como
,.
un arreglo bidimensional en el cual se tiene 3CCCSO a un renglón de bits
n este capitulo se describen varios tipos diferentcs de organizaciones de mentops de memoria disponibles comercialmenu:. Los mismas clases de me mo ria
estar integradas en chips VLS I más grnndes. donde se combinan con otTOS Ji
para efectuar una fu nción útil.
as apl icaciones de la memoria son muchas y muy variadns. En una unidad de miento centrol (CPU. centrol proces.<¡ing unil) de un microprocesador. una ria de sólo lectura" puede ser emple3da para definir los pasos primith'os que nin a cabo para ejecutar instrucciones en el conjunto de instrucciones de la lIndo de la C PU. una " memoria est:i(iea" rápido puede funcionar co mo una
a caché (memoria de almacenomiento intennedio temporal) paro mantener s e instrucciones recientemente utilizodos. Y un subsislclTW de memoria princin microprocesador puede contener cientos de millones de biLS en "memoria :a"' que almacenon sistemas operativos completos, programas y dalos. as apl icaciones de la memoria no están limitadas a microprocesadores o 'e a sólo sistemas digitales. Por ejemplo, el equipo en el sistema de telefonfa utili7J1 memorias de sólo leclura para efectuar ciertas transfonnaciones en de voz digilaliznda, y "memorias estáticos" rápidas como una "fábri ca de con·n" para enrular la voz digitalizada entre los suscriptores. Muchos reproductores
831
832
Capitulo 10
Memorias, dispositivos CPlO y FPGA
portátiles de discos compactos de audio "adelantan la lectura" y almacenan unos cuantos segundos de audio en una "memoria dinámica" de modo que la unidad puede mantenerse reproduciendo el audio incluso si es sacudido ffsicamente (esto requiere de más o menos 1.4 mi llones de birs por segundo de audio almaccnado). Y existen muchos ejemplos de equipo audiovisual moderno que utiliu memorias par:t almacenar de manera temporal señales digitalizadas paro mejorar a tmv~s del procesamiento de señales digitales. Este capflUlo comienza con una discusión sobre memoria de sólo lectura y sus aplicaciones y luego describe dos diferen tes tipos de memoria de lectumlescritura. Las secciones opcionales describen la estructura interna de los diferentes tipos de memoria. En las últimas dos secciones de este capftulo se analizan los CPLO y FPGA. Estos dispositivos son semejantes a las memorias tll el sentido de que son estructuras grandes y regulares que pueden utilizarse en gran variedad de aplicaciones. Al habi litar un desarrollo muy rápido de funciones lógicas personalizadas, han llegado a convertirse en bloques de construcción esenciales en el diseño digital moderno.
10.1 Memoria de sólo lectura mtmorin de sólo It(:lllrtl t 1!trtldo dt dirr«IQ1! ¡alido dt datos
Una mt moria dt lólo Itctura (ROM, rtad-only mtmory) es un circuito combinacional con n entmdas y b salidas, como se ilustm en la figura 10- 1. Las entradas se llaman tn /roOO$ de dirtcciÓl1 y se denominan de manera tradicional AQ, Al , __ . , An-l . Las salidas se conocen como $ofidas de da/o$ y habitualmente se denominan OO. 01 . .. . . Ob- 1. Una ROM "almacena" la tabla de verdad de una func ión lógica combinacional de TI entradas y b salidas. Por ejemplo. la tabla 10- 1 es la tabla de verdad de una función combinacional de 3 entroda$ y 4 salidas; YpodlÍa almacenarse en una ROM de 2) X4 (8 x 4). Despreciando los retanlos de piOpagaci6n, las salidas de datos de una. ROM igualan lodas las veces los bits de salida en el renglón de la tabla de verdad de selección por las entradas de direcci6n. Puesto que una RUM es un cU'Cuito combinacional. usted estaría en lo correcto al decir que no es en realidad una memoria en absolUlo. En términos del funcionamiento de un circuito digital. se puede tratar a una memoria ROM como si fuera cualquiCf'otro ele2" 1< b ROM
Fi gura 10-1 Estructura básica de
AO A'
una ROM de 2n xb.
A2 "reccjón
DO
O,
•
•
•
• •
•
........,,
0>-,
"'"' ..""
Sección 10.1 EntJat*.
&llIda
A2
Al
Aa
D3
D2
Dl
DO
O O
O O
O 1
1
1
1
1
1
O O 1 1 1
1
1
O O 1
O 1 O 1
O O O O
O 1 O O 1
O 1
O 1
1
1
1
O
1
O 1
Memoria de sólo lectura
833
Tabla 10-1 Tabla de verdad para una función lógica
combinacional de 3 entradas, 4 salidas.
1
I
1
O 1
1
O
O O
O O
mento lógico combinacional. Sin embargo, también se puede pensar que la infollTlación se "almacenará" en la ROM cuando se fabrica o programa (en la secci6n 10.1.4 indicaremos c6mo se puede reali7.ar esto). Aunque pensemos en la ROM como si fuern un tipo de memoritl. tiene una importante diferencia en comparación con la mayoría de los tipos de memoria de circuitos integrados. la ROM es una memoria no I'ofdlif: es decir. su contenido se conserva incluso si no se aplica energfa alguna.
mtmorio nQ I'Oldtil
10.1.1 Uso de las memorias ROM para funciones lógicas combinacionales " aleatorias" La ttlbla 10-1 es en realidad la tabla de verdad de un decodificador de 2 a 4 con un control de polaridad de salida. una fu nción que puede ser construida con compuenas discret.as como se ilustra en la ligurn 11)..2. De este modo. tenemos dos maneras diferentes para construir el decodificador: con compuenas discretas o con un reloj de 8 x 4 que contenga
la tabla de verdad. como se ilustra en la fi gura 10-3. El patrón de asignación de las entrndas y salidas del decodificador para las entr.Klas y salidas de la ROM en la figura 10-3 es una conl;ecuencia de la manera en que la tabla de
10
YO
(AO)
100)
y, 11
(DI )
(Al )
y, (D2) ~Y3
~/ PQl(A2) ./
103)
•
F i gura 10-2 Un decodificador de 2 a 4 con control de polaridad de salida.
836
CapItulo 10
Memorias, dispositivos CPLD y FPGA
T a b I a 1 0-4 Programa para generar el archivo de texto especificando el contenido de una ROM de multiplicador de 4 x 4.
linclude / ' Procedure to print d as a hex digit . ' / void PrintHexDigit(int dl (
ir (d<10) printf('\c', 'O ' .dl; else printf ( '\c', ' A' +d-lO) ; }
/ ' Procedure to print i as two hex digi t s . ' / void PrintHex2(int i) {
PrintHexDigitt (i I 16) , 16) ; PrintHexDigit ti , 16); }
void mainO {
int x, y; for (x",O; x<_15; xH ) I PrintHex2 Ix*161; printf (' : '1 ; for (y. O: y<_15; y++J { printf (, '); PrintHex2lx· y) ; }
printf( '\n' ) ; }
}
'10,1,2 Estructura Interna de la ROM
{(rlnI
dt polabro
f(nta lIe bil
El mecanismo utilizado por las ROM para "almacenar" infonnaci6n varia con las diferentes tecnologfas ROM. En la mayoría de las ROM . la presencia o ausencia de un diodo o transistor es la distinción entre un O y un l . La figura 10-5 es el esquema de una ROM primitiva de 8 x 4 que U5ted mismo podría construir utilizando un decodificador MSI y un puñado de diodos. Las entradas de dirección selc:ccionan una de las salidas del decodificador que van a ser ascnivas. Cada salida del decodificador se denomina una línea de palabro debido a que selecciona un re nglón o palabra de la tabla almacenada en la ROM. La figura muestra la situación con A2-AO = 101 Y ROW5_L afinnada. Cada Unea venical en la figura 10-5 se cooocc: como una Unea de bit porque COI lespende a un bit de salida de la ROM. Una \fnea de palabra asen iva lleva a una línea de bit al nivel BAJO si un diodo se encuentra conectado entre la Unea de palabro y la Unea de "A
kllargo de este libro. las secciones o¡x:ionales están marcadas con un asterisco.
838
Capitulo 10 Memorias, dispositivos CPLD y FPGA
su lugar. y los propietarios lo programaban recortando el diodo en cada local idad donde un OcSlaba por ser almoccnodo. El patrón de diodos mOSlrado en la figura 10-5 correspondc a la labio de verdod del decodificador de 2 a 4 de la labi a lO- l . Esto no parece ser muy cficiente (utilizamos un decodificador de 3 a 8 y un manojo dc diodos para construir la "crsi6n ROM de un decodificador de 2 a 4). ¡Podrfamos haber empleado un subconjunto del decodificador de 3 a 8 direclamentc! Mostrnn::mos una eslruclUra ROM más cfi cienle y algunos ejemplos de diseno más útiles más adelante. .5 V
Figura 10-6
Trayectorias furtivas en una ROM.
G1
G2A
G28
, A. •, A'
,
, 8A
A2
74HC04
/,;- 00 1
u, V
"---o,
1>.~--D2
1
1
-----03 .
Sección 10.1
Memoria de sólo lectura
841
AS A7
AS
, .."'" do "',,',, a •
A9
dooodl·
AlO
de 9
A11
5 12
5 12
lO;
arreglo
arreglo
arreglo
arreglo
do
"
"
"
...,.. ...... ...... "
"
"
64 5 12 :0: 54 5 12 x 64 512 ]( 54 512 . 64 5 12 10; 64 512 x 64 5' 2 )< 64
A12 A13 A14
...2
Al)
~....Y.
•.
Al
~....Y.
V
..2 V
~ mult¡. multi· multi· mulli· multi· multl· ~" plexor de plexor 00 plexor de plexor de plellOl' de plexorde ptexorde pleworde
A2
....
A3
''''
.. 01
.. 01
.. 01
07
06
05
04
•
.. 01
.. 01
"01
.. 01
03
D2
01
00
F I 9 u r a 1 0-9 Posible composici60 de una ROM ele 32K x 8.
10.1.4 Tipos comerciales de ROM A menos que usted visite museos de computadoras. es imposible en la actualidad encontrar módulos ROM construidos con diodos discretos. Una ROM moderna está fabricada como un simple chip de e l; uno que almacena cuatro megabils tiene un precio 3proxi. mado inferior a los $5 USD. Se utilizan diversos ~todos paro "programar" la infonnación al mace nada en una ROM, como se estudia a continuación y se resume en la tabla 10-5. La mayor parte de las primeras memorias ROM del tipo circuito integrado eran memorias ROM de plamilla progmmab/~ (o simplemente. ROM de plantilla ). Una ROM de plantilla es progmmada por el patrón de conexiones y por la ausencia de conexiones en una de las plalllilfas utilizadas en el proceso de fubri cadón del e l. Para programar o escribir informución en lu ROM. el cliente proporciona ni fubricante un liSIado del con-
ROM de plantillll proSfTJItMble ROM de plamilla plantilla
Tabla 1 0- 5 npos comerclates de ROM , CIe/ocle
Ciclo de ~"rtru,.
TIpo
Tecnologlil
lectura
Plantilla ROM
NMOS.CMOS
1()..200 ns
4
semanas
Escribe una \'e1.; baja potencia
Plantilla ROM
Bipolar
< 100 lIS
4
semanas
Escribe una \'ez; alta potencia; baja densidad
PROM
Bipolar
< 100 ns
1()..50 ¡albyte
Escribe una vez: alta potencia; sin cargo por plantilla
EPROM
NMOS,CMOS
25-200 ns
10-50 ~slbyte
Reutili1.able;
EEPROM
NMOS
50-200 ns
100jO ¡albyte
límite de 10,000-100,000 escri turasllocalidad
baja potencia; sin cargo por plantilla
Sección 10.1
•
Memoria de sólo lectura
843
• •
compuena ____
IloIante
""""'"'" --:::::;::
lineas de palabta ele nivel activo
no flotante
oh'
lineal de palabra di! nivel activo bajo
se encuentra alojado normalmente en un encapsulado con una tapa de cuano a través de la cual el chip puede ser expuesto a la luz de borrndo. Es proooble que la aplicación más común de las EPROM sea almacenar programas en sistemas microprocesadores. Las EPROM se utilizan por lo regular durante el desarrollo de los programas, cuando el programa u otra información en la EPROM debe modificarse varias veces durante la depuración. Sin embargo, las ROM y las PROM por lo regular ct....d"O menos que las EPROM de c:apacidad semejante. Por lo lllnto, una vez que se finaliza un progr.una, puede utilizarse una ROM o una PROM en la producción para ahomtrcostos. La mayor parte de las PROM actuales son en realidad EPROM alojDdus en encapsulados económicos sin tapas de cuarzo: éstas se denominan ROM programables UlUl sol(lI'II"1: (UTP. O/l(~- time programmoblll"). Una ml'maria .rolo de lectllTfJ programable eflctric~lZte borrable (EEPROM. electrieall)' II"mwble progrommabfe rrod-onJ)' m1l"1110'1) es como una EPROM, excepto que los bits individuales que se almacenan se pueden borrar en forma eléctrica. Las compuertas
fl olllntcs en una EEPROM se encuentran rodeadas por una capa de aislamiento mucho más delgada y J)'IN)e ser borrnda mediante la aplicación de Wl voltaje de la polaridad opuesta a la del voltaje de carga para la compuerta no fl otante. Las EEPROM grandes (1 Mbit o más grandes) permiten bouar s610 en bloques de tamnfto fijo. de 128 a 512 Kbits (16-64 Kbytes) a un tiempo. Estas memoria-'" se conocen por lo regular como EPROM de d~$tt!1I0 (flash EPROM) o ~maria.J ''fIash '' o d~ destdlo, porque el borrndo ocurre "en un destello", Como se indicó en la tabla 10-5. la programación o "escritura" de una localidad EEPROM toma mucho más tiempo que leerla. de manera que un EEPROM no es sustituto paro. las mcmorillS de lectura/escritur.!. que se analizarán más adelante en este capftulo. Thmbién, debido a que la capa aislante es tan delgada, puede ser desgastada por operaciones repetidas de programación. Como resultado. las EEPROM pueden reprogramarsc un número limitado de veces. hasta 10.000 veces por localidad. Por consiguiente. las EEPROM se emplean habitualmente para almacenar datos que deben ser conservados cuando el equipo no está energizado. pero que no cambian con mucha frecuencia tal como la configuración predeterminada paro una computadora.
FIg ura 10-10 Matriz de almacenamiento en una EPROM utilizando transistores MOS de compuerta flotan te.
ROM progromoblr lino I'r~ (arPj
mrmorio dr sólo I« tum progmmoblr bcJrrohl..
rlle/ricamr",r
EPROMjlaxh mrmoria ft(uh
Capítulo 10
844
Memonas, dispositivos CPLO y FPGA
Las ROM populares para microprocesadores Yotras aplicaciones ROM de \'e1ocidad nlodernda incluyen los EPROM 2764, 27/28. 27256 y 27512. cuyos símbolos lógicos se ilustran en la liguna 10- 11 . La fi gura lambifn indica las terminales que deben conectar· se a una señal constante durante el funcionamiento normal sólo de lectum. Las entradas que están identificadas como Vcc deben coneclarse a +5 vollS. las entradas identificadas como VIH deben conec~ a una scñallógica válida de nivel ALTO y "N.e:' quiere decir "sin conexión" ("no connection·'). Se emplean diferentes configuraciones paro programar y probar el dispositivo; In terminal llUI.I'Cadu como Vpp se utiliza parn aplicar el voltaje de programación. Las ROM más grandes se encuentran disponibles con más bits y. en algunos casos. con salidas de datos más amplias de 16032 bits. En 1999. uno de los más impresionanles era la memoria Hash AMO 29LV640. con 64 Mbits en 256 sectores de 32 Kbytes. Tambi6n se producen ROM mucho más pequeftas con interfaces serie de 3 bits para aplicaciones especializadas. como la descarga de la infonna(:ÍÓn de programaciÓn en FPGA. Las memorias flash múltiples con frecuencia son encapsuladas en un módulo simple del tamai'lo de: una tarjeta de cr6dito para aplicaciones que requieren de grandes cantidndes de almacenamiento no volátil. La aplicación más común de estos módulos se encuentra en l a~ cámaras digitales, donde d almacenamiento de una imagen de alla resolución puede requerir de aproximadamente 4 Mbiles. En 1999. la tarjeta de memoria fl ash más grande fue desarrollada por ellfder de la industria SanDisk Corporation y contenfa 192 Mbytes (1536 Mbits) de memoria.
2764 27118 27256
27512
Fig ura 10-11 srmbolos lógicos para las EPROM estándar en encapsulados en doble linea de 28 terminales.
,
Voc V In "10
8K )(8
16K x8
2'"
27128
Vpp
\'cc
PO"
VIII
, A'AO ,• A2 ,• A4AS ,• A6A7 A3
AS " ,.. " AlO " A11
"
A12
es OE
00
01 02 03 04 05 06
07
"
" " " " " " "
,
32""" 27256
vpp
\.ce
~ PO" AO
• A' ,• A2A3 ,• A5A4 ,• AS A7 " AS A9 " A,O " All ", A12 A13 " es " OE
"
00
01 02 03 04 05 06
07
64K""
"
"
" "" " "
"
•
, "• AfJA' ,• A2 ,• AS
VPP
A3
A4
•
A6
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" AS
,.. " A,O
" All ", A12 " A13 " ~cs Al<
~Oé
" 01 " 02 " 03 " '"05 "" 06 " 07 " 00
27512
"• AO A' ,• A2A3 ,• A4 AS
,• A6 ,."
"
", "
",
A7 AS Al!
AlO All A12 A13 A14 A15
es OENPP
00
"
" 02 " 03 " '"05 "" 06 " 07 " O,
Sección 10.1
Memoria de sólo lectura
847
ADDR ·I---iXr-----.='=~ ~-----,~------=·'="=b=,·------;Xr--ixr--=·,=,,=~~~x---'. ..wll,\ Al" <.."'ir I ,,,,\
-
~
I
~
DATA
- 1,\,1. - 1 ,
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'uz
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I
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-I,oz - -
-
- l /m:
valida I
-
,
/m:
'011 -
-
-0."":0
válida
Figura 10-14 Temporización de AOM.
tOE Tiempo de bClbiliwciólI de sillida. ESle panlmeuu es en generol muc ho más corto que cltie mpo de acceso. Elliempode habilitación de salida de una ROM es el retardo de propagación desde DE y es ase rti vas hastn que los controladores de salida de tres estados han dejado el estndo Hi-Z. Dependiendo de si las e ntradas de dirección han estado estables e l tiempo suficien te. los dalos de salida pueden o no ser válidos en ese punto. toz Tiempo de deshabilitaciólI de salida. El tiempo de deshabi lilación de sa lido de una ROM es el retardo de propagación desde el mo mento en que DE o es son negndas hasta que los COnlroladores de salida de tres estados han enlrado al estndo Hi-Z. 'OH TIempo de 1t!/enció" de salMa. El tie mpo de rete nción de salida de una RO~ es el intervalo de tiempo en e l que la salida pennanece válida después de un cambio en las entradas de di rección. o después que OE_L o CS_L son negadas. Como con 0Ir0S componenles, el fobri cante especifica valores máximos, y en oca· siones. trpicos paro todos los parámetros de temporizaciÓn. Po r 10 regular. los valores mfnimos también son especificados para tOE y 10H' El valor mínimo de 'OH se especifica habitualmente como O; es decir, el retaroo de lógica combinacional mrnimo a través de la
ROM esO.
'o< tiempo de habili/ación de
saUda
'o,
fiempo de deshabifjwción de salida
'OH
fiempo di! rrtelrciólr de ltllida
848
Capitulo 10
Memorias, dispositivos CPLD y FPGA
10.1.6 Aplicaciones de ROM
ctXIifiClJciñn IInl'lJl '"!lngo dindmico
Como ya lo mencionamos. la aplicaci6n más común de las ROM es para almacenamien· to de programa en sistemas microprocesadores. Sin embargo. en muchas aplicaciones una ROM puede proporcionar unll realiUlci6n de bajo costo de una función de 16gica combinacional compleja o "ale.uorio". En esUl secci6n daremos un par de ejemplos de circuitos basados en ROM que se utilil.llJl en la red telefónica digi13.l. Cuando una señlll de voz anlllógica entra a un sistemll telefónico digital típico. se muestrea 8.000 veces por segundo y se transfonna en una secuencia de bytes de 8 bits que representan la señlll analógica en elida punto de muestreo. En la sección 8.S.3 mos· trarnos cómo estos muestreos de voz digital podfan ser convenidos entre los fomatos paralelo y serie. pero no describimos 111 codificación de los mismos bytes de 8 bits. Lo horeffiOS ahora. y después most~mos cómo los circuitos basados en ROM pueden tratar con faci lidad esta información al13.menle codificada. Lo codificación de 8 bits más simple det signo y 111 amplitud de unll señal analógica seria un entero de 8 bits en el sistema de complemento a dos o de magnitud con signo: esto se conoce como una codijicclciólI lineal. Sin embargo, una codificación linelll de 8 bits produce un rongo Jinámico (la razón entre el intervalo de números representables y la diferencia más pequeña representable) de sólo 2' o 256. Para los audiófil os. esto corresponde al rango o intervalo di námico en la potencia de la se~a l de 20 log 256 o aproximadamente 48 dB . En compamción. los discos compactos de audio utilizan una codificación lineal de 16 bits con un rango di námico teórico de 20 log 2 L6 o cerca de 96dB .
codificación Ji! comprtsiÓn·expansiÓn PCMdl'lry~
PCMd.. /ryA
En vez de una codificación lineal. la red telefónica noneamericana utiliza una codificación Ji! comprt!sor-upan.fOT de 8 bits de nominada peAl (pulse codi!- moJulation. modulaciólz di! pulsos codificados) Ji! ley].l (La red europea utiliza una fórmu la de compresión-expansión de 8 bits de nominada Ii!)' A). La figura 10-15 ilustra el formato de un byte codificado de 8 bits. una especie de representación de punto flotante con campos de signo (S). exponente (E) y mantisa (Al). El valor analógico V representado por un byte en este formato está dado por la fórmula
V = ( 1-2S) . [(2')-(2M+33) -33[
7
Fi gura 10· 15 Formato de un byte PCM de
Iey~.
6
5
4
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2
1 M
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I
854
Ca pitulo 10 Memorias, dispositivos CPLD y FPGA
10.2 Memoria de lectura/escritura dt futura! tsCrill.lf(J (RWM)
m~moria
mtmvriu dt occno al~atfJrio (RAM)
RAM esráric/I (SRA M) RAM dindmica (DRAM )
memoria \'O/dlil mfOrrwritl flQ mló/iI
El nombre memoria de fecturalescrifll ra (R\VM. readlwrite memOI)') se da a los arreglos de memoria en los cuales podemos almacenar y recuperar información en cualquier momento. La mayoría de las RWM ut i li zada.~ en sistemas digitales en la actual idad son memorias de acct.Jo aleatorio (RAM. ralldom·access mt'/1/OI)'). 10 que significa que el tiempo que ks toma leer o escribir un bit de memoria es independiente de la localidad del bit en la RAM. Desde e.~te punto de vista. la~ ROM son también memorias de acceso aleatorio. pero el nombre " RAM" en general se emplea s6lo para las memorias de acceso alemorio de lectura/escritUJ"3.. En una RAM esrdt;ca (SRAM o "S-ram"). se escribe una palabra una vez en una localidad. pennanece almacenada mientras se aplica la potencia al chip. a menos que la misma localidad sca escrita otra vel.. En una RAM dinámicll (DRAM o ·n -mo¡"). los datos almacenados en cada localidad deben refrescar5e en fonna periódica al leerlos y luego escri birlos otra vez. o si no des:lparecen. Analizaremos ambos tipos en esta sección. La mayoría de las RAM pierden su memoria cuando se interrumpe el suministro de energía: son una forma de memoria voltltil. Algunas RAM retienen su memoria inclu· so cuando el suministro de energía se interrumpe: se conocen como memoria no \'OMlil, Ejemplos de RAM no volátiles son las antiguas memo rias de núclco magnético y las modernas memorias estáticas CMOS en un encapsulado extra grande que incluye una batería de litio con un tiempo de vida de \O años. Hace poco se introdujeron las RAM ferro. eléctricas no \IOlátilcs: estos dispositivos combinan elementos magnéticos y eléctronicos en un solo chip de e l que retiene su estado incluso cuando no se suministrn energía. del mismo modo que las antiguas memorias de núclco.
10.3 RAM estática 10.3.1 Entradas y salidas de la RAM estática
fO lI/rod" tifO l",biliwci6n d~ fOscrituro (WE)
• Al igual que una ROM. una RAM tiene entradas de dirección y control y salidas de datos. pero tambi~n tiene entraclM de datos. Las entradas y salidas de una simple RAM estática de 2" xb bits se muestran en la fi gura 10-19. Las enlrndas de control son comparables a las de una ROM. con el agregado de una en/rada de habiliwci611 de escritura ( W E, write.elluble). Cuando WE es asertiva. las entradas de datos se escriben en la localidad de memoria seleccionada. Las localidades de memoria en una RAM estática se comportan como latchs D. más que como fl ip-flops D disparados por flanco. Esto signifi ca que cada vez que la entrada WE es alimlllda. los latchs para la localidad de memoria seleccionada están "abiertos" (o "transparentes") y los datos de entrada fluyen denlro y a través dellatch. El valor real almacenado es cualquiera que esté presente cuando se cierra el latch. La RAM estática por lo nonnal tiene sólo dos operaciones de acccso definidas: u clurn Un.'l dirección se coloca en las enlnldns de dirección mientras que es y OE son asertivas. Las salidas dellatch paro la localidad de memoria seleccionada se liberan hacia DOUT. Escrituro Una dirección se coloca en IIlS entradas de dirección y una palabro de datos se coloca en DIN : entonces es y WE son asertivllS. Los latchs en la localidad de memoria seleccionada se abren. y la palabro! de entrada se almacena.
Sección 10.3
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2" :00; b RAM
,, Iradas
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de dalos
00VTh-'
Fi gura 10-19 Estructura básica de una
RAM de 2n x b.
Es necesaria ciena cantidad de precaución cuando se tiene acceso a SRAM. porque es posible de manero inadvenida dañar a una o más localidades mientras se escribe en una seleccionada. si los requerimientos de temporización de la SRAM no se salisfacen. La subsección siguiente proporciona detalles acerca de la estructura interna de la SRAM para mostrar por q u~ sucede esto. y la que le sigue explica los requerimientos y comportamiento de lempori7. ación real.
RAM estática
855
858
CapItulo 10 Memorias, dispositivos CPLD y FPGA
10.3.3 Temporización de RAM estática La fi gura 10-22 muestra los parámetros de tiempo que se especifican normalmente en las operaciones de lectura en una RAM estática: a continuación presentamos su descripción breve: ' A,' TIempo de acuso dt d;~ccidll. Pensemos que DE y CS ya son nsertivas o si
,~
pronto lo serán (no impona) esto es, cuánto tiempo se necesita para obtener una salida estable de datos desput5 de un cambio en la dirección. Cuando los disenadores hablan acerca de una "SRAM de 70 ns", se refieren en general a este número. IACS Tiempo de acceso de selecci6n dt chip. Suponemos que la dirección y D E son estables. o pronto lo semn (no importa) esto es. cuánto tiempo se necesila para obtener una salida estable de datos después que es es asertiva. A menudo este parámetrO es idéntico a 'AA' Pero en ocasiones es mayor en las SRAM que tienen modo de "apagado", y más corto en las SRAM que carecen de él. 'OE TIempo Jt hlJbili/aci611 de saliJo. Es el tiempo que necesitan los buffers de tres estados para abandonar el estado de alta impedancia. cuando DE y es son asertivas. En general este padlnetro es menor que ¡ACS' de 1nc:xl0 que la RAM puede tener acceso a los datos en rorma interna antes quc DE sea ascrtiva: esta caracteristica se emplea para conseguir tiempos de acceso r.ípidos mientras que se evita un "conflicto de bus" en muchas aplicaciones. fOZ Titmpo Jt dt shabililoci6n d e salido. Es el tiempo que necesitan los separadores de salida de tres e.~tados paro entrur al eslado de IIlIa impednncia despué5 que se han negado DE_Lo eS_L. ' 0 11 Ti~mpo d~ "t~"ci&t d~ .wlid(l, Este parnmetro cs~ifica ~uánto ticmpo los datos de salida permanecen válidos despu~ de un cambio en las entradas de dirección.
¡iempo de lJccr:so de dirrcción
'= tiempo de (lccr:so de selección de chip
'00 ¡iem/x> de IUlbililllción de salid(l
'",
¡iemf'(l de de!lwbi/il(lcidn de salido
'""¡lempo de rrlención de MlidlJ
Si usted ha estado poniendo atención, puede haber notado que el diagrama de temporización y los parámetros de temporización para las operaciones de lecturo de SRAM son idénticas a lo que discutimos paro. las operaciones de lectura de ROM en la sección 10.1.5. Asf son las cosas. cuando no se está escribiendo en ellas. las SRAM pueden ulilii'.arse justo como las ROM. Esta afirmación no es cierta para las DRAM. como "eremos más tarde.
F I gura 1 0·22 Parámetros de temporización para operaciones de lectura en una AAM estática.
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860
Capitulo 10
Memorias, dispositivos CPLD y FPGA
Una SRAM grande no contiene un arreglo fisico cuyas di.mensiones igualan las dimensiones lógicas de la memoria. Como en una ROM. las celdas de la SRAM se presentan en un arreglo casi cuadrado. y un renglón entero se lee de manera interna durante las oper.lciones de lectur.l. Porejemplo. el esquema de un chip de SRAM de 32K x 8 puede ser muy semejante al de una ROM de 32K x 8 mostr.lda en la figura 10-9 de la página 84 1. Durante las operaciones de lectura. los multiplexores de columna pasan los bits de datos re'lueridos al bus de datos de salida. como se especifi ca por medio de un subconjunto de los biL<¡ de dirección (AS-AO en el ejemplo de la ROM). Para operaciones de escritura. la circuitería de habilitación de escritura está diseftada de modo 'lue sólo una columna en cada subarreglo se encuentre habilitada. como se determinan mediante el mismo subconjunto de los bits de dirección.
10.3.4 RAM estáticas estándar Las RAM estáticas seencuenlrnll dis¡xmibles en muchos tamaños y \'elocidades. En 1999. las SRAM convencionales más grandes utilizaban tecnología CMOS. cstalxln organizadas como de 256K x 16. 5 12K x 8. o 1M x 4 bits (4 MbiL<;). y tenfan tiempos de acceso tan rápidos como de 10 us. Las SRAM más rápidas compatibles con TIlJCMOS también empleaban ¡ecnologfa CMOS y contenían nada más I K x 4 bits (4 Kbits) ipero tenfan tiempos de acceso de 2.7 ns1 Los números de partes para componentes SRAM no están estandarizados entre los fabricantes. aunque Jos componentes mismos con frecuencia tienen tenninales de salida F igura 10-24
HM626512
51mbolos lógicos para
HM628t28
las SRAM estándar en encapsulados DIP ele 28 Y 32 terminales.
HM62256
"• A.AO
", ,• A2
AO A'
, A4 , AS •, AS A7
,• A3 • A4 •• AS , A8A7 A2
Aa
",. A9 " A.O ", Al1 A12 AS
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" A.AO " A2 "• A3 ,• A4
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es OE
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102 103 104 105 106 107
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Sección 10.3 idéntica.<; y son intercambiables. La figura 10-24 muestra los números de partes y termi· nales de salida para las memorias SRAM Hitachi, que abarcan en dimensiones desde las 8K x 8 estándar hasta las de 512K x 8, que usted puede utilizaren un proyecto de laboratorio de diseño digital; todas ellas emplean una fue nte de alimentación de S V Y vienen en encapsulados DIP. Estos dispositivos también se encuentran disponibles en encapsulados más compactos y los dispositivos más novedosos SRAM por lo regular se encuentran disponibles sólo en encapsulados compactos y utilizan voltajes de alimentación más bajos, como de 3.3 V o 2.5 V. Las primeras dos SRAM de la figura utilizan encapsulados DlP de 28 terminales y tienen tenninales de salida que están diseñadas como las de los EPROM de la figura 10- 11. La SRAM HM6164 de 8K x 8 es similar a un EPROM 2764, excepto po:que tiene una entrada de habilitación de escritura y dos entrndas de selección de chip en lugar de una; CS1 _L y CS2 deben ser asenivas en conjunto para habilitar el chip. La SRAM HM61156 de 32K x 8 es semejante a una EPROM 27256. con la adición de una entrada de habilitación de escritura. Ambos chips se encuentran disponibles con muchos fabricantes, con frecuencia con diferentes números de parte, Ytienen tiempos de aCttSOenel intervalo de los 15-150 os. Las dos últimas SRAM en la figura utilizan encapsulados DIP de 32lCrminales. El HM628118 es una SRAM de 128Kx8 y el HM628512 es una SRAM de 512K x8. Las SRAM de la figura I 0-24 tienen buses de datos bidireccionales: esto es, utilizan las mismas terminales de datM tanto para lectura como para escritwa. Esto I1rO' sita de un ligero cambio en su 1ógica de control interna. mostrada en la figwalO-25 . El separador de salida se deshabilita en forma automática siempc que WE,.L es asertiva, incluso si OE_L es asertiva. Sin embargo. los parámetros de tiempo y ~uerimienlOs pan operaciones de lectura y escritura son prácticamente idénticos a los que describimos en la subsecci6n anterior. Un uso común de las SRAM es el rumacenamicnto de datos en pequeños sistemas de microprocesador, a menudo en aplicaciones "integradas" (teléfOflOS, tostadores, parachoques eléctricos, etc.). Las computadoras de propósito genera.! utilizan con más frecuencia las DRAM, que se presentan en la figura 10·-33, debido a que su deosidad es mayor y su COSIO por bit es más bajo. Las SRAM muy rápidas se utilizan con rrecuencia en las memorias "caché" de las computadoras de alto desempeño para almacenar las inslnJCcioncs y datos cmpleados con frecuencia. De hecho. la "necesidad de ....elocidad.. en las aplicaciones de memoria cad~ de In PC conduccn al desarrollo y utilización de una inteñaz SRAM temporizada y más lipida. Las SRAM estándar en esta subsección se denOminan ahora SRAM a..sincró"icas para distinguirlas del nuevo estilo que se discute a continuación.
RAM estática
861
IIM6164 1110161156
HM618128 IIM618512
SRAM asincronicQS
F I 9 u r a 1 0-25 Control de separador de salida en una SRAM con un bus de datos bidireccional.
7
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WA
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,. "'" ,,,
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WA
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862
Capitulo 10
Memori as, dispositivos CPLD y FPGA
SRAM si" cró" ica (SSRAM)
SSRAM dt tscrill4f'(/ diferida CQf! salidas
dt flujo CQfI/i"l4o
Figura 10· 26 Estructura interna de una SRAM sincrónica.
·10.3,5 SRAM sincrónica Una nueva variedad de SRAM, dcnominada SRAM sinc rollicC/ (SSRAM ), todavía utiliza lutchs en fonna interna pero tiene una imerfaz temfXlri7.llda para control, direcciones y datos. Como ~ muestra en la figura 10·26. los registros internos dispamdos fXlr nanco AREG y CREG son colocados en las trayectorias para dirección y control. Como resultado, una operación que se establece ames del flnnco ascendeme dcl reloj se realiza en fonna imema durame un periodo del reloj posterior. El registro INREG captura los datos dc entrada para las operaciones de escrituro y, dependiendo si el dispositivo tiene salidas "canalizadas" o "de flujo continuo", se proporciona (o no) el registro OUTREG para retener los datos de salida de una operoción de lectura. L.a pnmera variedad de SSRAM que fue presemada fue la SSRA M (/~ escriruffl difuidC/ con salidas de flujo continuo. Para una operación de lectura. que se muestra en la figura 1Q..27(a). las entradas de control y direcciÓn .se muestrean en el flaneo ascendente del reloj, y el registro de direcciÓn imemo AA EG es cargado sólo si ADS_L es afimlada. Durante el siguiente periodo de reloj, se tiene occeso al arreglo de SRAM ¡memo y los datos de lectura se entregan a las tenninales del bus de datos 0 10 del dispositivo. El dispositivo e/reglo SRAM
AREG
AOOR
~I
ADORESS •
~E CREG
lógica de control
es es
-{>
WE
tNREQ
DIO
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OE
,.------,
...,
< <:
•• •• •
:
••
soIamonto eo dispositivos / ' :
con salidas canalizadas
• • • • •• • •••
~ ____ __•
Sección 10.3 también soporta un modo de ráfaga. en que los datos en secuencia de direcciones se leen. En este modo AREG se comlXllta como un contador. eliminando la necesidad de aplicar una nueva dirección en cada ciclo. (Las señales de control que soportan el modo de ráfaga no se muestran en las fi guras 10-26 0 10-27.) Para una operación de escritura, mostrada en b). los datos de escritura se almacenan temporalmente en un registro INAEG en el chip. el cual se muestrea un tic de reloj dupuis de que se carga el registro de dirección. Por lo tanto. AOS_L debe inhibirse por a! menos un tic después de cargar la dirección. de modo que la dirección en AREG sea todavía válida cuando la escritura tenga lugar. La escritura se presenta durnnte el periodo de reloj que sigue al fl anco en el cual la señal de control de "escritUI1l global" GW _L es afirmada. Como en el caso de la lectura. el dispositivo tiene un modo de ráfaga donde una secuencia de direcciones puede escribirse sin suministrar una nueva dirección. Observe que el protocolo de "escritura diferida" imposibilita la escritura en dos direcciones diferentes 'i no secuenciales para períodos sucesivos de reloj; el !lJ'Teglo SRAM está inactivo en un período de reloj entre las operaciones de escritura (excepto en el modo ráfaga). Desde el punto de vista de las capacidades internas del chip. 00 se necesita este comportamiento. Sin embargo. el protocolo de escritul1l diferida se diseñó de esta forma para igualar los protocolos de bus de los microprocesadores que utilizan las SSRAM en sus subsistemas de memoria caché. Una SSRAM de escritura diferida con salidas canaliwdar es semejante a la versión anterior. excepto porque un registro OUTREG se colocaenue la salida del arreglo SRAM y la salida del dispositivo para operaciones de lectura. Como se muestra en la fi gura 10-28. esto retarda los datos de la salida de lectura en las terminales del dispositivo hasta el inicio del siguiente periodo de reloj. pero también proporciona el siguiente beneficio: ahOI1l los datos son válidos para casi todo el ciclo del reloj. El ciclo de escritura tiene el mismo comportamiento que con las salidas de flujo continuo. Comparadas con las salidas de flujo continuo. las salidas canalizadas proporcionan un tiempo de establecimiento
RAM estática
SSRAM de t'Scritum difuida con $alida$
canali::tUIas
Fi 9 U r a 1 0 · 27 ComportamIento de temporización para una SRAM de SClK diferida con salidas de flujo continuo: (a) operaciones de lectura; (b) operaciones de escritura.
(.,
eL><
CS. AOOR
lO' CS, AOOR
,",_L
.\REO. CREO ....", SRAM ':\ (1eet\Q.) -
010 (..licia)
010 [1'1)
" 'egk)SR.AM (8....l1lIra)
863
866
Capitulo 10 Memorias, dispositivos CPlD y FPGA elK
DIO (entrada)
- +- +- +--
\.=
INAEG1. - ~ WAAEGl INAEG2. r WAREG2 =~:
:=
arreglo SAAM
OUTAEG 010 (salida)
W2
= -
- +---
Al
R2
Al
A7
FI 9 U r a 1 0·30 Comportamiento de temporización para una SSRAM ZBT con salidas canalizadas.
10.4 RAM dinámica La celda de memoria básica en Utl3 SRAM, un lllldr D requiere de cuatro compuertas en un
diseño discreto, y de cuatro a seis tmnsislOrc.'i en un chip LSI de SRAM de diseño pe~ tl3lizado. A fin de construir RAM con mayor densidad (más bits por chip), los diseñadores de chips inYl:ntaron celdas de memoria que emplean una cantidad muy pequeña: un transistor por bit.
10.4.1 Estructura de una memoria dinámica tipo RAM RAM dindmicll (DRAM,
amplificador tlt stnsihilitlad
No es posible construir un elemento ftip- nop con sólo un transistor. En su lugar, las celdas de memoria en una RAM dinámica (DRAM) almacenan infonnac ión en un capacitor diminuto al que se tiene acceso a través de un transistor MOS. La figura 10-31 muestra la celda de almacenamiento para un bit de una memoria DRAM. a la cual se tiene acceso estableciendo la Ifnea de palabra n un voltaje ALTO. Para almacenar un 1, se asigna un ' 'ahaje ALTO en I:J Irnea del bit, lo que carga el capacitor a través del trnnsistor de "encendido". Para almacenar un 0, un vohaje BAJO en la línea del bit descarga el capacitor. Para leer una celda de DRAM, la lfnea de bit es primero p1l!C(lrglu/a con un ''altaje de una magnitud entre los \'alores ALTO y BAJO, y cntonces la ICnea de palabra se establece en ALTO. Dependiendo si el voltaje del capacitor es ALTO o BAJO. la línea de bit precargada se mueve ligernmente más arriba o ligeramente más abajo. Un amplificador de setlSibilidail delecllI este pequeño cambio y recupera un I o un O de acuerdo con ello. Adviena que la
Sección 10.4
RAM dinámica
867
linea de b~ " linea de palabra "
ce'da de DRAM de 1
biI-....... F i gura 10-31 Celda de almacenamIento para un bit en una memoria OAAM.
lecturn. de unacelda desuuye el voltaj~ original que se almacena en el capacitor. de modoque los dalaS recuperados deben escribirse de reg¡cs.o a la celda despub de la lectura. El capacitor en una celda DRAM tiene una capacitancia muy pequeña. pero el transistor MOS que tiene acceso a él tiene una impedancia muy alta. Por lo lanto. para un voltaje ALTO se necesita un tiempo más o menos largo (muchos milisegundos) para descargar al punto que parece más como un voltaje BAJO. Mientras tanto, el capacitor almacena un bit de infonnación. Por supuesto, utilizar una computadora no seria divertido si tuviera que reinicia· lizarla cada "x" milisegundos porque desa parece el contenido de su memoria (el típico comportamiento de Windows de todos modos). En consecuencia. los sistemas de memo-ria basados en DRAM emplean la1.01 d~ actualización paro. "refrescar" todas las celdas de memoria en fonna periódica, una vez cada cuatro milisegundos en las primeras DRAM. Esto involucra la lectura secuencial del contenido algo degrndado de cada celda en un latch O, y la actualización de un valor bastante sólido BAJO o ALTO a partir del ¡atch. La figura 10-32 ilustra el estado eléctrico de una celda despw!s de una escritura y una secuencia de operaciones de actualización. Las primeras DRAM, que se comercializaron a principios de los años setenta, contenían sólo 1,024 bits, pero las DRAM modernas están disponibles con 256 mqabits o más. Si se tiene que refrescar cada celda. una a la vez, en cuatro milisegundos, tendríamos un problema (lo que resultaria en mucho menos de 1 ns por celda, y no incluye tiempo para operaciones de leaura y escritura útiles). Por fonuna. como demostraremos, las memorias DRAM se organizan utilizando arreglos de dos dimensiones. y una sola operación refresca un renglón complelo del arreglo. Las primeras memorias DRAM tenfan 256 renglones, que requerían 256 operaciones de actuaJización cada cuatro mil isegundos. o aproximadamente una cada 15.6 lIS . Los arreglos más recientes tienen 4096 renglones pero necesilan ser refrescados sólo una vez cada 64 ms, lo que todavfa da como resultado en un renglón cada 15,6¡;s. Una opc;¡ación de actualización por 10 regular consume menos de lOO ns, de modo que la memoria DRAM está disponible para operaciones de lectura y escritura úliles alrededor del 99% del tiempo. / '
7
•
,
I
laza dt (.u;/IIali:pdón
ALTO
F i g u ra 10-32 Voltaje almacenado en una celda DRAM después de opera· ciones de escritura y
BAJO
actualización.
v", v", -1
OV
1"-
1"-
/
/ •
Sección 10.4
ADOR .,~-,
...
.,)_
~ {-
. . .-."
-
,
RAM dinámica
869
Figura 10,34 Temporización de dclo
de actuaJizacl60 de sólo RAS de ORAM.
La temporización para un lazo de actualización de sólo RAS se muestra en la fi· gura 10-34. Este lazo se utiliza para refrescar un renglón de memoria sin leer o escribir en realidad ningún dato en las tenninales externas del chip DRAM. El lazo comienza cuan· do una dirección de renglón se aplica 3 Ia.<¡ entradas de dirección multiplexadas (ocho bits en el caso de una DRAM de 64K X 1) 'i RAS_l es arumada. l.a DRAM almacena la dirección de renglón en un ~gütro de di~cc:jón de ~nglón en el fl llllCO de caída de RAS_L 'i lee el renglón seleccionado del arreglo de memori3 en un la/eh de ff'n glón en el chip. Cuando RAS_L es negada, el contenido del renglón se escri be de vuelta desde ellatch de renglón. Para refrescar una DRAM de 64K X 1 por entero, el diseft3'
dar del sistema debe asegumr que 256 lazos de esta naturaleza. utilizando en su totali· dad las 256 direcciones de renglón posibles. se ejecutan cada cuatro milisegundos. Un contador externo de 8 bits puede utilizarse par1I generar las direcciones de renglón. 'i se emplea un temporizador para iniciar un 131.0 de actualización una vez cada 15.6 p,s. Un lazo de fectum , mostrado en la figum 10-35. comienza como un lazo de actuali· zación, donde un renglón seleccionado se lee dentro del latch de renglón. A continu3ciéln, se aplica una dirección de columna a las entrndas de dirección multiplexadas 'i se almacena en un ff'gistro de diff'cción de colunmo en el chip en el flanco de caída de CAS_L La
ADOR
"§istro dt di"t:'Cion dt ff'ngf6n latch de "'lgMn
ciclo dt ItctuTO "gistro dt di" ccidn dt coll4mrw
Temporización de ciclo
RAS_L
reglslA;> de drrf'Xión doI reno¡¡lótl de carga. / lecIura del
RAS
Figura 10-35
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Capitulo 10
Memorias, dispositivos CPLD y FPGA
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I(/;:JJ dt ItcturrHnodifica·
de oobmII de tafgII •
.... .. CXIIurTwI· I
dt Ite/uro tn mlXlo dt pdgilltl
' . · _ ....... ,ojode ••
OIN /
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dirección de columna se emplea paro seleccionar un bit del renglón que se acaba de leer, el eual se tiene disponible en la teoninal DO UT de la DRAM. Una leonina! de tres C5tados, DO UT es habilitada par:!. salida mientras CAS_ L es asertiva. Mientras lanlo. Iodo el renglÓn se escribe de regreso en el arreglo lan pronto corno RAS_L cs negada. Un lalP dt! t!scriwm , mostrado en la figura 10-36, también se inicia como un la1.o de actualización o lectura. Sin embargo, WE_L (write elwhft!. habi/itaci6" (It! t!scritllm) debe ser asertiva antes de que CAS_l lo sea para seleccionar un lazo de escritura. Esto se logra deshabilitando DO UT para el resto del lazo, aun cuando CAS_l será alimlada en foona posterior. Una vez que el renglón seleccionado se lec en el lalch de renglón, WE_l también obliga al bit de entrnda en DIN a mezclarse en el lntch de renglón. en la posición de bits seleccionada por In dirección de columna. Cuando el renglón se vueh'C a escribir en el arreglo durante el nanco ascendente de RAS_L. contiene un nuc\'o \~J.lor en In columna seleccionada. Varios Olros lipos de lazos, no mostrados en In figura, se encuentran disponibles en las DRAM típicas:
• Un ciclo de tJCWlIliZ/IC;Ó" CAS tunes de RAS realiza una opcrJ.Ción de actualización sin
•
ci6n-tJcrilum
III~O
:: 1====~X="'~'ida-J\X--__;:~j . .~ s'rodo! ~:~ ....w. \c______-'! OIN
Figura 10·36
10=0 dt tscri!um WEJ. (writt ("lOb/t. hobililación dt t'Scrifum)
OOIJT • Hl-Z
~H~~~.~(.~OO'~~
•
requerir que se suministre una dirección de renglón por rnt'dio de un conlador externo. En su lugar, el chip DRAM utiliza un CO/Iladcr de dirección de renglón intemo. Si CAS_l es afi nnnda antes de que RAS_l lo sea. la DRAM refresca el renglón seleccionado por el contador y entonces ifICf'Clnenta el contador. Esto simplifica el diseño del sistema de DRAM, eliminando el contador externo de actuali7.oción, y reduciendo de tres (renglón, columna. ae1ua1izaciÓll) a dos el número de focntes multiplexadas qoc delk n conlrolar las entradas de dirección de la DRAM. Un lazo tlt lectura-mooijicación-tscritllm comienza como un cielo de lectura y ])Ct ll lite que los datos sean lerdos en DO UT cuando CAS_ L es aseniva. Sin embar· go. WE_L puede ser afinnnda poslerioonente para venir a escribir nuevos datos en la misma localidad. Un 1lllJ) tle I«wm tll modo de págilla JX:l lllite que hasta un renglón entero ("'p.1gin:i') de datos sea lefdo sin repetir todo el lazo RAS-CAS . Puesto que el renglón entero ya se ha almacenado en el cerrojo del renglón, este lazo simplemente requiere que CAS_l sea cxcilado a nivel BAJO múltiples veces mientras RAS_l penrnlfleCe afirmada de manera continua. Una nueva dirección de columna es proporcionada y un nuevo bit se hace disponible en DOUT en cada n anco de caída de CAS_l.
Sección 10.4
•
Este lazo proporcionil un acceso il memoriil mucho más rápido durante UlIil sccucncia de lectur.lS a direcciones consecutivas o de otro modo, cercanas: tales sL"Cuencias se presentan con frecuencia en microprocesadores cuando se obtienen instrucciones o sc llenan memorias caché. De mancr.. similar, un law de '.~criwm ell m~xla de pdgi/UJ pen»ite que sean eseritos múltiples bits de un renglón con un solo ciclo RAS_L y múltiples ciclos CAS_L.
Otros dos modos de aceeso mulliplc, modo dc ca/mil/m es/á/ica )' /l/Olio d(! mr!tlio by/e ( nibb/(!), fueron suministr..oos alguna vez en cienos chips DRAM, pero llegaron a ser obsoletos con el dominio comercial di: las denominadas DRAM de mlidtl tle ckltos f!\1e"dida (EDO, l'.,I'tclldctl.(lllttl-out ) , En estOS dispositivos, CAS_L ya no controla la habiliUlC'ión de salida durante los lazos de lectura: en su lugar: se proporciona una cntrndll de control OE_L por scpar.tdo, Esto es imponnntc para luzos de lectura en modo pj.gina de alta velocidad, en la medida quc proporcionn datos de salida válidos para un extenso perio· do. En \'CZ de apagarse entre pulsos sucesh'OS CAS_L. In salidu se deja encendida en forma continua (aunq ue controlada por OE_L) y los datos de lectura en modo de ptigina son válidos desde el principio de un pulso CAS_L hasta el principio del siguiente,
RAM dinámica
871
la:o ¡J~ n cn'lUm n I modo di' pdgilw
modo de COIUIMtl
~stdtica
modo dI'. ml'.flio byfl'.
(nibble) DRAM de w/ida dl' (/"101 l'.,lff'ntlif/a (EDO)
10.4.3 DRAM sincrónicas El protocolo de acceso basado en naneo RAS/CAS de las memorias DRAM convencionales no sólo e... delicado. sino que es difícil hacer que vaya rápido y tod:Jvfa satisfaga los márgenes de temporizoción cuando sc conecla al resto de un sislerna, De estn mancr:l. al principio de la décilda de 1990 "io el desarrollo de las Incmorias ORAM sillcronicas (SDRAM) que emplean una interfaz de tempori1..:lción más convencional, y hacio finales de la misma déc3da estos disposith'os dominaban el mercado de las memorias ¡mm PC. Las DRAM sincrónicas retienen el eSlilo de direccionamienlo m ultiple~ado de las DRAM convencionales (las di recciones de renglón y columna se entregan en dos pasos). Sin embargo, las señales de control de una memoria SDRAM, además de sus enll1ldas de di rección. se muestrean sólo en el flanco ascendente de una señol del reloj común (CLK) con una frecue ncia tan alta como 133 MHz, Además, una SDRAM tiene una señal de habilitación del reloj (CKE) de modo que las entradas son ignorndas si CKE no es asertiva. P:ua operaciones de escritura, los datos se muestrean en el flanco del reloj, y para lecturas. los datos de salida son entregados en el nanco del reloj, Del mismo modo que una memoria DRAM cOfl\'encional, una SDRAAl necesito vnlÍos pasos intemos para efectuar UIIOoperación, y esto lIignifiCil múltiples lics del reloj de m:mera externa. Internamente, las memorias SDRAM tienen múltiples bancos DRAM. por lo común cuatro. y pueden tener múltiples Optlaciones pendientes de manera simultánea. , Par:l cada tic del reloj. las señales de control de SDRAM RAS_ L. CAS_L y WE_L son interpretadas como una "palabra de mando", en contraposición a tener significado indi"id uo!. Al mismo tiempo, los bits de dirección de orden superior son inte'l'rctados como un "selcctor de banco" para indicar a cuál banco apl icar un mando, Por ejemplo, un controlador inteligente de SDRAM puede emplear cuntro lics del reloj paro iniciar las operaciones de lectura en cuatro diferentes bancos. y posteriormente regresar y leer los resUltlldos uno por cada tic del reloj a medida que se completan. Lu tempori1.aci6n interna en una memoria SDRAM se obticne de la entrada de reloj CLK. Por lo regular, uno señal RAS para el arreglo interno será activada inmediatamente desputli del tic del reloj cuando sea dada una orden de lectura o escritura. Para
DRAM l ;ncrón ;ClI (SDRAM)
•
874
Capítulo 10 Memorias, dlspost1lvos CPLO y FPGA
T a b Ia 1 0- 8 Bloques de función y terminales de EIS externas en los CPLD serie 9500 de Xilinx.
FBs' moctoCtldas
XC9536
XC9S72
XC9St08
XC9S'44
XC9S216
XC9S288
2 /36
4 ' 12
6 / 108
8/ 144
121216
16 / 288
Encapsulado
T~rml".las
VQFP de 44 Ltnninalts
34
PLCC de 44 lenninales
34
csr de 48 Itnninales
34
J4
TQFP de 100 tenninales
'"72
PQFP de 100 tcnninales
72
PLCC de 84 Itnnina/ts
PQFP de 160 tennilUlles HQFP de 208 Icnninales BOA de 352 tcnnin;¡,les
de EIS cMI dispositivo
6. 81 81
81 81
108
133
133
166
168
166
192
Otra importante dimensión de la tabla 10-8 es la horizontal. Todos. excepto dos de los encapsulados, respaldan por lo menos dos diferentes dispositivos en el mismo encapsulado y. 11 medida que se producen. con tenninnJes de Mlida compatibles. EsIOes un salvnvidu en la creación de cambios de último minmo. Por ejemplo. supongamos que usted fuera a destinar un diseño a un XC9572 en un PLCCde 84 tenninaJes. Puede encontrurque las fB terminales de EJS del dispositivo son bastante adecuadas. A USled le gustaría utilizar el XC9572 por su bajo costo. pero lal vez se sienta un poco nervioso si su diseno inicial emplea 68 de las macroceldns internas disponibles (¡sé que yo lo estmia!). Basrvlo en la tabla 10-8. p"ede donnir a gusto sabiendo que si los arreglos a los errores o Cllmbios de especificación del diseño necesitan un diseño más complejo internamente. usted siempre puede ascender al XC95108 en el mismo encapsulado y conseguir otros 36 macroceldu. La figura 10-38 es un diagrama. de bloques de la arquitKtura interna de un CPLD lípico de la fami lia XC9500. Cada tcnni nal de EJS externa puede ser empicada como una entrada, una salida o una terminal bidireccional de acuerdo a la programación del dispositivo. como se disc ute posteriomleme. Las tenninales en la pane inferior de la figura también pueden utilizane par.! propósitos especiales. Cualquiera de las tres tcnninales puede emplearse como ''relojes globales" (GCK, global clocks); como veremos mAs tarde, cada nucrocelda puede ser programada paro. utilizar una entrada del reloj seleccionada. Una tcnninal puede emplearse como un "establecimiento/restablecimiento global" (GSR, global sellre.set); de nueva cuenta. cada macrocelda puede utilizar esta senal de manem programacb como un prestablecimiento O botroido asillCTÓnico. Por último. dos o cuatro tcrminales (dependiendo del dispositivo) pueden emplearse COmo "controles de tres estados globalcs" (GTS. global Ihree-stnte cootrols); una de estas señales puede ser seleccionada en cada macrocelda para la habilitación de salida del manejador de salida correspondiente cuando la salida de la macrocclda se encuentre conectada a una It.'nn inal de EJS externa. S610 cua tro FB se muestran en la figura, pero la arquitectura XC9500 se escala para acomodar 16 FB en el XC95288. Sin tener en cuenta el miembro de la familia
n
Sección 10.5
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110
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110 110 110
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doEiS
110
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de fuoci6¡.2 (t8I1'19C1oce'du)
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110 VOIGCK VOIGSR
875
de ""~ ll.nci6f¡ , (t8 mac".
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I
110
""",TS
Dispositivos lógicos programables complejos
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"
de Iunáóf¡ J (18 macroceIdas)
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I
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Oo '
I
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(1 8 macroceIdas)
Figura 1 0-38 Arquitectura de los CPLD de la familia 9500 de Xilinx.
especffica, cnda FB programable recibe 36 señales desde la matriz de conmutación. Las entradas a la mauiz de conmutaci6n son las 18 salidas de macrocelda de cada uno de los FB y las entradas externas de las tenninales E/S. Diremos más acerca de c6mo la mauiz de conmutnci6n se conecta con las cosas en la secci6n 10.5.4. Cada FB tiene también 18 salidas que corren "por debajo" de la matriz de conmutaci6n como se dibuja en la fi gura 1()..38 y se conecta a los bloques de E/S. éstas son meramente las señales de habilitaci6n de salida para los excitadores de salida del bloque de E/S: son utilizados cuando la salida de la macrocelda FB se conectn n una tenninal FJS externa.
10.5.2 Arquitectura de bloque de función La estructura básica de un FB XC9500 se muestra en la fi gura 1()..39. El arreglo programable ANO tiene s61090 ttnninos de producto. En comparaci6n con los PDL tipo 16V8
y 22V 1O. el XC9500 y la mayorla de las macroceldas CPLD tienen menos ténninos ANO por macrocelda: donde el 16V8 tiene 8 y el 22VIO tiene 8- 16. el XC9500 tiene sólo 5. Sin embargo. no lodo es lan malo. debido a la asignación d~ tl nnino d~ producto. El XC9SOO y otros CPLD tienen asignadorrs d~ tl rminos d~ prod,¡cto que pennilen que
, a la ma1ltz de
de la matriz de
c:om'l."""'"
........-.
,,¡¡.,.ANO
---':;:"'1 _
=
:::i: ~
asignación dt tirrn ;no dt producto usigmltlor Jt tl nnino dt producto
Figura 10-39 Arquitectura de bloque de función (FB, lunctlon blod<).
876
Capitulo 10 Memorias, dispositivos CPlD '1 FPGA
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Figura 1 0-40 Aslgnador de término de producto '1 macrocelda XC9500. términos de producto sin utilizar de una macrocelda sean empleados por otras macrocel· das cercanas en el mismo Fa, La figura 10-40 es un diagrama lógico del asignRdor de tEnninos de producto y macrocelda XC9500, En esta figura, los cuadros rectangulares etiquetados 51 -SS son elementos de dirección de señal programables que conectan sus entradas a una de sus dos o tres salidas, Los cuadros trapezoidales marcados Ml - M5 son multiplexores programables que conectan una de sus dos 11 cuatro entrndas a sus salidas, Las cinco compuertas ANO asociadas con la maclocelda aparecen en el lado izquierdo de la figura. Cada una se encuentra conectada a un cuadro de dirección de señal cuya sal.ida superior conectn el término de producto a la compuerta G4 OR principal de la mncrocelda. Considerando sólo esto, nada más cinco términos de producto se encuen· tran disponibles por macrocelda, Sin embargo. la sexta entrada superior de G4 conecta a otra compuerta G3 OR que recibe tEnninos de producto de las macroceldas por aniba y por debajo de la actual, Cualquiera de los ténninos de producto de la macrocelda. que no se usan de otro modo. se pueden dirigir a través 51 -SS para combinarlos en una compuerta DR (designada como G1 ), cuya salida puede dirigirse a la macrocelda hacia aniba o abajo con la
878
Caprtulo 10 Memorias, dispositivos CPLD y FPGA El flip..flop también tiene entrad:Js de establecimiento y restabkcimicnto sincrónicas con fuentes de entradn controlada.~ por los multiplc:
bloqlll! d(' F.IS (108 . //0 bfoci)
10.5.3 Arquitectura de bloque de entradaJsa llda La estructura del bloque tic EIS (IOB. l/O block) XC9500 se muestra en la fi gura 1041. Existen siete. cuéntelas. siete elecciones de señales de habilitaciÓn de salida pam el separ.tdor del controlador de tres estados. Puede encontr.use siempre encendido. siempre apagado. controlado por el término de producto PTOE de la macrocelda correspondiente. o controlado por cuolq uiera de hasla cuotro hobi litaciones de salida global. Las habilitaciones de salida global son seleccionobles como versiones de estado :lclivo alto o estado acth'O bojo de las terminales GTS exlemas. El IOB del XC9500 es un buen ejemplo de una impon ante tendencia en las arq uitccturas de E/S en CPLD y FPGA: proporcionar muchos controles "analógicos" además de los "lógicos" como las habilitaciones de salida. Se suministran tres diferentes controles analógicos: •
•
•
COllfrol lle \'e1ocitlad dI! s('sgo. El tiempo de ascenso y caída de las señales de salida pueden estoblecersc para que sean r:!pidas o lentas. La configuración rápida proporciona el re tardo de propagación más rá pido posible. mientras que la confi guración lenta ayuda a controlar el zumbido en la línea de transmisión y ruido del sistema a expensas de un pequeño retardo adicional. Rl!sjs/or lit! arrtmqut!. Cuando se: habilit.a. el resistor de arranque evita q u~ las terminales de salida queden notando cuando se energiza el CPLD. Esto es úti l si las salidas se emplean para manejar las enlr"das de habilitación de estado activo con otra lógica en que no se supone estarfan habilitadas dumnte el encendido. 1ierra progrtll1/llbll! por d U.JIWriO. Esla caracterfstica en realidad reasigna una tcnninal de E/S como una tem\ina! de tierro. no una temlinal de señal en absoluto. Esto e.o; útil en aplicaciones de alto velocidad y tasa de sesgo alta. Los tenninales de tierro ext!"" son necesarias para manejar las altas corrientes dinámicas que nu· yen cuando múltiples salidas se conmutan de manera simultánea.
Además de estas características. lo familia XC95QO proporciona compatibilidad tanto con dispositi \'Os externos de 5 V como de 3.3 V. El separador de entrada y la lÓgica interna funcionan a pllnir de una fu!!nte de alimentaciÓn de 5 V (VCCtNT)' Dependiendo del vollaje de operaciÓn de los dispositivos externos. el excitador de salida utiliza ya sea una alilllent:lción de 5 V o 3.3 V (VCCIO)' Nótese que el resislor de arranque extrae el \'ohoje de alimentación de EIS. VCCtO' Los diodos DI y D2 se uti lizan para fijar voltajes arriba de VCCtNT o por debajo de tierro que pueden presentarse debido al zumbido de la línea de transmisión.
886
capítulo 10 Memorias, dispositivos CPLD '1 FPGA
Éste es con exnctitud el enfoque que fue tomndo por los diseñndores de FPGA en Xilinx. Los geneíoldores de función F y G son en realida.d unas SRAM de 16 x 1 muy compactas y rápidas, Y H es una SRAM de 8 x 1. Cuando un CLB se emplea para realizar lógica, las tablas de \'erdad de las funciones lógicas F, G y H son cargadas en SRAM en tiempo de confi guración desde una memoria sólo de lectura externa. Los multiplexores progr.tmables de la fi gura 10-44 también se controlan mediante unu "SRAM", de hecho. los latchs D individuales también se cargan en el tiempo de configuración. Esta progra· mación se hace para todos los CLB en el FPGA. Apane de la conveniencia. el uso de la memoria para almacenar las tablas de verdad tiene otrO beneficio imponante. Cualquier CLB XC4OQO puede configurarse durante el arranque para usarlo como memoria en lugar de lógica. Se pueden configurar varios modos diferentes: •
Dos SRAM de 16 X l . F Y G son utilizadas como SRAM con direcciones independientes y entradas de escritura de datos. Sin embargo, compar1en una entrada de habilitación de escritura común.
•
Una SRAM de 32 X J. Los mismos cU3tro bits de dirección son empleados paro
•
•
F y G, Y un quinto bit de dirección es aplicado al generador de función H y los circuitos de h3bilitación de escritura par3 seleccionar entre F y G, 13s mit3des superior e inferior de la memoria. Asillc ronica osincronica. Pata operxiones de escrilura, las SRAM anleriores pueden configlffilfU: para obtener un comportamienlo de lalch asillCfÓnico " normal" o pueden configurarse para tener lugar en un flanco designado de la señal del rcloj K. Una SRAM de pllUIO dllal de 16 X l . Los dos conjuntos de entradas de dirección se emplean para leer y escribir en fonna independiente diferentes localidades en la misma SRAM . Únicamente las operaciones de escritura sincrónica... son res· pald3das en este modo.
En estos modos, las entradas de función F1-F4 y G1-G4 suministran direcciones, otras enlradas CLB H()..H2 proporcionan las entradas de datos y la señal de habilitación de escrilUr:l y las salidas de datos se proporcionan en las salidas de generador F y G y pueden capturarse en los Hip-Hops FF1 y FF2 o salir en las salidas X y Y del CLB.
IJloqlle de EIS (/08. UO b/()C/¡ J
10.6.3 Bloque de entrada/salida La estruclUradel bloque de EIS (IOB. UO block) XC4000 se muestro en la figura lQ..45. Una terminal de EJS puede UlilizaDe como entrada o salida, o ambas. El lOB XC4000 liene más controles "lógicos" que su pri mo en el CPLD XC9500. En particular. sus tr:lyeclorias de entrada y salida contienen Oip-ftops D disparados por fl anco. los cuales se seleccionan mediante los multiplexores M5-M7. La loc31id3d de los Hip-nops de entrada y salida "acercándose" a las termin31es ElS del dispositivo es útil sobre todo en FPGA. En la salida, los retardos mis o menos largos de las salidas de ftip. nop CLB intemas a los 10B pueden hacer difTcil la conexión 3 sistemas sincrónicos exter· nos 3 velocidades de reloj muy altas. En la entrada, los retardos largos de las tennin31es de
888
Capítulo 10 Memorias, dispositivos CPl D y FPGA
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, .:, Figura 10-46 Estructura de interconexión general del XC4000.
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10.6.4 Interconexión p rogramable Bien, hemos dejado lo mejor paro el final . La arquitectura de interconexión progrnmable del XC4000 es un fascinante ejemplo de una estructurn que proporciona una rica conectividad simétrica en una área reducida de silicio. Como hemos mostrado en la figura 1()..43. cada CLB en un FPGA se encuentra incrustado en la estructura de interoonell.ión, que se compone en realidad de alumbres con conexiones programables para ellos. La figura 1()..46 ofrtte un poco más de detalle ocert:a del esquema de conexión del XC4000. Los alambres 00 son en realidad "prupiedOO" de algún CLB. pero un arreglo CLB XC4000 es creado al tapizar el chip con exacta· mente la estructura ilustrada en la figurol . Por ejemplo. 100 copias de esta figura hacen el arreglo CLB de IOx 10 de un XC4003. El número en cada Oecha indica el número de alambres en esa trayectoria de señal. De este modo. usted puede ver que un CLB tiene dos alambres (salidas) y cada una llega a los ClB de i nm~diato por debajo y a la derecha de ~ I . También conecla los tres grupos de alambres arriba. uno debajo y cuatro a su i7.quierda. Las señales en estos alambres pueden Ouir en cualquier dirección. Los cuatro alambres en el grupo etiquetado "Reloj Globa\"' son optimizados paro su uso como entradas de reloj a los CLB. proporcionando un retardo cono y un sesgo mínimo. Los dos grupos "simples" son optimizados parn conectividad flex ible en~ bloques adyacentes. sin el número pequeño y limitación unidireccional de alambres en los grupos "conexión directa". Es posible conectar un CLB a otro que se encuentra a más de un salto de distancia mediante el uso de alambres "sencillos". pero los alambres lienen que instalarse a través de un conmutador programable para cada sallo. lo que agrega retardos adicionales. Los alambres en los grupos "doble" viajan pasados dos CLB antes de llegar a un conmutador.
890
Capítulo 10
Memorias, dispositivos CPLO y FPGA
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(b)
(o)
F I 9 u r a 1 0-48 Conexiones programables del XC4000: (a) matriz de conmutaciÓn programable (PSM); lb) elemento de conmutación programable (PSE): (e) unas cuantas conexiones posibles. ~1~m~/IIo d~
conmlllución progronulble (PSE)
en la ligurn. 10-48. Cada uno de los diamantes de la ligur.!. (a) es un e/tIIK'lIto tk COflllllllacitHl progmmllble (PSE) que puede conectar cualquier línea a cualquier otro., COIllO se iluslra en (b). Con cuatro lfocas. exislen 6 posibles pares de conexiones como se IllUCSIfa en (b) y el PSE liene una compuerta de transmisión para cada una de ellas. Pueden habililarse algunas, ninguna o todas las compuertas de transmisión en un PSE: de nueva cucnlll. por bils de configuración en latchs, De esta fonna, se pueden tencr muchos patrones diferentes de conexión. como se muestra en (c). La PSM es esencial paro conectar cosas en la estruclura de alambrado de la fi guro 10-47. Al habililar y deshabilitar conexiones. los PSE extienden o aíslan segmentos de alambres en los gru pos "simple" y "doble': De mayor imponancia, la PSM pemlite que Ia,.¡ señales "den vuelta a In esquinn" al coneclar un alambre hori1.onlnl con uno vertical. Sin esto. los CLB no serían capaces de conecttlrSC a OICOS en un renglón o columna diferentes del arreglo. Mientras que la PSM es esencial. el hecho de utili7.arla tiene su precio: las señales incurren en un pequeño retardo cada \·el. que sallan a través de un PSE. Por lo tanto. el software de ajuste FPGA de alta calidad examina no sólo cualquier localidad de CLB y conexiones de alambres que funcionen. La herramienta de "localidnd y enrutamiento" ulili7.a mucho tiempo paro untar de oplimizar el rendimiento del dispositivo. Para esto tiene que encontmr una localidad que pennita el uso de conexiones eonas. y posteriormenle debe realizar el enrulado de las mismas conexiones. Al igual que los CPLO. los FPGA son juzgados por la flexibilidad de sus arquitecturas y la consistencia de los resultados obtenidos de un ajuste después de que se han efectuado pequeños cambios de diseño. No hay nada más frustrante que realizar un pequeño cambio a un diseño extenso y encontrar que ya no satisface los requerimientos de temporización. De este modo. los fabricantes de FPGA han aprendido a proporcionar recursos "extra" en sus arquitecturas pam ayudar a asegurar resultados consistemes.
894
Capitulo 10 Memorias, dispositivos CPLD y FPGA 10.26 Rtpilll el ejtrcicio 10.25 utilizando una ROM de 32K )( 4. Pan. conseguir esto, el estado del tablero debe ser codificado en sólo 15 bits. ~p1ique su algoritmo de codificación, y escriba funciones en e para traduci r un número de celda en cualquier dirección entre su codificación y la codificaciÓn de la sección 6.2.7. 10.27 Pana cada uoo de los parámetroS de temporización de fi nidos en la se«ión 10.3.3, determine si 5U valor para la SRAM de 128K )( 8 que usted disei'tó en el problema propuesto 10.5 es el mismo que el de l HM628512. Si es diferente, indique el nue\·o \"aIOf. Utilice los valon:s en el peor de los casos en la columna del 74FCr de la t:!bht 5·3 paro detenninar los retardos para la pane /'.151. 10.28 Ulilizando una 5 RAM HM6264 de 8K )( 8, un pubdo de partes M51 y un PLD como bloques de construcción, disei'le una 55RAM de escrituro diferida de 8K )( 8 con ~lidas de flujo continuo. 10.29 Utilizando un:! 5RAM HM6264 de 8K )( 8, un puftooo de partes M51 y un Pl D como bloques de constnu;ción. diser.e una SSRAM ZBT de 8K )( 8 con salidas canal izadas. 10.30 Defi lUl los parámetros de temporización relevantes para la 5RAM sierónica como se dcfinó en el ejcrciccio 10.28. 10.31 Calcule los va lores de los parámetroS de temporización que se delinieron en el ejercicio 10.30 para su solución al ejercicio 10.28. 10.32 Por el estilo de la figura 10-27, dibuje el diagrnma de lempori1.oción parn una 55RAM de escritura direrida con salidas de fl ujo continuo para una 5Crie de lecturas y escri turas imercaladu con el palrón R-R-W-W-R-W-R-W. Ejecute los ciclos individuales tan juntos como sea posible, pero 1l\C81Ín:se de tener en cucnt:! los confl ictos de rec urso que ~'iten los ciclos baek-to-back. l.Cu41 es la uti lización promedio del arreglo 5 RAM si I:! SSRAM SC' presenta con un flujo continuo de solicitudes R_W_R_W_R·W7 10.33 Repi ta el ejcrcicio antcrior para una SSRAM de escri turu diferida oon 5lllidu canali;rodu. 10.34 Aplicando uoo de los tCOfCfTW de la sección 4.1, de muesU"C que el ClB de la serie XC4000 de Xilinx puedc rcaliw cualquier función lógica de cinco variablcs. 10.35 Muestre cómo ut ilizar los generadores de funciÓn en un CLB serie XC4000 para realizar una (unciÓn de paridad par de 9 bits. 10.36 Muestre cómo ut ilizar los generadores de función en un CLB serie XC4000 para reali:zar un verificador de igualdad para dos opernndos de" bits. Usted deberla ser capal. de poner en ca5Cada su disef\o para verificar operandos de 4,. bits con sólo,. elB.
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1
adicionales ldo real I ste caphulo incluye una colección de temas del "mundo real" que seguruprOI ;¡Ida por de
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mente le inll:resarán a usted en algún momento si es (oquiere llegar a ser) un diseñodor digital . Considere que onalizaremos superficialmente cada una de estas áreas temáticas. asr que asegúrese de consultar las referencias que pertenecen a las áreas que le interesan.
Herramientas de diseño asistido por computadora ~ra difícil. (/0 podrel {{amarse IlUroll'a" "
luchos disei'l:ldores digitales que tienen veinte años de experiencia consideesta ofinnnción es algo incuestionable. Confonnc pasa el tiempo el diseño lIi1iza cada vez más las herrnmienlas de sofrl1'ol'l!. y como consecuencill se '¡endo más fácil. os términos disáfo asislido por complIladora (CAD. complltt!r.aided dt!sigll ) t!n'a (/sistida por computmlom (CAE. compllft!f'-('¡dt!J e"si"t!t!ring) se ulili:w.n Ikar hucer las hClTIlmicntas de software que lIyudan 11 dcsarrollllr circuitos. ; y muchas otras cosas. ' 'CAI)'' es el térnlino más generul. y se aplica o las hetas que se utilizan en la electrónica y en otras disciplinas. incluye las herr.unieniseña otquitect6nioo y mecánico. Por ejemplo. en el ámbito de la eloctrónicn. se refiere a herramientas de dise/lopsico. taJes como progrnmas de composición trujetas de circuito impreso (PCB). ''CAE'' se usa con mayor frecuencia paro las hemunientas de diseño conceptual. tales como editores de diagramas tilicos. simuladores de circuitos y compiladores PLD. Sin embargo. mucha le se desenvucl\'C- en el campo de la electr6nica (iocluyendo al autor) liene 111 iDa utilizar los dos ténninos en forma intercambinble. En esta sección. disos algunas herramientas CADlCAE que utilizan los diseñadores digitales. 895
•
896
Capitulo 11 Temas adicionales del mundo real
11 .1.1 lenguajes de descripción de hardware En las décadas pasadas, la mayor parte del diseño lógico se erectuaba de manera gráfica,
f' rlglWjtS de
lmnsftrrncia dt " gislro
mediante el uso de diagramas de bloques y esquemáticos. Sin embargo. el surgimiento de los lenguajes de descripción de hardware ligado a los dispositivos de lógica programable y la tecnología ASIC a gran escala en la década de 1990 modificó rndicalmenle la manera en que se realizan los diseños digitales más grandes. En el diseno de software lradicionallos lenguajes de programación de alto nivel como C. C.+ y Java han aumentado el nivel de abslracción, de modo que los programadores pueden diseñar sistemas más grandes Y más complejos con algún sacrificio en el desempeno. en comparación con los programas en lenguaje ensambllldor hechos a mano. La situación para el disei'lo de hardware es semejante. El circuito que produce una hermmientn de síntesis de VHDL o Verilog puede no ser tnn pequeño o rápido como uno que fue diseñado y rabricado a mano por un diseñador con experiencia. pero en las manos COrrectllli estllli hemunientas pueden respaldar disenos de sistemas mucho más grandes. Claro que esto es un requerimiento si vamos a aprovechar los millones de compuenas que ofrecen las tecnologías más IlVlUIl.llUas CPLD, FPGA y ASIC. El uso de los HDL se ha incrememado gracias a la disponibilidad de las hemimientas de síntesis, pero los lenguajes no simelizables ya existían desde hace algún tiempo. Los más prominentes 50n los lenguajes de transferencia de registro. que se han utilizado durante décadas parn describir el funcionamiento de los sistemas sincrónicos. Un lenguaje de este tipo combina la notación de flujo de control de un lenguaje de descripción de má· quina de estndo con un medio para definición y la operación de registros de bilS múltiples. Los lenguajes de trnnsferencia de registro han sido especialmente útiles en el diseño de compultldorns. donde las instrucciones individuales de lenguaje de máquina se definen como una secuencia de los pasos más primitivos que involucran los registros de carga, almacenamiento. combinación y prueba.
11.1.2 Captura de diagramas esquemáticos Con excepción de las tareas. su primer paso en el disei\o de un circuito es convencet' a alguien que su enfoque piopuesto es el adecuado. Eso significa preparar diagramas de bloques y rrpaso d~ diuiío ('di/or dt' diagralMs t'sqllurn1/icos cap/llro dt' diagramas t'squt'máticos
diapositivas de presentación, además de discutir sus ideas con adminislrndores y colegas en un res~n preliminar del diseño. Una vez que su proyecto ha sido aprobado. se puede comenzarcon seguridad con el "asunto divertido". es decir. dibujar el diagrama esquemático. Los diagramas se dibujaban a mano, pero la mayoria se preparan ahora con la ayucb de edilores de diagrtJm(JS esquemáticos. que son programas CAD que se ejecullln en eslOCiones de trabajo de ingeniería. El proceso de crear un diagrama en una computadora se conoce a menudo como caplUra del diugroftUJ esquemdlico. (¿De dónde salió ese ténnino?) Este
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Herramientas de diseño asistido por computadora
término se utiliw porque el editor de diagramas esquemáticos captura una mayor cantidad de infonnaciÓll. que rose limita diagrama. La mayor parte de la información que se indica en el diagrama esquemático tiene un 'lipo" asociado con ella, esto pennite recuperar en fonna automática la información que se selecciona en cualquier etapa durunte el proceso de diseno (porejemplo los valores de lascomponemes.. su designación, localización. etcétera). A fi n de simplificar tanto la caplUra como la recuperación de la infonnación que contiene un diagrama esquemático. los editores de diagramas esquemáticos proporcionan campos para C3da tipo de infonnaciÓn. ya se3 que est~n ocultos o identificados en fonna automática cerc3 del elemento asoci3do. A continu3ción describiremos algunos campos tfpicos y sus aplicaciones:
•
Tipo de componenU. Al especificar un tipo de componente (por ejemplo. resistor.
capacitor. 74FCf374. GAL 16V8). el disenador puede invocar un símbolo predetenninado de una fib~rfa de componentes. Algunos componentes tienen símbolos alternos que puede seleccion3r el usuario (por ejemplo. equivalentes de DeMorgan para las compuertas). El tipo componente se utiliza para propósitos de documentación del proceso de fabricación y de simulación. • Valor del componen/e. La mayor parte de los componentes analógicos tienen un valor que se debe especificar en este campo (por ejemplo. 2.7 kíl). Puede aparecer infonnación distimiva adicional en un campo de "clasificación" o 'lole"!flCia" (por ejemplo. 1/4 W. 1%). Los componenleS digitales pueden proporcionar un valor nominal de velocidad aquí (por ejemplo. -10 para un PLD de lO ns). • Mímt!ro de parte aprolxuJa. Al utilizar toda la infonnoción distimiva de los campos anteriores. el software CAD puede seleccionar en forma automática un número de paneque está incluido en la "lista de panes aprobadas" de lacompañfa (por ejemplo. 12&- 1011 7-0272 para un resistor de película metálica de 2.7 kn. 114 W. 1%). o puede desplegar un aviso si no hay disponible ninguna. pane de este tipo. (En las graneles compañías no se puede utilizar cualquier parte similar del cotáJogo; todas las panes deben tener la aprobación necesaria medi3J1te un proceso de cofijicodÓlI de fas partes.) • Indicador dI! ~fl'~ncia. Esta etiqueta alfanumérica distingue entre mLÍ ltiples ejemplos de piezas semejantes y se utiliza casi en todos lados. • Ubicaci&1 del componen/e. Al aplicar un sistcma de coordenadas. este campo puede indicar la posición fís ica del componente en un ensamble de trujeta.~ de circuito impreso. simplificando la tarea de encontrarlo durnnte la etapa de depuración fina l. Naturalmente. la ubicación final del componente generalmente no se conoce durante el diseno inicial del circuito. Sin embargo. el software CAE que tiene la capacidad de ollotoción de res/mido puede insertar esta información en el diagrama esquemático cuando se ha definido completamente la localización de los componentes en la tarjeta de circuilO impreso.
897
mmpos
,ipo compontn/e libren-a dI' corr.ponrllft
numem de fHlrte II"rolxufil
calificación dI' Itu parfl'S indicador dI' referencia ubicación dI' COm¡HJ/lI'n/e
anO/ación tlr respaldo
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Herramientas de diseño asistido por computadora
899
Los sistemas más grandes están integrados por subsistemas más pequeños que se comunican a través de interfoces bien definidas. Nonnalmente la defi nición de una interfaz comiene además de los nombres de las señales y sus funciones. las especificaciones del componruniento de temporización deseado. El punto de partida es tfpicamente una especificación de frecuencias máximas de reloj y en ocasiones se incluyen las frecuencias mfnimas de reloj. Los requerimientos para los tiem¡:m de establecimiento y retención de las señales de entr.lda de un subsistema se establecen con ba.'ie en un f1nnoo específico de reloj. Los programas!ales como TtmingDesigner (www . chronology . com) pueden aUlo-matizar la tediosa lare3. de crear complicados diagramas y esprificaciones de temporización. En esta documentación los cambios en un parámetro de temporización pueden propagarse a muchos otros.
11.1 .4 Análisis y simulación del circuito La biblioteca de componentes de un sofi sticado sistema CAD contiene más que un sfmbolo para cada componente. Para los el. la biblioteca puede contener un moddo dI' componente que describe el funciona miento eléctrico y lógico del dispositivo. De he· cho, en un principio, los lenguajes de descripción de hardware como el VHDL y el Ve·
rilog se crearon estrictamente para modelar el comportamiento lógico de los componentes y su interconexión en los sistemas. Al aplicar estos modelos, los errores lógicos y de temporización se pueden encontrar durante la etnpa de simulación. Como un mínimo, el modelo para un CI indica si cada terminal es una entrada o una salida. Con sólo esta información, un I'erificador de "810 de diseño puede detectar varios de los errores más comunes "errores tontos" de un diseño. por ejemplo salidas en corto y entradas flotAntes. Si se añaden las características de carga de entrnda y excitación de salio
modtdo (/~ com¡xmf''''f'
¡·uijicador ,/~ " g/a df' diuño
da para cada lCtminal, el programa puededelenninarsi seexcede la cargabilidad de salida. El siguiente paso es la venJicaci6n de r~m¡x)rización. Incluso si no se tiene un modelo detallado del componamiento lógico del CI, la librería de los componentes puede proporcionar un valor de retardo en el peor de los casos para cada trayectoria de entrada a salida, 'Y los tiempos de eSlablecimiento-retención de los dis¡:mitivos temporizados. Aplicando esta información, un l'l!rificodor d~ t~mporizoción puede hallar las trayeclorias de retardo en el peor de los casos para todo el circuito, en consecuencia el diseñador puede determinar si los márgenes de temporización son adecuados. Por último, la biblioteca p' oede contener 1Ul modelo deln1lado del comportamiento lógico de c:vla componente, en cuyo caso puede utili~ la simulación par.! predecir el comportamiento de todo el circuito ante cualquier secuencia de Cfltrndas. El diseñador proporciona una secuencia de entmda, y el programa simulador determina cómo responderá el circuito a esa secuencia. Nonnalmente la salida de l simulndor se exhibe grálicamentc, mediantc formas de onda de temporización que el diseñador podrla w:r en un osciloscopio o analizador lógico (como si se aplicaran las mismas señales si se aplican las mismas señales a un circuito real). En un ambiente así, se puededepurar un circuito completo sin tener que "construirlo" y ensamblaloen una taJjela de circuito impreso que funcione realmente al primer inlento. Los simuladores utilizan modelos diferentes para diferentes ti¡:m de componentes. Los simuladores analógicos como $PICE pueden utilizar modelos matemáticos con sólo un parámetro para un resistor, y pueden utilizar desde unos cuantos hasta docena~ de parámetros para un transistor bipolar. Basado en estos modelos y la estructura del circuito, el simulador desarrolla y resuelve ecunciones paro detenninarel comportamiento del circuito.
¡·f'riJicación d~ Itmpori;¡¡ciólJ
¡·trificilllor d~ (f'mpori¡ación
simu/acil'in simulador
900
Capítulo 11 Temas adicionales del mundo real Los simuladores digitales nonnalmente utilizan uno de los dos modelos siguientes
moot/o ¡J,
comportamienlO
modtlo ,s/roc/uml
m(J<ü/o d, sof n.·au
mootlojfsico
modtlo dt !wrUlI'arr
circuilos UCUt/lcitl/ts sin iniciali¡pr
in,jict,ncia d~ simulación
para cada elemento lógico: • Modelo de comporttuniemo (o modelo bauufo en el comportamierllo). En un modelo de esta clase, el software "entiende" la función básica del elemento lógico. Porejemplo. se entiende que una compuen.n ANO producirá una salida I con retardo IpH!. después que todas sus entradas sean I y producir.i una salida OCQll R:tardo 'pll!. después que cualquier entradu sea O. • Molido eSlructurtll. Los elementos más grandes pueden ser modelados al conectar grupos de elementos más pequeños que tengan modelos de compor1amiento. Anterionnente vimos que el lenguaje VHDL respalda ambos tipos de modelos. Por ejemplo, la tabla 5- 15 presenta un modelo de compor1amiento para un decodificador 74:< 138 de 3 a 8. Al utilizar una de las cláusulas VHDL ("after" y otros mecanismos que no se indican en este libro). podríamos especificar el retardo de la entrada a la salida. Alternativamente, la tabla 5- 14 proporciona el modelo estructural de un decodificador de 2 a 4 como un conjunto de compuertas que están COIkX.1OOaS de ocucrdo al diagrama lógico intemo de la figuro 5-32. Suponiendo que ya existe la información de temporización para las compuertas individuales de la estructura (inv y and3). el modelo estructural más grnnde puede predecir la tempori1.ación del circuito con más piccisi6n. puesto que puede seguir la trnye<:1oria del circuito real que toma cada transición diferente de entrada. Ambos modelos se conocen como moddos de softwa~ debido a que el funcionamiento del chip es simulado enteramente mediante un software. Algunos chips. incluyendo los microprocesadores y otras partes tipo LSI. requieren de enormes modelos de softWIlf'C . En la mnyorfn de los casos. los rubricantes del chip no P10I>on;:ionllll tales modelos (ya que los considenm información confidencial). además un usuario necesitarla meses o aOOs para desarrollar lO! modelos. Para evitar este problema. las compañías innovadorns de CAD han desarrollado un tercer tipo de modelo: •
Moddo psico. que en OCIL~iones se denomina moddo de IUlrdwol"I!. La copia real
y func ional de un chip se conecta a la computadora que ejecuta la simulación. El simulador aplica entradas 01chip real y observa sus salidas. las cuales se utilizan como entradas para otros modelos en la simulación. La entrada de un diseñador digital a un simulador lógico es el di3grBIna esquemático y una secuencia de vcctores de entrada que se aplicarán al circuito en tiempo simulado. La primera salida que observa el diseñador es ":ux:u", lo que significa que el simulador no puede determinar cuál será la salida. Esto sucede con bastante frecue ncia porque el circuito incluye circuitos secuenciales (flip-flops y latchs) que no están inici3lizados. Para obtener una salida que tenga sentido en el simulador. el diseñador debe comprobar que todos los circuitos estén exp!fcitamente restablecidos a un valor conocido, aun cuando no se necesite el recstablccimiento parn. obtener el funcionruniento adecuado del sistema real. Por ejemplo. los contadores de nnillo de autocorrección de las figurus 8-62 y 8-64 no se pueden simular porque el simulador no puede dctenninar cuál es su estado inicial. Una vez que se ha inicializado el circuito simulado. la capacidad del diseñador para probar su funcionamiento se ve limitada solamente por la velocidad del simulador. La simulación de circuitos complejos puede ser muy lenta. en comparación con la velocidad del objeto real. Dependiendo del nivel de detalle que se estl simulando. el tiempo de simulación puede ser de HY hasta lOS "eces mayor que el intervalo que se está simulando. Una simulación estrictamento: funcional. en la que se supone que todos los componentc:s tienen un retardo igual a eco.
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es más rápida. Una simulación mucho más realista. que caJcule y considere una amplia gama de retardos en el peor de los casos paro todas las tmyectorias de señal. es la más lenta.
11 .1.5 Asignación de componentes en la tarjeta de circuito Impreso La ubicación de los componentes en una taljeta de cirt:uito impreso (PCD. printed-circuitboord) se puede reali7.aT con la ayuda de un progruma o una pmona (un diseñador de PCBs)
o mediante la combinación de ambos. En generaJ los diseñadores de tarjetas de circuito impreso PCS son personas a las que les gusta resoh"tT rompecabezas. Su trabajo consiste en acomodar todos los componentes del diagrama esquemático en una uujeta que tiene unas dimensiones dctc..'fTl1inadas. y posteriOl '1ICnte coooct.ar fod :lS las conexiones como se requieren según el diagrama esquemático. Normalmente tienen que realizar lo anterior minimizando el tamaño de la taIjeta y la CW1tidad de caras de interconexión de la tnIjetn de circuito impreso. El diseño de W1:l taJjeta de circuito impreso p.1Cdc hacerse en forma automática mediW1te el software. pero los resultados no siempre son tan buenos. Tanto el diseñador de taJjet.as como el diseñador del circuito normalmente deben guiar los pasos iniciales de la colocadÓll de componentes, tomando en cuenta muchos factores prácticos. que incluyen los siguientes: •
Limi/antes mecánicas. Ciertos conectores, indicadores y otros componentes deben
instalarse en una ubicación especial sobre la tarjeta debido a ciertos requerimientos mecánicos predetenninados. • Trayectorias crítica.f de .fe/lal. Un progmma de colocación automática puede situar los componentes en una manera que minimice la longitud promedio de las interconexiones. pero normalmente los diseñadores tienen un sentido (o intuición) que les permite saber qué áreas del circuito y cuáles señales especffica~ tienen los requerimientos más críticos. De hecho. es común que el diseñador del circuito proporcione un IJümo d(' (listribllciÓII al diseñador de la tarjeta. Este plano sugiere la colocación de ciertos grupos de componentes que refl ejan las opiniones del diseñador acerca de cuáles elementos nece.~il.an e.<¡!ár mb cerca de otros. • ASMCfOS ti n nicos. Algunas áreas del pca pueden tener mejor enfriamiento que otras cuando se instala la tarjeta en un sistema. y ciertamente algunos componentes funcionarán más calientes que otros. Los diseñadores deben verificar que no se exceda el intervalo de temperatura de operación de los componentes. La temperatur.. en cualquier parte de una tarjela que está bien diseñada. para un sistema que tiene el enfriamiento ndecuado, no debe superar la temperatura anlbiente por 10 oC. Sin embargo. si se insmla un chip hambriento de energfa (como un microprocesador) en una área donde no existe fl ujo de aire. la temperatum puede aumentar hasta 30 oC o más. Si la temperatura ambiente es de 40 oc, la temperatura real en el microprocesador sera 70 oC, que es el lfmite del intervalo (de la lemperatura de operación) para la mayor parte de los chips. • Emisiones de radiofrecuencia. El equipo electrónico emite energfa de radiofrecuencia como un efecto secundario. Las ¡¡gencias de gobierno de Eslados Unidos de Norteamérica y otros países especifican el nivel máx imo permisible de estas emisiones. (En Estados Unidos estos Hmites se explican con detalle en las normas de la FCC pane / 5.) En general, los nh'eles de emisiones de un circuito dependen tanto del rendimiento y configurnción del nlismo. conlo de la ubicación de los componentes en la tarjeta. En la etapa de ubicación de los componentes en la tarjeta. se debe prestar especial
•
¡..imitaciones m,cánicas
troytctorias dt s,,1al critica
pllJlro dt distribución
ospectos tirmit;QS
t m;S;Qlres ,It rot/ioJrtcutncia
FCCpane 15
902
Capitulo 11
Temas adicionales del mundo real
•
enrulamiento
atención a la colocación de los componentes. las conexiones a tierra, aislamiento y dcsocoplamiento. con la finalidad de minimizar las emisiones no deseadas (ie ilegales!) de radiofrecuencia. Errores Ion/os. Quizás el paso más imponante en el diseño de una tarjeta. en especial cuando utilizamos componentes nuevos o componentes con los que estamos poco fami liariUidos. consiste en verificilt que no cometamos errores IOntos. Casi cualquier diseñador digital. incluso aquellos que ticnen más experiencia. pucden comentamos lo que sucedió en un circuito cuando al disei\ar la ubicación de un componente en especial. utilizaron la im:lgen in\"enida de las terminales del componente. o cuando marcaron las perforaciones de montaje de un componente o conector en el lugar equivocado. cuando utilizaron un encapsulado diferente de un mismo CI. cuando utilizaron el extrenlOcontmrio de un conector. cuando dejaron sin conectar las capas internas de conexión de UII3 tajeta de circuito impreso con varias capas. y demás comentarios por el estilo. Recordemos la frase que dice "las computadorns no cometen los errores, ¡son los humanos los que 10 hacen!"
Una vez que se ha efectuado la colocación de los componentes en la t:ujel1l. se deben conectar todas las señales; esto se denomina en nt/mni~tllo. Esta fase del diseño de trujctas es mucho rOOs sencilla y fáci l de automatizar: de hecho. un "enrutador automático" puede enruUtr una lrujela de circuito impreso (PCB) de dimensiones moder:v1as durante la noche. De cualquier forma, puede ser que los ingenieros de disei\o tengan que poner especial atención al enrutamiento ele las pistas de una unyectoria crítica y otros aspectos como son In colocación de terminaciones de seña1 Ypuntos de prueba. los cuales se analizan más adelante en este capítulo.
11.2 Diseño para pruebas
prueba prue/xl de IJ(lSa!nU pasa
pr¡¡elxJ (fe diagnóstico
Cuado usted adquiere una nueva pieza de equipo. espero (Iue funcione adecuadamente "inmediatamente después que la saca de su empaque". Sin embargo. incluso con el moderno equipo automatizado, es imposible que un fabricante de equipo garantice que todas las unidades producidas serán perfectas. AIgunll5 unidades no funcionarán adecuadamente porque contienen componentes mdividuales que ~n dc:lectuosos. porque se ensamblaron en forma incorrecta. debido a daños que sufrieron durante 13s operncioncs de almacenamiento y envfo. La mayor pane de los fabricantes prefieren descubrir estos problemas en sus instalaciones. en vez de obtener mala ~putación cuando sus clientes reciben un producto defectuoso. Este es el propósito de las pntl'oos. La prueba más básica. una pnteoo de paSa/IIO pasa produce sólo un bit de infonnación: ¿el sistem:l funciona al I()()% o no? Si la respuesta es sf. el sistema se puede enviar al cliente. En caso contrario. la siguiente acción depende del tamaño del sistem:l. La respuesta apropiada pam un reloj digital de pulsera sería tirarlo a la basum. Sin embargo. si muchos relojes presentan la flllla. la mejor opción consiste en soluc:iOllar lo que parece ser un problema consistente en el proceso de ensamble o en los componentes individuales. en vez de tratar de recuperar las unidades individuales. Porotr.l parte. a usted no le gustruía tener que deshocerse de una computndorn que COSIÓ $10.000 USO porque falla durante la iniciali1.aci6n. En vez de ello. puede ejecutar unapnlt~ ha de dio8,,¡jslico más dctaIlada pata locali1N el subsistcm:l particular que está fllllando. Dependiendo del COSIO. po.oedc opt:lt por reparar o iCClllpl:t7N el subsistem.:J defectuoso. Un subsistema digitnltípico es una tarjeta cuyo COSIO varia desde $SO hasta $UXXJ USO. La
Sección 11 .2
Diseño para pruebas
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se genera Wl flujo de uxlientc excesivo tanto en el equipo de prueba como en la compuerta opuesta. pue el equipo de prueba la 5OI..... ta durnntc breves instanteS (milisegundos). Para verificar una compuena NANO de 8 enltadas. un equipo de prueba en el circuito solamente necesita proporcionar los nueve vectores de prueba antes mencionados. y puede ignorar cualquier valor que el resto del circuito trata de controlaren las ocho terminales de entrada. La salida de lo compuerta NANO puede monitorearse directrunentc en la tenninal de salida. Con la prueba en el circuito. se puede probar cada elemento lógico en fonna independiente. AUl"Ique la prueba en el circuito mejora en gran medida la controlabi lidad y la observabilidad de un circu ito que utiliza .arjetas de circuito impreso. los diseñadores lÓgicos todavía deben seguir vanos lineamien.os de diseño para pruebas. para lograr que el enfoque sea efectivo. A continuación se mencionan algunos lineamientos.
•
IlIicialiwci6n. Debe ser posible inicializar todos los elementos del circuito secuen-
cial ti un estado conocido. Puesto que las terminales de entrada. preeslllblecimicnto y borrndo de los registros y fl ipftops estin disponibles para el equipo de prueba en el circuito. se podóa pensar que f!s'c no es un problema. Sin embargo. la figura I I-I (a) muestra. el caso clásico de un circuilo (un contador de código Gray) que no se puede inicializar. puesto que los flip-flops pasan a un estado impredecible cuando PR y CLA se afinnan en forma simultánea. La manera correcta de manejar las entradas de precslablecimiento y borrado se mueSlra en (b).
•
Generoci6n de señales de reloj. El equipo de prueba debe ser capaz de proporcionar su propia señal de reloj sin sobreexcitar las señales del reloj de la tarjeta.
En general los equipos de prueba deben cancelar un reloj de la trujeta (que se va a probar).
por varias razones: la velocidad a la que pueden aplicar los vectores de prueba es limilada: por lo tanto deben espernr hastaque se nivelen las señales sobreexcilooas: y en ocasiones . 5V
R
10 7"x74
, RELOJ
al
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RELOJ
Fig ur a 11 - 1 Aip-flops con resistores de arranque para entradas sin utilizar: (a) no factibles de probarse; (b) factibles de probarse.
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(.)
RPR HI 7"x7"
7"x7" O S
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o
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13 02_l
(b)
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Capitulo 11
Temas adicionales del mundo real
. 5V F ig u ra 1 1-2 Circu ito controlador de reloj que permite que un equipo de prueba cancele limpiamente el reloj del sistema.
. 5V
A CLKEN
ose
_
RELOJ
.-/
deben detener el reloj. Sin embargo. sobm::ontrolar (o sobreexcitar) el reloj está prohibido. Un3 scft¡¡1 sobreex.citlld3 puede "Oscilar" y efectuar var13S transiciones entre los niveles BAJO y ALTO tultes de establecerse finulmente en el nivel que desea el equipo de prueba. En unu sei\a! de reloj. tales transiciones pueden crear cambios indeseables de e.~tado. La figurn 11-2 muesln! una opción más recomendable parn un circuito colllrolador de reloj. Pur.. inyectar su propio reloj, el equipo de prueba hace CLKEN l OWe ¡nsena su reloj en TE STCL~L. Como el equipo de prueba no sobreexcita ninguno salida de la compuena. 13 señlll Cl OCK resullllnte es limpi3. En general, el equipo de prueba no debe sobreexcitar a ninguna señal sin interferencias que se utiliza como entrnda de reloj u otra entrada asincr6nicll.. en teoría esla sedal se tiene que tr.lIar como se indica cn la figuro. 11-2. Ésta es otra razón por la que es más aconsejable el diseño sincrónico con sólo un reloj. • E/I/rodas a/errizllllclS. En general, la ticrro no dcbe utilizarse como una fuente paro un O lógico y constante. El equipo de prueb.1 en el circuito puede sobreexcitar la ma)'or pan#! de 13..'1 señales. pero no puede sobreexcitar III tierra Por lo UUllo.las señales que requieren una entrnda constante en O -durante la operociÓII nonnaI del circuito- deben cooec:tarse a tierra a trnvés de un resistor. Esto pcnnire que el equipo de prueba las establezca a I cuando sea [v'ttS.1rio durante ilI prueha. Por ejemplo, considere lo que pasnria si utilizamos un PLD GALl6V8 para generar un conjunto personalinvto de formas de ond:t de reloj a partir de un reloj rI""l:leStro. como lo hicimos en el programa ABEL en la tabla 8-26. Si no fuera por consideraciones de prueba. podrlnmos conectar la tenninal 11 del 16V8 ----(enninal de habililociÓII de salida global de nivel3C1ivo bajo-- directamente a tkm. Sin embargo. esta lem\inal se debe concct.ar a tierrn a través de un resisto!, para que el equipo de prueba pueda Ilow las salidas del Pl..D Ycontrolar las señales de reloj P C l - PS_l por sr mismo. Aunque el equipo de prueba podria teóricamente sobittxcitarestas sel\ales, no deberla hacerlo si se utilizan como sel\ales de reloj. •
COllfroladon!s d~ bus. En general. se debe pennitir la deshabilitación de los con-
troladores para buses amplios, de modo que el equipo de prueba pueda controlar el bus sin tener que sobreexcitar todas las seftales en el bus. Es decir, se debe contar con la •dcsbabilitaci6n de la salida de todos los controladores de tres estados en el bus. de manera que el equipo de prueba controle un bus "notante". Esto reduce la tensión eléclrica lanto en el equipo de prueba como en los controladores de bits múltiples (por decir un 74x244) que de otro modo pueden sobrccalcnlarsc y sufrir daños si se sobreexcitan todas sus 5.'llidas en fomm simultánea.
11_2.3 Métodos de ex ploración La prueba en el circuito funciona bien, hasta cierto punto. No hace muy buen trabajo
para ASIC y chips VLS I personalizados, porque sencillamente 13S señales internas no se encuentran acces ibl e.~. Aun en los circuitos que se conlruyen a nivel tarjera PCD. las tec-
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Caprlulo 11 Temas adicionales del mulldo real
en el diseño de trayectoria de exploración incremenlan el área del chip. Por ejemplo, en la serie LCA500K de arreglos de compuenas CMOS de LSf Logic Corp .. una macrocel· da ftip-flop D FD 1QP utiliza 7 "celdas de compuerta". mientras que una macrocelda fii p-fiopde exploración D FD 1SQP hace uso de 9 celdas de compuerta. casi un 30% de incremento en el área de silicio. Sin embargo. el incremento lOlal en el área de chip es mucho menor. puesto que los ftip-ftops son solamente una fracción del chip, y las estruc· turas de memoria "regular" más grandes (por ejemplo. RAM) pueden probarse por otros medios. En cualquier caso. el mejoramienlo en la capacidad de prueba puede realmente I?dllcir el costo del chip encapsulado cuando se considera el COSIO de las pruebas. Para diseños AS IC grandes que tienen complejas estructuras de control, el diseño de trayeclOria de exploración debería ser considerado como un requerimiento.
11 .3 Estimación de la confiabilidad del sistema digital cOfljinbilidad
Cualitativamente, la cOllfiabi/idiJd de un sistema digital es la probabilidad de que funcione COi ,t:Ctamente cuando usted lo necesita. Al personal de mercadotecnia y de ventas le gusta mencionar que los sistema<; que distribuyen tienen una "alta confiabilidad", lo cual significa que lienen "baslanle probabilidad de mantenerse en funcionamiento". Sin embargo. los clientes con sentido práctico hacen preguntas que requieren respuestas más concretas, tales como "Si adquiero 100 de estos sistemas, ¿cuántos fallarán en el transcun¡o de un añoT P:lra proporcionar estas respuestas, los ingenieros en diseño digital tienen la responsabilidad de calcular la confiabilidad de los sistemas que disedan. y en cualquier caso deberían estar conscientes de los factores que afectan esta confi abilidad. Cualltitalivamc:nte, la IX)Ilfiabilidad se expresa como una funci6n malemálica del tiempo: R(t ) = Probabilidad de que el sistema aún func ione correclamenle alliempo l . La confiabilidad es un número R:al entre O y 1; es decir, en cualquier instante O:S; R(t) S l . Suponemos que R(t ) es una función linealmente creciente: es decir, que las fallas son pennanentes y no consideramos los efectos de la reparación. La fi gura 11-4 es una tipica
•
funci ón de confiabilidad. La definición precedente de confiabilidad supone que se conoce la definición matemática de probabilidad. Si no es asf, la confiabilidad y la probabilidad correspondieme son más fáci les de definir en tt': nninos de un experimento. Supongamos que fut':ramos a construir y hacer funcionar N copias idt':nticas del sistema en cuestión. Hagamos que IV""t) denote el número de ellas que todavfa estarían funcionando al tiempo t. Entonces, R(t):: lim lVN(t)/ N "~-
....
R('I Fig u r a 11· 4 Función de confiabllldad Upica para un sistema. 0.78
0.111 0.37
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Capitulo 11
Temas adicionales del mundo real
La suposición de índice de fal las constante facilita la detenninación de la confiabilidad de un sistt:ma: solamente agregue los índices de fallas de los componentes individuales pana obtener el índice de fal las del sistema. Los índices de fallas de componentes individuales pueden obtenerse de los fabricante s. de los manuales de confiabilidad o de los estándares de las compañlns. Por ejcmplo. un fr.1gmenlo del estándar de una compañía se exhibe en la tabla 11- 1. Puesto que los índices de fallas son solamente eslimooos. esta compañía simplifica la labor del diseñador al considerar solamente categorías amplias de componentes. más que proporcionar índices de fall as "exactas" para cada componente. Otras compañras empIcan listas más detalladas. algunos sistemas CAD mantienen una base de datos de índices de fallas decomponentes. de maner.1 que un fndice de falla compuesto del circuito puede calcularse automáticamente a panir de su lista de panes. Supongamos que vamos a construir un sistema en una trujeta sencilla con un microprocesadorVLSI. 16 chips de memoria y otros chips LS I. 2 chips SS!. 4 chips MSI. 10 resistores. 24 capacitores de desacoplamiento y conectores de 50 lenninales. Aplicando los números de la tabla 11 - 1. podemos calcular el índice de fallas compuesto. ~il
=
1000 + 16 · 250+ 2 · 90+4 · 160 + 10 · 10+ 24·15 +50 · 10 + 500 FlTs = 7280 fall as 1 10 9 horas
El MTBF de nuestro sistema de una sola tarjeta es In... o aproximadamente 15.6 años. En efecto. los circuitos pequeños en rcalicL1d pueden ser así de confiables. Por supuesto. si incluimos una fuente de alimentación tfpica. con un índice de fallas de aproximadamente 10 .000 FIT. el MTBF se reduce a más de la mitad. Tabla 11-1 Tasas de lalla de componentes tlpicas a 55 QC.
Indlce de 'alias Componente
(FIT)
e l SSI
90
CI MSI
160
CI LSI
250
Microprocesador VLSI
SOO
Res istor o roislencia
10
Capaci ta r de desacoplamiento
"
Conector (por tenninal) Tarjelll de t in;ui to impreso
10
1000
11.4 Líneas de transmisión, reflexiones y terminaciones Nada ocurre de manera instantánea. especialmente donde se encuentran involucrados los circuitos digitales. En panicular. considere el hecho de que el retardo de propagación de ··la velocidad de la luz" de las señales eléctricas en el ldwnbn! se encuentra en el orden de los 1.5 - 2 ns por pie de longitud (el retardo exacto depende de las características del alambre). Cuando los retardos en el alambre son semejantes a los tiempos de transición de. la... señales que conducen, debemos tratar a los a1wnbrcs no como conductores perfectos con retardo cero. sino como "Hneas de transmisión" que son en realidad.
Sexi6n 11.4
lineas de transmisión, reflexiones y terminaciones
913
El componamiento de Ifoea de transmisión incluye cambios en la señal que podrían no ser predecibles mediante un análisis OC del funcionamiento del circuito. Los cambios más significativos se presentan durante un intervalo de aprox.imadamente 2T después de que una salida cambia de estado, donde T es el retardo desde la salida hasta el ex.tremo lejano del alambre que controla. Así también. su comportamiento por lo regultlJ' no afecta el funcionamiento lógico de los dispositivos cuyos tiempos de transición de señal y rcwdos de propagación son mu<:ho mayores que 2T. De este modo. el comportamiento se considera tfpicamente sólo para conexiones 74LS sobre poco más de medio metro de longitud. para conexiones de 74AS. 74AC y 74ACI' sobre 30cm de longitud y para conexiones 74FCT y ECl sobre 7.5 a l5cm. Naturalmente. se puede salir impune con conexiones largas dependiendo de la aplicación. pero también existen situaciones donde la teoría de la línea de transmisión debe aplicarse incluso a conexiones más cortas. Incluso aJgunos chips VLSI consiguen velocidades suficienteme nte altas como para que el componamiento de línea de transmisión deba ser considerado en el diseño interno del chip.
11.4.1 Teoría básica de línea de transmisión Dos conductores en paralelo constituyen la If,.~a de tmnsmi.1i6n más simple. Considere un par de condoctol"eS con longitud infinita, como se muestra en la figura 11-6(a). Si colocamos de manera instantánea una fuente de voltaje a través del par. ciena corriente fluirá para crear una onda de vohajc que viaje a lo largo del par. La ru6n del voltaje con respecto a la COi tiente, V~, depende de las características ffsicas de los conductores Y se denomina la im~dancia caracterl.1tica ~ del par condu<:tor.
IIn~a d~
Imnsmi.tión
im~dancia
carocl, r{st;ca
lo
Fi gura 11 -6 lineas de transmisión: (a) con longitud Infinita; (b) con longitUd finita, terminada con Impedancia característica. lo) +
•
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v~
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,inelldetransmisión
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linea de transmisión
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"
R .. 7'{1
En el prefacio se indica el p¡ocedimienlo paro descargar de manera gratuita el software de disel'io ISE WebPACK. de Xilinx.
-
Esta nlle\'ll ~ oompletnmellle revisada conjwua la p«iOOn ac-adfntica y la C!.l(periencin páct.ica. en una introducción fClimal
,
de los principios básicos del disei\o digital Ylos reqM"rimienlOS de los 9 Stemas 4 n¡,oellal)Cta de circuito impreso y VLSI. Con más de 22 nl'ios de eJl:pcriencia en los ámbitos indusuiaJ y
ocadémico. 101m \\'nkerly ha ensdlado en fonna diR:CU 11 núles de oo¡ooiUnlCS de ingenierin y de formn indirecta a decenas de miles de cstudiante.\ a Imv~s de sus textos universitarios. Thl1lbi~n ha diseñado directamente sistemas digitales reales que representan mucho<; millones de dólllreS en gannncias. Este libro cubre 1m¡ principales bloques de construcción del di'iCi1o digital mediante varios n¡"eles de abstrncción. desde IlIS CQlIlpuenas CMOS hastnlos lenguajes de diseño de hardware. La~ (uno;:wues importantes como son compuertas. decoc:1ir1Clldot res. multipleJI:~ Oip-flops. regiSlroS Y contadores se Ilnali7.M en cada ni,"el.
.;:.:
Entre las nuevas características de esta edición se incluyen un menor énfasis en los procedimientos manuales y en el diseño de dispositivos PLD y FPGA: y lenguajes de diseño de hard· ware paro obtener la mayor "enlaja de los modernos componentes y hermmienlUS de software. El ánalisis de los lengua• jes de descripción de hard ....1lre (HDL) incluye los lenguajes VHDL y ABa.
f
)
1,
VislIe el sitio Web de e<;te libro en: w"'w.pellrsontd ueadon.netJ....·akerly donde encontM actividades y llpoyos parn el profesor.
ISBN Q7Q-2b-072D - S PEARSON
Edu{'adón
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A mis maestros
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