22905-1280687734-diktat_ee3623_elektronika_digital_06

1 EE 3623 Elektronika Digital ____________________________________ ______________________________________________________ ___________________________________ ____________________________________ ___________________

BAB I Rangkaian Digital

1.1 Sinyal Dan Gerbang Logika Digital logic memetakan besaran anaolg ke dalam sistem bilangan biner. Sehingga rangkaian logika digital dapat dianalisa dan dirancang secara fungsional menggunakan aljabar switching, tabel, dan cara abstrak lainnya untuk mendeskripsikan operasi 0 dan 1 di dalam rangkaian. Ada berbagai macam cara untuk merepresentasikan bit 0 dan 1 dalam rangkaian sebenarnya. Beberapa diantaranya dirangkum dalam tabel dibawah ini:

Suatu rangkaian logika dapat direpresentasikan dengan suatu “black box” dengan beberapa input dan output. Input dan output dapat dipetakan dengan suatu fungsi. Jika output hanya tergantung pada kondisi input saat ini, maka pemetaan input dan output dapat dilakukan dengan truth table. Rangkaian logika seperti ini disebut rangkaian kombinasional. Contoh black box rangkain kombinasional dan truth table nya :

_________________________________ _____________________________________________________ _____________________________________ __________________________________ _____________________ ____ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Black box

Truth table

Gambar 1.1 Contoh Black Box Rangkaian Kombinasional dan Truth Tablenya

Jika output dipengaruhi oleh kondisi input saat ini dan juga urutan input sebelumnya maka rangkaian ini pasti memiliki memori yang menyimpan input-input sebelumnya. Rangkaian seperti ini disebut rangkaian sekuensial. Perilaku rangkaian seperti ini dapat dideskripsikan dengan menggunakan state table. Ada 5 macam gerbang logika dasar, yaitu AND, OR, NOT, NAND, dan NOR. Perilaku kelimanya dideskripsikan dengan gambar-gambar berikut ini :

Gambar 1.2 Gerbang-gerbang Logika Dasar



Pada rangkaian logika yang sebenarnya di dunia nyata output suatu gerbang logika tidak keluar pada waktu yang sama persis dengan saat masuknya input ke suatu gerbang, terdapat delay. Hal ini dapat digambarkan dengan timing diagram. Contoh timing diagram untuk rangkaian rangkaian kombinasional kombinasional diatas :

Gambar 1.3 Timing Diagram Untuk Rangkaian Logika

Delay ini dapat bermasalah jika rangkaian logika tidak didisain dengan benar dan beroperasi pada kecepatan tinggi dimana periode bit mendekati time delay. Semakin tinggi kecepatan operasi, maka periode bit semakin kecil, dan akan semakin mendekati time delay.

1.2

Keluarga Logika

Ada berbagai macam cara untuk mendisain rangkaian listrik logika (electronic logic circuit). Komponen untuk menyusun rangkaian listrik logika harus dapat mengeluarkan dua buah nilai berbeda dari suatu besaran listrik. Seperti tegangan tinggi dan rendah, arus tinggi dan rendah, resistansi tinggi dan rendah. Selain itu output juga harus dapat dikontrol dari input oleh dua buah nilai berbeda dari suatu besaran listrik. Komponen yang memenuhi syarat diantaranya relay, vacuum tube, dan berbagai macam solid state device (seperti transistor). Pada awalnya (1930-an) relay digunakan sebagai komponen switching pada rangkain logika. Lalu pada tahun 1940-an digunakanlah vacuum tube. Kedua alat ini kemudian secara umum tidak dipakai lagi di rangkaian logika karena ukuran dan konsumsi daya yang sangat besar. Penemuan solid state device seperti diode dan transistor membuat rangkaian logika menjadi lebih kecil, cepat, dan konsumsi daya lebih kecil. Pada 1960-an beberapa solid state device dapat diintegrasikan dalam suatu chip yang disebut IC (Integrated Circuit) yang membuat rangkaian logika menjadi semakin kecil. Dalam perkembangannya IC digital terbagi menjadi beberapa logic family. Logic familiy (keluarga logika) adalah sekumpulan IC yang memiliki karekteristik input, output, dan rangkaian internal yang mirip, akan tetapi menjalankan fungsi logika yang berbeda. Chipchip dari family yang sama dapat diinterkoneksikan untuk membentuk fungsi logika yang diinginkan. Akan tetapi chip-chip dari famili yang berbeda tidak dapat diinterkoneksikan langsung, karena mereka memiliki tegangan catuan ataupun level tegangan input dan output yang berbeda. Logic family yang pertama kali diluncurkan (pada tahun 1960-an) adalah transistor transistor logic (TTL). Gerbang logika pada keluarga ini tersusun dari bipolar junction transistors (BJT). Kelebihan dari keluarga ini adalah kecepatannya yang kebih tinggi dari keluarga MOS. Kelemahan dari keluarga ini adalah ukuran dan konsumsi daya yang cukup _________________________________ _____________________________________________________ _____________________________________ __________________________________ _____________________ ____ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom

4 EE 3623 Elektronika Digital __________________________________________________________________________________________

besar. Saat ini TTL adalah kumpulan dari beberapa logic gate family yang sama-sama berbasis BJT dan saling kompatibel, akan tetapi berbeda kecepatan, konsumsi daya, dan harga. Pada tahun 1960-an keluarga MOS diluncurkan. Gerbang logika pada keluarga ini disusun dari Metal Oxide Semiconductor Field Effect Transistor (MOSFET). Keluarga ini lebih lambat dari keluarga TTL. Akan tetapi ukuran dan konsumsi daya lebih kecil dari TTL. Pada pertengahan 1980-an keluarga CMOS diluncurkan. Keluarga ini adalah pengembangan dari keluarga MOS. Gerbang logika pada keluarga ini disusun dari MOS type n dan type p. Keluarga CMOS ini lebih cepat dari keluarga MOS, dan tetap memiliki konsumsi daya dan ukuran yang kecil. Keluarga CMOS adalah logic family yang dipakai paling luas sekarang ini.

1.3 Logika CMOS 1.3.1 CMOS Logic Levels Rangkaian logika CMOS biasanya beroperasi dengan suplai tegangan 5 V. Rangkaian tersebut menginterpretasikan tegangan 0-1.5V sebagai logika 1 dan tegangan 3.5-5 V sebagai logika 0. Tegangan pada range 1.5-3.5 V hanya diharapkan terjadi pada saat transisi sinyal dan memiliki nilai logika yang tidak terdefinisi.

Gambar 1.4 Level Logika Rangkaian Logika CMOS

1.3.2 Rangkaian Dasar Inverter CMOS NMOS dan PMOS digunakan bersamaan secara komplementer untuk membentuk logika CMOS. Rangkaian CMOS yang paling sederhana adalah inverter, hanya memerlukan sebuah NMOS dan PMOS. Rangkaian ini biasanya disusun dengan kombinasi dibawah ini:

Gambar 1.5 Inverter CMOS

___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Tegangan catuan (VDD) dapat bernilai 2-6 V, akan tetapi biasanya memakai tegangan 5V agar dapat kompatibel dengan TTL. Pada rangkaian diatas transistor CMOS beroperasi sebagai switch. Jika tegangan input low, maka p-channel akan on (resistansi drain-source sangat rendah) dan n-channel akan off (resistansi drain source sangat tinggi). Jika tegangan input high, maka p-channel akan off dan n-channel akan on. Pada rangkain diatas terlihat bahwa jika tegangan input low, maka output akan terhubung ke VDD dengan resistansi rendah dan ke ground dengan resistansi tinggi. Hal ini akan menyebabkan tegangan output bernilai high. Jika tegangan input high, maka hal yang sebaliknya akan terjadi sehingga tegangan output bernilai low. 1.3.3 Gerbang NAND Dan NOR CMOS Suatu gerbang NAND dan NOR dengan jumlah input k dapat dibuat dengan menggunakan k p-channel dan k n-channel CMOS. K-input gerbang NAND umumnya lebih cepat dan lebih disukai dibandingkan k-input gerbang NOR.

Gambar 1.6 Gerbang NAND CMOS 2-Input

Gambar 1.7 Gerbang NOR CMOS 2-Input




1.3.4

Fan-in Fan-in adalah jumlah input maksimum dari suatu gerbang logika. Pada prinsipnya suatu gerbang logika CMOS (NAND dan NOR) dengan k input dapat dibuat dengan k nchannel dan k p-channel transistor. Akan tetapi semakin banyak transistor yang dipakai dalam susunan seri, maka tahanan ”on” (pada kondisi on, antara drain dan source terdapat resistansi yang sangat rendah, akan tetapi tidak nol) total akan semakin besar. Hal ini akan menyebabkan drop tegangan semakin besar, sehingga nilai tegangan output akan semakin jauh dari V DD (pada gerbang NOR) atau ground (pada gerbang NAND). Oleh karena itu pada gerbang NAND, fan-in dibatasi 6 dan pada gerbang NOR dibatasi 4. Ada dua solusi untuk memperbesar fan in pada gerbang logika. Solusi pertama adalah dengan memperbesar ukuran transistor sehingga tahanan “on” akan mengecil. Solusi kedua adalah dengan mengkaskade beberapa gerbang logika yang memiliki jumlah input sedikit. Contohnya :


1.3.5

Gerbang Non Inverting Gerbang Non-inverting pada keluarga CMOS dapat dibuat dengan menambahkan inverter di output gerbang logika inverting yang sesuai. Sebagai contoh gerbang AND dengan 2 input dapat dibuat dari gerbang NAND dengan 2 input dan dengan tambahan inverter pada outputnya. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 1.10 Gerbang AND CMOS 2-Input

Contoh lainnya adalah non inverting buffer dapat dibuat dari dua inverter yang dikaskade.

Gambar 1.11 Noninverting Buffer CMOS

1.4 Sifat Elektris Rangkaian CMOS ¾ ¾ ¾ ¾

¾

¾

¾

¾

Sifat-sifat elektris meliputi parameter sebagai berikut: Logic Voltage Levels. Komponen CMOS yang beroperasi pada kondisi normal dijamin akan mengeluarkan tegangan output LOW dan HIGH pada range tertentu. DC noise margin. Pengetahuan tentang hal ini sangat penting jika suatu alat terdiri dari komponen-komponen yang berbeda logic family. Fan out . Fan out adalah jumlah input yang terhubung ke suatu output. Jika jumlahnya terlalu besar, maka DC noise margin dan kecepatan akan terpengaruh. Speed . Adalah waktu yang diperlukan oleh output CMOS untuk berubah state dari low ke high, atau sebaliknya. Speed dipengaruhi oleh struktur internal komponen CMOS dan karakteristik komponen yang di-drive. Konsumsi daya. Daya yang dikonsumsi oleh CMOS bergantung pada struktur internal, sinyal input, karakteristik komponen yang di-drive, dan frekuensi perubahan state output. Noise. Pada umumnya noise pada rangkain digital berasal dari Cosmic Rays, Medan magnet dari mesin disekitarnya, ketidakstabilan catu daya, dan switching pada rangkaian digital itu sendiri. Electrostatic discharge (ESD). Lapisan oksida yang sangat tipis pada gate CMOS sangat rentan terhadap ESD. ESD dapat berasal dari berbagai sumber, salah satunya adalah tangan manusia (listrik statik pada tangan manusia dapat mencapai ribuan volt). Oleh karena itu penanganan CMOS harus dilakukan dengan sistem grounding yang baik (meja kerja dan tangan harus di-ground). Open drain output . Beberapa rangkaian output CMOS tidak memakai transistor pull up p-channel. Drain dari transistor pull down n-channel hanya terhubung ke output.



Pada kondisi output LOW tegangannya sekitar 0 volt. Dan pada kondisi output high, output seperti no-connection (high impedance). ¾ Three state output . Beberapa rangkaian CMOS memiliki tambahan input “output enable” yang mampu membuat transistor n dan p pada output off bersamaan. Pada kondisi ini output akan seperti no-connection. Tabel 1.1 Datasheet 54/74HC00

1.5 Sifat Elektris Steady State CMOS Sifat ini terkait dengan perilaku rangkaian pada saat output dan input tidak berubah. 1.5.1 Level Logic Dan Noise Margin Range level logika pada CMOS biasanya didefinisikan dengan paremeter-paremeter dibawah ini :

VOHmin : Tegangan output minimum pada kondisi HIGH VIHmin : Tegangan input minimum yang masih dapat dikenali sebagai HIGH ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


VILmax : Tegangan input maksimum yang masih dapat dikenali sebagai LOW VOLmax : Tegangan output maksimum pada kondisi LOW

Gambar 1.12 Karakteristik Transfer Umum Input-Output Inverter CMOS

Tegangan input ditentukan oleh switching threshold transistor. Sedangkan tegangan output ditentukan oleh resistansi “on” transistor dan arus output. Jadi biasanya pada datasheet terdapat masing-masing dua nilai V OHmin dan VOLmax, yaitu untuk kondisi arus output tinggi (IOH) dan rendah (IOL). CMOS dapat menggunakan catu daya dengan range tegangan yang cukup besar, oleh karena itu VIHmin, VIlmax, VOHmin dan VOLmax biasanya dinyatakan dalam persentase tegangan catuan. Contohnya untuk CMOS seri HC : VOHmin : VCC – 0.1 V VIHmin : 70% VCC VILmax : 30% VCC VOLmax : ground + 0.1 V

Gambar 1.13 Logic Level Dan Noise Margin Keluarga HC-CMOS

DC noise margin adalah nilai minimum tegangan noise yang akan membuat suatu sinyal output menjadi tidak dikenali oleh input. Untuk contoh diatas, pada state LOW, V ILmax (1.35 V) melebihi V OLmax (0.1 V) sebesar 1.25 V sehingga pada state LOW, DC noise marginnya sebesar 1.25 V. Dengan cara yang sama DC noise margin untuk state HIGH sebesar 1.25 V. Resistansi input CMOS sangat tinggi, oleh karena itu arus input sangat kecil, dalam orde mikro ampere. Arus input maksimum yang biasanya tercantum pada datasheet dalam bentuk : IIH Arus input maksimum pada kondisi HIGH ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


IIL Arus input maksimum pada kondisi LOW 1.5.2 Perilaku Rangkaian CMOS Dengan Beban Resistif Contohnya adalah resistor, LED, TTL, relay, dll. Beban resistif ini menyerap arus searah yang cukup signifikan dari sumber. Jika suatu CMOS men-drive beban resistif, maka tegangan output akan semakin jauh dari ideal. Tegangan output LOW akan lebih besar dari 0.1 V dan HIGH akan lebih kecil dari 4.4 V. Sebagai contoh, inverter CMOS dihubungkan dengan beban resistif.

Gambar 1.14 Model Resistif Inverter CMOS Dengan Beban Resistif

R p adalah resistansi p-channel MOSFET dan R n adalah resistansi n-channel MOSFET. Jika MOSFET “on” maka nilai R p akan sekitar 200 ohm dan R n akan sekitar 100 ohm. Jika MOSFET ”off” maka nilai R p atau R n akan sekitar 1 M ohm. Beban resistif pada kasus ini ekivalen dengan dua buah resistor yang terhubung ke V CC dan ground. Ada banyak cara untuk menganalisa rangkaian diatas, salah satunya dengan metode Thevenin-Norton. Dengan metode diatas didapatkan rangkaian pengganti sebagai berikut :

Gambar 1.15 Model Thevenin Gambar 1.14.

Pada saat input bernilai HIGH rangkaian akan menjadi :

Gambar 1.16 Model CMOS Saat Output LOW Dengan Beban Resistif ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Untuk menyederhanakan perhitungan, resistansi 1M ohm dianggap open circuit rangkaian menjadi pembagi tegangan biasa.

sehingga

Dengan cara yang sama, tegangan output pada saat input bernilai LOW adalah :

Dan rangkaian penggantinya adalah :

Gambar 1.17 Model CMOS Saat Output HIGH Dengan Beban Resistif

Pada datasheet biasanya nilai R p dan R n tidak dicantumkan. Yang biasanya ada di datasheet adalah : IOLmax : Arus maksimum yang dapat masuk ke output (sink current) pada kondisi LOW selama tegangan output tidak diatas V OLmax IOHmax : Arus maksimum yang dapat keluar dari output (source current) pada kondisi HIGH selama tegangan output tidak dibawah V OHmin Pendefinisian diatas diilustrasikan pada gambar dibawah ini :

Gambar 1.18 Definisi I OLmax dan IOHmax

Dari nilai IOLmax dan IOHmax akan dapat diperkirakan nilai resistansi minimum beban agar nilai tegangan output tidak menyimpang terlalu jauh dari ideal.



Tabel 1.2 Spesifikasi pembebanan output untuk CMOS seri HC dengan supply 5 volt

1.5.3 Perilaku Rangkaian Dengan Input Non-ideal Jika tegangan input ideal (0 dan 5 V) maka R on MOSFET akan sangat kecil (100 ohm) dan R off MOSFET akan sangat besar (>1M ohm). Akan tetapi jika tegangan input tidak ideal (>0 V dan <5 V) maka R on akan membesar dan R off akan mengecil. Hal ini akan mengakibatkan tegangan output juga akan semakin jauh dari ideal. Sebagai contoh : jika inverter CMOS diberi input 1.5 V dan 3.5 V maka :

Gambar 1.19 Inverter CMOS Dengan Input Tak Ideal

Selain tegangan output yang semakin jauh dari ideal, input tidak ideal juga akan meningkatkan konsumsi daya CMOS. Jika input ideal, maka resistansi antara V CC dan ground sekitar (1M + 200) ohm, sehingga arus yang mengalir sangat kecil (orde mikro ampere). Jika kondisi nonideal input seperti pada gambar diatas maka resistansi antara V CC dan ground kecil (orde kilo ohm), sehingga arus yang mengalir cukup besar (orde mili ampere). Karena daya disipasi adalah V . I , V konstan (V CC – 0 ), maka semakin besar arus, akan semakin besar pula konsumsi daya. 1.5.4

Fan-out Fan out adalah jumlah maksimum input yang dapat di-drive oleh suatu logic gate tanpa merusak kualitas sinyal. Ada dua macam fan-out, yaitu DC fan out dan AC fan out. Dalam DC fan out yang dipertimbangkan adalah kualitas sinyal pada saat output tidak berubah state. Total arus yang dikonsumsi oleh semua input harus lebih kecil dari arus maksimum output. DC fan out pada low state tidak selalu sama dengan pada high state. Dalam AC fan out yang dipertimbangkan adalah kualitas sinyal pada saat output berubah state. Semakin banyak input yang di drive, maka stray capacitance akan semakin ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


besar. Sehingga charging & discharging time akan semakin besar. Hal ini akan membatasi kecepatan data. 1.5.5 ¾ ¾ ¾ ¾ ¾

Efek Pembebanan Jika suatu output diberi beban melebihi fan out, maka hal-hal ini akan terjadi: Pada LOW state tegangan output (V OL) akan lebih besar dari VOLmax Pada HIGH state tegangan output (VOH) akan lebih kecil dari VOHmin Delay propagasi akan besar Rise & fall time output akan besar Tempratur alat akan meningkat, memperbesar kemungkinan error.

Hal-hal diatas akan mengurangi Noise & timing margin, sehingga alat tidak akan dapat bekerja di lingkungan yang banyak noise. 1.5.6

Masukan Yang Tak Terpakai Dalam disain yang sebenarnya mungkin kita memerlukan n input gate, akan tetapi yang tersedia hanya (n+1) input gate. Hal ini dapat diatasi dengan menyatukan dua pin input dari (n+1) input gate, sehingga gate tersebut akan berfungsi seperti n input gate.

Gambar 1.20 Masukan Yang Tak Dipakai: Saling digabungkan

Untuk aplikasi kecepatan tinggi cara ini sebaiknya tidak digunakan karena akan memperbesar stray capacitance yang akan membatasi kecepatan. Pin input yang tidak dipakai sebaiknya dihubungkan ke V CC (gate AND atau NAND) atau Ground (gate OR atau NOR). Hubungan ke V CC atau ground dapat melalui resistor 1-10K ohm. Sebuah resistor dapat melayani beberapa pin input yang tidak terpakai.

Gambar 1.21 Masukan Yang Tak Dipakai: Pull-Up pada NAND dan Pull-Down pada NOR

Pin input CMOS yang tidak terhubung dengan apapun (floating) pada kondisi tidak ada noise akan bertegangan 0 V (LOW). Karena impedansi input CMOS sangat besar, noise akan dapat menjadikan input seperti HIGH sementara. Oleh karena itu pin input CMOS tidak boleh dibiarkan floating.



1.5.7

Arus Spikes Dan Kapasitor Decoupling Pada saat output CMOS berubah state, transistor n dan p channel on bersamaan. Hal ini akan menyebabkan mengalirnya arus yang besar dalam waktu singkat (current spike). Hal ini akan menjadi noise di power supply dan ground. Noise ini akan semakin besar jika beberapa output berubah state secara simultan. Noise ini akan mempengaruhi logic gate lainnya di dalam rangkaian tersebut. Noise akibat arus spike ini dapat diredam dengan mem-bypass jalur VCC dan ground dengan kapasitor. Dengan melakukan hal ini diharapkan arus spike hanya terjadi pada logic gate yang outputnya berubah state saja dan tidak merambat ke logic gate lainnya melalui jalur VCC atau ground. Kapasitor bypass ini harus ditempatkan sedekat mungkin dengan suatu chip. Dan setiap chip harus di-bypass dengan minimal sebuah kapasitor. Kapasitor yang digunakan biasanya berbahan keramik, karena dapat men-charge dan discharge muatannya dengan cukup cepat untuk menetralisir efek current spike. Kapasitor-kapasitor keramik ini biasanya didukung dengan beberapa kapasitor elektrolit atau tantalum untuk menetralisir noise di frekuensi rendah. 1.5.8

Bagaimana Merusak Komponen CMOS CMOS dapat hancur jika terkena Electro Static Discharge (ESD) atau latch up. Pada input CMOS terdapat lapisan oksida yang sangat tipis. Lapisan oksida ini adalah isolator dan keberadaannya sangat penting agar CMOS dapat bekerja. Jika input CMOS bersentuhan dengan sesuatu yang bermuatan listrik statis cukup besar, maka akan terjadilah ESD. ESD ini akan merusak lapisan oksida dan membuat input- output short. Tangan manusia dapat memiliki tegangan listrik statik sampai puluhan ribu volt. Manusia dapat mengkancurkan CMOS hanya dengan menyentuh pin inputnya. Oleh karena itu penanganan CMOS harus dilakukan dengan hati hati. Usahakan tidak menyentuh pin inputnya. Jika terpaksa menyentuh pin input, pastikan tubuh anda telah ter-ground dengan baik. Grounding dapat dilakukan dengan menyentuh ground terminal board ataupun memakai ground strap. Sumber kerusakan lain pada CMOS adalah latch up. Pada struktur input CMOS terdapat parasitic bipolar transistor. Transistor parasitic ini bersama dengan CMOS akan membentuk konfigurasi seperti SCR (silicon controlled rectifier). Pada kondisi operasi normal transistor parasitic ini tidak berpengaruh. Akan tetapi jika CMOS diberi input diatas V CC atau dibawah ground maka SCR akan latch-up, antara V CC dan ground akan terdapat virtual short circuit. Hal ini akan mengalirkan arus yang cukup besar ke CMOS yang akan merusak CMOS tersebut. Ada tiga buah sumber latch-up. Sumber pertama adalah jika CMOS dioperasikan pada kecepatan tinggi dan terjadi transisi sinyal HIGH ke LOW maka tegangan akan turun dibawah 0 V selama beberapa nanosecond. Sumber kedua adalah jika CMOS dihubungkan ke sistem lain yang memiliki tegangan catuan yang berbeda. Sumber ketiga adalah jika input diberi HIGH sebelum gate di-catu. Pada saat catuan dinyalakan, maka kondisi latch up akan terjadi.

1.6 Perilaku Dinamis Elektris CMOS Perilaku dinamis adalah perilaku CMOS pada saat outputnya berubah state. Perilaku ini bergantung pada alat itu sendiri dan beban yang di-drive olehnya. Kecepatan dan konsumsi daya CMOS sangat dipengaruhi oleh perilaku dinamis CMOS. Kecepatan dipengaruhi oleh dua hal, yaitu transition time dan propagation delay. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


1.6.1 Waktu Transisi Waktu transisi (Transition time) adalah waktu yang diperlukan output untuk berubah state dari tegangan output high minimum ke tegangan output low maksimum (fall time, tf ) atau sebaliknya (rise time, t r ).

Gambar 1.22 Transition Time, (a) Kondisi Ideal, (b) Aproksimasi Ideal, (c) Kondisi Real

Idealnya transition time adalah nol, sehingga bentuk pulsa seperti gambar (a) diatas. Akan tetapi pada kondisi nyata terdapat kapasitansi stray dan beban yang akan mengalami charging/discharging pada perubahan state. Proses charging/discharging ini akan menyebabkan perubahan tegangan output memerlukan waktu tertentu, sehingga bentuk pulsa akan seperti gambar (b). Pada kondisi nyata rate perubahan tegangan tidak dapat berubah tibatiba, sehingga bentuk pulsa sebenarnya seperti gambar (c). Transition time CMOS bergantung pada dua hal, yaitu resistansi “on” dan kapasitansi beban (seringkali disebut kapasitansi stray atau AC load). Semakin besar kapasitansi, maka transistion time akan semakin besar. Kapasitansi beban biasanya berasal dari: 1. Rangkaian output CMOS (transistor output, internal wiring, & packaging), bernilai sekitar 2-10 pF 2. Konduktor penghubung output dengan beban, biasanya bernilai 1 pF/inch atau lebih. 3. Rangkaian input / beban (transistor input, internal wiring & packaging). Umumnya bernilai 2-15 pF/input. Transition time dapat dianalisa dengan menggunakan rangkaian pengganti output dan beban seperti dibawah ini :

Gambar 1.23 Rangkaian Pengganti Output dan Beban ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Jika beban berupa CMOS maka nilai resistansi DC (R L) dapat dianggap tak hingga dan V L dianggap nol. CL adalah kapasitansi beban, sedangkan R p dan R n adalah resistansi ”on” transistor n dan p channel. Pada perhitungan dibawah dipilih nilai R p, R n, dan CL yang umum. Transisi output dari HIGH ke LOW dapat digambarkan dengan gambar dibawah ini:

Gambar 1.24 Model CMOS Pada Transisi HIGH ke LOW, (a) Sebelum Switching, (b) Setelah Switching

Pada konsisi diatas kapasitansi beban mengalami proses discharging melalui R n 100 Ω, sehingga persamaannya adalah:

Jadi waktu transisi dari tegangan high minimum (3.5 V) ke tegangan low maksimum (1.5 V) adalah :

Fall time adalah selisih kedua waktu diatas, sekitar 8.5 nS.

Gambar 1.25 Fall Time ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Rise time juga dapat dianalisa dengan cara yang serupa. Kondisi transisi dari LOW ke HIGH dapat digambarkan :

Gambar 1.26 Transisi LOW ke HIGH, (a) Sebelum switching, (b) Setelah switching

CL akan mengalami proses charging melewati R p 200 Ω, persamaannya adalah :

Risetime adalah selish kedua nilai diatas, yaitu sekitar 17 nS.

Gambar 1.27 Risetime

Pada umumnya rise dan fall time untuk CMOS tidak simetrik karena perbedaan R n dan R p. Rise dan fall time dapat diperkirakan dengan menghitung R pCL dan R nCL. Pada contoh diatas perkiraan tadi akan menghasilkan nilai 20 dan 10 nS, tidak terlalu meleset jauh dari perhitungan mendetil. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


1.6.2 Delay Propagasi Delay propagasi (Propagation delay) t p adalah waktu antara perubahan pada sinyal input dengan perubahan sinyal output yang disebabkan oleh input tersebut. Propagation delay bergantung pada jalur yang ditempuh oleh sinyal dari input ke output (karakteristik fisika dan jumlah transistor yang dilewati), rate perubahan sinyal input, kapasitansi input, beban, dan arah perubahan sinyal output. Contohnya pada inverter CMOS propagation time untuk perubahan sinyal output output dari low ke high lebih besar dari high ke low.

Gambar 1.28 Delay Propagasi Pada Inverter CMOS

1.6.3 Konsumsi Daya Konsumsi daya pada CMOS dapat dibagi dua, yaitu statik dan dinamik. Konsumsi daya statik terjadi pada saat output CMOS tidak berubah state. Konsumsi daya ini sangat kecil dan dapat diabaikan. Konsumsi daya dinamik terjadi pada saat output CMOS berubah state. Konsumsi daya ini cukup signifikan. Pada kondisi transisi state ada suatu waktu dimana kedua transistor output (n & p channel) “on” secara bersamaan. Hal ini akan menyebabkan timbulnya resistansi 600 Ω atau kurang antara Vcc dan ground. Resistansi ini akan mengalirkan arus yang cukup signifikan. Konsumsi daya ini dapat dinyatakan secara matematis dengan :

PT Vcc f CPD

: Disipasi daya dinamik akibat transisi state output : Tegangan Tegangan catuan : Jumlah transisi output per detik dibagi dua : Power dissipation capacitance. Konstanta ini biasanya tercantum dalam datasheet. CPD memiliki dimensi yang sama dengan kapasitor, akan tetapi konstanta ini tidak mencerminkan kapasitansi output yang sebenarnya. C PD ini mewakili perilaku dinamis ari arus yang melewati transistor pada kondisi transisi. C PD ini biasanya bernilai sekitar 20-24 pF untuk CMOS seri HC. Rumus diatas hanya valid untuk transisi sinyal yang cukup cepat saja. Pada datasheet biasanya tercantum kecepatan transisi minimum atau waktu transisi minimum agar rumus diatas valid. Kecepatan transisi yang lebih lambat akan membuat konsumsi daya jauh lebih besar dari nilai yang diprediksikan diprediksikan oleh rumus diatas. diatas. Konsumsi daya dinamis dapat juga berasal dari proses charging / discharging kapasitansi beban (CL). Pada kondisi transisi tegangan pada C L akan berubah sebesar Vcc, sehingga muatan yang ter-charge / discharge ke / dari C L sebesar Vcc . CL. Daya yang dibutuhkan untuk men-charge / discharge kapasitansi beban adalah muatan dikalikan dengan _________________________________ _____________________________________________________ _____________________________________ __________________________________ _____________________ ____ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


perubahan tegangan rata-rata. Jika pada pada satu detik terjadi 2f transisi maka disipasi daya adalah : PL = (Vcc . CL) . (Vcc / 2) . 2f PL = CL . Vcc2 . f Disipasi daya total CMOS adalah jumlah kedua nilai diatas (disipasi daya statik dapat diabaikan)

1.7 Struktur Input Dan Output CMOS Lainnya Terdapat beberapa struktur input dan output selain struktur dasar diatas. Struktur ini dirancang untuk memenuhi kebutuhan tertentu. 1.7.1 Transmission Gates

Gambar 1.29 Struktur Transmission Gates

Transmission gate terdiri dari sepasang transistor n & p channel yang dikontrol oleh EN_L dan EN. Kedua sinyal kontrol ini selalu dalam keadaan yang berlawanan. Jika EN_L high dan EN low maka idealnya antara A dan B akan open circuit. Jika EN_L low dan EN high maka antara A dan B akan terdapat short circuit (faktanya sekitar 2-5 Ω). Struktur ini memiliki delay propagasi antara A dan B yang sangat kecil sehingga struktur ini cook untuk diaplikasikan sebagai multiplexer atau flip-flop. Gambar dibawah adalah sebuah multiplexer dua input yang memakai struktur ini :

Gambar 1.30 Multiplexer Dua Input Memakai Transmission Gate



S akan memilih sinyal input X atau Y yang akan diteruskan ke output Z. Pemilihan X atau Y oleh S akan memakan waktu beberapa nanosecond, akan tetapi delay propagasi antara X atau Y ke Z hanya sekitar 0.25 nS. 1.7.2 Schmitt Trigger Input Pada rangkaian CMOS biasa tegangan treshold switching bernilai konstan (2.5 V untuk CMOS 5 V). Jika pada input CMOS memiliki konfigurasi schmitt trigger, maka tegangan treshold switching akan tergantung pada jenis transisi, LOW ke HIGH atau HIGH ke LOW. Sebagai contoh fungsi transfer dan logic symbol sy mbol dari schmitt trigger inverter digambarken sebagai berikut :

Gambar 1.31 Schmitt Trigger Inverter, (a) Fungsi Transfer, (b) Logic Symbol

Sifat schmitt trigger ini disebut hysteresis (berasal dari kata ‘history’, yang berarti perubahan saat ini terggantung pada sejarah atau kondisi sebelumnya). Pada CMOS biasa tegangan noise hanya perlu merubah tegangan input menjadi diatas atau dibawah 2.5 V saja untuk menghasilkan output yang error. Akan tetapi pada schmitt trigger tegangan noise yang diperlukan untuk menghasilkan bit error lebih besar, karena diperlukan minimal 2.9 V untuk transisi dari HIGH ke LOW dan maksimal 2.1 V untuk transisi dari LOW ke HIGH. Kekebalan schmitt trigger inverter terhadap noise diilustrasikan dengan gambar dibawah ini:

Gambar 1.32 Operasi Schmitt Trigger Inverter, (a) Input Terkotori oleh Noise, (b) Output Jika Memakai Inverter CMOS Biasa, (c) Output Schmitt Trigger Inverter



Kekebalan terhadap noise ini sangat penting jika input berasal dari kabel atau jalur PCB yang panjang. Karena pada input seperti ini tejadi efek saluran transmisi, sehingga terdapat banyak pantulan sinyal yang menjadi noise. Selain itu kabel atau jalur PCB yang panjang rentan terhadap pick up noise yang berasal dari perangkat lainnya. 1.7.3 Three State Output Pada umumnya logic output memiliki dua state, HIGH atau LOW. Beberapa aplikasi seperti bus (pada bus terdapat beberapa output yang mendrive sebuah bus, oleh karena itu hanya boleh ada satu output yang mendrive bus dalam suatu waktu, output lainnya harus tidak berpengaruh) menuntut adanya state ketiga, yaitu high impedance. Pada state ini output berimpedansi sangat besar, sehingga input akan melihat output tersebut seperti open circuit atau tidak ada. Komponen yang umum memiliki three state ouput adalah buffer. Salah satu konfigurasi three state buffer yang umum adalah:

Gambar 1.33 CMOS Three State Buffer, (a) Circuit Diagram, (b) Function Table, (c) Logic Symbol Jika EN bernilai LOW, maka kedua transistor output akan off, sehingga output akan high impedance. Jika EN bernilai HIGH, maka output akan sama dengan input A. Pada bus jika terdapat dua atau lebih output yang tidak berada dalam high impedance dan mereka mengeluarkan tegangan yang berbeda (HIGH atau LOW) maka arus yang cukup besar akan mengalir dari output HIGH ke output LOW. Jika arus ini mengalir cukup lama, maka akan tejadi kerusakan pada alat. Jika kerusakan tidak sampai terjadi, arus ini akan menjadi noise yang mengganggu sinyal lainnya dalam sistem tersebut. Oleh karena itu three state buffer dirancang agar delay ke output enable lebih lama dari delay ke output disable (high impedance). Hal ini bertujuan untuk men-disable semua output sebelum sebuah output diaktifkan untuk mencegah aktifnya dua atau lebih output sekaligus. Pada kenyatannnya CMOS three state buffer memiliki arus bocor sekitar 10 uA pada kondisi high impedance. Arus bocor ini harus ikut diperhitungkan dalam penentuan jumlah output maksimum yang dapat terpasang di bus. Setiap input yang terpasang harus dapat menangani arus bocor dari semua output yang terpasang.

1.8 Keluarga CMOS Logic 1.8.1 HC dan HCT CMOS seri 74 pertama adalah HC (High speed CMOS) dan HCT (High speed CMOS TTL compatible). CMOS seri ini memiliki kecepatan dan kemampuan men-sink/source arus yang lebih baik dari seri 4000. Seri HC beroperasi dengan tegangan catuan antara 2 -6 V. Tegangan catuan dapat dipilih rendah untuk meminimalkan konsumsi daya (konsumsi daya ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


CMOS sebanding dengan CV 2f, sehingga menurunkan V akan menurunkan konsumsi daya secara signifikan). Tegangan catuan yang lebih tinggi dipilih untuk memaksimalkan kecepatan.

Gambar 1.34 Level Tegangan Input dan Output CMOS Dengan Tegangan Catuan 5 V, (a) HC, (b) HCT

Interfacing antara CMOS seri HC dengan TTL sulit, bahkan pada tegangan catuan 5 V. Hal ini disebabkan karena input seri HC dirancang untuk mengenali level tegangan output CMOS saja, sedangkan level tegangan output TTL berbeda dengan CMOS. CMOS seri HCT dirancang untuk mengatasi hal ini. CMOS seri ini memakai transistor dengan switchng treshold yang berbeda, sehingga inputnya dapat sesuai dengan level tegangan output TTL.

Gambar 1.35 Karakteristik Transfer CMOS Seri HC dan HCT

CMOS seri HC dan HCT memiliki spesifikasi output yang sama, yang berbeda hanya spesifikasi input. 1.8.2 VHC dan VHCT VHC (Very High speed CMOS) dan VHCT (Very High speed CMOS TTL compatible) memiliki kecepatan dua kali HC dan HCT. Mereka kompatibel dengan HC dan HCT. Seperti HC dan HCT, VHC dan VHCT hanya berbeda level tegangan inputnya saja, level tegangan outputnya sama. HC, HCT, VHC, dan VHCT memiliki symetric output drive. Hal ini berarti arus sink maksimum sama dengan arus source maksimum. Logic family lainnya seperti FCT dan TTL memiliki asymetric output drive. 1.8.3 Karakteristik Elektrik HC, HCT, VHC, dan VHCT Tabel dibawah adalah spesifikasi 74x00 (gerbang NAND dua input) dan 74x138 (3to8 decoder). Tegangan catuan yang digunakan adalah 5 V (CMOS dapat beroperasi dengan



catuan 2-5.5 V, akan tetapi karaktreistiknay sedikit berubah) dan tempratur operasi 25 oC (seri o o 74 dapat beroperasi pada 0 – 70 C, seri 54 dapat beroperasi pada -55 – 125 C). IC yang mempunyai logic family yang sama biasanya memiliki spesifikasi input dan output yang sama, perbedaannya biasanya pada konsumsi daya dan propagation delay. Hal ini disebabkan karena perbedaan banyaknya logic gate yang perlu dicatu dan dilalui oleh sinyal. Tabel 1.3 Karakteristik Kecepatan dan Konsumsi Daya CMOS

Baris pertama pada tabel diatas menspesifikasikan delay propagasi. Nilai ini diambil dari nilai maksimum antara t pHL dan t pLH. Nilai dynamic power dissipation (CPD) untuk 74x00 berlaku untuk satu gate, sedangkan untuk 74x138 berlaku untuk seluruh IC. Nilai ini digunakan untuk menghitung konsumsi daya (P D = (CPD + CL) . VDD2 . f) Speed power product adalah perkalian dari propagation delay dan konsumsi daya. Perkalian ini akan menghasilkan besarnya energi yang diperlukan untuk mengubah state output CMOS. Tabel 1.4 Spesifikasi Input CMOS Pada Tegangan Catuan 4.5 – 5.5 V



IImax

CINmax VILmax

VIHmin

= Arus input maksimum untuk semua nilai tegangan input. Arus input maksimum untuk CMOS hanya sekitar 1 uA, sehingga input CMOS tidak memberikan beban DC bagi input = Kapasitansi input maksimum. Nilai ini berguna untuk memperkirakan beban AC. = Tegangan input maksimum yang masih dapat dikenali sebagai LOW. Pada seri HC dan VHC nilai ini 30 % dari tegangan catuan minimum, sedangkan pada HCT dan VHCT bernilai 0.8 V untuk kompatibilitas dengan TTL. = Tegangan input minimum yang masih dapat dikenali sebagai HIGH. Pada seri HC dan VHC nilai ini 70 % dari tegangan catuan maksimum, sedangkan pada HCT dan VHCT bernilai 2.0 V untuk kompatibilitas dengan TTL.

Tabel 1.5 Spesifikasi Output CMOS Dengan Tegangan Catuan 4.5 - 5.5 V

Output CMOS biasanya dispesifikasikan dalam dua set, dengan beban CMOS atau TTL. Beban CMOS akan men-sink/source arus lebih kecil dari beban TTL. Paremeter tegangan output diatas (VOLmax dan VOHmin) akan menentukan DC noise margin. Sedangkan parameter arus (IOLmax dan IOhmax) akan menentukan DC fan-out. 1.8.4 FCT dan FCT-T FCT (Fast CMOS, TTL compatible) adalah logic family CMOS yang memiliki kecepatan dan output drive capability yang setara dengan TTL. Kelemahan FCT terletak pada tegangan output HIGH yang sangat tinggi, yaitu 5 V. Hal ini akan meningkatkan disipasi daya CV2f dan menghasilkan noise yang cukup besar pada saat tegangan output berubah dari 0 ke 5 Volt dengan kecepatan tinggi (25 MHz+). Kekurangan ini diatasi oleh seri FCT-T (Fast CMOS, TTL compatible with TTL V OH). Pada seri ini tegangan output high dirancang agar sama dengan tegangan output high TTL. Hal ini akan mengurangi konsumsi daya dan noise, sementara kecepatan dan output drive capability tetap. FCT-T banyak dipakai untuk men-drive bus atau beban berat lainnya. FCT-T mampu men-sink / source arus yang cukup besar, sampai 64 mA pada LOW state. Kecepatan switching dari FCT dan FCT-T sangat besar, oeh karena itu pendisainan PCB harus memperhatikan efek saluran transmisi dan efek-efek frekuensi tinggi lainnya.

1.9 Transistor – Transistor Logic (TTL) 1.9.1 Basic TTL NAND Gate ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Basic TTL NAND gate terdiri dari tiga bagian, diode AND gate & input protection, Phase splitter, dan output stage.

Gambar 1.36 Diagram LS-TTL NAND Gate Dua Input

Diode D1X dan D1Y dan resistor R1 berperan sebagai diode AND gate. Diode D2X dan D2Y berperan sebagai input protection circuit. Transistor Q2 dan resistor-resistor disekelilingnya berperan sebagai phase splitter. Transistor ini akan cut-off jika V A yang dihasilkan oleh diode AND gate ”low”, dan akan on jika “high”. Output stage terdiri dari transistor Q4 dan Q5. Output stage ini seperti output stage pada CMOS, hanya satu dari kedua transistor ini yang on dalam suatu waktu. Konfiurasi output seperti ini disebut juga totem pole atau push pull.

Gambar 1.37 Operasi NAND Gate, (a) Function Table, (b) Truth Table, (c) Logic Symbol NAND gate dua input diatas dapat dimodifikasi menjadi n-input NAND gate dengan menambahkan pasangan diode. NAND gate dua input diatas juga dapat dimodifikasi menjadi inverter dengan hanya memakai satu pasang diode (D1X dan D2X) saja. Resistor 120Ω pada rangkaian diatas berguna untuk membatasi arus yang mengalir pada saat Q4 dan Q5 sesaat on bersamaan pada waktu swtching. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Pada saat output HIGH, maka output akan men-source arus, dan pada saat output LOW, maka akan men-sink arus.

1.9.2 Logic Levels & Noise Margin

Gambar 1.38 Logic Level & Noise Margin Untuk TTL

Pada kondisi HIGH noise margin sekitar 0.7 V, sedangkan pada kondisi LOW noise margin hanya 0.3 V. Jadi TTL lebih rentan terhadap noise pada kondisi LOW. 1.9.3 Fan-out Fan-out TTL tergantung pada parameter arus input dan output berikut : ¾ IILmax : arus input maksimum yang diperlukan input pada kondisi LOW, umumnya bernilai 0.4 mA, arus ini keluar dari input (source). : Arus input maksimum yang diperlukan input pada kondisi HIGH, umumnya ¾ IIhmax bernilai 20 uA, arus ini masuk ke input (sink). : Arus output maksimum yang dapat di-sink oleh output pada kondisi LOW ¾ IOlmax dengan tetap mempertahankan tegangan output dibawah V Olmax, umumnya bernilai 8 mA. ¾ IOhmax : Arus output maksimum yang dapat di-source oleh output pada kondisi HIGH dengan tetap mempertahankan tegangan output diatas V Ohmin, umumnya bernilai 400uA. Dari data diatas terlihat bahwa DC fan-out untuk kondisi low dan HIGH sama, yaitu 20. Membebani TTL melebihi batas fan out akan mengurangi DC noise margin, memperbesar transition time & delay, dan komponen tersebut akan t erlalu panas. 1.9.4 Input Tak Terpakai Pin input yang tidak terpakai pada TTL dapat diperlakukan seperti pin input tidak terpakai pada CMOS, yaitu dengan menghubungkan dengan pin input lainnya atau ditarik ke LOW atau HIGH sesuai dengan karakteristik logika yang diinginkan. Penarikan input ke LOW atau high sebaiknya dilakukan dengan bantuan resistor pullup atau pull-down. Resistor pull-up dipakai untuk melindungi input dari tegangan  ransient diatas 5.5 V, sedangkan resistor pull-down dipakai untuk memudahkan pemodifikasian rangkaian pada pengujian. Nilai maksimum resistor pull up/down pada TTL sangat perlu diperhatikan, karena TTL men-sink/source arus yang cukup besar, sehingga drop tegangan pada resistor pun akan besar. Pada resistor pull down, drop tegangan tidak boleh membuat tegangan input LOW lebih besar dari tegangan input LOW minimum (V Ilmax), sehingga nilai resistor pull down maksimum adalah : ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


R Pdmax = VIlmax / (n . IIlmax) Dimana n adalah jumlah input yang dilayani oleh sebuah resistor pull down dan I Ilmax adalah arus input maksimum pada kondisi LOW. Pada resistor pull up, drop tegangan tidak boleh membuat tegangan input lebih kecil dari VIhmin, sehingga nilai resistor pull up maksimum adalah : R Pumax = (Vcc – VIhmin) / (n . I Ihmax) Dimana n adalah jumlah input yang dilayani oleh sebuah resistor pull up dan I Ihmax adalah arus input maksimum pada kondisi HIGH.

Gambar 1.39 Resistor Pull Down Untuk Input TTL

Gambar 1.40 Resistor Pull Up Untuk Input TTL

1.9.5 Beberapa Jenis Gate TTL Lainnya Gerbang NOR digambarkan dibawah ini :



Gambar 1.41 Circuit Diagram Gerbang NAND LS-TTL Dua Input

Gambar 1.42 NOR Gate (a) Function Table, (b) Truth Table, (c) Logic Symbol

Cara kerja gerbang NOR hampir sama dengan NAND, perbedannya hanya gerbang NAND menggunakan diode untuk menjalankan fungsi AND pada tingkat input, sedangkan gerbang NOR menggunakan dua buah transistor paralel untuk menjalankan fungsi OR pada tingkat phase splitter. Kecepatan dan karakteristik input dan output gerbang NOR setara dengan gerbang NAND. Akan tetapi penambahan jumlah input pada gerbang NOR memerlukan lebih banyak komponen (transistor dan resistor) daripada penambahan input pada gerbang NAND (hanya sepasang diode) sehingga memakan lebih banyak tempat. Selain itu arus bocor membatasi jumlah Q2 yang dapat ditempatkan paralel, sehingga fan-in gerbang NOR cukup buruk ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


(hanya 5, dibandingkan dengan gerbang NAND yang sampai 13). Oleh karena itu gerbang NAND lebih sering dipakai daripada gerbang NOR dalam disain TTL. Gerbang logika noninverting (AND, OR) dapat dibuat dari gerbang logika inverting dengan menambahkan tingkat inverter antara tingkat input dan phase splitter. Oleh karena itu gerbang logika noninverting lebih besar dan lebih lambat dari gerbang logika inverting. Output TTL juga tersedia dalam bentuk three state ataupun open collector seperti pada CMOS

1.10 Keluarga TTL 1.10.1 Keluarga TTL Awal Keluarga TTL yang pertama adalah seri 74. Seri ini kemudian dimodifikasi menjadi 74H (High speed) dan 74L(Low power). Nilai resistor internal pada 74H lebih kecil dari pada seri 74, sehingga kecepatan lebih tinggi dengan konsekuensi konsumsi daya lebih besar. Nilai resistor internal pada 74L lebih besar dari pada seri 74, sehingga konsumsi daya lebih kecil dengan konsekuensi kecepatan lebih rendah. 1.10.2 Keluarga Schottky TTL Keluarga TTL pertama yang menggunakan transistor schottky adalah seri 74S. Seri ini memiliki konsumsi daya dan kecepatan yang jauh lebih besar dari seri 74 karena penggunaan transistor schottky dan resistor internal dengan nilai rendah. Seri berikutnya adalah 74LS (Low power Scottky). Seri ini menggunakan resistor internal dengan nilai yang lebih besar dari seri 74S. Kecepatan seri ini setara dengan seri 74 dan konsumsi daya hanya seperlimanya. Seri berikutnya adalah 74AS (Advanced Schottky). Kecepatannya dua kali seri 74S dengan konsumsi daya yang sama. Seri 74ALS (Advanced Low power Schottky) menawarkan konsumsi daya yang lebih rendah dan kecepatan yang lebih tinggi dari seri 74LS. Seri 74F (Fast) memiliki kecepatan dan konsumsi daya diantara 74ALS dan 74AS. 1.10.3 Karakteristik Keluarga TTL Tabel 1.6 Karakteristik TTL



1.10.4 Contoh Datasheet TTL Contoh datasheet dibawah terdiri dari tiga bagian, yaitu : 1. Recomended operating condition : menspesifikasikan nilai tegangan catuan, range tegangan input, DC ouput loading, dan tempratur untuk operasi normal IC 2. Electrical Characteristics : menspesifikasikan nilai tegangan dan arus DC pada input dan output jika alat tersebut dioerasikan pada kondisi yang direkomendasikan. 3. Switching Characteristics : mencantumkan nilai delay propagasi maksimum dan typical pada kondisi operasi Vcc = 5V dan TA = 25o C

Bagian keempat umumnya tedapat dalam databook, akan tetapi tidak tercantum disini adalah absolute maximum ratings. Bagian ini mencantumkan kondisi operasi dan penyimpanan paling ekstrim agar IC tidak rusak. Pada databook juga biasanya terdapat grafik yang menunjukkan variasi parameter akibat perubahan kondisi operasi, misalnya tegangan catuan (Vcc), tempratur sekitar (TA), dan beban (R L , CL). Tabel 1.7 Datasheet 74LS00



1.10.5 Interfacing CMOS/TTL Ada tiga hal yang perlu diperhatikan dalam proses interfacing ini, yaitu logic levels & noise margin, fan out, dan capacitive loading. Logic levels & noise margin ditunjukkan dengan gambar dibawah ini. Transistion time pada TTL akan semakin besar jikan capacitive loading semakin besar.

Gambar 1.43 Logic Level & Noise Margin

1.10.6 CMOS Logic Tegangan Rendah Dan Interfacing Ada dua hal yang menyebabkan produsen IC beralih ke power supply bertegangan 2 lebih rendah. Yang pertama adalah untuk mengurangi disipasi daya CV f. Yang kedua adalah geometri transistor yang dipakai semakin kecil, sehingga lapisan oksida antara gate dengan source & drain semakin tipis, sehingga tidak mampu lagi menahan tegangan 5 V. Oleh karena itu JEDEC memilih tiga standar tegangan catuan baru, yaitu 3.3 +/- 0.3V, 2.5 +/- 0.2 V, dan 1.8 +/- 0.15 V. Kompatibilitas dengan generasi sebelumnya tetap dipertahankan. CMOS 3.3 V masih dapat menerima tegangan input dari CMOS dan TTL 5 V. CMOS 3.3 V ini banyak dipakai pada bagian input dan output chip, atau pad ring. Sedangkan CMOS 2.5 V banyak dipakai pada core logic. Antara pad ring dan core logic terdapat buffer yang akan mentransfer antara level tegangan core logic dan pad logic. Gambar dibawah ini adalah logic level beberapa logic family yang dioperasikan dengan tegangan catuan standar masing-masing:



Gambar 1.44 Logic Level

LVCMOS dapat digunakan pada sistem CMOS murni, dimana beban DC kecil (kurang dari 100 uA). LVTTL digunakan pada aplikasi dimana beban DC cukup besar. Level tegangan output LVTTL sesuai dengan evel tegangan input TTL, sehingga LVTTL dapat langsung men-drive TTL, selama arus outputnya mencukupi. TTL dapat mendrive LVTTL selama input LVTTL dapat mentoleransi tegangan 5V.



BAB II Perkembangan Teknologi Elektronika

1

2.1. Perkembangan CMOS 2.1 .1 Pendahuluan MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) diproduksi secara besar-besaran pada tahun 1960-an sejak Silikon Oksida (SiO2) digunakan sebagai gate dielectric pada transistor. Tapi penggunaan MOSFET sebagai basis LSI baru dikenalkan pada awal 1970-an setelah analisis kestabilan oksida dan teknologi rangkaian listrik MOS berkembang dan dikenal secara luas. Yang pertama muncul adalah PMOS LSI (MOS dengan tipe p, berarti carriernya adalah hole yang bermuatan listrik positif). Alasannya adalah pengontrolan threshold voltage Vth (voltase terkecil yang dibutuhkan untuk menggerakkan transistor) yang gampang pada PMOS. Dengan ukuran lebar wiring yang merupakan satuan standar pada proses pembuatan LSI (dikenal juga dengan sebutan design rule atau teknologi nod atau generasi), sekitar 10µm, 1kbit memori dan 4bit mikroprosesor berhasil dibuat. Dalam 2, 3 tahun kemudian NMOS (tipe n dengan carrier elektron) berhasil dibuat sehingga kecepatan transistor meningkat. Ini disebabkan oleh massa efektif elektron yang lebih kecil dibanding hole, sehingga mobilitas (kecepatan dalam satuan medan listrik) elektron lebih tinggi dari hole. Selanjutnya pada akhir 1980-an, gabungan NMOS dan PMOS membentuk Complementary MOS (CMOS) yang unggul dalam segi hemat energi, menjadi pemain utama dan terus menjadi bintang hingga design rule menyentuh 130nm saat ini. Gambar 2.1 menunjukkan penampang NMOS LSI generasi pertama. Total film yang dipakai dari lapisan Source/Drain sampai Passivation adalah 8 lapis, terdiri dari kombinasi hanya 3 jenis film (yaitu Si, SiO2 dan Al), dan 5 jenis atom (yaitu Si, O, Al, B dan P). Dan Gambar 2.2 adalah CMOS LSI yang digunakan saat ini, terdiri dari berbagai jenis dan lapisan film (Si, SiO2, SiON, PSG, BPSG, TiN/Ti, W, TiSi2, CoSi2, Al, Cu dll) serta atom (Si, O, N, P, B, Ti, W, Co, Al, Cu dll) yang lebih banyak dan rumit dibanding generasi pertama. Dalam kurun 30 tahun, telah terjadi peningkatan kecepatan mikroprosesor sampai 1000 kali lipat (dari 750 KHz menjadi 733 MHz pada 1999).

1

Sebagian besar dicuplik dari: Kuliah Umum IlmuKomputer.Com



Gambar 2.1 Penampang LSI generasi Pertama (NMOS)

Gambar 2.2 Penampang Sederhana LSI Generasi 180 nm (CMOS)

Ini didukung oleh scaling (miniaturisasi) yang mengikuti Hukum Moore (insinyur pendiri Intel Inc.). Pada tahun 1965, Gordon Moore merumuskan bahwa tiap 2 tahun transistor bisa diperkecil menjadi setengahnya, sehingga total transistor dalam satu chip menjadi 4 kali lipat (Lihat Tabel 1 yang menunjukkan ukuran tiap film dengan membandingkan transistor pada 1974 dan 1999 dan Tabel 2 yang menunjukkan scaling dengan parameter k). Makin kecil ukuran transistor, maka kecepatan frekwensinya makin tinggi dan makin banyak jumlah transistor dalam satu LSI maka performance dan fungsi LSI itu akan meningkat sedang cost dapat ditekan. Sebagai contoh, jumlah transistor dalam prosesor i8088 buatan tahun 1981 adalah 29 ribu, prosesor 486 tahun 1989 adalah 1 juta, dan Pentium 4 with HT Technology tahun 2002 adalah 55 juta. Inilah yang mendorong usaha terus menerus dari produsen LSI untuk memperkecil ukuran transistor sehingga mencapai 130nm pada tahun 2002, walaupun saat ini terjadi perlambatan pada Hukum Moore. Dan untuk itu jumlah dan jenis film makin meningkat dan kombinasinya juga semakin rumit, menuntut kontrol kualitas yang tinggi dari tiap film. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Tabel 2.1 Perbandingan Tebal Film Dalam LSI

Tabel 2.2 Hukum Scaling

2.1.2 Gate Dielectric Salah satu parameter penting performance MOS adalah driven current (atau drain current Id), yaitu nilai arus listrik yang mengalir dari Source ke Drain melalui channel yang terbentuk dibawah Gate dielectric karena kontrol Gate Voltage (Vg). Nilai Id ini ditentukan oleh ketebalan Gate dielectric(= nilai kapasitor C) dan panjang channel Lc (_panjang gate Lg). Makin tipis gate dielectric (nilai C tinggi) dan makin pendek channel maka Id semakin tinggi, yang berarti frekwensi makin cepat. Silikon Oksida (SiO2) digunakan sebagai Gate dielectric karena bentuk non kristal (amorphous) yang sesuai untuk insulator, dengan daya tahan terhadap medan listrik yang tinggi (sekitar 10MV/cm), kestabilan terhadap panas, bahan mentah yang melimpah ruah dan lebih lagi karena kualitas interlayer Si/SiO2 yang tinggi (jumlah muatan yang terjebak dalam interlayer<1011/cm2) dan surface roughness yang rendah. Kualitas interlayer Si/SiO2 ini penting karena merupakan bagian utama channel dimana carrier (baik hole atau elektron) melintas. Sampai saat ini belum ada yang bisa menandingi SiO2. Tahun 1994, Roadmap LSI yang disusun oleh ITRS (International Technology Roadmap for Semiconductors) memperkirakan bahwa 3nm (10x ukuran molekul SiO2) adalah batasan maksimal miniaturisasi SiO2. Pada ketipisan <3nm, fungsi insulator SiO2 tidak lagi bekerja karena adanya efek tunnel (sifat kuantum elektron sebagai gelombang menembus insulator seakan-akan ada tunnel dalam SiO2 ) sehingga terjadi kebocoran arus. Namun pada teknologi nod <0,1µm, mempertahankan SiO2 setebal 3nm tidak memberikan ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


kontribusi pada performance LSI, walaupun parameter lainnya telah discaling. Dan karena kebocoran arus juga turun seiring dengan makin pendeknya channel, para insinyur LSI berhasil membuktikan bahwa dengan SiO2 setebal 1,1 `1,5nm pun MOS bekerja dengan baik. Bahkan terjadi peningkatan performance, dimana nilai Transkonduktans (Id/Vg =Output/Input) sebesar 1000 mS/mm berhasil dibuktikan, merobek prediksi ITRS. Tahun 1997, ITRS merevisi Roadmap untuk Gate dielectric mencapai 1nm atau lebih tipis lagi. Akan tetapi, tuntutan low energy (=penggunaan baterai penggerak LSI bervoltase lebih rendah) mendorong gate dielectric SiO2 untuk lebih tipis lagi. Ini berarti bahwa batas tunneling secara pasti akan tersentuh dan penggunaan SiO2 menjadi tidak mungkin lagi. Untuk itu para peneliti diseluruh dunia bergerak ke material high-k sebagai pengganti SiO2. Disini k adalah konstanta dielectric suatu insulator. High-k berarti nilai k yang lebih besar dari SiO2 (k=3,9 untuk Thermal SiO2 dan 4,2 untuk TEOS- SiO2). Banyaknya kandidat high-k menunjukkan tidak adanya material yang sepadan dengan SiO2 untuk bisa menggantikannya dengan segera. Salah satu alasannya adalah bentuk metal yang sangat mungkin mengkontaminasi Silikon sehingga sifat elektriknya tidak terkontrol. Bahkan menurut laporan Lab. for Electronic Material and Devices dari University of North Texas pada suatu symposium November 2002 di Colorado, kelebihan satu-satunya material high-k tersebut hanyalah high-k itu belaka. Adapun sifat-sifat lain seperti daya tahan terhadap medan listrik (SiO2>10MV/cm), nilai energy gap (selisih energi conductivity dengan energy valence; SiO2>5eV), kualitas interlayer Si/high-k (muatan listrik yang terjebak pada Si/SiO2<1011/cm2), mobilitas carrier (material high-k <90% SiO2), arus bocor (SiO2<1A/cm2), dll belum bisa menandingi SiO2. Berbeda dengan introduksi high-k dalam memory, introduksi high-k sebagai gate dielectric masih membutuhkan penelitian yang mendalam.

2.1.3 Gate Electrode Gambar 2.3 menunjukkan perubahan dan perkembangan struktur dan material Gate electrode semenjak generasi awal LSI, pada saat ini dan perkiraan masa depan yang banyak diriset. Pada awal 70-an, metal Al digunakan sebagai bahan Gate. Proses flownya adalah deposisi Gate dielectric dan Al setelah Source dan Drain (S/D) selesai dibentuk dengan impurity doping (Gambar 2.3a). Namun proses ini mengandung resiko ketidaktepatan lithograph sehingga posisi Gate tergeser dari S/D (Gambar 2.4a). Untuk mencegah hal ini, dikembangkan proses Self-Alignment, dimana impuritas doping pada S/D dilakukan setelah Gate selesai dibentuk dan Gate itu sendiri menjadi mask (pelindung) bagi film dibawahnya, yaitu dielectric dan channel (Gambar 2.3b dan 2.4b). Untuk itu diperlukan material yang tahan terhadap thermal proses untuk rekristalisasi S/D (yang menjadi non kristal karena impuritas doping) dan tidak rusak karena impuritas doping. Disini poly-Si (Silikon berkristal majemuk) menjadi pilihan yang pas karena dengan impuritas doping, hambatan listriknya turun mendekati metal. Kemudian, untuk memenuhi tuntutan hambatan listrik yang lebih rendah seiring miniaturisasi pada Gate, dipermukaan dibentuk metal silicide seperti pada gambar 2.3c (disebut Polycide). Juga untuk menurunkan hambatan kontak pada S/D, dipermukaan S/D dan Gate dibentuk silicide secara serempak, dan disebut Self Align Silicide (Salicide). Proses ini umumnya diterapkan pada Logic LSI. Perpanjangan dari Polycide adalah dengan menggunakan metal seperti W dan WNx (Gambar 2.3e). Seiring dengan itu, Gate dilindungi dengan Spacer Si3N4, yang berguna juga untuk pembentukan ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Contact hole secara otomatis (Self-align Contact). SiN menjadi Etching Stopper yang melindungi gate dan secara otomatis gas plasma ‘menggali’ Contact hole ke arah S/D walaupun photoresist patterning pada proses lithograph tidak dikontrol sepersis mungkin (Gambar 2.5).

Gambar 2.3 Perubahan Struktur Dan Material Gate Electrode

Gambar 2.4 Pembentukan S/D Secara Self Alignment Memunculkan poly-Si Sebagai Gate

Gambar 2.5 Self-Align Contact Dengan Panduan Spacer SiN



Seiring dengan miniaturisasi, jumlah impuritas yang didoping (ion dose=atom/cm2) memunculkan persoalan terbentuknya depletion layer pada interlayer Gate/SiO2 yang tidak bisa lagi diabaikan (Gambar 2.6). Ditambah dengan Channel inversion layer (tempat lalu lintas carrier), total nilai C menjadi turun sehingga mengganggu performance LSI. Untuk itu saat ini banyak diriset pengunaan metal kembali untuk material Gate electrode (Gambar 2.3f atau 2.3g). Selain daya tahan terhadap panas, sifat lain yang diperlukan adalah nilai Work Function dari metal tsb. Work Function adalah nilai energy yang dibutuhkan untuk ekstasi elektron dari level Fermi (nilai tengah antara level conductivity dan valency) ke level vacuum (level dimana electron tidak dipengaruhi lagi oleh inti atom). Besaran ini adalah konstan sesuai dengan jenis metal dan menentukan apakah cocok untuk NMOS, PMOS atau keduanya (Midgap). Tabel 2.3 menunjukkan tiap jenis metal dan nilai work function-nya. Material midgap memiliki kelemahan dalam mengontrol short channel effect (efek channel pendek, dimana makin pendek channel maka threshold voltage Vth menjadi kecil dan berfluktuasi sehingga susah dikontrol, yang mengakibatkan terjadinya kebocoran arus). Sedang menggunakan Dual Gate (material yang berbeda untuk NMOS dan PMOS) akan memperumit proses. Hingga saat poly-Si dengan tambahan metal WN dll (poly metal gate) merupakan struktur utama, sedang metal gate masih menunggu hasil riset yang meyakinkan.

Gambar 2.6 Pengaruh Gate Depletion Layer Terhadap Performance

Tabel 2.3 Jenis Metal dan Nilai Work Function



2.1.4 Source dan Drain (S/D) Gambar 2.7 menunjukkan perubahan struktur dan material pada S/D. Pada awalnya untuk mendoping bahan impuritas, digunakan metode difusi, baik dalam bentuk zat padat atau gas (molekul P untuk NMOS dan B untuk PMOS). Kelemahan metode ini adalah tidak bisa mengontrol kedalaman S/D karena difusi ditentukan oleh suhu. Kemudian pada akhir 70-an, metode ion implantasi mulai diterapkan. Bahan impuritasnya adalah As dan P untuk NMOS dan B atau BF2 untuk PMOS. Selanjutnya pada awal 80-an, untuk mencegah ‘hot electron effect’ (yaitu efek dimana medan listrik pada Drain yang berasal dari tegangan listrik antar Source dan Drain, memberi energi bagi electron untuk melintasi channel walaupun dalam kondisi off), maka pada bagian S/D yang dekat dengan channel dibentuk lapisan Lightly Doped Drain (LDD). Pada bagian ini ion dose dari impuritas adalah antara Silikon substrate (dose rendah) dan S/D (dose tinggi) sehingga terbentuk semacam lapisan buffer.

Gambar 2.7 Perubahan Struktur Dan Material Source Dan Drain

Awal 90-an, dengan menurunkan voltase baterai, hot electron effect dapat ditekan. Namun LDD tetap digunakan untuk menekan short channel effect (kebocoran arus karena channel yang makin pendek akibat fluktuasi threshold voltage). Kemudian seiring dengan miniaturisasi, kedalaman S/D dan LDD sendiri makin dangkal dan untuk menekan hambatan listrik agar tetap dibawah 100., impuritas dose yang didoping makin tinggi, maka LDD kemudian disebut juga sebagai Extension (perpanjangan dari S/D). Namun tuntutan miniaturisasi menyebabkan short channel effect semakin tidak bisa diabaikan. Untuk itu, dikembangkan metode pembentukan Pocket atau Halo implantation, yaitu dengan membuat lapisan dengan ion dose yang sangat tinggi pada ujung LDD yang dekat ke channel. Kedalaman S/D yang diperlukan agar channel dibawah Gate dapat terbentuk dan agar hambatan listrik dapat ditekan, minimal adalah sekitar 5 `20nm (Pada tabel 2.4 ditampilkan roadmap untuk kedalaman Extension S/D). Tapi bentuk paling ideal adalah dengan kedalaman 0 (nol). Untuk memenuhi tuntutan ini, dikembangkan metode Elevated ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


(atau Raised) Source Drain. Yaitu dengan membentuk lapisan Si epitaxial selective pada bagian S/D. Lebih jauh lagi Gate juga dibentuk dengan cara ini, disebut Raised Gate Source Drain, yang akan digunakan tidak hanya untuk advanced Logic tapi juga untuk rangkaian komunikasi gelombang frekwensi tinggi. Tabel 2.4 Roadmap Extension S/D

2.1.5 Silicide Semakin dangkal S/D mengikuti scaling, maka hambatan listriknya akan semakin tinggi. Jika pada S/D ini metal dihubungkan langsung lewat Contact hole, maka akan didapat contact resistivity (ohmic contact) yang tinggi. Untuk menekan ohmic contact ini, maka permukaan S/D dilapisi metal tipis, membentuk lapisan metal silicide (MSix). Pada awal 80-an, silicide digunakan pada rangkaian memori pada bagian Word Line (Poly-Si Gate electrode). Material yang digunakan adalah MoSi2. Akhir 80-an, proses ini juga diterapkan pada rangkaian logic frekwensi tinggi, dengan menggunakan material WSi2. Kemudian tahun 90-an, silicide dengan metode Self-align Silicide (Salicide) diterapkan pada S/D dan Gate. Gambar 2.8 menunjukkan proses pembentukan silicide. Sederhananya adalah lapisan metal dibentuk secara menyeluruh di permukaan wafer dengan metode Sputtering. Kemudian dengan proses annealing (pemanasan), maka hanya bagian silikon (disini S/D dan Gate) yang bereaksi membentuk metal silicide, sedangkan bagian insulator tidak bereaksi. Selanjutnya dengan menggunakan wet selective etching (etching rate : metal >> silicide), metal yang tidak bereaksi disisihkan.

Gambar 2.8 Proses Flow Pembentukan Salicide

Penggunaan metal silicide berhambatan rendah seperti TiSi2, menjadi mungkin dengan kontrol yang ketat untuk mencegah oksidasi Ti dan TiSi2, penerapan Rapid Thermal Annealing (RTA; yaitu pemanasan dengan suhu tinggi dalam waktu yang sangat singkat, dibawah 1 menit) dan pre-amorphization bagian Silikon (permukaan S/D dan Gate lebih dahulu dirubah menjadi bentuk non kristal).



Tabel 2.5 Jenis Metal Silicide Dan Karakternya

2.1.6 Channel Channel adalah bagian Silikon substrate pada MOS transistor yang berada tepat dibawah Gate Dielectric, antara Source dan Drain. Channel terbentuk karena tegangan listrik pada Gate (Vg) yang tertahan oleh Gate dielectric. Pada NMOS, S/D memiliki carrier mayoritas berupa elektron (-), sedang Si-substrate didominasi hole (+). Dengan memberikan tegangan positif pada Vg, maka pada tegangan rendah, hole di bawah Gate dielectric menjauh sehingga terbentuk lapisan tipis dibawah Gate dielectric yang tidak bermuatan. Lapisan ini disebut Depletion Layer, bersifat sebagai insulator. Tapi jika Vg diperbesar lagi maka pada suatu nilai tertentu (disebut threshold voltage, Vth), maka elektron didalam Si-substrate (yang merupakan minoritas) tertarik ke interlayer Si/(Gate dielectric:SiO2) sehingga terbentuk channel (Inversion Layer) bermuatan negatif dibawah Gate dielectric. Dengan terbentuknya channel ini Source dan Drain menjadi terhubung dan arus listrik mengalir (drain current, Id). Jadi channel terbentuk karena adanya tegangan listrik pada Gate dan akan tertutup seandainya Vg bernilai negatif. Untuk PMOS berlaku sebaliknya. Gambar 2.9 menunjukkan prinsip kerja NMOS dan pembentukan channel menurut tegangan listrik yang diberikan.

Gambar 2.9 Prinsip Kerja NMOS



Untuk mendapatkan nilai threshold voltage (Vth) yang diinginkan, channel juga didoping dengan impuritas yang sama dengan Silikon substrate seperti As, P, B, In, dengan metode ion implantasi. Agar mampu mencegah short channel effect, channel doping membutuhkan impuritas dengan dose yang tinggi. Namun jika secara total substrate didoping dengan dose tinggi, maka akan terbentuk capacitor parasit antar S/D dan substrate dan juga daya tahan terhadap tegangan/medan listrik akan turun. Selain itu, pada MOS dengan panjang Gate (Lg) 0,1µm, channel doping telah mencapai nilai 1018/cm3. Ini menyebabkan nilai Vth menjadi tinggi dan mobilitas carrier akan turun karena benturan sesama carrier akan meningkat. Untuk itu, bentuk ideal dari profil impuritas adalah dose tinggi pada bagian dalam (atau bawah) channel dan dose rendah pada bagian permukaan channel yang dekat dengan Si/SiO2 interlayer. Profil ini disebut distribusi retrograde. Tapi untuk mendapatkan profil retrograde dengan metode ion implantasi adalah sangat sulit, mengingat profilnya akan membentuk distribusi normal. Untuk itu digunakan metode Silicon selective epitaxial growth untuk channel (gambar 2.10). Pada Si substrate yang memiliki impuritas tinggi, ditumbuhkan Silikon secara selektif dengan ketebalan 40~10nm, dengan impuritas yang sangat rendah, sehingga membentuk profil seperti pada gambar 2.11. Selain itu, dilaporkan juga bahwa dengan membentuk lapisan tipis SiGe (SixGey), channel mengalami ‘strain’, dan meningkatkan mobilitas carrier dalam MOS.

Gambar 2.10 Channel Dengan Lapisan Epitaxial

Gambar 2.11 Profil Impuritas Dengan Epitaxial Channel



2.1.7 Metal Wiring (interconnect) Untuk wiring atau interconnect, material yang selama ini terus dipakai adalah metal Al. Ini disebabkan oleh resistivity Al yang cukup rendah, mudah diproses dengan Reactive Ion Etching (RIE, disebut juga dry etching atau plasma etching) dan terbentuknya lapisan oksida (Al2O3) yang stabil dipermukaan Al, yang berfungsi juga melindungi Al didalamnya. Tabel 2.6 menampilkan jenis logam dan resistivity serta titik didihnya. Titik didih adalah parameter yang menentukan performance metal untuk menentukan lifetime. Juga dapat dilihat bahwa Al memiliki resistivity nomor 4 terkecil setelah Ag, Cu dan Au. Tabel 2.6 Jenis Metal Pada Wiring Dan Karakternya

Awal 70-an, Al memunculkan masalah Al spike, dimana Al terdifusi kedalam Silikon. Untukmencegah ini, kedalam Al dicampurkan 1% Silikon, membentuk A l-Si alloy. Kemudian seiring dengan miniaturisasi, densitas arus meningkat dalam wiring yang sangat tipis, menuntut pencampuran Cu (5%) didalam Al-Si, membentuk Al-Si-Cu. Selanjutnya, pada pertengahan 80-an, Ti, TiN dan WN digunakan sebagai barrier metal melindungi S/D dari sentuhan langsung Al. Untuk itu campuran Si tidak diperlukan lagi sehingga bahan wiring kemudian digunakan dalam bentuk Al-Cu alloy. Adapun jumlah lapisan wiring, pada pertengahan 80-an umumnya digunakan 2 lapis, dan saat ini telah mencapai 5 `6 lapis sesuai dengan jumlah transistor dalam LSI chip. Juga, bagian contact dan via hole kemudian menggunakan material W, dan dengan itu meningkatkan performance interconnect. Mendekati wilayah 0,1µm, hambatan listrik pada Al mulai memunculkan masalah. Untuk itu penggunaan metal yang lebih rendah resistivitasnya menjadi perlu. Akhir 80-an, penggunaan Cu (Au dan Ag terlalu mahal) mulai diriset oleh berbagai lembaga dan perusahaan. Namun aplikasinya terbentur oleh masalah a.l: 1.Cu selama ini dikenal sebagai bahan yang mengkontaminasi Silikon karena difusinya yang tinggi, 2.susah diolah dengan plasma etching karena reaktantnya berbentuk zat padat, dan 3.tidak memiliki bentuk oksida yang stabil, dimana jika oksida tersebut terkelupas maka bagian bawahnya akan segera teroksidasi. Akan tetapi, pada tahun 1997 IBM dan Motorola mempelopori penggunaan Cu sebagai material interconnect, yang segera mendorong produsen lain untuk menggunakan bahan yang sama dalam produk LSInya.



Gambar 2.12 Perubahan Struktur Dan Material Metal Interconnect

2.1.8 Interlayer Dielectric (Insulator antar metal) Untuk generasi Al wiring, insulator yang digunakan adalah SiO2 dan BPSG (Boron Phosphate doped Silicate Glass). BPSG digunakan untuk menutupi permukaan yang t idak rata setelah Metal1 selesai dibentuk dan SiO2 dideposisi, karena BPSG akan mengalami reflow pada saat annealing. Setelah itu untuk tingkat perataan permukaan yang lebih tinggi, digunakan metode CMP. Pada generasi Cu, penggunaan SiO2 (nilai konstanta dielectric k=3,9) tidak terlalu membantu peningkatan performance interconnect. Dengan mengintroduksi molekul F kedalam SiO2, maka didapat SiOxFy (FSG : Fluorinated Silicate Glass) dengan nilai k=3,2~4,0. Kemudian dengan memasukkan ikatan Si:C atau Si:CH3 kedalam ikatan Si:O membentuk SiOC (disebut juga Organo Silicate Glass=OSG, atau Carbon Doped Oxide=CDO), bisa didapatkan nilai k sampai 2,7. Sedangkan untuk mendapatkan nilai yang lebih kecil, maka perlu dimasukkan pori-pori udara, yang didapatkan dengan mengurangi densitas molekul insulator. Adapun nilai minimum k adalah 1, yang merupakan nilai udara (atau vacuum), sehingga bentuk akhir dari insulator secara teori adalah airgap atau lapisan udara. Tabel 2.7 menunjukkan roadmap insulator yang diterbitkan pada tahun 1999, sesuai dengan nilai k. Akan tetapi pada kenyataannya, para produsen LSI termasuk Intel didesak untuk ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


kembali pada FSG pada generasi 130nm (tahun 2002). Penyebab utamanya adalah, baik dengan mengintroduksi ikatan Si:C, apalagi dengan mengurangi densitas molekul insulator, maka akan didapat lapisan insulator yang lemah secara mekanik dan kimiawi, sehingga secara total reliabilitas lapisan diragukan.

Tabel 2.7 ITS Roadmap Terbitan 1999 Untuk Interlayer Dielectric

2.2 Elektronika Molekul 2.2.1 Pendahuluan

Teknologi elektronika molekul menjanjikan prospek masa depan karena mampu menyederhanakan dimensi serta meningkatkan kemampuan berbagai piranti bagi suatu sistem teknologi. Ada tiga faktor penting yang menjadi dasar bagi re alisasi teknologi tersebut yaitu : 1. Perkembangan yang sangat cepat di bidang teknologi mikroelektronika. Hal ini ditunjukkan dengan ukuran piranti elektronika semakin lama menjadi semakin kecil



dengan kelajuan eksponensial yang mengarah kepada skala molekul serta peningkatan kemampuan piranti tersebut. 2. Perkembangan elektronika molekul tidak bisa dihindari sejalan dengan perkembangan teknologi komputer. Komputer yang handal memerlukan kecepatan kalkulasi yang sangat tinggi, mempunyai kemampuan dalam menyimpan data dengan cepat dan dalam jumlah yang sangat besar. 3. Perkembangan ilmu pengetahuan modern telah berada pada taraf menangani piranti dalam skala nano (10 -9 m), sehingga muncul interdisipliner seperti nanoteknologi, bioteknologi, dan ilmu supramolekul yang memungkinkan untuk memanipulasi satuan atom atau molekul untuk bersama-sama digabungkan menjadi struktur supra-molekul bagi suatu bentuk piranti yang terpadu. Dalam merealisasi berbagai piranti elektronika molekul, para peneliti di Eropa, Jepang, dan USA telah mengkaji berbagai bahan baru dari berbagai jenis bahan organik atau inorganik yang fleksibel dalam pembuatannya / penyiapannya. Sebagai contoh adalah riset Research Group, University of Durham, UK, UK, juga di yang dilakukan di Molecular Electronics Research W. M. Keck Center for Molecular Electronics, Syracuse, New York, USA dan masih banyak lagi penelitian yang dilakukan di berbagai negara. Secara garis besar ruang lingkup penelitian bidang elektronika molekul mencakup 4 aspek sebagaimana yang ditunjukkan pada Diagram 1 yaitu : (i) bahan molekuler, (ii) nanoteknologi, (iii) piranti molekuler, dan (iv) sistem komputasi. Kesemua bidang tersebut adalah saling mendukung satu dengan lainnya.

Gambar 2.13 Ruang Lingkup Penelitian Bidang Elektronika Molekul _________________________________ _____________________________________________________ _____________________________________ __________________________________ _____________________ ____ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Sebagai contoh dapat dilihat pada Gambar 2.13 bahwa untuk realisasi sistem komputasi berbasis elektronika molekul akan sangat bergantung kepada perkembangan piranti molekuler. Sementara itu piranti molekular akan bergantung kepada perkembangan bahan termasuk eksplorasi, sintesis dan pemrosesan bahan baru yang di-desain menggunakan nanoteknologi. Sehingga realisasi teknologi tersebut merupakan hasil keterpaduan beberapa bidang yang melibatkan inter-disipliner bidang fisika, kimia, elektronika dan bidang - bidang lain yang terkait. 2.2 Teknik Rekayasa Molekul

Beberapa teknik yang telah lama digunakan untuk melakukan riset di bidang elektronika molekul adalah teknik Langmuir-Blodgett , S pin-Coating, dan Self-Assembly seperti yang akan diuraikan di bawah. Teknik - teknik tersebut dipergunakan untuk merekayasa molekul yaitu menyusun molekul dengan orientasi yang teratur dan homogen dalam bentuk lapisan tipis ( thin film) dan memendapkannya baik berujud mono-lapis atau multilapis bagi perancangan piranti elektronika seperti dioda, transistor, sensor, dan lain-lain. Sifat-sifat film yang dimendapkan akan sangat bergantung kepada jenis molekul dari bahan yang digunakannya yaitu bersifat insulator, semikonduktor, konduktor atau superkonduktor. Rekayasa molekul memungkinkan untuk menggabungkan berbagai jenis molekul yang berarti menggabungkan berbagai sifat-sifat molekul yang ada. 1. Langmuir-Blodgett

Teknik Langmuir-Blodgett (LB) memungkinkan untuk menyusun molekul dalam bentuk thin film monolapis. Nama Langmuir-Blodgett diambil dari dua peneliti yaitu Irving Langmuir dan Katherine Blodgett yang telah berjasa mengembangkan teknik tersebut pada tahun 1930-an. Dengan teknik ini dimungkinkan untuk menyusun molekul film dan memendapkannya dalam skala Angstrom (10 -10 m) dengan kualitas lapisan yang homogen. Konsep dasar daripada teknik LB adalah memindahkan film yang dibentuk di atas permukaan air ke atas substrat. Film yang termendap biasa disebut dengan film LB. Penyusunan molekul di atas permukaan air dilakukan dengan menekan molekul secara perlahan-lahan dan mempertahankannya untuk tekanan tertentu. Sedangkan pemindahan molekul film dari permukaan air ke atas substrat dilakukan dengan cara menarik substrat dari dalam air ke luar permukaan air secara perlahan-lahan sehingga diperoleh satu lapisan molekul film. Untuk mendapatkan banyak lapisan film, cara ini dilakukan berulang-ulang. Semakin banyak lapisan film fil m yang termendap maka mendapan film akan semakin tebal. Jenis bahan yang memungkinkan untuk dimendapkan menggunakan teknik LB adalah bahan organik atau kombinasi organik dan logam ( organometallic) yang memiliki sifat tertentu yaitu tidak larut dalam air dan dapat membentuk lapisan film di atas permukaan air. Teknik ini memerlukan ketelitian dalam pemilihan bahan juga selama proses pembuatan film. Meskipun begitu, hasil film yang diperoleh adalah sangat homogen dengan ketebalan yang dapat diatur secara akurat. 2. Spin-Coating Dengan menggunakan teknik spin-coating lapisan molekul akan bisa dibuat sebagai film yaitu dengan cara menyebarkan larutan film ke atas substrat terlebih dahulu, kemudian substrat diputar dengan kecepatan konstant tertentu agar dapat diperoleh mendapan film di atas substrat. Semakin cepat putaran, akan diperoleh film yang semakin homogen dan tipis. Teknik ini telah dipergunakan untuk memendapkan thin _________________________________ _____________________________________________________ _____________________________________ __________________________________ _____________________ ____ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


film bagi keperluan piranti non-linear optik. Bahan film yang memungkinkan dimendapkan menggunakan teknik ini adalah dari berbagai bahan organik ataupun organometallic. Dibandingkan dengan teknik LB, maka teknik ini lebih mudah dan lebih banyak jenis bahan yang bisa dimendapkan. Di sisi lain kesempurnaan dalam mengatur molekul film tidak sebaik jika dibandingkan dengan yang diperoleh menggunakan teknik LB. Namun, dengan berbagai cara, dimungkinkan untuk mendapatkan kualitas film yang makin sempurna. 3. Self-Assembly Teknik ini dipergunakan untuk mengatur molekul agar dapat dimendapkan monolapis film yang diperoleh dengan cara mencelupkan substrat ke dalam suatu larutan tertentu sehingga ikatan antar molekul dengan substrat didasarkan kepada tarikan elektrostatis kation dan anion. Dewasa ini teknik self-assembly telah digunakan untuk menghasilkan monolapis atau multilapis lipid dan protein yang dimendapkan di atas substrat silikon untuk membuat piranti ' bioelectronics molecular '. Dibandingkan dengan teknik LB dan spin coating, maka teknik self-assembly akan dapat menghasilkan ikatan film yang cukup kuat, namun sejauh ini jenis bahan yang bisa direkayasa masih sangat terbatas.

2.3 Piranti Elektronika Molekul

Dengan dimungkinkannya menyusun molekul sehingga bisa dibuat lapisan yang memiliki sifat sebagaimana bahan yang dipilih maka suatu piranti akan bisa di-desain dengan baik yaitu dapat mengatur ketebalan dengan akurat dalam order Angstrom. Jika kita -6 bandingkan dengan partikel debu yang mempunyai besar dalam order mikron (10 m) maka piranti yang dibuat jauh lebih kecil. Beberapa piranti telah berhasil dibuat dengan menggunakan teknik di atas untuk piranti : transistor, solar cell, diode, suis memori, LED, reflektor sinar-X, dan lain sebagainya. Dalam tahapan awal untuk men-desain piranti, teknik tersebut telah dikombinasikan bersama-sama dengan teknik pemendapan thin film lainnya untuk bahan logam seperti teknik sputtering dan evaporation. a.Transistor

Piranti MISFET (Metal Insulator Semiconductor Field Effect Transistor) telah dibuat dengan menggunakan bahan polybenzinidazole (PBI) film LB yang berfungsi sebagai bahan insulator. Film PBI tersebut dibuat untuk ketebalan sekitar 300 Å (12 lapisan). Desain piranti MISFET seperti ditunjukkan pada Gambar 2.14. Untuk substrat telah digunakan bahan Indium Phosphate (InP) yang di-implantasi menggunakan ion silikon. Elektrode Gate dibuat dari lapisan bahan Ti/Au, sedangkan elektrode Source dan Drain dibuat dari bahan SiO2 yang kesemua lapisan tersebut dimendapkan dengan teknik evaporation. Sedangkan hasil karakterisasi tegangan Source-Drain, VSD terhadap arus Source-Drain, ISD (VG adalah tegangan Gate) seperti ditunjukkan pada Gambar 2.15



Gambar 2.14 Struktur MISFET menggunakan film LB bahan polybenzinidazole (PBI) sebagai lapisan insulator

Gambar 2.15 Karakterisasi piranti MISFET yang diperoleh

b. Sensor Gas Sensor gas ammoniak (NH 3) telah dibuat menggunakan bahan Kuprum Phthalocyanine (CuPc) dengan teknik pemendapan LB untuk jumlah lapisan sebanyak 45 (ketebalan < 2000 Å ). Film LB dimendapkan di atas mikroelektrode sehingga berbentuk suatu piranti sensor ditunjukkan pada Gambar 2.16.

Gambar 2.16. Struktur piranti sensor gas yang dibuat.



Jika permukaan mendapan film dari piranti sensor ini dikenai gas amoniak (sebanyak 2 p.p.m.) maka akan terjadi perubahan kekonduksian listrik terhadap perubahan waktu pengamatan sebagaimana terlihat pada Gambar 2.17.

Gambar 2.17. Karakterisasi piranti sensor yang teramati

c.SolarCell

Struktur solar cell telah dibuat menggunakan teknik pemendapan film spin-coating dari bahan Kuprum phthalocyanine (CuPc) dicampurkan dengan bahan polyvinylidence (PVdF) kemudian di-dop dengan bahan 8% bahan Chloranil dengan ketebalan lapisan 4 µ m yang dimendapkan di atas substrat dari lapisan Indium Tin Oxide (ITO) seperti terlihat pada Gambar 2.18. Lapisan elektrode dibuat dari bahan Indium. Dari desain ini efek photovoltaic diperoleh sebagaimana ditunjukkan pada Gambar 6. Meskipun efisiensi yang diperoleh masih rendah (2%) jika dibandingkan dengan solar cell yang sudah ada sekarang yang dibuat dari bahan silikon, namun hasil tersebut telah menunjukkan prospek daripada bidang elektronika molekul. Sejalan dengan perkembangan eksplorasi bahan baru maka efisiensi tersebut dimungkinkan akan selalu meningkat.

Gambar 2.18. Desain solar cell menggunakan bahan CuPc - PVdF yang di-dop dengan bahan Chloranil. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 2.19. Efek photovoltaic yang diperoleh dari karakterisasi solar cell



BAB III Analisis Dan Desain Pada Sistem Pewaktuan Dan Pembebanan

3.1 Pendahuluan Saat ini ada banyak disain yang mengalami kegagalan pada proses produksi disebabkan karena tidak diadakannya analisa kasus terburuk (worst case design) pada disain tersebut. Kondisi operasi di laboratorium yang terkontrol berbeda dengan kondisi operasi di lapangan yang tidak terkontrol. Kondisi yang tidak terkontrol ini akan mempengaruhi performa komponen yang digunakan. Analisa kasus terburuk akan memperhitungkan semua informasi mengenai variasi performa komponen yang digunakan. Proses pembuatan suatu alat akan lebih mudah dan murah jika disain alat tersebut sudah mengantisipasi kemungkinan-kemungkinan error pada kondisi terburuk sehingga error yang ada setelah implementasi dapat diminimalisasi. Perbaikan error setelah implementasi lebih susah dan mahal.

3.2 Konvensi Notasi Timing Diagram Timing analysis berguna untuk menentukan urutan event yang terjadi pada bus, sehingga waktu yang tersedia bagi setiap komponen untuk merespon perubahan dapat diketahui. Waktu ini akan dibandingkan dengan spesifikasi komponen yang ada pada datasheet untuk mengetahui kompatibilitas komponen tersebut.

Gambar 3.1 Notasi Timing Diagram

Spesifikasi timing yang paling penting untuk melakukan interfacing pada disain yang berorientasi bus adalah :  Rise/fall time  Propagation delay time  Setup time  Hold time ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom

53 EE 3623 Elektronika Digital __________________________________________________________________________________________ 

Tristate enable and disable delay  Pulse width  Clock frequency Secara umum logic dibagi menjadi dua kelas, yaitu combinatorial dan sequential. Combinatorial logic tidak mempunyai memori, dan output adalah suatu fungsi logika tertentu dari input saat ini setelah mengalami delay. Contoh combinatorial logic adalah gate, buffer, multiplexer, dan dekoder. Sequential logic mempunyai memori, sehingga output tergantung pada input saat ini dan sebelumnya. Contoh sequential logic adalah flip-flop, register, counter, dan mikroprosesor. Ada dua tipe sequential logic. Synchronous logic disinkronkan untuk berubah hanya pada saat ada transisi clock. Sedangkan Asynchronous logic tidak memakai clock. 3.2.1 Rise dan Fall Time Rise time pada suatu sinyal pada umumnya didefinisikan sebagai waktu yang diperlukan tegangan untuk berubah dari 20% ke 80% nilai akhir. Fall time dari 80% ke 20%.

Gambar 3.2 Rise dan Fall Time Dari Sebuah Sinyal

3.2.2 Propagation Delays Propagation delays adalah waktu antara perubahan pada sisi input dan perubahan pada sisi output akibat perubahan di sisi input tadi. Semua komponen (bahkan kawat) mempunyai propagation delay. Beberapa alat tidak memiliki delay yang simetris antara transisi positif dan negatif. Pada gambar dibawah propagation delay untuk transisi dari positif ke negatif lebih pendek dari transisi negatif ke positif. Delay asimetrik semacam ini biasa terjadi pada TTL, open collector, dan open drain karena mereka lebih baik pada saat menerima arus (sinking current) daripada mengeluarkan arus (sourcing current). Propagation delay pada umumnya diukur pada amplitudo 50% sebagaimana digambarkan pada gambar dibawah ini.

Gambar 3.3 Propagation Delay ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


3.2.3 Setup dan Hold Time Gambar dibawah ini adalah D-flip-flop standar. Segitiga pada clock input menandakan rise sensitive input. Hal ini berarti clock hanya akan berpengaruh pada saat rising edge saja. Clock yang bersifat falling edge sensitive mempunyai bubble diluar blok.

Gambar 3.4 Setup dan Hold Time

Gambar diatas menunjukkan propagation delay dari clock ke Qout (T PCKQ), setup time (TSU), dan hold time (Th). Setup time adalah jangka waktu minimum data yang disampel harus stabil dan valid sebelum transisi clock terjadi. Hold time adalah jangka waktu minimum data yang disampel harus tetap stabil dan valid setelah transisi clock terjadi. Apabila syarat hold and setup time ini tidak dipenuhi, maka Qoutput akan invalid, atau bahkan berosilasi. Kondisi ini disebut metastability.

Gambar 3.5 Metastabilitas Flip-flop

3.2.4 Lebar Pulsa dan Frekuensi Clock Lebar pulsa dari suatu pulsa positif adalah periode antara positive transition (rising or leading edge) dan negative transition (falling or trailing edge). Gambar dibawah akan mengilustrasikan konsep ini.

Gambar 3.6 Lebar Pulsa, Periode, dan Frekuensi Clock ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Periode suatu sinyal (T) adalah jumlah rise time, high time, fall time, dan low time. Frekuensi clock (1/T) pada umumnya dispesifikasikan dengan nilai minimum dan maksimum. NMOS 8051 family mempunyai frekuensi clock minimum 1.2 MHz. Hal ini berarti prosesor tersebut tidak dapat dioperasikan dengan frekuensi clock yang lebih rendah. Hal ini disebabkan karena disain internal prosesor tersebut membutuhkan clock yang konstan. Prosesor yang lain (seperti seri 80C51) dapat mentoleransi ketiadaan clock, selama mereka tetap medapat tegangan catuan.

3.3 Analisa Fan-Out dan Loading – DC dan AC Fan-out adalah jumlah input ekuivalen yang dapat di-drive oleh sebuah output dengan aman. Fan-out ditentukan oleh: o Sumber, tipe, dan Jumlah beban o Karakteristik DC sumber dan beban o Karakteristik AC sumber dan beban Karakteristik DC sumber dan beban terdiri dari :  Arus output maksimum yang dapat dihasilkan oleh sumber  Arus maksimum yang diperlukan untuk men-drive input. Arus output maksimum dispesifikasikan dengan : • IOLmin Arus output low (sink) minimum untuk tegangan output low y ang valid. • IOHmin Arus output high (source) minimum untuk tegangan output high yang valid. • Output low menerima arus (sinking current) yang datang dari input yang di-drivenya. Sedangkan Output high mengeluarkan arus (sourcing current) yang akan diterima oleh input yang di-drivenya. Arus maksimum yang diperlukan untuk men-drive suatu input dispesifikasikan sebagai :  IILmax Arus input minimum yang diperlukan untuk kondisi tegangan input low yang valid. Arus input minimum yang diperlukan untuk kondisi tegangan input high  IIHmax yang valid. Pada umumnya arus yang masuk ke pin suatu alat diberi tanda positif, sedangkan arus keluar diberi tanda negatif sebagaimana digambarkan pada gambar dibawah ini:

Gambar 3.7 Arah Arus Untuk Logic High ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 3.8 Arah Arus Untuk Logic Low

Pada gambar diatas arus output yang tersedia sama persis dengan arus input yang dibutuhkan oleh sebuah input, sehingga DC fan out adalah satu. Fan-out juga dibatasi oleh kemampuan output untuk men-drive kapasitansi beban dan kapasitansi stray (PCB dan wiring). Hal ini disebut AC fan-out. Beban kapasitif adalah kombinasi paralel dari semua kapasitansi input yang di-drive ditambah kapasitansi stray. Selama total beban kapasitif lebih kecil dari beban kapasitif maksimum pada datasheet, maka semua spesifikasi timing pada datasheet masih valid. Karakteristik AC dari output dan input terdiri dari : ¾ CL Adalah kapasitansi yang dispesifikasikan untuk di drive oleh beban. Tertulis di timing spesification pada datasheet dengan label ”test conditions”, biasanya terdapat di note di bawah spesification sheet. Kapasitansi input maksimum dari input beban yang di drive. Biasanya pada ¾ Cin range 1-5 pF ¾ Cstray Kapasitansi stray. Dapat diperkirakan sekitar 1-2 pF / inch pada PCB umumnya. Jika pertidaksamaan dibawah ini terpenuhi, maka timing spesification pada datasheet akan valid : Spesifikasi sumber, C L > beban aktual = Cin1 + Cin2 + …..+ Cstray

3.3.1 Perhitungan Kapasitansi Wiring Formula standar untuk menghitung kapasitansi adalah :

C = (ε * A) / d Dimana A adalah luas penampang dari dua buah pelat paralel yang terpisahkan oleh jarak d. Agar persamaan ini valid, maka d harus jauh lebih kecil dari dimensi penampang pelat. ε adalah permitivitas bahan (Permitivitas adalah ukuran mudahnya suatu material membawa gaya listrik, jika semakin kecil maka semakin mudah). Pada kasus yang dibahas dalam sub-bab ini ε adalah permitivitas substrat PCB, d adalah jarak jalur sinyal ke ground plane atau Vcc line, dan A adalah lebar jalur X panjang jalur. Nilai kapasitansi yang eksak sangat sulit untuk didapat pada PCB multilayer. Karena pada PCB seperti ini jarak antara tiap layer sinyal dengan ground plane bervariasi secara signifikan, sehingga nilai kapasitansi wiring untuk tiap layer pun akan bervariasi secara signifikan. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Jika waktu yang propagasi pada kawat (atau jalur PCB) besarnya pada orde yang sama dengan rise and fall time sinyal, maka kawat (atau jalur PCB) tersebut akan berprilaku seperti saluran transmisi. 3.3.2 Fan-out Jika CMOS Men-Drive LSTTL

Gambar 3.9 Parameter DC Gate LSTTL

Gambar 3.10 Parameter DC Gate CMOS

Berdasarkan parameter DC jumlah beban LSTTL yang dapat di drive oleh CMOS adalah 10, karena zero (low) state adalah kondisi terburuk. Parameter AC tidak menjadi faktor pembatas pada kasus ini. Karena output CMOS mempunyai CL 150 pF dan setiap input LSTTL hanya mempunyai C in sebesar 10 pF. 10 input LSTTL hanya memiliki kapasitansi total 100 pF, masih jauh dibawah CL yang 150 pF. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Jika dilakukan penambahan input CMOS, maka parameter DC bukanlah faktor pembatas. Hal ini disebabkan karena arus input DC pada CMOS sangat kecil, mendekati nol. Parameter AC akan membatasi jumlah CMOS yang dapat ditambahkan. Jika 10 input LSTTL telah terpasang, maka hanya tersisa beban 50 pF lagi yang dapat dipasang. Karena C in CMOS sebesar 25 pF, maka jumlah input CMOS tambahan yang dapat dipasang maksimum dua. Jika kapasitansi stray diperhitungkan, maka jumlah input CMOS yang dapat ditambahkan hanya satu untuk menyediakan margin 25 pF bagi kapasitansi stray. Jika CMOS hanya men-drive beban CMOS, maka AC fan-out akan menjadi parameter pembatas, dan jumlah input yang dapat di drive hanya 5 (C L = 150 pF, Cin CMOS = 25 pF, 25 X 5 = 125 pF), dengan menyediakan margin sebesar 25 pF bagi kapasitansi stray. Kapasitansi beban yang berlebihan akan memperparah ground bounce. Semakin besar kapasitansi beban, maka arus charging pada saat transisi state akan makin besar. Arus charging ini akan mengakibatkan tidak stabilnya tegangan ground. Hal ini akan mengakibatkan noise yang akan menyebar ke seluruh PCB. 3.3.3 Transmission Line Effects Pada rangkaian digital kecepatan tinggi, rise and fall time akan berada pada orde yang sama dengan dengan waktu propagasi sinyal. Pada kasus ini transmission line effect kan signifikan. Transisi sinyal yang merambat pada suatu kawat akan dipantulkan di beban jika energi sinyal tersebut tidak diserap semuanya oleh beban. Pada data rate rendah hal ini tidak signifikan, akan tetapi dengan kecepatan prosesor yang tinggi, disainer harus mempertimbangkan efek negatif yang dapat terjadi, dan bagaimana mengatasinya. 3.3.4 Ground Bounce Ground bounce adalah salah satu efek dari transisi sinyal kecepatan tinggi. Ground bounce terjadi karena adanya arus transien yang sangat besar yang mengalir melalui ground pin. Arus transien ini terjadi pada saat satu atau beberapa logic output berubah state secara bersamaan dan mendischarge kapasitansi beban melewati ground pin. Arus transien tadi akan menjadi tegangan karena adanya induktansi ground pin. Tegangan pada induktor sama dengan induktansi dikalikan dengan perubahan arus, atau :

V = L * di/dt, dimana V = instantaneous voltage across inductor (volt) L = induktansi (henry), pada kasus ini : induktansi ground pin di/dt = rate perubahan arus (ampere / second) arus i = Q / t (amperes = coulombs /second) Muatan yang tersimpan pada kapasitor adalah Q = C V V = L * C * ( ∆ V) / (∆ t)2 V = L * C * (V oh – Vol) / Tr 2 Dimana : C = kapasitansi beban (farad) Voh = tegangan output high (volt) Vol = tegangan output low (volt) Tr = risetime (second) Pada rangkaian digital kecepatan tinggi, umumnya Tr berada pada orde nanosecond, C berada pada orde ratusan pF, L berada dalam orde nanohenry, dan V oh – Vol berada dalam -9 -10 -18 -1 orde volt. Sehingga V berada dalam orde = 10 * 10 * 1 / 10 = 10 volt. Jika beberapa ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


output berubah state secara bersamaan, maka tegangan ground bounce akan dapat bersuperposisi sehingga V dapat berada dalam orde volt. Tegangan ground bounce ini akan menjadi noise yang menyebar melalui jalur ground ke semua komponen dalam PCB. Tegangan yang dihasilkan oleh ground bounce memiliki durasi yang sangat singkat, akan tetapi amplitudo yang cukup signifikan. Hal ini akan menggangu rangkaian yang menggunakan edge sensitive clock, karena ground bounce dapat teridentifikasi seperti clock. Besarnya ground bounce tergantung pada jumlah dan arah logic transition yang bersamaan. Jadi ground bounce bersifat data-dependent. Ground bounce ini dapat diminimalisasi dengan memperkecil kapasitansi beban, induktansi ground, jumlah logic transition yang terjadi secara bersamaan, atau risetime. Induktansi dapat diperkecil dengan menggunakan jalur PCB yang lebar dan pendek dan memakai komponen SMD (surface mounted device). Jumlah logic transition yang terjadi secara bersamaan dapat diminimalisasi secara software. Risetime dapat diminimalisasi dengan menggunakan data rate secukupnya saja. Memperkecil Voh – Vol harus dialakukan secara hati-hati, karena walaupun hal ini akan memperkecil ground bounce, hal ini juga akan memperkecil noise margin yang sangat dibutuhkan.

3.4 Karakteristik Logic Keluarga IC dan Interfacing Tiga logic family yang paling umum adalah: : transistor-transistor logic (atau bipolar logic) • TTL • NMOS : n-channel metal oxide semiconductor field effect transistor logic • CMOS : complementary (n dan p channel) MOS logic Tegangan input untuk TTL compatible logic umumnya 0 – 0.8 V untuk logika “zero” dan 2.4 – 5 V untuk logika “one”. Tegangan output untuk TTL compatible logic umumnya 0 – 0.4 V untuk logika “zero” dan 2.8 – 5 V untuk logika “one”. Selisih 0.4 volt adalah noise margin. Tegangan noise yang lebih kecil dari noise margin ini tidak akan menyebabkan tergangunya sinyal. Logic treshold voltage atau 0/1 decision point untuk TTL logic bernilai 1.5 V dan dapat bervariasi antara 0.8 – 2 V tergantung dari tegangan catuan, temprature, dan IC itu sendiri.

Gambar 3.11 Tegangan Logic Tipikal TTL Dan Noise Margins

Resistansi atau impedansi sinyal ekivalen berpengaruh pada noise. Input yang berimpedansi tinggi lebih rentan terhadap noise daripada input berimpedansi rendah. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


TTL mampu men-sink arus yang besar, dan digunakan untuk men-drive bus yang sangat cepat, besar, dan heavily loaded (memakan arus cukup besar). Active and passife pull-up devices digunakan dalam TTL. Active pull up disebut juga totem pole, menggunakan sebuah transistor untuk men-source arus dan satu lagi untuk men-sink arus. Passive pull up mengunakan sebuah transistor untuk men-sink arus dan sebuah resistor yang dihubungkan ke Vcc sebagai sumber arus. Jika resistor tidak dipakai (kolektor langsung dihubungkan ke output) maka komcinasi ini disebut open colector output.

Gambar 3.12 TTL Outputs, Totem Pole dan Open Collector

Kemampuan kedua konfigurasi diatas untuk men-source arus jauh lebih kecil dari kemampuan mereka men-sink arus. Arus sink maksimum dapat mencapai orde miliampere, sedangkan arus source maksimum hanya berada dalam orde ratusan pico ampere. TTL dan CMOS logic tersedia dalam beberapa versi. Setiap versi dapat diidentifikasi dari prefix pada part number. Beberapa versi yang paling umum dan prefix-nya adalah : 74xx 74LSxx 74ALSxx 74Fxx 74HCxx 74HCTx 74FCTxx 74ACTxx 74BCTxx

: standard TTL : low power schottky clamped TTL : advanced LS TTL : (fast) high speed TTL : high speed CMOS with TTL compatible inputs (Vt = Vcc / 2) : high speed CMOS with TTL compatible inputs (Vt ~ 1.5 V) : high speed CMOS with TTL compatible inputs (Vt ~ 1.5 V) : advanced high speed CMOS with TTL compatible inputs : very high speed CMOS/bipolar with TTL compatible inputs

NMOS logic digunakan pada rangkaian dengan tingkat kompleksitas moderat. Konsumsi daya dan kecepatan NMOS logic dibawah TTL dan diatas CMOS. CMOS logic memiliki konsumsi daya yang paling kecil diantara ketiga logic family diatas, karena CMOS logic hampir tidak mengkonsumsi daya dalam kondisi statik (output tidak berubah state). Konsumsi daya hanya terjadi pada saat output berubah state. Pada kondisi ini kedua transistor n dan p on, sehingga ada arus transien. Konsumsi daya juga terjadi pada saat charging atau discharging kapasitansi internal. Semakin cepat clock, maka kondisi n dan p on dan proses charging dan discharging akan terjadi lebih sering, sehingga konsumsi daya akan semakin besar. CMOS logic secara inheren simetrik, sehingga rise and fall time simetrik. Selain itu kemampuan CMOS untuk men-sink dan source arus juga simetrik. Hal ini akan memperbesar noise margin. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 3.13 Tegangan Logic Tipikal CMOS dan Noise Margin 3.4.1 Interfacing TTL Compatible Signals to 5 V CMOS Interfacing CMOS output ke TTL input dapat dilakukan secara langsung selama CMOS output mampu menyediakan arus yang cukup. Interfacing TTL output ke input CMOS membutuhkan setidaknya sebuah resistor pull-up. Resistor yang dipasang antara output dengan Vcc akan menarik tegangan output cukup tinggi, sehingga logika satu pada output TTL dapat diinterpretasikan sebagai logika satu pada input CMOS. Teknik lainnya adalah dengan menggunakan open collector output yang terhubung dengan Vcc yang bertegangan lebih besar dari 5 V dengan sebuah resistor pull-up. Jika tegangan output TTL ditarik melebihi tegangan normalnya dengan teknik-teknik diatas, maka TTL tidak akan men-source arus dalam jumlah yang signifikan. Sehingga efek TTL output pada rangkaian eksternal dapat diabaikan pada saat output tersebut memakai resistor pull-up. 5 volt TTL compatible output seringkali kompatibel dengan 3 volt CMOS input. Hal ini disebabkan karena dua hal. Pertama, treshold voltage keduanya sama, pada 5 volt TTL 1.5 V, dan pada 3 volt CMOS = Vcc/2 = 1.5 V. Kedua, pada umumnya 3V CMOS input didisain agar tahan terhadap tegangan input 5 V. Poin kedua ini perlu diverifikasikan dengan melihat datasheet karena tidak semua input CMOS didisain agar tahan terhadap tegangan input 5 V. Tegangan output dari 3volt CMOS sekitar 3 volt , sehingga outputnya dapat dihubungkan langsung dengan input TTL yang memiliki treshold voltage sekitar 1.5 volt. Koneksi antara 3 volt CMOS output dengan 5 volt CMOS input sebaiknya dilakukan dengan level shifter IC untuk mengubah logic 3 volt ke logic 5 volt. Hal ini disebabkan karena tegangan output high 3 volt CMOS hanya sekitar 3 volt, sedangkan treshold voltage 5 volt CMOS input = Vcc/2 = 2.5 volt. Sehingga noise margin hanya 0.5 volt, suatu nilai yang sangat rendah.

3.4.2 Contoh Perancangan: Noise Margin Analysis Spreadsheet

Contoh 1. Contoh dibawah ini adalah analisa noise margin dari suatu produk yang sudah dalam tahap produksi. Akan tetapi user mengeluhkan seringnya glitch terjadi. Kolom pertama dari tabel 1 adalah nama sinyal, pin, dan chip yang merupakan sumber sinyal. Dalam kolom ini juga terdapat kondisi terburuk tegangan output sumber, yaitu Volmax dan Vohmin. Pada kolom berikutnya terdapat daftar beban dan kondisi tegangan terburuknya, V ilmax dan Vihmin. Noise margin terdapat pada dua kolom terakhir, V il – Vol untuk logika nol dan V oh – Vih untuk logika ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


satu. Noise margin untuk logika nol masih wajar, yaitu 0.3 V. Akan tetapi noise margin untuk logika satu tidak dapat diterima, nol atau bahkan negatif. Noise yang sangat kecil pada power supply, ground, ataupun jalur sinyal akan dapat menyebabkan input salah mengidentifikasi sinyal yang dikirimkan oleh output, sehingga bit error rate akan terlalu besar. Solusi dari masalah ini cukup sederhana dan murah, yaitu penambahan pull-up resistor pada sinyal yang memiliki noise margin nol atau negatif pada logika satu. Pemilihan nilai resistor pull-up ini harus memperhitungkan arus yang di-sink oleh output pada logika nol. Tabel 3.1 Contoh Analisis Noise Margin

Contoh 2. Contoh dibawah ini adalah teknik interfacing antara sebuah gate LSTTL dengan beban sebuah LSTTL dan sebuah CMOS processor clock input.



Gambar 3.14 Contoh Interfacing LSTTL dengan CMOS

Interfacing yang akan dibuat harus menjamin bahwa tegangan input yang diperlukan oleh CMOS juga memenuhi kriteria noise margin input LSTTL standar. Spesifikasi gate LSTTL dan CMOS standar disebutkan pada tabel dibawah ini: Tabel 3.2 Spesifikasi Gate LSTTL dan CMOS Standar

Dari tabel diatas tegangan input low CMOS (Vil = 2.0 V) kompatibel dengan tegangan output low LSTTL (Vol = 0.4 V). Akan tetapi tegangan output high LSTTL yang hanya 2.8 V tidak memenuhi standar tegangan input high minimum CMOS yang 3.0 V. Oleh karena itu sebuah resistor pull-up diperlukan untuk menaikkan tehangan output high LSTTL ke tegangan yang lebih tinggi, VIH + V noise margin = 3.0 + 0.4 = 3.4 Volt. Tidak ada solusi eksak ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


untuk permasalahan ini tidak ada, akan tetapi range nilai resistor pull-up yang sesuai untuk permasalahan ini dapat ditentukan. Semakin kecil nilai resistor maka pada kondisi output low arus sink yang mengalir ke output LSTTL akan semakin besar, sementara output LSTTL hanya mampu men-sink arus dengan nilai maksimum tertentu saja (Iolmax) agar menjamin tegangan output pada kondisi low lebih rendah dari Volmax . Arus sink ini berasal dari resistor pull up (I RPU = (Vcc – Volmax) / R min ) dan dari beban LSTTL (I ILmax). Beban CMOS hanya men-source arus dalam jumlah yang sangat kecil, sehingga dapat diabaikan. Iolmax >= IILmax + IRPU = 360 uA + (Vcc – V olmax) / R min R min >= (5 - 0.4) V / (3.2 m – 360 u) A = 1.62 K Ω Nilai resistansi maksimum dibatasi oleh dua hal. Yang pertama adalah drop tegangan pada R max harus cukup kecil sehingga pada kondisi high tegangan output lebih besar dari tegangan input minimum yang diperlukan oleh CMOS (V IHmin) plus tegangan noise margin (Vnoise margin). Yang kedua adalah resistor tersebut harus dapat mensuplai arus input maksimum yang diperlukan oleh beban LSTTL (I IHmax = 60 uA). Drop tegangan maksimum yang diperbolehkan pada resistor pull up adalah : Vcc – (CMOS VIHmin + Vnoise margin) = 5 – (3.0 + 0.4) = 1.6 volt Drop tegangan ini terjadi pada saat resistor melewatkan arus sebesar IIHmax = 60 uA, sehingga nilai resistansi maksimum adalah : R max <= 1.6 V / 60 uA = 26.7 K Ω Resistor pull-up dapat dipilih antara nilai maksimum dan minimum diatas. 3.4.3 Contoh Analisis Timing Worst Case Pada contoh ini akan dicari nilai frekuensi clock maksimum untuk rangkaian dibawah ini :

Gambar 3.15 Contoh Analisis Timing Worst Case

Gambar 3.16 Diagram Functional Timing untuk Gambar 3.15 ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 3.17 Diagram Specification Timing untuk Gambar 3.15

Dari rangkaian diatas terlihat bahwa periode clock minimum adalah waktu propagasi sinyal clock melewati flip-flop (TPCKQ) ditambah delay sinyal pada gerbang NAND (TPLH atau TPHL, dipilih salah satu yang lebih besar) dan setup time flip-flop (waktu dimana suatu sinyal input flip-flop harus stabil sebelum clock aktif, T SU). Ketiga waktu diatas pada datasheet memiliki nilai minimum dan maksimum, akan tetapi untuk analisa kasus terburuk diambil nilai maksimum. Jadi Periode clock minimum yang masih terjamin adalah: TCLKmin = TPCKQ + TPLH + TSU = 15 + 6 + 10 = 31 nS FCLKmax = 1 / TCLKmin = 32.26 MHz Setup time minimum rangkaian diatas secara keseluruhan adalah setup time flip-flop (TSU) ditambah waktu propagasi maksimum gerbang NAND (T PLH atau TPHL, dipilih salah satu yang lebih besar). Kedua waktu diatas diambil nilai maksimumnya. TSU(system)minimum = TPLH + TSU = 6 + 10 = 16 nS Hold time minimum rangkaian diatas adalah hold time flip-flop (T H) dikurangi dengan waktu propagasi minimum sinyal melalui gerbang NAND (T PLH atau TPHL, dipilih salah satu yang lebih kecil). TH dipilih nilai maksimumnya, sedangkan waktu propagasi dipilih nilai minimumnya. TH(system)minimum = TH – TPHL(min) = 1 – 1 = 0 nS Hal ini berarti sinyal input tidak harus dipertahankan stabil pada suatu state selama 1 nS sesudah clock aktif, sinyal input dapat langsung berubah state sesudah clock aktif. Keunggulan ini (hold time berkurang 1 nS menjadi 0 nS) harus dibayar dengan meningkatnya setup time sebesar 6 nS menjadi 16 nS).



BAB IV Memory, CPLD Dan FPGA

4.1 Read Only Memory (ROM)

n

Gambar 4.1 Struktur dasar 2 x b ROM

ROM adalah suatu rangkaian logika dengan n input dan b output. Input disebut juga alamat, dan output disebut juga data. ROM bersifat non volatile.

4.1.1

Pengoperasian ROM sebagai Rangkaian Kombinasional ROM dapat dioperasikan sebagai rangkaian kombinasional dengan menyimpan truth table. Sebagai contoh rangkaian dekoder 2 to 4 dengan output polarity control seperti dibawah ini :

Gambar 4.2 Dekoder 2 to 4



Akan memiliki Tabel Kebenaran: Tabel 4.1 Tabel Kebenaran Decoder 2 to 4

3

Rangkaian tersebut dapat direalisasikan dengan ROM 2 x 4 atau 8 x 4, dengan isi memori dari alamat 0 sampai 7 bernilai E, D, B, 7, 1, 2, 4, dan 8.

Gambar 4.3 8 x 4 ROM

Contoh lainnya adalah Multiplier 4 x 4 bit. Perealisasian rangkaian ini memakai PLD konvensional cukup rumit. Akan tetapi rangkaian ini sangat mudah dibuat dengan ROM 2 8 x 8 atau 256 x 8.

Gambar 4.4 256 x 8 ROM

Langkah pertama dalam mendisain rangkaian ini adalah membuat Tabel Kebenaran. Tabel Kebenaran ini dapat dibuat secara manual atau dengan bantuan program seperti C. Contoh program C dan Tabel Kebenaran yang dihasilkan untuk multiplier 4 x 4 adalah :



Tabel 4.2 Program C untuk multiplier 4 x 4

Tabel 4.3 Tabel Kebenaran Multiplier 4 x 4

Langkah selanjutnya adalah mengisi ROM sesuai dengan Tabel Kebenaran di atas.



4.1.2

Struktur Internal ROM Ada beberapa cara ROM menyimpan informasi. Pada umumnya bit 1 atau 0 ditandai dengan ada tidaknya transistor atau diode. ROM 8 x 4 sederhana dapat dibuat dari beberapa diode dan sebuah IC dekoder MSI sebagaimana ditunjukkan pada Gambar 4.5. Adress input memilih salah satu dari outputoutput dekoder untuk diaktifkan. Setiap output dekoder disebut juga word line karena output tersebut memilih salah satu baris memori ROM. Setiap garis vertikal di Gambar 4.5 disebut bit line. Jika ada output dekoder yang aktif (LOW), maka semua diode yang ada dalam satu baris akan tertarik ke LOW. Sehingga data output (D0-D3) akan sesuai dengan pola ada-tidak nya diode. Jika diode ada maka output akan bernilai 1, jika tidak maka 0. Diode tidak boleh diganti dengan short circuit. Jika hal ini dilakukan maka dari output dekoder yang tidak aktif (HIGH) akan mengalir arus yang akan menyebabkan kesalahan. Diode akan memblok arus ini (karena reverse bias).

Gambar 4.5 ROM 8x4 Sederhana

Pada umumnya ROM dibuat dengan menggunakan transistor MOS seperti pada gambar dibawah ini. Jika output dekoder high , maka transistor akan hidup.



Gambar 4.6 ROM Dengan n-MOS Transistor

4.1.3

Dekoding 2 Dimensi Struktur ROM seperti diatas tidak praktis unutk direalisasikan karena memerlukan dekoder dengan jumlah output yang besar. Selain itu pada ROM berukuran besar bentuk fisik yang dihasilkan akan panjang dan tipis, hal ini akan mempermahal biaya produksi. Dekoding 2 dimensi akan mengatasi kedua masalah diatas.

Gambar 4.7 ROM 128 x 1 Dengan Dekoding 2 Dimensi

Struktur diatas menggunakan dekoder 3 to 8 dan mux 16 to 1. Hal ini jauh lebih mudah direalisasikan daripada dekoder 7 to 128. Secara fisik bentuk array diode juga mendekati persegi (8 x 16 ), sehingga jauh lebih mudah dibuat dari array 128 x 1 yang sangat ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


panjang dan tipis. Pada gambar 4.7 setiap baris menyimpan data dengan alamat A0 A1 A2 A3 0 0 0 0 0 0 0 0. Baris akan dipilih oleh dekoder 3 to 8 dan bit dalam baris tersebut akan dipilih oleh mux 16 to 1. Rangkaian logika dengan b output juga dapat direalisasikan dengan cara berikut ini:

Gambar 4.8 ROM 32k x 8

4.1.4

ROM Komersial

Gambar 4.9 ROM Komersial

Pemrograman pada mask ROM dilakukan oleh pabrikan dengan mengunakan masking pada proses fabrikasi IC. User hanya menyerahkan soft copy program ke pabrikan, lalu pabrikan akan mengubahnya menjadi pola mask. ROM ini hanya digunakan pada aplikasi volume besar karena mahalnya biaya untuk membuat mask dan adanya waktu pembuatan selama 4 minggu antara penyerahan soft copy dan jadinya IC. Mask ROM tidak dapat diprogram ulang. PROM dibuat dengan semua diode atau transistor tersambung. Hal ini berarti semua bit di set ke nilai tertentu, umumnya 1. Pemrograman dapat dilakukan oleh user dengan menghancurkan hubungan tertentu sehingga bit pada hubungan tersebut bernilai kebalikan dari nilai awal. Pada ROM bipolar Pemutusan hubungan ini dilakukan dengan memilih alamat dan data line yang diinginkan, lalu menembakkan pulsa bertegangan tinggi (10-30 V) melalui ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


pin input tertentu untuk menghancurkan fusible link. PROM juga hanya dapat diprogram satu kali saja.

Gambar 4. 10 EPROM

Semua isi memori EPROM ( Erasable Programable ROM ) dapat dihapus dengan menggunakan sinar UV. Hal ini dapat terjadi karena EPROM menggunakan floating gate MOS transistor. Transistor MOS yang digunakan mempunyai dua gate, floating dan nonfloating. Floating gate tidak terhubung dengan apapun, dan dipisahkan dari sekelilingnya dengan insulator beresistansi sangat tinggi. Pemrograman ROM dapat dilakukan dengan memberikan tegangan tinggi pada transistor yang diinginkan menyimpan 0. Hal ini akan menyebabkan breakdown sementara pada insulator, sehingga muatan negarif akan berkumpul disana. Muatan negatif ini akan tetap ada disana walaupun tegangan tinggi sudah dimatikan. Jika pemrograman dilakukan dengan benar, maka 70% dari muatan akan tetap ada selama 10 tahun walaupun ROM disimpan pada 0 suhu 125 C. Pada operasi READ, muatan negatif tersebut akan mencegah transistor untuk on. Insulator akan menjadi sedikit konduktif jika terkena sinar UV dengan panjang gelombang tertentu (umumnya selama 5-20 menit). Sehingga muatan yang tersimpan dapat dihilangkan dan isi memori dapat dihapus. EPROM umumnya digunakan pada proses pengembangan program dimana program harus dapat diubah pada proses debugging. Setelah program dianggap sempurna, pada proses produksi EPROM biasanya digantikan dengan PROM yang lebih murah. EEPROM bersifat seperti EPROM, tetapi isi memori dapat dihapus secara elektrik. Lapisan insulator pada EEPROM jauh lebih tipis dari EPROM, sehingga penghilangan muatan dapat dilakukan dengan memebrikan tegangan tinggi dengan polaritas yang berlawanan dengan polaritas pada waktu pemrograman. EEPROM berukuran besar (1 Mb atau lebih) akan menghapus memori hanya pada ukuran blok tertentu (128 – 512 Kb) pada satu waktu. Memori seperti ini disebut juga flash EPROM atau flash memory. Proses penulisan ke EEPROM memerlukan waktu lebih lama dari pembacaan. Selain itu lapisan insulator sangat tipis, sehingga akan rusak setelah kira-kira 10000 kali penulisan. Oleh karena itu EEPROM tidak dapat menggantikan peran read write memory untuk menyimpan data yang sering diubah ubah. EEPROM berguna untuk menyimpan memori tertentu yang diinginkan tetap ada walaupun sistem dimatikan.



Gambar 4.11 Simbol Logika ROM Komersial

4.1.5

Control Input & Timing ROM Umumnya beberapa ROM memakai sebuah three state bus, sehingga output ROM biasanya memakai three state buffer. Three state buffer ini dikontrol oleh input Output Enable (OE_L). Selain itu terdapat juga input Chip Select (CS_L). Jika input CS_L tidak aktif, maka ROM tidak dicatu oleh VCC, sehingga akan meminimalisasi konsumsi daya.

Gambar 4.12 Adress Decoding & ROM Enabling Pada Sistem Mikroprosesor ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 4.13 Struktur Internal Control Input ROM

Gambar 4.14 ROM Timing

Parameter timing ROM pada umumnya adalah : tAA : (access tme from adress) Waktu antara input address stabil dengan output data valid. tACS : (access time from chip select) Waktu antara input chip select aktif dengan output data valid tOE : (Output enable time) Waktu antara input OE_L & CS_L aktif sampai three state buffer keluar dari kondisi Hi-Z. tOZ : (output disable time) Waktu antara input OE_L & CS_L tidak aktif sampai three state buffer memasuki kondisi Hi-Z tOH (output hold time). Waktu dimana output tetap valid setelah perubahan address input atau setelah input OE_L dan CS_L tidak aktif 4.1.6

Aplikasi ROM ROM dapat digunakan untuk merealisasikan rangkaian kombinasional yang kompleks. Salah satu contohnya adalah attenuator pada sinyal telepon digital yang telah mengalami companding u-law atau A-law. Sebelum mengalami atenuasi, sinyal harus dikembalikan ke format linear dulu, lalu dikalikan dengan faktor atenuasi, dan dikembalikan lagi ke format ulaw atau A-law. Perealisasian diskrit sistem seperti pada gambar 4.15 ini akan mamakan banyak sekali komponen, sehingga menjadi sangat kompleks. Alternatif lain adalah dengan ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


menghitung semua output yang mungkin dari semua kombinasi input yang mungkin dengan menggunakan high level languange program, lalu menyimpan hasilnya dalam ROM.

Gambar 4.15 Realisasi Diskrit

Gambar 4.16 Realisasi Menggunakan ROM

Pemakaian ROM untuk sistem yang cukup rumit seperti diatas akan lebih cepat daripada pemakaian komponen diskrit MSI atau PLD dengan teknologi yang sama. Selain itu pemakaian ROM hanya menggunakan satu IC, sehingga memperkecil alat dan mengurangi konsumsi daya. Akan tetapi untuk sistem yang sederhana pemakaian ROM unutk rangkaian kombinasional akan lebih lambat, rumit, dan memakan lebih banyak daya. Selain itu untuk input yang lebih dari 20 bit, pemakaian ROM akan menjadi tidak praktis, karena keterbatasan ROM yang ada.

4.2 Read/Write Memory (RWM) RWM adalah array memori yang dapat ditulis atau dibaca kapan saja. RWM yang digunakan saat ini umumnya adalah RAM (Random Access Memory), yang berarti waktu untuk menulis atau membaca tidak tergantung dari posisi bit dalam memori. Ada dua jenis RAM, yaitu static dan dynamic. Pada static RAM, informasi yang disimpan akan tetap tersimpan selama catuan tetap ada dan belum ada informasi baru yang disimpan di posisi tersebut. Pada dinamik RAM informasi yang disimpan akan di refresh secara berkala. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Sebagian besar RAM bersifat volatile. Namun ada beberapa RAM yang bersifat nonvolatile. Contohnya adalah RAM magnetic core, memori CMOS static dengan baterai litium internal yang dapat bertahan 10 tahun, dan ferroelectric RAM.

4.3 Static RAM Pada RAM terdapat input Write Enable. Jika input ini aktif, maka data yang masuk melalui data input akan disimpan dalam memori yang alamatnya ditunjukkna oleh address input. Memori bersifat seperti D latch, sehingga data akan ditulis kapanpun WE aktif.

Gambar 4.17 Struktur Dasar RAM

4.3.1

Struktur Internal

Gambar 4.18 Srtuktur Internal Sebuah Bit Dalam SRAM

Pada SRAM sebuah bit dismpan dalam sebuah D latch. Jika SEL_L aktif, maka data yang disimpan akan dikeluarkan ke three state buffer yang terhubung ke bit line. Jika SEL_L dan WR_L aktif, maka d latch masuk ke mode transparan, IN akan tersimpan.



Gambar 4.19 Struktur Internal SRAM 8 x 4

4.3.2

Timing Parameter timing untuk SRAM terbagi dua, yaitu pada siklus write dan read . Parameter timing untuk siklus read sama persis dengan parameter timing ROM. Paremeter timing untuk siklus write diilustrasikan dengan gambar berikut:

Gambar 4.20 Parameter Timing SRAM Untuk Siklus write



tAS ( Address setup time before write). Selang waktu minimum antara stabilnya semua address input dan pengaktifan CS dan WE tAH ( Address hold time after write). Selang waktu minimum semua address input harus dipertahankan stabil sesudah penonaktifan CS dan WE tCSW (chip select setup before end of write). Selang waktu minimum CS harus dipertahankan stabil sebelum akhir siklus write tWP (write pulse width). Lebar pulsa WE minimum tDS ( Data setup time before end write). Selang waktu minimum antara stabilnya semua data dan akhir siklus write. tDS ( Data setup time before end write). Selang waktu minimum antara stabilnya semua data dan akhir siklus write. tDH ( Data hold time after end write). Selang waktu minimum data harus stabil sesudah siklus write. Spesifikasi siklus write juga terbagi dua, WE controlled dan CS controlled , tergantung dari WE atau CS yang diaktifkan dan dinonaktifkan terlebih dulu. 4.3.3

SRAM Standar

Gambar 4.21 SRAM Standar

Semua SRAM yang ditunjukkan pada gambar diatas menggunakan bidirectional databus. Buffer output akan disabled jika WE_L aktif.

Gambar 4.22 Buffer Output Control ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


4.4

Dinamic RAM

4.4.1

Struktur DRAM menyimpan memori dalam sebuah kapasitor kecil yang diakses melalui sebuah transistor. Pada gambar dibawah memori dapat diakses dengan memberikan tegangan HIGH pada word line. Bit 1 disimpan dengan memberikan tegangan HIGH pada bit line. Kapasitor akan di charge melalui transistor ”on”. Bit 0 disimpan dengan memberikan tegangan LOW pada bit line. Hal ini akan mendischarge kapasitor.

Gambar 4.23 Satu Bit Dalam DRAM

Untuk membaca DRAM, pertama tama pada bit line diberikan precharge dengan tegangan antara LOW dan HIGH, lalu word line diset HIGH. Tegangan awal kapasitor akan mengubah tegangan precharge ini sedikit turun atau naik. Sebuah sense amplifier akan mendeteksi perubahan tegangan ini, lalu menterjemahkannya ke bit yang sesuai. Proses READ ini akan menghancurkan isi memori awal, sehingga memori harus ditulis lagi sesudah proses READ. Resistansi parasitic akan menyebabkan sedikit kebocoran muatan transistor, sehingga pada saat data disimpan (word line LOW, transistor off) tegangan pada kapasitor akan mengalami penurunan. Hal ini dapat menyebabkan bit 1 yang disimpan berubah menjadi bit 0. Untuk mencegah hal ini, isi memori akan direfresh secara berkala. Proses refreshing ini dilakukan dengan membaca isi memori yang sudah terdegradasi, menyimpannya dalam D flip flop, lalu menuliskan kembali ke DRAM.

Gambar 4.24 Refresh Cycle



Gambar 4.25 Struktur internal 64k x 1 DRAM

DRAM memakai 2 dimensional adress decoding, sehingga array fisik berukuran 256 x 256. Selain itu alamat kolom dan baris juga di multiplexer, sehingga jumlah pin adress hanya perlu 8 saja. Multiplexing alamat ini dkontrol oleh input RAS_L (row adress strobe) dan CAS_L (Column adress strobe). DRAM berukuran besar memiliki beberapa array, sehingga beberapa operasi dapat dijalankan secara parallel (contohnya operasi READ pada suatu array dan WRITE pada array lainnya secara bersamaan). 4.4.2

Timing Ada banyak skenario timing untuk DRAM. Selain itu pada DRAM tidak ada clock. Semua operasi dikontrol oleh rising dan falling edge RAS_L dan CAS_L.

Gambar 4.26 Timing DRAM untuk RAS only refresh cycle

Pada RAS only refresh cycle sebuah baris akan di refresh tanpa adanya penulisan atau pembacaan memori pada pin eksternal DRAM. Siklus ini dimulai dengan dimasukkannya sebuah row address ke row address register pada falling edge RAS_L. Lalu isi memori dari baris yang ditunjuk akan disalin ke row latch. Pada saat RAS_L bernilai HIGH, isi row latch akan ditulis kembali ke baris memori tersebut. Pada satu siklus RAS only refresh ini hanya merefresh satu baris memori saja.



Gambar 4.27 DRAM read cycle

Read cycle dimulai seperti refresh cycle. Isi memori dalam suatu baris yang ditunjuk oleh row address dikopi ke row latch. Setelah itu column address pada input address akan dimasukkan ke column address register pada falling edge CAS_L. Column address ini kan memilih salah satu bit dari baris yang dipilih. Bit tersebut akan tersedia di output selama CAS_L aktif. Isi memori akan ditulis kembali ke baris memori sewaktu RAS_L HIGH.

Gambar 4.28 DRAM write cycle

Write cycle DRAM dimulai dengan memilih baris yang diinginkan dengan row address dan falling edge RAS_L. BAris ini disimpan dalam row latch. Setelah itu WE_L diaktifkan. Hal ini akan men-disable DOUT sepanjang siklus write walaupun CAS_L aktif. Pada saat WE_L aktif dan falling edge CAS_L bit input pada DIN akan dimasukkan ke posisi yang ditunjukkan oleh column address di row latch. Kemudian pada saat RAS_L high, isi row latch akan ditulis ke baris memori yang sesuai. Ada beberapa siklus lain yang tersedia di DRAM. CAS-before-RAS refresh cycle akan melakukan siklus refresh tanpa memerlukan row address dari eksternal counter, row address disediakan oleh counter internal DRAM. Read-modify-cycle dimulai seperti read cycle. Data tersedia di DOUT sewaktu CAS_L aktif. WE_L dapat diaktifkan kemudian unutk menuliskan data batu di lokasi yang sama. Page-mode read cycle akan memperbolehkan seluruh baris (page) data dibaca tanpa mengulang seluruh siklus RAS-CAS. Pada siklus ini RAS_L tetap stabil LOW, dan CAS_L pulsed LOW beberapa kali. Siklus ini akan membaca beberapa data dengan alamat yang berdekatan secara lebih cepat. Page-mode write cycle akan ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


menulis beberapa bit dalam suatu baris dengan sebuah siklus RAS_L dan beberapa siklus CAS_L. 4.4.3

Syncronous DRAM (SDRAM) Protokol akses berdasarkan edge CAS/RAS pada DRAM konvensional terlalu rumit dan sangat membatasi kecepatan. SDRAM mengatasi hal ini dengan menggunakan interface berbasis clock. Address input dan sinyal control disampel pada clock edge. Pada operasi write data input disampel pada clock edge. Sedangkan pada operasi read, data tersedia di output pada clock edge. Pada SDRAM umumnya juga terdapat sinyal input CKE (clock input enable). Sistem pengalamatan SDRAM mirip dengan DRAM, alamat kolom dan baris dikirim dalam dua tahap. Seperti DRAM, SDRAM juga memerlukan beberapa langkah internal untuk menjalankan sebuah operasi, hal ini berarti beberapa periode clock eksternal. Pada sebuah periode clock sinyal input SDRAM seperti RAS_L, CAS_L, dan WE_L diinterpretasikan sebagai sebuah command word.

4.5 CPLD PLD yang sudah ada, seperti 16V8 memiliki keterbatasan jumlah input dan fungsi yang dapat dproses. Untuk mengatasi keterbatasan ini, ada dua kemungkinan cara. Cara pertama adalah memperbesar ukuran struktur yang sudah ada, misalnya membuat 128V64. 128V64 ini akan memiliki jumlah input 256 (bandingkan dengan 22V8 yang mempunyai 32 input) dan memiliki fleksibilitas fungsi yang lebih besar dari 22V8. Akan tetapi karena adanya kapasitansi parasitic, arus bocor, dan non idealitas lainnya, array AND pada 128V64 setidaknya akan 8 kali lebih lambat dari array AND pada 22V8. Selain itu jumlah input 128V64 hanya 8 kali jumlah input 22V8, sementara luas area chip yang dipakai oleh 128V64 sebesar 64 kali 22V8. Cara pertama ini tidak efisien, untuk setiap peningkatan kapasitas logika sebesar n memerlukan peningkatan luas chip area sebesar n 2. Cara kedua adalah dengan membuat beberapa blok PLD sederhana dan I/O yang independen dalam sebuah chip. Interkoneksi antar blok bersifat programable. Sehingga fungsi kompleks dapat direalisasikan dengan interkoneksi beberapa PLD sederhana yang menjalankan fungsi sederhana. Cara ini disebut juga Complex PLD (CPLD). Cara ini lebih efisien dari cara pertama. Untuk setiap peningkatan kapasitas logika sebesar n hanya memerlukan peningkatan chip area sebesar n ditambah area untuk program interkoneksi.

Gambar 4.29 Struktur dasar CPLD. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


4.5.1 Keluarga Xilink XC9500 CPLD Seri Xilink XC9500 adalah suatu keluarga CPLD dengan arsitektur yang mirip. Perbedannya terletak pada jumlah I/O eksternal dan PLD internal (xilink menyebutnya dengan Function Block/FB). Setiap PLD internal memiliki 36 input dan 18 macrocell dan output (bisa juga disebut 36V8). IC dalam keluarga ini diberi nama sesuai dengan jumlah macrocell sebagaimana ditunjukkan pada tabel 1 dibawah ini. Beberapa CPLD yang berbeda tersedia dalam package yang sama (contohnya XC9536 dan XC9572 tersedia dalam package 44 pin PLCC). Hal ini berguna untuk efisiensi pemilihan CPLD dan mengakomodasi perubahan program tanpa perlu mengubah PCB. Tabel 4.4 Keluarga Xilink XC9500 CPLD

Suatu chip CPLD, seperti XC95108 tersedia dalam beberapa package. Hal ini memiliki dua fungsi. Yang pertama adalah untuk mengakomodasi berbagai metode manufakturing. Yang kedua adalah untuk jumlah pin I/O. Pada sebagian besar aplikasi, tidak semua sinyal internal harus dapat dikeluarkan ke output. Jadi walaupun XC95108 memiliki 108 macrocell, output 69 diantaranya dapat dikeluarkan ke output eksternal pada versi PLCC 84 pin. Macrocell sisanya tetap dapat digunakan secara internal dengan menggunakan interkoneksi internal CPLD yang programable. Macrocell yang seperti ini (outputnya hanya dapat dipergunakan secara internal) disebut juga buried macrocell.

Gambar 4.30 Arsitektur Umum Keluarga XC9500 ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar diatas adalah arsitektur umum XC9500. Setiap pin I/O eksternal dapat digunakan untuk input, output, ataupun bidirectional. Pin- pin I/O paling bawah adalah special purpose pin. Pin tersebut dapat digunakan sebagai global clock (GCK). Setiap macrocell dapat diprogram untuk menggunakan clock input yang dipilih. Sebuah pin dapat digunakan sebagai global set/reset (GSR). Setiap macrocell dapat diprogram untuk memakai sinyal ini sebagai preset atau clear asinkron. Salah satu pin juga dapat dipakai sebagai global three state control (GTS). Setiap FB menerima 36 sinyal dari switch matrix. Input switch matrix berasal dari outptut ke 18 macrocell dan input eksternal dari pin I/O. Setiap FB juga mengeluarkan 18 output yang terhubung langsung ke switch matrix. Beberapa dari sinyal output ini akan dipilih oleh switch matrik untuk dikeluarkan ke pin I/O eksternal. 4.5.2 Arsitektur Blok Fungsi

Gambar 4.31 Arsitektur Blok Fungsi Umum

Gambar 4.32 Product Term Allocator & Macrocell ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Programable AND array pada keluarga XC9500 memiliki 90 product term. Setiap macrocell hanya memiliki 5 buah product term (lebih sedikit dari PLD seperti 16V8, 8, atau 22V10, 8-16). Pada CPLD terdapat product term allocator yang memperbolehkan digunakannya product term yang tidak terpakai oleh macrocelll tetangganya dalam sebuah FB. 4.5.3

Arsitektur Blok I/O

Gambar 4.33 Arsitektur blok I/O

Sinyal kontrol output enable dapat dipilih dari tujuh kemungkinan, selalu on, selalu off, dikontrol oleh product term PTOE, atau dikontrol oleh salah satu dari empat sinyal global output enable. Selain fungsi logic berupa output enable, blok I/O juga menyediakan beberapa kontrol analog, yaitu : • Slew Rate Control. Rise & fall time sinyal output dapat di set cepat atau lambat. Setting cepat akan menyediakan delay propagasi minimum. Sedangkan setting lambat akan meminimalisasi transmision line ringing dan noise sistem dengan pengorbanan berupa tambahan delay. • Resistor Pull-up. Jika enabled, resistor ini akan mencegah output floating pada saat CPLD baru dinyalakan. Fitur ini berguna jika output CPLD digunakan untuk mendrive active low enable input yang tidak seharusnya di enabled pada saat power up. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


User Programmable Ground . Jika enabled, maka pin I/O berubah menjadi ground. Hal ini akan sangat berguna pada operasi kecepatan dan slew rate tinggi. Ground ekstra ini akan membantu menangani arus dinamik tinggi yang terjadi pada saat beberapa output switchig secara simultan. Selain itu, CPLD juga kompatibel komponen lain bercatuan 5 tau 3.3 V.Buffer input dan internal logic memakai catuan 5V (V CCINT). Sementara driver output dapat menggunakan catuan 5 atau 3.3 V(VCCIO), tergantung dari komponen lain yang terhubung dengannya. Resistor pull up akan menarik tegangan output sampai ke V CCIO. Diode D1 dan D2 digunakan untuk meng-clamp tegangan diatas VCCIO atau dibawah ground yang mungkin terjadi karena adanya transmision line ringing. •

4.5.4

Switch Matrix

Gambar 4.34 Switch matrix pada XC95108

Idealnya switch matrix pada CPLD harus mampu menghubungkan antara semua output macrocell dan external input dengan semua input PLD internal. Jika hal ini harus dipenuhi, ukuran switching matrix akan sangat besar. Ukuran yang besar ini akan berkapasitansi besar pula. Sehingga akan menurunkan kecepatan operasi switching matrix. Untuk meminimalisasi ukuran, pada stiap FB, semua kombinasi input switch matrix harus dapat terhubung ke beberapa (tidak semua) kombinasi input FB.

4.6 FPGA

Gambar 4.35 Arsitektur Umum FPGA ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Arsitektur umum FPGA ditunjukkan pada gambar diatas. Logic dipecah menjadi blok blok yang lebih kecil dari PLD tipikal. Blok blok ini tersebar diseluruh chip. Antar tiap blok dapat dihubungkan dengan interkoneksi programmable. Array logic block ini dikelilingi oleh blok-blok I/O. 4.6.1 Keluarga Xilinx XC4000 FPGA Programmable logic block pada Xilinx XC4000E FPGA disebut juga Configurable Logic Block (CLB). Jumlah CLB pada family ini bervariasi dari 10 x 10 (XC3003E) sampai 32 x 32 (XC4025E). Xilinx juga mengeluarkan family XC4000EX dan XC4000XL berdasarkan keluarga XC4000E dengan tambahan resource. FPGA terbesar dari keluarga ini adalah XC4085XL dengan 3136 CLB. Tabel 1 dibawah ini mencatumkan FPGA dari family ini yang tersedia pada tahun 1999. Tabel 4.5 Keluarga Xilinx XC4000 FPGA

Max user I/O menyatakan jumlah blok I/O. Suatu FPGA tersedia dalam beberapa package. Pada package yang lebih kecil, tidak semua I/O dapat terhubung ke pin eksternal. Kolom “flip flop’ pada table diatas menyatakan jumlah flip-flop total dalam IC, dua untuk setiap CLB dan dua untuk setiap blok I/O. Setiap CLB juga dapat dkonfigurasikan sebagai SRAM yang dapat menyimpan 32 bit. Jumlah bit maksimum yang dapat disimpan dalam suatu FPGA dinyatakan dalam kolom “max RAM bit”.

4.6.2

CLB



Gambar 4.36 CLB XC4000

Elemen programmable paling penting pada CLB adalah logic function generator F, G, dan H. Ketiganya dapat menjalankan fungsi logika kombinasional apapun. F dan G memiliki 4 input dan H memiliki 3 input. Output F, G, ataupun dari input CLB dapat diarahkan ke H oleh multiplexer M1-M3. Jadi suatu CLB dapat mengolah fungsi dengan lebih dari 4 input. Fungsi-fungsi yang mungkin diolah oleh sebuah CLB adalah : • Tiga buah fungsi terpisah, dua fungsi masing masing 4 variabel, dan satu fungsi lagi dengan tiga variabel. • Suatu fungsi dengan lima variabel. • Suatu fungsi dengan empat variabel dan fungsi kedua dengan 6 variabel. • Fungsi dengan 9 variabel, termasuk parity checking dan cascadable equality checker untuk dua buah input 4 bit. Dengan pemrograman multiplexer M7-M8 dan M12-M13, output dari function generator dapat diarahkan ke output CLB (X dan Y) atau dapat dimasukkan ke input edge triggered D flip-flop FF1 dan FF2. Flip flop ini dpat menggunakan rising atau falling edge dari input common clock, K, yang dipilih oleh multiplexer M9 dan M14. ereka juga dapat menggunakan clock enable signal, EC, yang dipilih oleh M10 dan M15. Sumber EC dan tiga buah sinyal internal lain dipilih dari miscellaneous input C1-C4 oleh multiplexer M3-M6. Output XQ dan YQ membawa output flip flop keluar dari CLB. Jika flip flop tidak digunakan, maka multiplexer M11 atau M16 dapat menjadikan XQ atau YQ sebagai bypass output. Pada kondisi ini output adalah copy dari input CLB yang dipilih oleh M4 atau M6. Blok berlabel “S/R control” akan menentukan apakah flip flop berada dalam kondisi set atau reset. Pada konfigurasi. Blok ini juga menentukan apakah flip flop merespon terhadap global set-reset signal atau sinyal S/R CLB yang dipilih oleh M5. Semua pemrograman diatas umumnya dilakukan oleh fitter tool yang mengalokasikan, mengkonfigurasikan, dan menghubungkan CLB agar sesuai dengan high level design description yang ditulis dalam bentuk ABEL, VHDL, Verilog, atau dalam bentuk skematik.



Function generator pada CLB dapat merealisasikan fungsi kombinasional apapun dari keempat inputnya. Hal ini dapat direalisasikan dengan bantuan memori 16 x 1 bit. Memori ini dipakai untuk menyimpan truth table fungsi. Input fungsi dimasukkan ke address line 4 bit, dan output diambil dari data satu bit pada alamat tersebut. Function generator F dan G adalah 16 x 1 SRAM dan H adalah 8 x 1 SRAM. Truth table fungsi logika di load ke SRAM pada saat konfigurasi dari ROM eksternal. Multiplexer programmable juga dikontrol oleh SRAM.. Penggunaan SRAM juga memiliki keuntungan lain. CLB dapat dikonfigurasikan sebagai memori. Mode memori yang dapat dipakai adalah: • Dua buah SRAM 16 x 1 SRAM. F dan G digunakan sebagai SRAM dengan input address dan write-data yang independen. Mereka memakai write enable input y ang sama. • Sebuah 32 x 1 SRAM. Empad address bit yang sama digunakan untuk F dan G, dan address bit kelima dipakai untuk H dan rangkaian write enable untuk memilih antara F dan G. • Asinkron atau sinkron. Konfigurasi SRAM diatas normalnya bersifat asinkron. Namun mereka dapat dikonfigurasikan sinkron pada clock edge. • Sebuah 16 x 1 dual port RAM. Dua set address input digunakan untuk read atau write lokasi yang berbeda secara independent pada sebuah SRAM. Mode ini hanya dapat mendukung operasi write sinkron. Pada mode diatas, address berasal dari input fungsi, F1-F4 dan G1-G4. H0-H2 menyediakan input data dan write enable signal. Data output tersedia pada output generator F dan G. Output ini dapat langsung dikeluarkan ke X dan Y atau menjadi input FF1 dan FF2. 4.6.3

Blok I/O

Gambar 4.37 Blok I/O

Pada jalur input dan output terdapat edge triggered D flip flop yang dapat dipilih oleh multiplexer M5-M7. Penempatan input dan output flip flop dekat dengan pin I/O sangat berguna pada FPGA. Pada output, delay yang bsar antara output flip flop pada CLB dan blok I/O akan mempersulit koneksi dengan sistem sinkron eksternal yang memiliki clock sangat ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


cepat. Pada input, delay yang besar antara input flip flop CLB dengan pin I/O akan membuat syarat setup dan hold time tidak dapat dipenuhi jika input eksternal langsung masuk ke flip flop CLB tanpa melalui flip flop pada pin IOB. Delay y ang terdapat pada jalur input berfungsi untuk menjamin syarat hold time dengan pengorbanan berupa peningkatan setup time. IOB ini juga memiliki control analog. Slew rate output bersifat programmable. Pull up dan pull down resistor juga dapat dihubungkan ke pin I/O. 4.6.4

Interkoneksi Programmable

Gambar 4.38 Struktur Umum Interkoneksi

Angka disetiap panah menunjukkan jumlah kabel pada jalur sinyal tersebut. Sebuah CLB mempunyai dua kabel output, masing masing menuju ke CLB dibawah dan disebelah kanannya. Empat kabel pada grup berlabel “Global Clock” berfungsi sebagai clock input bagi CLB. Jalur ii memiliki delay dan skew minimal. Dua grup “single” digunakan untuk konektifitas fleksibel antara CLB berdekatan. Koneksi antara CLB yang berjauhan juga dapat dilakukan melalui jalur “single” dengan menggunakan programmable switch untuk setiap hop. Hal ini akan menambah delay. Jalur “double” melewati dua CLB sebelum melewati switch, sehingga jalur ini memiliki delay yang lebih kecil untuk jalur yang lebih panjang. Untuk jalur yang sangat panjang, dapat digunakan grup “long”. Grup ini tidak melewati switch, dan dikontrol oleh three state driver di dekat CLB.



Gambar 4.39 Detail Interkoneksi

Gambar diatas adalah detail interkoneksi pada XC4000. Kotak kecil pada persimpangan jalur horizontal dan vertical adalah koneksi programmable. Pada tepi array CLB juga terdapat interkoneksi programmable tambahan untuk hubungan ke blok I/O.

Gambar 4.40 (a)Programable Switch Matrix, (b) Programmable Switch Element, (c) Beberapa Konfigurasi PSE

Pada gambar 4.40 diatas ada suatu area yang disebut programmable switch matrix (PSM). PSM berfungsi sebagai switch yang sangat fleksibel. Fleksibilitas ini didapat dari komponen penyusun PSM yang disebut PSE. PSE ini dapat dikonfigurasikan ke berbagai bentuk, seperti ditunjukkan pada gambar c. Kerugian penggunaan PSM ini adalah adanya tambahan delay. Oleh karena itu fitter software yang baik akan mencari jakur koneksi terpendek untuk meminimalisasi delay.



BAB V Very High Speed Integrated Circuit Hardware Description Language -VHDL

5.1 Latar Belakang Dalam desain system digital besar, sebagian besar waktu dalam rekayasa digunakan dalam mengubah format-format untuk variasi desain dan simulator. Lingkungan desain terintegrasi berguna dalam peningkatan efisiensi desain system. Lingkungan desain yang ideal, deskripsi system dengan bahasa tingkat tinggi akan dapat dipahami bagi manajer maupun desainer. Deskripsi ini bersifat unik dan secara mudah dapat mendeskripsikan hardware yang didesain. Standar IEEE menetapkan VHDL sebagai bahasa deskripsi hardware ini. VHDL (Very High Speed IC Hardware Description Language) merupakan bahasa pemrograman untuk pemodelan Hardware (Digital). Aplikasi dari Hardware Description Language (HDL) ini terdiri dari pemodelan, simulasi, dan sintesis. Penggambaran dari ketiga aplikasi HDL ini ditunjukkan pada gambar berikut ini :

Gambar 5.1 Aplikasi HDL

Selain itu, HDL juga memiliki kemampuan untuk penggunaan ulang resource desain yang dihasilkan (reuseable). Seperti komponen elektronik misalnya resistor, suatu model HDL dapat digunakan dalam beberapa project rancangan.



Gambar 5.2 Prinsip Reuse Pada HDL

5.2 Dasar Konsep VHDL Bahasa VHDL digunakan dalam mendeskripsikan komponen hardware dan komponen system. Deskripsi komponen-komponen dalam VHDL terdiri dari spesifikasi antarmuka dan spesifikasi arsitektur. Deskripsi antarmuka diawali dengan keyword ENTITY dan berisi port port masukan dan keluaran dari komponen yang dideskripsikan. Karakteristik-karakteristik eksternal lain dari suatu komponen seperti pengaruh waktu dan temperature, dapat ternyatakan dalam deskripsi antarmuka dari komponen. Penamaan komponen dinyatakan setelah keyword ENTITY dan dilanjutkan dengan keyword IS yang merupakan keyword dalam VHDL. Spesifikasi suatu arsitektur diawali dengan keyword ARCHITECTURE yang merupakan penggambaran fungsi suatu komponen. Fungsi komponen ini bergantung pada sinyal-sinyal masukan keluaran dan parameter-parameter lain yang telah dinyatakan dalam deskripsi antarmuka. Heading dari suatu spesifikasi arsitektur berisi suatu identifier dan nama komponen. Deskripsi fungsi dari komponen dimulai setelah keyword BEGIN. Dalam VHDL bersifat uncase sensitive. Spesifikasi dari antarmuka dan arsitektur ini dapat ditunjukkan dalam diagram blok berikut ini :

ENTITY nama_komponen IS Port-port masukan dan keluaran. Parameter fisik dan parameter lain. END nama_komponen;

ARCHITECTURE identifier OF nama_komponen IS Deklarasi. BEGIN Spesifikasi fungsi dari komponen dalam bentuk Pernyataan masukan yang dipengaruhi oleh parameter Fisik dan parameter lainnya. END identifier; Gambar 5.3 Spesifikasi Antarmuka dan Arsitektur ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Contoh pemrograman sederhana menggunakan VHDL untuk gerbang AND 2 masukan :

Li br ar y i eee; Use i eee. st d_l ogi c_1164. al l ; Use i eee. st d_l ogi c_unsi gned. al l ; Ent i t y AND2 i s Port ( A : i n st d_l ogi c; - - Masukan A B : i n st d_l ogi c; - - Masukan B A_n_B : out st d_l ogi c) ; - - Kel uar an ger bang AND 2 masukan End and_2_i nput ; Ar chi t ect ure and_bhv of AND2 i s Begi n

A_n_ B <= A and B; End and_bhv; Secara umum pada VHDL : Case insensitive Comments (keterangan) diawali dengan ‘- -‘ sampai dengan akhir baris Statements dalam pemrograman diakhiri dengan ; Signal assignment menggunakan ’<=’ User defined name : o Huruf, angka, underscore o Diawali dengan huruf Unit-unit utama dalam VHDL : Entity : antarmuka (interface) Architecture : implementation, behaviour, function Configuration : Model chaining, structure, hierarchy Process : concurrency, event controlled Package : Modular design, standard solution, data types, constants Library : compilation, object node. Tingkatan abstraksi dalam desain IC terdiri dari 4 tingkat, yaitu behavioral, RTL (Register Transfer Level), interkoneksi gerbang, dan layout. Bahasa VHDL dapat mendukung tiga tingkat yang ada kecuali untuk tingkat layout tidak dapat dinyatakan dengan VHDL. Pada tingkat behavioral, sistem digambarkan dalam hal apa saja yang dilakukan oleh sistem atau bagaimana sistem berperilaku. Deskripsi behavioral dalam VHDL dapat ditunjukkan sebagai berikut :

Gambar 5.4 Deskripsi Behavioral dalam VHDL ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


o <= transport i1 + i2*i3 after 100 ns; Suatu rancangan dapat dimodelkan secara hirarki. Model hirarki dilakukan berdasarkan struktur VHDL yang sama untuk masing-masing bagian hirarki, yang tersusun oleh : • Entity Merupakan blok bangunan paling dasar dalam suatu desain. Dapat juga disebut sebagai deskripsi interface antara suatu entity desain dengan environment yang digunakan. Penyambungan entity melalui port signal yang memuat type data, lebar signal, serta signal direction (in, out, inout). • Architecture Merupakan implementasi desain yang selalu berhubungan dengan entity tertentu. Suatu entity dapat memiliki beberapa architecture tertentu dengan port entity sebagai signal. • Configuration Menghubungkan komponen yang digunakan dengan seluruh arsitektur pada program VHDL. Configuration ini digunakan ketika membuat testbench program. Perancangan dapat dimodelkan secara behavioral dan secara struktural. Pemodelan behavioral memiliki karakteristik sebagai berikut : • Dilakukan dengan mendeskripsikan rancangan dalam fungsi dan kinerjanya • Rancangan dikodekan seperti suatu black box. • Kode VHDL dituliskan sedemikian sehingga membangkitkan sinyal output tertentu untuk sinyal-sinyal input tertentu. Contoh pemodelan behavioral :

Ent i t y AND2 i s Port ( A, B : i n std_l ogi c; C : out st d_l ogi c); End ent i t y; Ar chi t ect ure behave of AND2 i s Begi n C <= A and B; End behave; Sedangkan perancangan secara structural dilakukan dengan menyusun model berdasarkan komponen-komponen. Seluruh jenis komponen yang digunakan dalam rancangan dideklarasikan kemudian dilakukan interkoneksi semua komponen yang digunakan dalam rancangan. Contoh : model full adder yang disusun berdasarkan 2 buah komponen half adder ditambah dengan sebuah gerbang OR.



Gambar 5.5 Model Full Adder

Deklarasi komponen dilakukan di bagian deklarasi pada architecture. Port list komponen tidak menggantikan deklarasi hubungan sinyal. Contoh deklarasi komponen untuk kasus rangkaian full adder yang dibentuk berdasarkan 2 buah komponen half adder dan sebuah gerbang OR adalah sebagai berikut :

Ent i t y f ul l _adder i s Port ( A, B, Ci n : i n std_l ogi c; Sum, Cout : out st d_l ogi c) ; End f ul l _adder ; Ar chi t ect ur e bhv of f ul l _adder i s Si gnal Sum_1, Car r y_1, Car r y_0 : st d_l ogi c; Component Hal f Adder Port ( A, B : i n std_l ogi c; Sum, Car r y : out st d_l ogi c) ; End component ; Component OR_gat e Port ( A, B : i n std_l ogi c; A_or _B : out st d_l ogi c) ; End component ; 5.2.1 Testbench Digunakan untuk verifikasi fungsional dan validasi suatu desain. Sinyal stimulus dikirimkan ke DUT (Device Ander Test). Struktur bahasa testbench : • Entity kosong • Deklarasi DUT • Menghubungkan DUT dengan sinyal-sinyal testbench • Pembangkitan stimulus dan clock • Analisis respon • Konfigurasi default untuk menyimulasikan testbench.

Contoh program VHDL untuk desain suatu counter 3 bit (counter modulo 8) beserta testbenchnya : Program VHDL counter 3 bit: ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


l i brary i eee; use i eee. st d_l ogi c_1164. al l ; use i eee. st d_l ogi c_unsi gned. al l ; ent i t y count er 8 i s port ( en : i n std_l ogi c; r s t n : i n s t d_ l ogi c ; cl k : i n s t d_ l ogi c ; count : i nout st d_l ogi c_vect or ( 2 downt o 0) ); end ent i t y; ar chi t ect ur e count bhv of count er 8 i s begi n hi t ung : pr ocess( cl k) begi n i f rst n = ' 0' t hen count <= " 000"; el s e i f r i si ng_edge( cl k) and en = ' 1' t hen count <= count + " 001" ; el s e count <= count ; end i f ; end i f ; end pr ocess ; end count bhv; Program VHDL testbench counter 3 bit : l i brary i eee; use i eee. st d_l ogi c_1164. al l ; use i eee. st d_l ogi c_unsi gned. al l ;

ent i t y t bcount er 8 i s end ent i t y; ar chi t ect ur e beh of t bcount er 8 i s component count er 8 i s port ( en : i n std_l ogi c; r s t n : i n s t d_ l ogi c ; cl k : i n s t d_ l ogi c ; count : i nout st d_l ogi c_vect or ( 2 downt o 0) ); end component ; ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


si gnal en, rst n, cl k : std_l ogi c; si gnal count : st d_l ogi c_vect or ( 2 downt o 0) ; const ant peri od : t i me : = 50 ns; begi n dut : count er 8 por t map ( en => en, r st n => r st n, cl k => cl k, count => count ); r st np : pr ocess begi n r st n <= ' 1' ; r st n <= ' 0' ; r st n <= ' 1' ; r st n <= ' 0' ; end pr ocess;

wai t wai t wai t wai t

f or f or f or f or

per i od/ 2; per i od; 10*per i od; per i od/ 2;

cl kp : pr ocess begi n cl k <= ' 0' ; wai t f or per i od/ 2; cl k <= ' 1' ; wai t f or per i od/ 2; end pr ocess; en_p : process begi n en <= ' 0' ; wai t f or 2*per i od; en <= ' 1' ; wai t f or 30*per i od; end pr ocess; end beh; conf i gur at i on cf g_t bcount er 8 of t bcount er 8 i s f or beh end f or; end cf g_t bcount er 8;

Hasil simulasi yang diperoleh dari testbench tersebut :

Gambar 5.6 Hasil Simulasi Testbench



5.3 Tahapan Perancangan Rangkaian Pada Sistem FPGA Merancang suatu desain pada FPGA terdiri dari tahapan sebagai berikut: a. Membuat deskripsi logika dari desain yang dibuat dengan HardwareDescription Language (HDL) seperti VHDL atau Verilog, dengan state machine. b. Simulasi dari deskripsi yang telah dibuat apakah sesuai dengan fungsi desain yang diharapkan. c. Mentransformasikan HDL atau skema rangkaian menggunakan Logic Synthesizer ke bentuk netlist . Netlist berisi deskripsi gerbang logika yang digunakan dalam desain dan bagaimana gerbang-gerbang tersebut berhubungan satu dengan yang lain. d. Memetakan gerbang logika dan hubungan didalamnya ke FPGAs menggunakan program implementasi. e. Melakukan verifikasi dari desain dengan memperhitungkan delay perangkat, kecepatan clock maksimum, ketersediaan CLB dan blok I/O, dan lain-lain. f. Membangkitkan file beatstream dari hubungan switch matrix (on/off) yang merepresentasikan switch tersebut terhubung atau tidak. File beatstream tersebut kemudian di-download ke chip FPGAs. Setelah selesai proses download maka FPGAs akan beroperasi sesuai dengan deskripsi HDL yang diberikan atau skema rangkaian.

Gambar 5.7 Diagram Alir Proses Desain Pada FPGA ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


BAB VI Masalah Praktis Perancangan Rangkaian Logika Kombinasional

6.1 Dokumentasi Standard Dokumentasi yang baik akan mempermudah pendisainan dan pemeliharaan system digital. Dokumentasi yang baik harus akurat, lengkap, dan instruktif, sehingga orang yang membacanya dapat mengetahui cara kerja sistem dengan hanya membacanya. Dokumentasi yang baik setidaknya harus memiliki enam item dibawah ini : 1. Spesifikasi : Deskripsi input, output, dan fungsi yang harus dilakukan sistem. Pada begian ini cara kerja sistem secara detil tidak perlu dicantumkan. 2. Block Diagram : Berisi modul-modul fungsional utama system dan interkoneksi dasarnya. 3. Schematic Diagram : spesifikasi formal komponen-komponen elektrik pada sistem, interkoneksinya, dan semua detail yang diperlukan untuk konstruksi sistem tersebut, termasuk tipe IC, reference disignator, dan pin numbers. 4. Timing diagram : menunjukkan nilai dari sinyal logika sebagai fungsi waktu, termasuk sebab dan akibat dari delay antara sinyal-sinyal yang kritis. 5. Structured logic device description : Mendeskripsikan fungsi internal dari PLD, FPGA, atau ASIC. Umumnya ditulis dalam format HDL seperti ABEL atau VHDL. Akan tetapi bisa juga ditulis dalam bentuk persamaan logika, state table, ataupun state diagram. 6. Circuit description : menjelaskan cara kerja rangkaian internal secara lengkap. Dan juga menjelaskan tentang akronim dan istilah khusus yang dipakai dalam dokumen. Circuit description ini sebaiknya ditulis sebelum mulai menggambar skematik. Jika circuit description ini tidak ada maka debug, manufaktur, pengujian, dan modifikasi akan sulit untuk dilakukan. 6.1.1 Block Diagram Block diagram menampilkan input, output, modul fungsional, internal data path, dan sinyal kontrol yang penting pada sistem. Block diagram juga hrus menampilkan elemenelemen utama dalam system dan cara mereka bekerjasama.



Gambar 6.1 Contoh Blok Diagram

Blok diagram yang baik akan menampilkan sistem secara keseluruhan, akan tetapi tidak terlalu detil, sebagaimana digambarkan dibawah ini :

Gambar 6.2 32-bit register block, (a) realisasi tanpa spesifikasi, (b) dengan spesifikasi chip, (c) terlalu mendetail



Arah aliran sinyal kontrol dan data harus digambarkan dengan jelas menggunakan arah panah untuk menghindari ambiguitas. 6.1.2 Gate Symbols

Gambar 6.3 Simbol Gerbang Logika Dasar: (a) AND, OR, dan buffer, (b) ekspansi input, (c) inversion bubles

Ada beberapa symbol yang ekivalen, sebagaimana digambarkan dengan gambar dibawah ini. Pemilihan pemakaian simbol yang tepat akan mempermudah pemakaian dan pemahaman logic diagram.

Gambar 6.4 Simbol Gate Ekivalen

6.1.3 Signal Names & Active Levels Setiap sinyal input dan output pada suatu logic circuit sebaiknya diberi label alfanumerik, nama sinyal. Penamaan sinyal yang baik akan mempermudah pembaca logic diagram. Penamaan sinyal yang baik mengindikasikan tindakan yang dikontrol (seperti GO, PAUSE), kondisi yang dideteksi (seperti READY, ERROR), atau data yang dibawa (seperti INBUS[31:0]). Setiap sinyal pasti memiliki active level (active LOW atau active HIGH). Active level ini biasanya dispesifikasikan dalam nama sinyal. Contoh penamaannnya terdapat dalam tabel dibawah ini.



Tabel 6.1 Contoh Penamaan Active Level

Pemilihan penamaan yang digunakan juga bergantung pada computer-aided design tools yang digunakan, seperti schematic editor, HDL compiler, dan simulator. Pada diktat ini penamaan yang dipakai adalah yang baris terakhir (TRANSMIT_L / TRANSMIT) 6.1.4 Active Levels untuk Pins Active level untuk suatu pin ditandai dengan bubble. Jika ada bubble berarti active LOW, dan jika tidak ada bubble berarti active HIGH.

Gambar 6.5 (a) pin input & output active high, (b) pin input & output active low

Suatu gerbang logika dapat dibuat dari gerbang logika lain dengan menyesuaikan active level pada input dan outputnya. Gerbang AND atau OR dapat dibuat dari gerbang AND, NAND, NOR, ataupun OR dengan pemilihan active level pin input & output yang sesuai.

Gambar 6.6 Empat Cara Untuk Menghasilkan Gerbang AND: (a) AND (74x08), (b) NAND (74x00), (c) NOR (74x02), (d) OR (74x32)

Gambar 6.7 Empat Cara Untuk Menghasilkan Gerbang OR: (a) OR (74x32), (b) NOR (74x02), (c) NAND (74x00), (d) AND (74x08) ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


6.1.5 Bubble-to-Bubble Logic Design Pada pendisainan sistem digital kita biasanya akan merasa lebih mudah jika semua sinyal bersifat active HIGH. Akan tetapi pada waktu perealisasian sistem kita akan sering menemukan sinyal yang bersifat active LOW. Hal ini disebabkan karena inverting logic gate bekerja lebih cepat daripada non-inverting logic gate dan ada beberapa pin pada komponen tertentu yang bersifat active LOW. Bubble-to-bubble logic design adalah metode untuk mengatasi permasalahan ini. Pada metode ini diusahakan agar pin output dan input yang di-drivenya sama-sama memiliki bubble. Jika hal ini dilakukan maka logic gate inverting dapat digunakan dan pendisainan tetap memakai sinyal active HIGH (kedua bubble akan saling meniadakan sehingga ekivalen dengan sinyal active HIGH). Sebagai contoh: diinginkan sinyal output “GO”(active HIGH) jika diberi input “READY” (active HIGH) dan “REQUEST_L” (active LOW). Untuk mengerjakan fungsi ini diperlukan gerbang AND. Pada gambar 6.6 ada empat macam cara untuk mendapatkan gerbang AND. Karena output (“GO”) diinginkan active high, maka konfigurasi pada gambar 6.6.a (AND) atau c (NOR) akan dipilih. Sehingga ada dua kemungkinan disain sebagaimana digambarkan dibawah ini :

Gambar 6.8 (a) menggunakan gerbang AND, (b) menggunakan gerbang NOR

Disain pada gambar 6.8(b) lebih baik daripada gambar 6.8(a) karena menggunakan gerbang NOR (inverting) yang lebih cepat daripada gerbang AND (non inverting). Keuntungan lain dari bubble-to-bubble logic design adalah kemudahan dalam memahami logic diagram. Sebagai contoh perhatikan kedua gambar dibawah ini :

Gambar 6.9 2-input multiplexer, (a) logic diagram biasa, (b) logic diagram dengan metode bubble-to-bubble



Pada gambar 6.9 (b) diatas kedua pasang bubble saling meniadakan, sehingga rangkaian diatas dapat dianalisa dengan memperhitungkan NOT, AND, dan OR saja, lebih mudah daripada menganalisa NOT dan ketiga gerbang NAND pada gambar 6.9 (a).

Gambar 6.10 Contoh Lain Logic Diagram

6.1.6 Penggambaran Layout Pada logic diagram sebaiknya suatu logic gate digambar dengan semua input di sebelah kiri, dan pin output disebelah kanan. Aliran sinyal juga sebaiknya digambar dari kiri ke kanan. Semua pin input sistem ditempatkan di ujung kiri halaman dan pin output sistem di ujung kanan halaman. Persilangan jalur (tidak berhubungan) diperbolehkan untuk digambar pada logic diagram. Koneksi sebaiknya digambar dalam bentuk T dan bukan + untuk membedakan dengan persilangan jalur.

Gambar 6.11 Persilangan Jalur dan Koneksi

Skematik sistem yang besar yang tidak muat digambar dalam satu halaman dapat digambar pada beberapa halaman dengan struktur flat ataupun hirarki. Pada struktur flat semua halaman dapat disatukan dan dibaca seperti satu lembar besar. Pada struktur hirarki terdapat “top level page“ yang berisi blok diagram. Detil dari setiap blok pada halaman ini akan dijelaskan pada halaman-halaman berikutnya.



Gambar 6.12 Struktur Flat

Gambar 6.13 Struktur Hirarki



6.1.7 Bus

Gambar 6.14 Contoh Bus

Bus adalah kumpulan dari dua atau lebih jalur sinyal. Sinyal-sinyal tersebut dapat saling berkaitan, seperti address bus 16 jalur ADDR0-ADDR15 dan data bus DATA0DATA7. Sinyal-sinyal tersebut juga dapat tidak berkaitan, seperti control bus yang berisi ALE, MIO, RD_L, WR_L, dan RDY. Pada logic diagram bus memiliki notasi khusus untuk menyederhanakan penggambaran, seperti ADDR[15:0], DATA[7:0], dan CONTROL. Bus digambar dengan garis yang lebih tebal dari signal line biasa. Simbol-simbol di ujung kiri pada gambar x.14 adalah interpage signal flags. Simbolsimbol tersebut menyatakan LA menuju halaman 2, DB bidireksional dan terhubung ke halaman 2, CONTROL bidireksional dan terhubung ke halaman 2 dan 3.

6.1.8 Informasi Tambahan Pada Skematik



Gambar 6.15 Contoh Skematik Menggunakan IC 74HCT00

Untuk memudahkan pembacanya, skematik dilengkapi informasi tambahan berupa tipe IC, reference designator, dan nomor pin. Tipe IC menunjukkan logic function, family, dan kecepatan (informasi mendetail tentang hal ini sudah dibahas di bab sebelumnya). Reference designator akan menunjukkan lokasi IC pada proses perakitan, pengujian, dan perawatan system. Umumnya reference designator untuk IC dimulai dengan huruf U. Nomor pin ditulis di dekat pin input dan output logic symbol yang sesuai.

Gambar 6.16 Pin-out untuk IC SSI Standar ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Logic symbol untuk IC Schmitt trigger inverter 74x14 memiliki tanda khusus untuk mengindikasikan hysteresis. Logic syambol untuk IC quad AND 74x03 dan quad Exclusive NOR memiliki tanda khusus yang mengindikasikan open drain atau open collector output.

6.2 Kombinasional PLD 6.2.1 Programmable Logic Arrays (PLA) PLA adalag PLD kombinasional, dua tingkat AND-OR yang dapat diprogram untuk merealisasikan sum-of-product logic expression. Kemampuan PLA dibatasi oleh jumlah input (n), jumlah output (m), dan jumlah perkalian (p). PLA dapat dideskripsikan dengan “n x m PLA with p product terms”.

Gambar 6.17 4 X 3 PLA dengan 6 logic terms

PLA tidak dapat merealisasikan semua fungsi logika n-input m-output sembarang, karena pada umumnya p jauh lebih kecil dari 2 n. PLA hanya dapat merealisasikan fungsi logika dengan jumlah perkalian maksimum p. Pada gambar x.17 setiap input terhubung dengan buffer yang dapat menghasilkan sinyal asli dan komplemennya. Semua koneksi potensial pada array ditandai dengan x. Tanda x ini adalah fuse. Pemrograman akan mementukan apakah fuse akan diputus atau tetap tersambung, sehingga koneksi yang tersisa akan membentuk fungsi logika yang diinginkan. Diagram yang lebih ringkas juga dapat digunakan untuk merepresentasikan PLA seperti pada gambar dibawah ini :

Gambar 6.18 Representasi Kompak 4 X 3 PLA Dengan 6 Logic Terms ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


PLA diatas dapat digunakan untuk membuat tiga buah fungsi logika 4 input dengan total maksimum 6 perkalian (product terms) O1 = I1 . I2 + I1’ . I2’ . I3’ . I4’ O2 = I1 . I3’ + I1’ . I 3 . I4 + I2 O3 = I1 . I2 + I1 . I3’ + I1’ . I2’ . I4’ Persamaan-persamaan diatas memiliki total 8 product terms (perkalian), akan tetapi I1 . I2 dan I1 . I3’ muncul dua kali, sehingga hanya terdapat 6 product terms (perkalian) yang berbeda, sehingga dapat direalisasikan dengan PLA 4 x 3.

Gambar 6.19 4 x 3 PLA diprogram dengan persamaan diatas

PLA juga dapat diprogram untuk menghasilkan output konstan 0 atau 1. Pada gambar dibawah ini gerbang AND P1 tidak terhubung dengan input, sehingga outputnya 1, dan gerbang OR hanya terhubung dengan output P1 saja, sehingga O1 konstan 1. Input gerbang OR pada O2 tidak terhubung dengan apapun, sehingga outputnya konstan 0. Gerbang AND P2 terhubung dengan semua input dan komplemennya, sehingga outputnya pasti 0 (X . X’ = 0), jadi O3 juga konstan 0.

Gambar 6.20 4 x 3 PLA diprogram untuk menghasilkan output konstan 1 atau 0



Contoh PLA adalah 82S100 keluaran signetics. PLA ini mempunyai 16 input, 48 gerbang AND, dan 8 output. PLA ini mempunyai 2 x 16 x 48 =1536 fuse pada array AND dan 8 x 48 = 384 fuse pada OR array. 6.2.2 Programmable Array Logic Devices (PAL) Pada PLA array AND dan OR dapat diprogram, akan tetapi pada PAL yang dapat diprogram hanya array AND. Jadi output dari sebuah gerbang AND hanya dapat dipakai untuk sebuah gerbang OR. Inovasi lain yang terdapat pada PAL adalah bidirectional input/output pins. Bidirectional I/O pin ini dimungkinkan dengan pemakaian three state inverter pada output gerbang OR.

Gambar 6.21 Logic Diagram PAL16L8 ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 6.22 Simbol Logic PAL16L8

Contoh PAL yang populer adalah PAL16L8. Programable AND array memiliki 64 baris dan 32 kolom yang diidentfikasikan dengan angka pada gambar diatas untuk memudahkan pemrograman. AND array tersebut memiliki 64 x 32 = 2048 fuse. Setiap gerbang AND memiliki 32 input yang dapat mengakomodasi 16 input dan komplemennya. Angka 16 dalam “PAL16L8” menyatakan jumlah input ini. Setiap 8 gerbang AND berasosiasi dengan setiap pin output. 7 diantaranya terhubung permanen dengan input gerbang OR. Gerbang AND kedelapan disebut “output enable gate”, terhubung ke three-state enable input (active high)–nya output buffer. PAL16L8 hanya dapat merealisasikan fungsi logika dengan total maksimum 7 product terms. PAL16L8 memiliki maksimum 16 input dan 8 output, akan tetapi ICnya hanya memiliki 20 pin (sudah termasuk pin untuk power dan ground). Hal ini dapat terjadi karena enam buah pin (13-18) dapat digunakan sebagai input atau output.

6.2.3 Generic Array Logic (GAL) Salah satu tipe GAL yang populer adalah GAL22V8. GAL adalah PLD sekuensial yang dapat dikonfigurasikan (melalui pemrograman dan pola fuse yang sesuai) untuk mengemulasikan AND-OR, Flip flop, dan struktur output dari beberapa jenis PAL kombinasional dan sekuensial, termasuk PAL16L8. GAL dapat dihapus secara elektronik dan diprogram ulang.



Gambar 6.23 Logic Diagram GAL16V8C



Gambar diatas adalah logic diagram dari GAL16V8 yang sudah dikonfigurasikan hanya sebagai rangkaian kombinasional, mirip dengan PAL16L8. Konfigurasi ini didapatkan dengan memprogram dua buah ”architecture control fuse” (pada gambar diatas tidak ditunjukkan). Konfigurasi ini disebut GAL16V8C. Perbedaan yang penting antara GAL16V8C dan PAL16L8 adalah adanya gerbang XOR antara gerbang OR dan three-state output driver. Salah satu pin input XOR di ”pull up” ke logika 1 dan terhubung ke ground melalui fuse. Jika fuse dibiarkan tetap utuh maka sinyal output gerbang OR hanya melalui gerbang XOR tanpa pembalikan. Jika fuse diputus maka output gerbang OR akan dibalik oleh gerbang XOR. Jadi Fuse ini mengontrol polaritas output. Pengontrolan polaritas output ini adalah feature yang sangat berguna. Compiler seperti ABEL akan mencari ekspresi sum of product minimum dari suatu fungsi dan komplemennya. Jika komplemennya lebih sederhana, maka fuse pengontrol polaritas output akan diputus. GAL16V8 pertama kali diperkenalkan oleh lattice semiconductor. Beberapa perusahaan lain juga membuat komponen yang ekivalen dengan GAL16V8 seperti PALCE16V8. GAL juga tersedia dalam bentuk 24 pin, yaitu GAL20V8 atau PALCE20V8 yang dapat mengemulasikan PAL kombinasional seperti PAL20L8 ataupun PLD sekuensial lainnya.

6.3 DECODERS Decoder adalah rangkaian logika multiple-input, multiple-output yang mengkonversikan input terkode ke output terkode, dimana kode input berbeda dengan kode output. Pada umumnya jumlah bit kode input lebih sedikit dari jumlah bit kode output. Dan terdapat one-to-one mapping dari kode input ke kode output (setiap kode input menghasilkan kode output yang berbeda.

Gambar 6.24 Struktur Umum Decoder

Kode input yang paling sering dipakai adalah n-bit binary code, dimana n-bit word merepresentasikan satu dari 2 n nilai terkode yang berbeda, umumnya bilangan bulat dari 0 sampai 2n-1. Ada pula kode input dimana n-bit merepresentasikan kurang dari 2 n nilai yang berbeda. Contohnya pada BCD 0-9 direpresentasikan dengan 4 bit 0000 sampai 1001, dan kombinasi 1010 sampai 1111 tidak dipakai. Kode output yang umumnya dipakai adalah 1-out-of-m code yang mengandung m bit, dimana hanya satu bit yang aktif dalam satu waktu. Jadi pada kode 1-out-of-4 dengan output active high codewordnya adalah : 0001, 0010, 0100, 1000. Dengan output active low codewordnya adalah : 1110, 1101, 1011, 0111, 6.3.1 Binary Decoder ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Rangkaian decoder paling umum adalah n-to-2 n decoder, atau binary decoder. Decoder n ini memakai kode input n-bit binary dan kode output 1-out-of-2 . Code word input dapat merepresentasikan bilangan bulat antara 0 sampai 2 n-1 seperti pada 2-to-4 binary decoder ataupun tidak, seperti pada 3-bit gray code decoder.

Gambar 6.25 Tabel Kebenaran 2-to-4 decoder

Gambar 6.26 2-to-4 decoder, (a) input & output, (b) logic diagram

Gambar 6.27 Kabel Kebenaran 3-bit gray code decoder 6.3.2 74x139 Dual 2-to-4 Decoder 74x139 berisi dua buah 2-to4 decoder yang identik dan saling independen. Output dari IC ini bersifat active low karena gerbang logika inverting lebih cepat dari non inverting. Pada select inputs (1A, 1B, 2A, 2B) terdapat beberapa inverter ekstra. Inverter-inverter ini berfungsi untuk memperkecil fan out select inputs. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 6.28 74x139 dual 2-to-4 decoder, (a) logic diagram, (b) traditional logic symbol, (c) logic symbol untuk satu decoder

Gambar 6.29 Tabel Kebenaran untuk Sebuah Decoder

Cara lain untuk menggambar logic symbol decoder adalah dibawah ini:

Gambar 6.30 Simbol Logic 17x139

Metode penggambaran sepeti ini benar, akan tetapi sebaiknya dihindari, karena akan mempersulit bubble-to-bubble logic design. Cara menggambar logic diagram dibawah ini salah, karena inversi dilakukan dua kali ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 6.31 Simbol Logic17x139 yang Salah

74x139 tersedia dalam beberapa logic family dan package, yaitu 74LS139, 74S139, 74ALS139, 74AS139, 74F139, 74HC139, 74HCT139, 74ACT139, 74AC139, 74FCT139, 74AHC139, 74AHCT139, 74LC139, 74LVC139, dan 74VHC139. IC IC ini memiliki fungsi yang sama, akan tetapi memiliki karakteristik timing dan loading yang berbeda. Selain itu macro logic element dengan nama pin dan fungsi yang sama dengan ‘139 juga tersedia sebagai building blocks pada disain FPGA dan ASIC.

6.4 ENCODER Encoder adalah kebalikan dari decoder, jumlah bit output lebih sedikit dari jumlah bit input. Encoder paling sederhana untuk dibuat adalah 2 n-to-n binary encoder. Fungsi dari encoder ini adalah kebalikan dari decoder 2n-to-n. Kode input adalah 1-out-of-2 n dan kode output adalah n-bit binary. Persamaan untuk 8-to-3 binary encoder dengan input I0-I7 dan output Y0-Y2 adalah: Y0 = I1 + I3 + I5 + I7 Y1 = I2 + I3 + I6 + I7 Y2 = I4 + I5 + I6 + I7 Logic circuit yang sesuai digambar dibawah ini. Pada umumnya 2 n-to-n encoder dapat dibuat dari n buah 2 n-1-input gerbang OR.

Gambar 6.32 Binary Encoder, (a) general structure, (b) 8-to-3 encoder 6.4.1 Priority Encoder Priority encoder umumnya digunakan pada sistem dimana ada 2 n input, masing masing mengindikasikan request for service. Output yang diharapkan adalah mengetahui input mana yang mengeluarkan sinyal request for service. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Gambar 6.33 Priority Encoder

Penggunaan binary encoder untuk sistem ini adalah pilihan yang buruk. Sebagai contoh jika dari delapan input (encoder yang dipakai adalah 8-to-3), I2 dan I4 mengirimkan sinyal request for service bersamaan, maka outputnya adalah 110, atau 6. Output ini memberikan informasi yang salah tentang input mana yang mengirim request for service. Solusi untuk permasalahan ini adalah dengan memberikan prioritas pada setiap input. Jadi jika ada beberapa input yang aktif sekaligus, maka yang diidentifikasi aktif hanya input dengan prioritas tertinggi. Gambar dibawah adalah logic symbol untuk 8-input priority encoder. Prioritas tertinggi adalah I7. Output A0-A2 mengandung nomor input dengan prioritas tertinggi yang aktif. Output IDLE aktif jika tidak ada input yang aktif.

Gambar 6.34 Simbol Logic Untuk 8-input Priority Encoder

Fungsi yang sesuai untuk priority encoder diatas adalah: IDLE = (I0 + I1 + I2 + I3 + I4 + I5 + I6 + I7)’ = I0’ . I1’ . I2’ . I3’ . I4’ . I5’ . I6’ . I7’ A2 = H4 + H5 + H6 + H7 A1 = H2 + H3 + H6 + H7 A0 = H1 + H3 + H5 + H7 Dimana H7 = I7 H6 = I6 . I7’ H5 = I5 . I6’ . I7’ ................................................... ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


H0 = I0 . I1 . I2’ . I3’ . I4’ . I5’ . I6’ . I7’ 6.4.2 74x148 Priority Encoder 74x148 adalah IC MSI priority encoder 8-input yang tersedia di pasaran. Semua pin input dan output pada IC ini bersifat active LOW. Pada IC ini terdapat pin output GS_L, pin ini akan aktif jika IC di enable dan ada satu atau lebih input yang aktif. GS_L adalah singkatan dari “Group Select”, akan tetapi lebih mudah diingat sebagai “Got Something”.

Gambar 6.35 Simbol Logic 74x148

Gambar 6.36 Tabel Kebenaran 74x148



Gambar 6.37 Diagram Logic 74x148 dengan nomor pin untuk dip-16 package

Output EO_L akan aktif jika IC di enable, akan tetapi tidak ada input yang aktif. Output ini dapat dihubungkan ke input EI_L IC ’148 lainnya yang berprioritas lebih rendah sehingga IC tersebut dapat di enable. Penggunaan output ini dan beberapa gerbang logika tambahan akan memungkinkan peng-cascade-an beberapa ’148, sehingga dapat dibuat priority encoder dengan jumlah input lebih dari 8. Sebagai contoh dibawah ini adalah priority encoder 32-input yang dibuat dari empat buah ’148. Priority emcoder ini memiliki output 5 bit RA4-RA0 yang mengindikasikan input aktif yang berprioritas paling tinggi.

6.5 Three State Devices 6.5.1 Three State Buffers Three state device yang paling dasar adalah three state buffer, seringkali juga disebut three state driver. Three state buffer pada dasarnya adalah inverter atau buffer dengan sebuah pin input tambahan, yaitu enable (dapat bersifat active HIGH ataupun active LOW, tergantung IC yang dipakai. Jika input enable active, maka alat tersebut akan bersifat seperti buffer atau inverter biasa. Jika input enable tidak active, maka output akan high impedance. Pada kondisi ini three state buffer dapat dianggap tidak ada oleh input yang di-drive olehnya.



Gambar 6.38 Berbagai Macam Three State Buffer, (a) noninverting, active HIGH enable, (b) noninverting, active LOW enable, (c) inverting, active HIGH enable, (d) inverting, active LOW enable

Penggunaan Three state device akan memungkinkan beberapa sumber memakai satu jalur secara bergantian. Sebagai contoh dibawah ini decoder 74x138 akan mengaktifkan satu dari 8 three state buffer berdasarkan input SSRC2-SSRC0.

Gambar 6.39 Contoh Aplikasi Three State Buffer

Pada sistem diatas jika ada lebih dari satu three state buffer aktif bersamaan, maka output menjadi tidak dapat diprediksi, dan pada kondisi ekstrim dapat merusak alat. Untuk menghindari hal ini umumnya three state buffer dirancang agar waktu perubahan ke HI-Z (t LZ atau tHZ) lebih cepat dari waktu perubahan dari HI-Z (t ZL atau tZH). Hal ini juga harus didukung oleh perancangan timing komponen-komponen lainnya. Cara paling aman adalah dengan menyediakan ”dead time” dimana semua three state buffer secara sengaja dirancang tidak aktif. Dead time ini juga harus lebih besar dari kemungkinan terburuk selisih waktu turn on dan turn off.



Gambar 6.40 Timing Diagram

6.5.2 Three State Buffer SSI dan MSI Standar 74x125 dan 74x126 adalah IC SSI 14 pin standar yabng mengandung 4 buah three state buffer yang saling independen.

Gambar 6.41 74x125 dan 74x126

74x541 adalah IC MSI octal three state buffer. IC ini mengandung 8 buah three state buffer yang dikontrol oleh sebuah jalur enable. Untuk mengaktifkan kedelapan three state buffer bersamaan, kedua pin input G1_L dan G2_L harus aktif. Setiap input three state buffer pada 74x541 memiliki hysteresis sebedar 0.4 V. 74x540 adalah three state buffer seperti 74x540, perbedaannya hanya pada buffer yang bersifat inverting. 74x240 dan 74x241 juga mirip dengan ‘540 dan ‘541. Pada ‘240 dan ‘241 kedelapan three state buffer dibagi menjadi dua kelompok berisi 4 three state buffer. Setiap kelompok memiliki jalur enable masingmasing.



Gambar 6.42 74x541 Octal Three State Buffer, (a) logic diagram, (b) logic symbol

Gambar 6.43 Contoh Aplikasi 74x541

74x245 adalah octal bus transceiver. Pada IC ini sepasang three state buffer dipasang berlawanan, sehingga arah data dapat dikontrol ke salah satu dari dua arah. Pin input DIR mengontrol arah data, jika DIR = 1 maka A ke B, jika DIR = 0 maka dari B ke A. Pin enable pada IC ini diberi nama G_L.



Gambar 6.44 74x245 octal three state transceiver, (a) logic diagram, (b) logic symbol



Gambar 6.45 Contoh Aplikasi

6.6 Multiplexer Multiplexer sering juga disebut mux. Mux adalah switch digital yang memilih salah satu dari n-input untuk dikeluarkan di output. Pilihan ini ditentukan oleh sinyal select sebanyak 2log n bit. Pada mux juga terdapai pin input ENABLE. Pada mux aliran data hanya satu arah, dari input ke output.

Gambar 6.46 Struktur Multiplexer, (a) input dan output, (b) functional eqivalent. _________________________________ _____________________________________________________ _____________________________________ __________________________________ _____________________ ____ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


6.6.1 Multiplexer MSI Standar IC multiplexer umumnya tersedia dalam bentuk 16-pin DIP. Tiga diantaranya adalah 74x151, 74x157, da, 74x153. 74x151 memiliki 8 buah input, masing-masing satu bit. Input select diberi nama A, B, dan C dimana C adalah MSB. Input enable bersifat active LOW. Output tersedia dalam active high (Y), dan active LOW (Y_L).

Gambar 6.47 74x151 8-input 1-bit mux, (a) logic diagram & pin number, (b) Logic symbol

Gambar 6.48 Tabel Kebenaran untuk 74x151

74x157 memiliki dua input (A dan B), masing masing terdiri atas 4-bit. Input select hanya 1 bit, diberi nama S. Pin enable bersifat active LOW, dan diberi nama G_L.



Gambar 6.49 74x157 2-input 4-bit mux, (a) logic diagram & pin number, (b) Logic symbol


74x153 mempunyai 4-input, masing masing terdiri dari 2 bit. IC ini memiliki pin input enable yang terpisah untuk setiap bit (1G dan 2G).

Gambar 6.51 Simbol Logic untuk 74x153




IC 74x251, 74x253, dan 74x257 memiliki fungsi yang sama dengan IC ‘151, ‘153, dan ‘157. Perbedaannya pada IC-IC ini jika enable tidak aktif maka output tidak menjadi 0, akan tetapi menjadi high impedance (three state output).

6.7 Comparator Membandingkan antara dua binary word adalah operasi yang umum dilakukan pada sistem komputer dan interfacing. Rangkaian yang membandingkan dua binary word dan mengindikasikan apakah keduanya sama atau tidak disebut comparator. Beberapa comparator juga menginterpretasikan input sebagai signed atau unsigned number dan mengindikasikan hubungan aritmetika (lebih basar atau lebih kecil) antara dua binary word. Comparator seperti ini disebut magnitude comparator. Gerbang XOR dan XNOR adalah komparator 1 bit. Dengan menambahkan gerbang XOR dan gerbang logika lainnya maka jumlah word yang akan dikomparasi akan semakin besar. Pada gambar dibawah ini output DIFF akan aktif jika kedua word input berbeda.

Gambar 6.53 Comparator, (a) 1 bit, (b) 4 bit



BAB VII Masalah Praktis Perancangan Rangkaian Logika Sekuensial

7.1 Standar Dokumentasi Rangkaian Sekuensial 7.1.1 Persyaratan Umum Standar dokumentasi dasar seperti penamaan sinyal, logic symbol, dan layout skematik yang telah dijelaskan di bab sebelumnya juga berlaku untuk rangkaian sekuensial. Berikut adalah standar yang khusus berlaku pada rangkaian sekuensial : 9 State machine layout .

9 9

9

9 9

Dalam sebuah logic diagram, sekumpulan flip flop dan combinational logic yang membentuk sebuah state machine harus digambar bersama dalam satu halaman dengan format yang logis. Cascaded elements. Register, counter, dan shift register yang menggunakan beberapa IC harus digambar berdekatan, sehingga struktur cascadenya terlihat jelas. Flip-flop. Simbol untuk setiap elemen rangkaian sekuensial, khususnya flip-flop harus digambar dengan standar yang sesuai, sehingga tipe, fungsi, dan clocking behavior menjadi jelas. State-machine descriptions. State machine harus dideskripsikan dengan state table, state diagram, daftar transisi, atau file teks dalam state machine description languange, seperti ABEL atau VHDL. Timing diagram. Menunjukkan asumsi timing umum, dan perilaku timing rangkaian. Timing specification. Menunjukan spesifikasi timing untuk operasi internal yang tepat (misal : frekuensi clock maksimum) dan sinyal input eksternal (misal : setup & hold time)

7.1.2

Simbol Logika Flip flop biasanya digambar berbentuk kotak dan memiliki standar penggambaran yang sama dengan logic symbol lain yang digambar kotak. Standar yang khusus bagi flip-flop adalah : 

Dynamic indicator ditempatkan pada edge-triggered clock input  Postponed output indicator ditempatkan pad output master/slave yang mengalami perubahan pada akhir interval clock yang aktif.  Preset asinkron ditempatkan diatas, dan clear asinkron dibawah. ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Logic symbol untuk elemen yang lebih besar, seperti counter dan shift register biasanya digambar dengan semua input termasuk preset dan clear di kiri dan output di kanan. Sinyal bidireksional dapat digambar di kanan atau kiri. Nama sinyal biasanya menunjukkan fungsi sinyal tersebut. 7.1.3

Deskripsi State Machine State machine dapat dideskripsikan dengan state table, state diagram, transition lists, dan program ABEL atau VHDL. Cara terbaik untuk mendeskripsikan state machine adalah dengan high level state machine description language seperti ABEL atau VHDL. Bahasa ABEL atau VHDL dapat mudah dibaca dan dapat dikonversikan secara otomatis ke realisasi PLD, FPGA, atau ASIC.

7.1.4

Timing Diagram dan Spesifikasi Timing diagram akan menunjukkan hubungan antara clock dengan berbagai sinyal input, output, dan internal.

Gambar 7.1 Contoh Timing Diagram

Gambar diatas adalah contoh timing diagram yang cukup lengkap. Baris pertama adalah sinyal clock dan parameter timing nya. Baris kedua adalah output fip-flop yang berubah pada tffpd setelah rising edge flip-flop. Sinyal output flip flop kemuadian masuk ke rangkaian kombinasional dengan waktu propagasi sebesar t comb. Sinyal output rangkaian kombinasional tersebut kemudian masuk ke flip-flop lain, dan sinyal tersebut hatus stabil selama t setup sebelum rusing edge clock dan t hold setelah rising edge clock. Semua paramater waktu diatas biasanya dispesifikasikan dalam minimum, maksimum dan tipikal. Pendisainan rangkaian sekuensial yang baik harus menyediakan timing margin. Timing margin ini berguna untuk mentoleransi non-idealitas yang hampir selalu ada pada perealisasian disain (seperti : cacat komponen, clock skew, dll). Pada contoh timing diagram diatas ada dua timing margin yang harus disediakan, yaitu setup time margin (t clk – t ffpd(max) – tcomb(max) – tsetup) dan hold time margin (tffpd(min) + tcomb(min) – thold ).



Pada aplikasi yang tidak terlalu kritis dimana t clk jauh lebih besar dari semua waktu delay, timing diagram dapat digambar seperti dibawah ini

Gambar 7.2 Contoh Timing Diagram

Gambar diatas tidak menyertakan delay sinyal, hanya menyatakan perilaku ideal sinyal sebagai fungsi dari transisi clock. Shading atau tanda silang menyatakan dont care.

Tabel 7.1 Delay propagasi (dalam ns) untuk beberapa IC flip-flop, register dan latch



Nilai tipikal biasanya berlaku pada tempratur operasi 25oC. Nilai maksimum berlaku dalam range tempratur dan tegangan operasi komersial.

7.2 Latch dan Flip-flop 7.2.2

SSI latch & Flip-flop Beberapa latch dan flip flop tersedia dalam bentuk komponen SSI. Komponen ini sering digunakan untuk mendisain state machine dan rangkaian sekuensial tidak terstruktur (bukan register, counter, ataupun fungsi MSI lainnya).



Gambar 7.3 Pin out latch dan flip flop SSI

74x375 berisi empat buah D latch. Karakter D latch ini sama dengan D latch pada umumnya. Karena keterbatasan pin, maka setiap pasang latch hanya memiliki sebuah sinyal kontrol. 74x74 berisi dua buah D flip flop dengan input clear dan preset. Versi cepat dari komponen ini (74F74 dan 74ACT74) banyak dipakai sebagai synchronizer untuk sinyal input asinkron. 74x109 adalah pusitive edge triggered J-K_L flip flop dengan input K active low. 74x112 adalah JK fip-flop lainnya dengan active low clock input. 7.2.3

Switch Debouncing

Gambar 7.4 Switch Tanpa Debouncing

Gambar diatas adalah salah satu contoh aplikasi switch SPST (Single Pole, Single Throw) untuk menyediakan tegangan LOW atau HIGH konstan. Pada kondisi ideal jika switch ditutup, maka SW_L akan LOW, dan DSW akan HIGH. Jika switch dibuka, maka SW_L akan HIGH dan DSW akan LOW. Pada kenyataannya, masalah akan terjadi pada saat penutupan switch. Pada saat switch ditekan, maka kontak akan bersentuhan sesaat, kemudian memantul. Pantulan ini akan ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


berlangsung berkali-kali dengan amplitudo dan periode yang semakin mengecil sampai akhirnya kontak akan bersentuhan secara stabil. Kondisi ini disebut switch bounce. Switch bounce ini dapat berlangsung sekitar 10-20 ms, sangat lama jika dibandingkan dengan kecepatan rangkaian logika. Switch bounce tidak menjadi masalah jika proses switching (khususnya penutupan switch) dilakukan pada saat rangkaian logika tidak aktif. Contohnya pada CPU biasanya terdapat beberapa dip switch untuk mengkonfigurasikan komputer. Pengesetan posisi switch dilakukan pada saat komputer mati, sehingga switch bouncing tidak menjadi masalah disini. Switch bounce akan bermasalah jika proses switching dilakukan pada saat rangkaian logika aktif. Contohnya pada stopwatch digital. Jika switch memakai konfigurasi seperti gambar 7.4, maka rangkaian logika akan menerima beberapa pulsa switch sebelum switch stabil. Hal ini akan menyebabkan kesalahan penghitungan waktu.

7.2.4

Switch Debouncer Paling Sederhana

Gambar 7.5 Bistable Debouncing

Gambar diatas adalah rangkaian switch debouncing paling sederhana. Switch yang dipakai adalah SPDT (Single Pole Double Throw). Switch ini bersifat break before make, jadi akan ada suatu kondisi floating pada proses switching. Sebelum switch ditekan, input inverter yang atas akan bernilai LOW, sehingga SW akan LOW dan SW_L akan HIGH. Jika switch ditekan , maka untuk sesaat wiper switch tidak menyentuh kontak apapun. Pada kondisi ini feedback akan mempertahankan nilai SW dan SW_L. Pada saat wiper menyentuh kontak yang bawah, untuk sesaat rangkaian ini akan beroperasi secara tidak konvensional. Inverter yang diatas akan mempertahankan SW_L HIGH. Transistor yang diatas pada totem pole outputnya akan on, menyediakan jalur resistansi rendah antara catuan +5V dan SW_L. Sementara itu switch akan menyediakan kontak metalik langsung ke 0V bagi SW_L. Pada kondisi ini arus yang cukup besar akan mengalir dari +5V ke ground. Arus ini tidak akan merusak IC, namun pada logic family yang cepat dan dapat mengeluarkan arus yang besar, seperti seri 74ACT atau 74F arus ini akan ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


menjadi noise yang cukup signifikan. Noise ini akan sangat mengganggu operasi komponen lain di PCB tersebut. Beberapa saat kemudian (30 ns untuk 74LS04) logika 0 yang dipaksakan pada SW_L akan merambat melalui kedua inverter. Sehingga SW_L akan bernilai LOW dan SW HIGH. Contact bounce yang terjadi akan menyebabkan wiper terputus dari kontak bawah, akan tetapi tidak sampai menyentuh kontak atas. Pada kondisi wiper terputus, feedback akan mempertahankan nilai SW dan SW_L. Keuntungan dari rangkaian ini adalah sedikitnya jumlah komponen yang dipakai (hanya tiga buah inverter dan switch SPDT tanpa ada pull up resistor) dan tersedianya output dan komplemennya. Kekurangan rangkaian ini adalah arus sangat besar yang mengalir pada saat switching. Jika arus besar ini tidak dapat ditoleransi, maka rangkaian dibawah ini dapat dipakai. Rangkaian ini menggunakan sedikit lebih banyak komponen (dua buah gerbang NAND, switch SPDT, dan dua buah pull up resistor) akan tetapi tidak ada arus besar yang mengalir pada saat switching.

Gambar 7.6 SR Latch Switch Debouncing

7.2.5

Multibit Registers & Latches Register adalah sekumpulan D flip flop yang dikontrol oleh sebuah sinyal clock. Register dapat menyimpan beberapa bit yang berkaitan (seperti 8 bit dalam sebuah byte) ataupun tidak (sepoerti bit sinyal kontrol). Salah satu IC MSI register adalah 74x175. IC ini berisi empat buah D flip flop. Setiap flip flop mempunyai output dan komplemennya. Keempat flip-flop tersebut dikontrol oleh sebuah sinyal clear (CLR_L) active LOW. Keempat flip flop tersebut juga dikontrol oleh sebuah sinyal clock (rising edge). Sinyal CLK dan CLR_L memiliki sebuah buffer internal sebelum terhubung ke empat flip-flop, sehingga mengurangi arus input yang harus dikeluarkan oleh rangkaian penyedia CLK dan CLR_L.



Gambar 7.7 74x175, 4 bit register; (a) logic diagram untuk 16 pin DIP standar, (b) traditional logic symbol

IC register MSI lainnya adalah 74x174. Pada IC ini komplemen output dihilangkan, dan sebagai gantinya ada tambahan dua flip-flop.

Gambar 7.7 74x174 6-bit register

Register 8 bit juga tersedia dalam format MSI. Register ini cukup populer, karena banyak sistem digital yang mengolah data 8, 16, atau 32 bit sekaligus. Salah satunya adalah 74x374. IC ini berbentuk DIP 20 pin. Pada IC ini tidak terdapat input clear. Semua output flip flop terhubung ke three state buffer. Kedelapan three state buffer tersebut dikontrol oleh sebuah sinyal OE_L yang terbuffer.



Gambar 7.9 74x374 8bit register; (a) logic diagram, (b) logic symbol

Salah satu variasi dari 74x374 adalah 74x373. IC ini menggunakan D latch, sehingga output akan mengikuti input sewaktu C bernilai HIGH dan akan menuimpan input yang terakhir masuk sebelum C berubah ke LOW. Salah satu varasi dari 74x373 adalah 74x273. Pada IC ini tidak terdapat three state buffer dan sinyal input OE_L. Sebagai gantinya terdapat input reset asinkron, CLR_L.

(a)

(b)

Gambar 7.8 Logic Symbol ; (a) 74x373 , (b) 74x273 ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


74x377 adalah variasi lain dari 74x374. Perbedaan IC ini dengan 74x374 adalah tidak adanya three state buffer dan sinyal input OE_L. Sebagai gantinya pada input terdapat sinyal EN_L. Jika sinyal ini LOW, maka sinyal input akan disimpan dalam flip-flop pada rising edge clock. Jika sinyal ini HIGH maka flip flop akan mempertahankan nilai sebelumnya pada kondisi clock dan input D apapun.

Gambar 7.11 74x377 (a) logic symbol, (b) logical behavior

IC register SMD yang mempunyai pin lebih banyak dapat menyimpan lebih banyak bit, umumnya 16, 18 (dengan 2 bit parity), dan 32. Fungsi kontrol pun dapat lebih bervariasi, seperti clear, clock enable, multiple output enable, dan bahkan pilihan latch atau register dalam satu IC.

7.3 PLD Sekuensial 7.3.2

Bipolar Sequential PLDs PAL16R8 termasuk salah satu generasi awal PLD sekuensial yang menggunakan teknologi bipolar (TTL). IC ini mempunyai 8 input primer, 8 output, common clock dan input sinyal output enable. IC ini berbentuk DIP 20 pin.



Gambar 7.12 Logic Diagram PAL16R8

AND-OR array pada PAL16R8 sama persis dengan AND OR array pada PAL16L8. Perbedaannya pada PAL16R8 terdapat rising edge triggered D flip-flop antara AND-OR array dengan kedelapan outputnya, O1-O8. Semua flip flop terhubung ke sebuah clock input, CLK. Semua flip-flop mendrive output melalui three state buffer yang dikontrol oleh sebuah input OE_L. Seperti pada pin output kombinasional PAL16L8, registered output pins pada PAL16R8 mengandung komplemen dari sinyal yang dihasilkan oleh AND OR array. Input bagi AND-OR array dapat berasal dari 8 input primer dan 8 output D flip flop. Koneksi antara output D flip flop dengan AND OR array akan mempermudah pendisainan shift register, counter, ataupun state machine. Koneksi ini ditempatkan sebelum three state buffer, sehingga flip-flop lainnya akan berubah ke state berikutnya yang merupakan fungsi dari state saat ini walaupun output disabled.



Beberapa aplikasi memerlukan PLD sekuensial dengan output bidireksional. PAL16R6 cocok untuk aplikasi ini. PAL ini hanya memiliki 6 buah registered output (O2O7). PAL ini memiliki dua buah pin bidireksional IO1 dan I08. Kedua pin ini tidak memiliki D flip-flop. Jadi input bagi AND-OR array dapat berasal dari 8 input primer, 6 output flip flop, dan dua pin bidireksional.

Gambar 7.13 PAL16R6 logic diagram



Tabel dibawah ini menunjukkan 8 buah PLD bipolar standar. Semua PAL16xx menggunakan AND OR array yang sama. Setiap input mempunyai 8 gerbang AND dengan 16 variabel dan komplemennya sebagai input yang mungkin. PAL20xx memakai AND OR array yang mirip, dengan 20 variabel dan komplemennya sebagai input yang mungkin. Tabel 7.2 Karakteristik PLD bipolar standar

Gambar 7.14 Logic Symbol untuk PLD bipolar kombinasional dan sekuensial



7.3.3

Spesifikasi Timing PLD

Gambar 7.15 PLD Timing Parameters

tPD

Parameter ini berlaku bagi output kombinasional. Paramater ini adalah delay propagasi dari pin input primer, pin bidireksional, atau input “feedback” ke output kombinasional. Input feedback adalah input yang berasal dari output flip-flop internal. tCO Parameter ini berlaku bagi registered output. Adalah delay propagasi dari rising edge clock ke output primer. tCF Parameter ini berlaku bagi registered output. Adalah delay propagasi dari rising edge clock ke output flip-flop yang di feedback. Umumnya t CF ini lebih kecil dari tCO. Jika tCF tidak dicantumkan dalam datasheet, maka adapat diasumsikan t CF = tCO. tSU Parameter ini berlaku bagi input primer, bidireksional, dan feedback yang merambat ke input D flip flop. Adalah waktu dimana sinyal harus dipertahankan stabil sebelum rising edge clock. tH Parameter ini berlaku bagi input primer, bidireksional, dan feedback yang merambat ke input D flip flop. Adalah waktu dimana sinyal harus dipertahankan stabil setelah rising edge clock. f max Frekuensi clock maksimum. Nilai ini dapat diturunkan dari parameter-parameter diatas. Nilai ini juga tergantung dari tipe feedback yang dipakai, internal atau eksternal. External feedback : rangkaian dimana output dari suatu PLD sekuensial terhubung ke input dari PLD sekuensial lain dengan timing yang sama. Jumlah dari t H PLD pertama dan tSU PLD kedua harus lebih kecil dari periode clock. Internal feedback : rangkaian dimana output dari suatu PLD sekuensial di feedback ke input flip flop di dalam PLD tersebut. Jumlah dari t CF dan tSU harus lebih kecil dari periode clock. Semua PLD yang sudah dibahas diklasifikasikan berdasarkan kecepatan. Hal ini diindikasikan dengan suffix, seperti PAL16R8-10. Suffix ini menyatakan t PD dalam ns. Jika PLD sekuensial dipakai untuk aplikasi dengan timing yang kritis, sangat penting untuk diingat bahwa mereka memiliki setup time (t SU) yang lebih lama dari edge triggered register diskrit dengan teknologi yang sama. Hal ini disebabkan karena AND OR array di input setiap D flip-flop. Hold time (t h) pada PLD sekuensial sebenarnya bernilai negatif, karena adanya delay pada AND OR array. Akan tetapi untuk perancangan hold time sebaiknya diasumsikan nol saja untuk mentoleransi nonidealitas.



Tabel 7.3 Spesifikasi Timing

7.4 Counter

Gambar 7.16 Struktur umum state diaram counter—single cycle

Counter umumnya adalah rangkaian sekuensial yang state diagramnya mengandung sebuah siklus. Modulus dari sebuah counter adalah jumlah state dalam counter tersebut. Counter dengan m state biasa disebut modulo m counter atau divide by n counter . Counter dengan modulus yang bukan pangkat dua memiliki state ekstra yang tidak digunakan dalam operasi normal. Tipe counter yang paling sering digunakan adalah n-bit binary counter . Counter tersebut memiliki n flip-flop dan 2n state. Counter itu akan melalui state 0, 1, 2, …. , 2 n-1, 0, 1, … Setiap state dikodekan dengan n bit binary integer yang sesuai. 7.4.2

Ripple Counter



Gambar 7.17 4-bit binary ripple counter

n-bit binary ripple counter dapat dibuat hanya dengan menggunakan n buah T flip-flop. Setiap T flip flop akan berubah state setiap rising edge clock. Jadi output sebuah flip flop hanya akan berubah state jika output (Q) flip flop sebelumnya berubah state dari 1 ke 0. Hal ini akan menghasilkan pola penghitungan biner normal. Kelemahan dari flip flop ini adalah periode clock harus lebih besar dari jumlah delay semua flip flop, sehingga sangat membatasi kecepatannya. 7.4.3

Syncronous Counter

(a)

(b) Gambar 7.18 Syncronous 4-bit counter (a) dengan serial enable logic, (b) dengan parallel enable logic ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Syncronous counter adalah salah satu solusi untuk mengatasi lambannya ripple counter. Pada counter ini semua T flip flop diberi input clock yang sama, sehingga frekuensi clock yang dipakai dapat lebih tinggi dari ripple counter. Karena semua T flip flop di drive oleh clock yang sama, maka harus ada rangkaian kombinasional tambahan yang akan menentukan flip flop mana yang akan toggle. Output rangkaian kombinasional ini akan masuk ke input enable flip flop. Pada gambar diatas jika EN HIGH, maka output akan toggle pada rising edge clock. Jika LOW maka output akan hold. Untuk menghasilkan pola penghitungan biner normal, rangkaian kombinasional tersebut hanya akan mengeluarkan HIGH jika semua output flip flop orde lebih rendah bernilai 1. Perancangan synchronous counter yang paling sederhana ditunjukkan dalam gambar 7.18a. Komponen tambahan yang dibutuhkan hanyalah n buah gerbang AND 2 input. Konfigurasi ini sering juga disebut synchronous serial counter . Pada counter ini sinyal enable akan merambat melalui semua flip flop dan gerbang AND pada setiap periode clock. Hal ini akan membatasi kecepatan penghitungan. KOnfigurasi yang lebih cepat adalah syncronous parallel counter , ditunjukkan pada gambar 7.18b. Pada konfigurasi ini sinyal enable hanya perlu merambat melalui sebuah flip flop dan gerbang AND. Kecepatan yang tinggi ini harus dibayar dengan peningkatan kompleksitas. Gerbang AND yang digunakan harus memiliki jumlah input sesuai orde. Pada gambar diatas gerbang AND harus memiliki 2, 3, dan 4 input.

7.4.4

MSI Counter

Tabel 7.4 State table untuk 74x163 4-bit syncronous binary counter



Gambar 7.19 Logic symbol

74x163 adalah IC counter MSI yang paling popular. IC ini memakai D flip flop, dan bukan T flip flop untuk memfasilitasi fungsi load dan clear. Setiap input D di drive oleh multiplexer 2 input yang tersusun dari sebuah gerbang OR dan dua buah gerbang AND. Output multiplexer akan 0 jika input CLR_L aktif. Jika input LD_L aktif maka gerbang AND yang diatas akan menyalurkan data A, B, C, dan D ke output mux. Jika input LD_L dan CLR_L tidak aktif, maka gerbang AND yang dibawah akan menyalurkan output gerbang XNOR ke output mux. Gerbang XNOR bertanggungjawab melakukan fungsi penghitungan di ‘163. Satu input berasal dari bit count yang sesuai (QA, QB, QC, atau QD). Input satunya akan bernilai 1 jika input enable ENT dan ENT aktif dan semua count bit yang berorde lebih rendah bernilai 1. RCO (Ripple Carry Out) akan bernilai 1 jika semua count bit bernilai 1 dan ENT aktif.

Gambar 7.20 Logic Diagram 74x163 ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


7.5 Shift Register 7.5.2

Struktur Shift Register Shift register adalah n-bit register yang mampu menggeser data yang disimpannya sejauh 1 bit untuk setiap periode clock. Ada berbagai macam shift register berdasarkan cara data dimasukkan dan dikeluarkan. Data dapat dimasukkan dan dikeluarkan secara seri ataupun paralel. Shift register serial in serial out dan serial in paralel out ditunjukkan pada gambar dibawah ini. Serial ini serial out dapat dipakai untuk men delay suatu sinyal digital sebesar n x periode clock. Serial in paralel out dapat dipakai untuk serial to parallel conversion.

(a)

(b)

Gambar 7.21 (a) Serial in serial out, (b) serial in parallel out

Shift register parallel in serial out dan parallel in parallel out memiliki sebuah kontraol tambahan di input, yaitu LOAD/SHIFT (dapat juga disebut LOAD atau SHIFT_L). Kontrol ini akan memilih apakah data mengalami pergeseran atau data baru 1D-ND dimasukkan ke flip-flop. Paralel in serial out dapat digunakan sebagai parallel to serial converter, dan parallel in parallel out dapat secara fleksibel dikonfigurasikan menjadi ketiga register lainnya.

Gambar 7.22 Paralel in serial out



Gambar 7.23 Paralel in parallel out 7.5.3

MSI Shift Register

Gambar 7.23 Logic Symbol ; (a) 74x164 8-bit serial in parallel out, (b) 74x166 8-bit parallel in serial out, (c) rangkaian ekivalen input clock 74x166, (d) 74x194 universal shift register

74x164 adalah shift register serial in parallel out 8 bit. IC ini memiliki fasilitas clear asinkron. IC ini juga memiliki dua jalur input data serial, SERA dan SERB, keduanya di AND internal. Jadi SERA dan SERB harus bernilai 1 agar bit 1 dapat masuk ke flip-flop pertama. 74x166 adalah shift register parallel in serial out 8 bit. IC ini memiliki fasilitas clear asinkron. IC ini akan menggeser data setiap rising edge clock jika SH/LD = 1, dan me load data dari input A-H jika SH/LD = 0. IC ini memiliki konfigurasi input clock yang tidak biasa seperti terlihat di gambar 7.23c. Konfigurasi ini disebut juga gated clock. CLK terhubung ke ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


clock system. Sedangkan CLKINH jika bernilai 1 akan membuat sinyal clock tidak sampai ke D flip-flop, sehingga register berada dalam mode hold. Konfigurasi ini memiliki kelemahan, yaitu transisi CLKINH dari 0 ke 1 hanya boleh terjadi pada saat CLK sedang 1, jika tidak, maka sebelum mode hold tercapai akan ada sebuah rising edge clock tambahan yang sampai ke flip-flop. 74x194 adalah MSI 4-bit bidirectional parallel in parallel out shift register. IC ini dapat menggeser data ke kiri (QD ke QA) atau kanan (QA ke QD) tergantung dari sinyal control S1 dan S0.

Tabel 7.5 Tabel Fungsi untuk 74x194 4-bit universal shift register

Gambar 7.24 Logic Diagram 74x194 4-bit universal shift register ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


74x299 adalah 8-bit universal shift register yang dikemas dalam 20 pin DIP. Cara kerja IC ini mirip dengan 74x194. Untuk menghemat pin, maka IC ini memakai jalur bidireksional three state untuk input dan output. Pada mode load (S1 S0 = 11) Three state driver disabled, dan data di load melalui pin AQA – HQH. Pada lain waktu, data yang disimpan dikeluarkan melalui pin yang sama jika input G1_L dan G2_L aktif. Data paling kira dan paling kanan tersedia setiap waktu dari pin output only QA dan QH

7.6 Syncronous Design Metodology Selain mendisain functional behavior dari setiap state machine, disainer sistem atau subsistem sinkron harus memperhatikan tiga hal dibawah ini : 1. Meminimalisasi dan menentukan besarnya clock skew di system 2. Memastikan bahwa semua flip flop mempunyai setup & hold time margin positif. Penghitungan kedua parameter ini harus memperhatikan clock skew 3. Mengidentifikasi input asinkron, mensinkronkannya dengan clock, dan meyakinkan bahwa syncronizer memiliki kemungkinan kemungkinan error yang cukup rendah.

Gambar 7.25 7.25 Struktur sistem sinkron

Struktur sistem sinkron yang rumit biasanya dibagi dalam dua bagian untuk mempermudah disain, analisan troubleshooting, dll. Bagian pertama adalah data unit. Data unit bertugas, menyimpan, routing, combining, dan pemrosesan data lainnya. Data unit dan komponennya biasanya ditangani dalam level abstraksi yang tinggi, seperti register , specialized functions (termasuk counter dan shift register), dan read/write memory. Unit kedua adalah control unit. Unit ini bertugas memulai dan menghentikan operasi di data unit, menguji kondisi, dan menentukan hal yang harus dilakukan selanjutnya berdasarkan kondisi kondisi saat ini. Unit ini harus didisain didisain sebagai state machine. Gambar 7.25 adalah contoh struktur system sinkron. Command input dapat disediakan oleh subsistem lain atau user untuk men set mode operasi umum control unit (cth : RUN/HALT, NORMAL/TURBO, etc). Condition input disediakan oleh data unit. Input ini akan memungkinkan control control unit untuk menyesuaikan menyesuaikan perilakunya perilakunya sesuai dengan dengan kondisi data unit (cth : ZERO_DETECT, MEMORY_FULL, etc). Karakterisitik penting dari struktur di gambar 7.25 adalah control dan data unit memakai clock yang sama. Gambar dibawah ini akan mengilustrasikan operasi control dan data unit pada sebuah siklus clock.



Gambar 7.26 Operasi yang Terjadi Terjadi Dalam Sebuah Siklus Clock

1. Sesaat sesudah awal periode clock, control unit state dan output register data unit valid. 2. Lalu setelah combinational logic delay, output tipe moore dari control unit state machine akan valid. Sinyal ini adalah control input bagi data unit. Mereka akan menetukan fungsi data unit apa yang akan dilakukan pada sisa periode clock (cth : memilih alamat memori, jalur multiplexer, dan operasi aritmetika) 3. Setelah itu data unit condition outputs, seperti zero atau overflow detect akan valid dan tersedia bagi control unit. 4. Pada akhir periode clock, sebelum setup time window mulai, next state logic dari control unit state machine sudah menentukan state berikutnya berdasarkan state saat ini, command, dan condition inputs. Di waktu yang sama, hasil perhitungan di data unit telah tersedia untuk di load ke data unit register. 5. Setelah clock edge, seluruh siklus akan berulang. Data unit control input, yang merupakan output dari control unit state machine dapat bertipe Moore, Mealy, atau pipelined Mealy. Timing untuk tipe Moore ditunjukkan pada gambar 7.26 diatas. Output tipe Moore dan pipelined Mealy mengontrol data unit hanya berdasarkan state saat ini dan input sebelumnya, tidak tergantung pada kondisi data unit saat ini. Sementara output tipe Mealy akan mengontrol data unit dengan memperhatikan kondisi data unit saat ini. Hal ini akan meningkatkan hfleksibilitas, namun juga meningkatkan periode clock minimum karena jalur delay akan lebih panjang. Selain itu output tipe Mealy tidak boleh memnuat feedback loop. Sebagai contoh : suatu sinyal yang menambahkan 1 ke input adder jika output adder non zero akan menciptakan osilasi jika output adder adalah -1.

7.7 Hal-hal yang Perlu Diperhatikan Dalam Syncronous Design 7.7.2

Clock Skew Sistem sinkron yang menggunakan edge triggered clock akan bekerja dengan benar jika semua flip f lip flop mendapat edge trigger pada waktu yang sama. Pada prakteknya, hal ini sangat jarang terjadi. Seringkali jalur antara clock generator dan semua flip-flop tidak sama, seperti digambarkan di gambar dibawah ini. FF2 akan menerima rising edge clock setelah delay tertentu dari saat FF1 menerima rising edge clock. Delay ini disebut juga clock skew.



Gambar 7.27 Contoh Clock Skew

Kita sebut saja clock yang terdelay pada gambar diatas dengan CLOCKD. Jika delay propagasi dari CLOCK ke Q1 cukup pendek, dan koneksi fisik dari Q1 ke FF2 pendek, maka perubahan Q1 yang disebabkan oleh CLOCK edge akan mencapai FF2 sebelum rising edge CLOCKD. Pada kondisi ini, FF2 akan menuju state berikutnya yang salah, karena ditentukan oleh next state FF1, dan bukan current state sebagaimana ditunjukkan di gambar 7.27b. Jika perubahan Q1 sampai di FF2 hanya sedikit lebih awal dari rising edge FF2, maka spesifikasi hlod time akan dilanggar, dan FF2 akan menuju kondisi metastabil, dengan output yang tidak dapat diprediksi. Kita dapat menentukan secara kuantitatif apakah clock skew akan menjadi masalah dengan mendefinisikan tskew sebagai besarnya clock skew dan dengan menggunakan parameter timing lainnya : tffpd(min) + tcomb(min) - thold – tskew(max) > 0

Gambar 7.28 Buffering clock, (a) clock skew terlalu besar, (b) clock s kew terkontrol

Pada system yang besar, sebuah sinyal clock tidak cukup untuk mendrive semua flipflop. Oleh karena itu diperlukan beberapa copy dari sinyal clock. Cara yang ditunjukkan pada gambar 7.28a akan menghasilkan clock skew yang cukup besar, karena terdapat delay signifikan antara CLOCK dengan CLOCK1 dan CLOCK2 disebabkan karena buffer. Metode buffering yang lebih baik ditunjukkan di gambar 7.28b. Semua clock yang dihasilkan melewati buffer yang sama, sehingga delay akan sama. Idealnya semua buffer berasal dari satu IC, sehingga karakternya sangat mirip. Beberapa produsen bahkan membuat IC khusus untuk aplikasi ini. Delay antara buffer buffer buffer dalam IC tersebut sangat mirip, selisihnya kurang dari 1 ns. Pemakaian konfigurasi di gambar 7.28b tetap mingkin menghsilkan clock skew yang besar jika pembebanan tidak sama. Beban DC (fan out) ataupun AC (kapasitansi input dan pengkabelan) yang berbeda akan mempengaruhi switching delay, rise & fall time transistor dalam buffer. _________________________________ _____________________________________________________ _____________________________________ __________________________________ _____________________ ____ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


Clock skew yang parah juga dapat ditimbulkan oleh autorouting oleh software CAD pada PCB atau ASIC. Kondisi ini diperparah oleh delay berbagai ”kabel” pada ASIC yang tidak sama (polysilicon vs metal pada teknologi CMOS). Pada gambar dibawah ini clock skew yang parah akan terjadi antara FF1 dan FF2.

Gambar 7.29 Layout sinyal yang akan menghasilkan clock skew yang parah

Clock skew ini dapat diminimalisasi dengan menggunakan struktur tree dan jalur tercepat untuk jalur clock. Program CAD umumnya tidak dapat membuat struktur tree ini dengan baik, jadi layout untuk jalur clock harus dirancang secara manual atau dengan software CAD khusus. CAD timing analysis program sebaiknya digunakan untuk mendeteksi clock skew yang tersisa dan meminimalisasinya. Pada jalur clock yang terlalu cepat dapat ditambahkan delay, seperti buffer. Jika clock skew tielalu besar, dan tidak dapat ditoleransi lagi, maka two phase latch design dapat dipakai. Disain ini banyak dipakai di sistem performa tinggi dan chip VLSI.

7.7.3

Gating the Clock Ada beberapa sistem yang memerlukan kontrol load-enable. Salah satu caranya adalah dengan menambahkan gerbang logika pada input clock untuk mensupress clock pada saat tidak dibutuhkan (load-disabled).

Gambar 7.30 Cara yang salah untuk penambahan gerbang logika pada clock

Gambar diatas adalah cara yang sederhana tapi beresiko error cukup besar untuk penambahan gerbang logika di output. Cara ini punya dua masalah : 1. Jika CLKEN dihasilkan oleh state machine atau register lain yang di drive olek CLOCK, maka CLKEN akan bertransisi beberapa saat ___________________________________________________________________________________________ Sony Sumaryo dan Iswahyudi Hidayat Sekolah Tinggi Teknologi Telkom


setelah CLOCK sudah HIGH. Hal ini akan menimbulkan glitch pada GCLK dan kesalahan clocking bagi register yang dikonrol oleh GCLK seperti ditunjukkan pada gambar 7.30b. 2. Jika CLKEN dihasilkan sebelum transisi CLOCK (misalnya dengan register yang di clock dengan falling edge), masalah pada no 1 mungkin akan teratasi, akan tetapi delay pada gerbang AND akan memperburuk clock skew. Metode pemasangan gerbang logika yang lebih baik ditunjukkan di gambar dibawah ini. Pada metode ini sebuah ungated clock dan beberapa gated clock di drive oleh sebuah master clock active low, CLK_L. Semua gerbang NAND berasal dari satu IC untuk meminimalisasi variasi delay. Sinyal CLKEN dapat bertransisi kapan saja pada saat CLK_L LOW (CLK HIGH). Hal ini tidak menjadi masalah jika CLKEN dihasilkan dari state machine lain yang outputnya bertransisi sesaat setelah CLOCK menjadi HIGH.

Gambar 7.31 Teknik memasang gerbang logika di clock yang cukup baik

Kelemahan dari metode diatas adalah sinyal CLKEN harus dipertahankan stabil selama CLOCK_L HIGH (CLOCK LOW). Timing margin pada metode ini menjadi sangat sensitif terhadap duty cycle clock, khususnya jika CLKEN mengalami delay kombinasional yang cukup besar. Fungsi enable input yang benar-benar sinkron seperti pada 74x377 load enable input dapat berbtransisi kapan saja dalam periode clock sampai setup ti me sebelum triggering edge. 7.7.4

Input Asinkron Sistem sinkron tetap harus berurusan dengan input asinkron, contohnya input keyboard pada komputer yang tidak sinkron dengan clock komputer yang lebih dari 1 GHz. Input sainkron tersebut harus disinkronkan dengan clock sistem. Input asinkron seringkali berupa request for service atau status flag. Input seperti ini relatif lambar terhadap clock sistem, dan mereka tidak harus dikenali pada clock tick tertentu. Jika sinyal belum dapat dikenali pada clock tick tertentu, maka masih dapat dikenali pada clock tick berikutnya. Transition rate input asinkron dapat bervariasi dari kurang dari satu hertz (ketikan pad keyboard) sampai 100 MHz (access request untuk shared memory sistem multiprosesor 500 MHz). Jika masalah metastabilitas diabaikan, system dibawah adalah salah satu synchronizer yang mudah dibuat. Syncronizer tersebut akan men sampel input asinkron dan mengeluarkan output yang memenuhi syarat setup dan hold time system sinkron.



Gambar 7.32 Syncronizer sederhana

Suatu input asinkron sebaiknya hanya disinkronkan pada satu tempat saja. Jika suatu input asinkron disinkronkan di beberapa tempat seperti pada gambar dibawah ini, maka masalah dapat terjadi. Clock skew mungkin terjadi antara kedua flip flop, kedua syncronizer mensampel input asinkron pada waktu yang berbeda. Hal ini kemungkinan akan menghasilkan perbedaan output kedua syncronizer. Perbedaan output ini dapat menyebabkan sistem bekerja dengan tidak semestinya.

Gambar 7.33 Dua syncronizer mensampel sebuah sinyal in put asinkron

Gambar 7.34 adalah cara yang kurang tepat untuk men-drive state machine. Delay melalui rangkaian kombinasional bervariasi, sehingga dapat menghasilkan output yang tidak konsisten. Gambar 7.35 adalah cara yang lebih baik.



Gambar 7.34 Input asinkron mendrive dua syncronizer melalui rangkaian kombinasional, SYNC1 dan SYNC2 akan tidak konsisten.

Gambar 7. 35 Perbaikan gambar 7.34

7.8 Kegagalan dan Metastabilitas Syncronizer Jika setup dan hold time flip flop tidak dipenuhi, maka flip flop tersebut akan menuju ke state ketiga, yaitu metastabil. Kondisi ini diperparah dengan waktu untuk kembali ke state 1 atau 0 yang sah teoritically unbounded. Jika komponen lain diberi output metastabil tersebut, beberapa akan menginterpretasikannya sebagai 1, 0, dan bahkan beberapa akan mengeluarkan output metastabil pula. 7.8.2

Kegagalan Syncronizer Syncronizer disebut gagal jika sistem memakai output sincronizer pada saat outputnya masih dalam kondisi metastabil. Salah satu solusinya adalah dengan menambahkan waktu tunggu sehingga flip-flop keluar dari metastabil dengan sendirinya. Cara kedua dengan memaksa flip flop kembali ke logic level yang valid dengan menggunakan sinyal input dengan spesifikasi tertentu. Metastabilitas harus ditangani dengan hati hati. Pemakaian schmitt trigger dan kapasitor seperti gambar 7.36 tidak dapat menangani metastabilitas, bahkan akan meningkatkan resiko osilasi.



Gambar 7.36 Teknik mengatasi metastabilitas yang gagal 7.8.3

Metastability Resolution Time Metastability resolution time ( t r ) adalah waktu minimum suatu output dapat tetap metastabil tanpa menyebabkan kegagalan sistem. Contohnya pada gambar 7.35 t r adalah : tr = tCLK – tcomb - tsetup

7.8.4

Disain Syncronizer yang Handal Syncronizer yang handal harus memiliki tr yang cukup besar. Hal ini dapat dicapai dengan memperbesar tclk atau memperkecil tcomb atau tsetup. Memeperbesar tclk seringkali dihindari, karena akan memperlambat kerja sistem. Setup time dapat diperkecil dengan menggunakan flip-flop yang lebih cepat (misal seri F atau AC). T comb dapat dibuat nol denga rangkaian dibawah ini

Gambar 7.37 Disain syncronizer dengan tcomb nol

Input FF1 bersifat asinkron, dan mungkin tidak memenuhi syarat setup dan hold time. Jika ini terjadi, maka output META akan metastabil selama beberapa waktu. FF2 akan mensampel META pada periode clock berikutnya, dan diharapkan FF1 sudah keluar dari kondisi metastabil. Jika periode clock lebih besar dari t r + setup time FF2, maka SYNCIN akan menjadi syncronous copy dari ASYNIN. 7.8.5

Analisis Timing Metastabil


22905-1280687734-diktat_ee3623_elektronika_digital_06

Recommend Documents